DE10156817C1 - Mehrphasiger Komparator - Google Patents
Mehrphasiger KomparatorInfo
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Abstract
Die Erfindung betrifft einen mehrphasigen Komparator mit einer ersten Differenzstufe (2) und einer Regenerationsstufe (4A, 4B), wobei die erste Differenzstufe (2) ein Eingangssignal in einer ersten Taktphase verstärkt und an ein Lastelement (5A) führt und die Regenerationsstufe (4A) das Eingangssignal weiter verstärkt. Zur Erhöhung der effektiven Komparierungsphase wird vorgeschlagen, eine erste Schaltanordnung (3), welche den Ausgang (AM, AP) der ersten Differenzstufe (2) wahlweise mit dem Eingang (RMi, RPi) mehrerer Lastschaltkreise (5A, 5B) verbinden kann, wenigstens zwei Regenerationsstufen (4A, 4B), die mit den Lastschaltkreisen (5A, 5B) und der Schaltanordnung (3) verbunden sind, und eine taktgesteuerte, zweite Schaltanordnung (6) vorzusehen, um den wenigstens zwei Regenerationsstufen (4A, 4B) einen zu- und abschaltbaren Betriebsstrom zuzuführen, wobei die Schalter der ersten und zweiten Schaltanordnung (3, 6) so angesteuert werden, dass die Regenerationsstufen (4A, 4B) zeitlich versetzt arbeiten.
Description
Die Erfindung betrifft eine mehrphasige Komparatorschaltung,
insbesondere zur Auswertung von Signalen im GHz-Bereich,
gemäss dem Oberbegriff des Patentanspruchs 1.
Aus der IEEE Journal of solid-state circuits Band 33, Nummer
1, Januar 1998 ist ein Hochgeschwindigkeits-BiCMOS-
Komparator mit einem PMOS als variabler Last bekannt. Es wird
dort ein herkömmlicher Komparator beschrieben. Eine derartige
typische Komparatortopologie eines bekannten Komparators ist
in Fig. 1 dargestellt. Dieser umfasst eine Stromquelle M1,
die über eine Schaltanordnung M2A, M2B abwechselnd jeweils auf
eine von zwei Differenzstufen 2, 4 aufgeschaltet wird. Die
erste Differenzstufe 2 umfasst die Transistoren M3A, M3B und
dient dazu, ein an den Signaleingängen IM, IP anliegendes
Differenzsignal in einer ersten Taktphase zu verstärken. Das
an den Knoten A, B anliegende, verstärkte Differenzsignal wird
schliesslich in einer zweiten Taktphase mittels der zweiten
Differenzstufe 4, welche die Transistoren M4A, M4B umfasst,
weiter verstärkt.
Die Taktphasen werden von der Schaltanordnung 3 mit den
Transistoren M2A, M2B vorgegeben. In der ersten Taktphase sind
die Taktsignale CLK = 1, CLKB = 0 und in der zweiten Taktphase
CLK = 0, CLKB = 1.
Die erste Taktphase wird in der Literatur häufig als
"Sampling-Phase" bezeichnet, die zweite Taktphase als
"Regenerationsphase". Entsprechend wird die zweite
Differenzstufe häufig auch als Regenerationsstufe bezeichnet.
Die Differenzstufen 2, 4 sind an ihrem Ausgang A, B mit einem
gemeinsamen Lastelement 5 verbunden. Das Lastelement 5 kann
beispielsweise zwei Widerstände umfassen, wie in Fig. 1a
gezeigt ist. Bei der vorliegenden CMOS-Realisierung eines
Komparators ist es möglich, das Lastelement 5 mit PMOS-
Transistoren zu versehen, die im Triodenbereich arbeiten, wie
in Fig. 1 dargestellt ist. Dabei wird den Gate-Anschlüssen
der PMOS-Transistoren ein geeignetes Potential zur
Einstellung dieses Arbeitspunktes zugeführt.
In Fig. 1c umfasst das Lastelement 5 kreuzgekoppelte PMOS-
Transistoren. Weitere Varianten, wie z. B. eine
Parallelschaltung von Fig. 1a und Fig. 1b sind ebenfalls
als Lastelement 5 denkbar.
Der Nachteil dieser Komparatortopologie besteht darin, dass
bei höheren Taktfrequenzen, insbesondere von mehreren GHz,
die Bitfehlerrate stark ansteigt, weil die Zeit für den
Regenerationsprozess, in dem die Regenerationsstufe das
zwischen den Knoten A und B anliegende, kleine
Differenzsignal weiter verstärkt, mit steigender Frequenz
immer kleiner wird. Auch bei optimierter Dimensionierung der
Schaltelemente ergibt sich ein fundamentales
Geschwindigkeitslimit aus der Regenerationszeitkonstante τ
wobei C die Kapazität an einem der Knoten A, B des Komparators
und gm die Steilheit der Transistoren M4A, M4B der
Regenerationsstufe 4 ist.
Die Regenerationszeitkonstante τ als solche kann als
Technologiekonstante eines gegebenen
Halbleiterherstellungsprozesses aufgefasst werden. Die
minimale Regenerationszeitkonstante kann bei einem gegebenen
Herstellungsprozess durch optimale schaltungstechnische
Massnahmen zwar erreicht, aber nicht weiter verbessert werden
und stellt somit eine fundamentale Grenze für die
Arbeitsgeschwindigkeit des Komparators nach Fig. 1 dar.
In der Regenerationsphase wächst die Spannungsdifferenz Vab
an den Knoten A, B des Komparators gemäss dem Gesetz
wobei Vbeg die aus der Verstärkungsphase stammende
Spannungsdifferenz an den Knoten A, B zu Beginn der
Regenerationsphase ist, und treg die Dauer der
Regenerationsphase ist.
Dem Komparator von Fig. 1 ist üblicherweise eine digitale
Schaltstufe nachgeordnet. Ein Bitfehler tritt dann auf, wenn
Vab nach dem Ablauf der Regenerationsphase nicht groß genug
angewachsen ist, um die nachgeschaltete, digitale Schaltstufe
sicher umzuschalten. Meist handelt es sich bei dieser um ein
RS-Flipflop, das Set/Reset-Impulse von hinreichend großer
Amplitude und Dauer an seinen Eingängen benötigt, da es
andernfalls nicht umschaltet oder einen metastabilen Zustand
einnimmt. In beiden Fällen kann sich eine Fehlentscheidung
und somit ein Bitfehler ergeben.
Diese Bitfehler lassen sich prinzipiell nur dadurch
vermeiden, dass die Regenerationszeit treg wesentlich grösser
gewählt wird als die Regenerationszeitkonstante τ, in der
Praxis meist um einen Faktor 10-15, bei besonders
anspruchsvollen Systemen auch höher. Somit kann bei einer
gegebenen Bitfehlerrate und einem gegebenen
Halbleiterherstellungsprozess eine bestimmte Taktrate des
Komparators nicht überschritten werden, da sie durch die Wahl
treg < 10. . .15 τ limitiert ist.
Viele zeitgemässe Kommunikationssysteme stossen mit
Datenraten im Gigabit/sek-Bereich an diese technologisch
gegebene Grenze und benötigen Komparatoren, die noch bei
Taktfrequenzen im GHz-Bereich mit geringster Bitfehlerrate
arbeiten können. Mit der bekannten Komparatorschaltung nach
Fig. 1 werden auch bei zeitgemässen CMOS-Prozessen mit einer
Kanallänge von 100 nm die erforderlichen Taktraten von z. B.
4 GHz regelmässig nicht erzielt, oder nur mit meist
inakzeptabel hoher Bitfehlerrate.
Ein möglicher Komparator für Eingangssignale mit Taktraten
von mehreren GHz ist in Fig. 2 dargestellt. Dabei werden
hier zwei - es können auch mehrere sein - Komparatoren aus
Fig. 1 parallel, mit jeweils invertierten Takten CLK, CLKB
betrieben, so dass sich bei gleicher Taktrate des Taktes CLK
eine verdoppelte, bei n-Komparatoren n-fache effektive
Komparierungsrate ergibt.
Diese Ausführungsform eines mehrfachigen Komparators ist
durchaus funktionsfähig, es treten jedoch mehrere Probleme
auf. Ein erstes Problem besteht darin, dass sich durch die
Duplikation der ersten Differenzstufe 2 auch die kapazitive
Belastung der Eingangsknoten IM, IP verdoppelt. Hierdurch muss
in einer vorangehenden Stufe der Strom mehr als verdoppelt
werden, um noch dieselbe Signalbandbreite zu erreichen. Dies
führt in der Praxis meist zu einem inakzeptablen
Leistungsverbrauch.
Ein zweites Problem besteht darin, dass durch die in der
Praxis stets verschiedenen Offsetspannungen der verdoppelten
ersten Differenzstufen 2, 2' mit den Transistoren M3A, M3B und
M3A', M3B' im Spektrum des abgetasteten Signals ein
taktfrequenter Ton entsteht. Insbesondere beim Einsatz eines
solchen Komparators in einem schnellen A/D-Wandler, z. B.
einem Flash-ADC, wird dadurch der sogenannte SFDR ("Spurious
Free Dynamic Range") des ADC beeinträchtigt.
Es ist daher die Aufgabe der vorliegenden Erfindung, einen
Komparator mit wesentlich grösserer Komparierungsrate unter
Vermeidung der vorstehend genannten Nachteile zu schaffen.
Gelöst wird diese Aufgabe durch die im Patentanspruch 1
angegebenen Merkmale. Weitere Ausgestaltungen der Erfindung
sind Gegenstand von Unteransprüchen.
Der wesentliche Gedanke der Erfindung besteht darin, den
Komparator mit mehreren parallel geschalteten
Regenerationsstufen zu versehen, die von einer ersten und
einer zweiten Schaltanordnung angesteuert werden, wobei die
parallelen Regenerationsstufen so angesteuert werden, dass
sie zeitlich versetzt arbeiten.
Eine derartige mehrphasige Komparatorschaltung umfasst somit
- - eine erste Differenzstufe, auf die die Signaleingänge geführt sind,
- - eine erste Schaltanordnung, welche den Ausgang der ersten Differenzstufe wahlweise mit dem Eingang mehrerer Lastschaltkreise verbinden kann,
- - wenigstens zwei Regenerationsstufen, die jeweils mit einem der Lastschaltkreise und der ersten Schaltanordnung verbunden sind, und
- - eine taktgesteuerte zweite Schaltanordnung, um den wenigstens zwei Regenerationsstufen einen zu- und abschaltbaren Betriebsstrom zuzuführen,
- - wobei die Schalter der ersten und zweiten Schaltanordnung derart angesteuert werden, dass die Regenerationsstufen zeitlich versetzt arbeiten.
Gemäss einer bevorzugten Ausführungsform der Erfindung ist
eine Stromquelle zur Versorgung des Komparators vorgesehen,
die mit einem gemeinsamen Fussknoten der ersten
Differenzstufe verbunden ist.
Die erste oder zweite Schaltanordnung umfasst vorzugsweise
mehrere als taktgesteuerte Schalter wirkende Transistoren,
die vorzugsweise von einer zweiten Stromquelle gespeist
werden.
Bei einer Ausführungsform der Komparatorschaltung mit zwei
Regenerationsstufen werden die erste und zweite
Schaltanordnung vorzugsweise mit zwei Taktphasen getaktet,
die aus einem einzigen Taktsignal generiert werden. Die
beiden Taktphasen ergeben sich vorzugsweise aus dem
Taktsignal und dessen Inverse.
Gemäss einer bevorzugten Ausführungsform der Erfindung sind
die Schalter der ersten oder zweiten Schaltanordnung als MOS-
Transistoren, insbesondere als NMOS-Transistoren gebildet.
Bei einer Ausführungsform der Komparatorschaltung mit zwei
Regenerationsstufen werden die Schalter der ersten und
zweiten Schaltanordnung vorzugsweise mit wenigstens zwei
Taktphasen getaktet, die sich nicht überlappen, so dass der
Ausgang der ersten Differenzstufe immer nur mit einem
Lastelement verbunden ist.
Bei einer Ausführungsform der Komparators mit drei oder mehr
Regenerationsstufen werden die Schalter der ersten und
zweiten Schaltanordnung vorzugsweise mit drei oder mehr
Taktphasen getaktet, die sich überlappen, so dass der Ausgang
der ersten Differenzstufe zeitweise mit zwei oder mehreren
Lastelementen gleichzeitig verbunden ist.
Die Ausgangssignale der Regenerationsstufen werden
vorzugsweise über eine Gating-Schaltung auf eine gemeinsame
Speicherzelle, wie z. B. ein RS-Flipflop, geführt, so dass an
deren Ausgang ein Komparatorergebnis mit einer effektiven
Komparierungsrate anliegt, die sich aus der Summe der
Komparierungsraten der einzelnen Differenz- und
Regenerationsstufen berechnet.
Um noch höhere effektive Komparierungsraten zu erreichen,
werden die Ausgangssignale der Regenerationsstufen
vorzugsweise über die Gating-Schaltung in Gruppen
zusammengefasst und auf mehrere Speicherzellen geführt, wobei
an deren Ausgang das Komparierungsergebnis mit einer
Geschwindigkeit anliegt, die einem Bruchteil der effektiven
Komparierungsrate entspricht.
Die Gating-Schaltung hat vorzugsweise eine
Stabilisierungsschaltung, um einen Pegel, insbesondere einen
Low-Pegel eines Signals zu stabilisieren, welches in der
Gating-Schaltung aufbereitet wurde und der Speicherzelle
zugeführt wird.
Die Gating-Schaltung umfasst vorzugsweise mehrere
Transistoren, deren Steuereingänge mit den Ausgängen der
Regenerationsstufen verbunden sind.
Bei besonders hohen Anforderungen an die Komparierungsrate
kann auch für jede Regenerationsstufe ein eigenes
Speicherglied vorgesehen sein.
Die Erfindung wird nachstehend anhand der beigefügten
Zeichnungen beispielhaft näher erläutert. Es zeigen:
Fig. 1 ein Komparator gemäss dem Stand der Technik;
Fig. 1a, 1b, 1c Ausführungsbeispiele eines Lastelementes;
Fig. 2 eine mögliche Ausführungsform eines mehrphasigen
Komparators;
Fig. 3 eine bevorzugte Ausführungsform eines mehrphasigen
Komparators gemäss einem Ausführungsbeispiel der Erfindung;
Fig. 4 ein Ausführungsbeispiel einer konkreten Topologie für
einen mehrphasigen Komparator gemäss der Erfindung;
Fig. 5 Signalverläufe an Knoten des Komparators von Fig. 3;
Fig. 6 Signalverläufe an verschiedenen Knoten des
Komparators von Fig. 4;
Fig. 7 Signalverläufe an verschiedenen Knoten des
Komparators von Fig. 4;
Fig. 8 Signalverläufe an verschiedenen Knoten des
Komparators von Fig. 4; und
Fig. 9 eine Übersicht über das gesamte Taktsystem
einschließlich der Reset-Signale.
Bezüglich der Beschreibung der Fig. 1 und 2 wird auf die
Beschreibungseinleitung verwiesen.
Fig. 3 zeigt eine bevorzugte Ausführungsform eines
mehrphasigen Komparators mit einer ersten Differenzstufe 2
(Eingangsdifferenzstufe) und mehreren kreuzgekoppelten
Differenzstufen 4A, 4B (Regenerationsstufen). Die
Differenzstufe 2 wird von einer Stromquelle M1 versorgt, die
mit einem gemeinsamen Fussknoten VSB der
Eingangsdifferenzstufe 2 verbunden ist. Die Signaleingänge
IM, IP sind bei dieser Ausführungsform auf die
Eingangsdifferenzstufe 2 geführt. Im vorliegenden Fall liegen
die Eingangssignale IM, IP an den Steuereingängen zweier NMOS-
Transistoren M3A, M3B an.
Die Stromquelle 1, die hier schematisch als NMOS-Transistor
dargestellt ist, wird mit einer Gate-Spannung VGN1 betrieben,
die ihren Arbeitspunkt einstellt.
Der mehrphasige Komparator umfasst ferner eine erste
Schaltanordnung 3 mit mehreren als taktgesteuerte Schalter
wirkenden Transistoren M5A-M5D, die das Ausgangsknotenpaar
AM, AP der Eingangsdifferenzstufe 2 wahlweise mit
Eingangsknoten RP1, RM1 sowie RP2, RM2 zweier Lastschaltkreise
5A, 5B verbinden können.
Die Regenerationsstufen 4A, 4B sind einerseits mit jeweils
zwei Schaltern M5A, M5C bzw. M5B, M5D der ersten
Schaltanordnung 3, sowie andererseits jeweils mit einem
zugehörigen Lastschaltkreis 5A, 5B verbunden (Knoten RM1, RP1
bzw. RM2, RP2).
Die beiden kreuzgekoppelten Differenzstufen 4A, 4B umfassen
jeweils zwei NMOS-Transistoren M4A, M4B bzw. M4A', M4B'. Die
beiden kreuzgekoppelten Differenzstufen werden von einer
Stromquelle 7 gespeist, wobei zwischen der Stromquelle 7 und
den Regenerationsstufen 4A, 4B eine zweite Schaltanordnung
vorgesehen ist, mit welcher der Betriebsstrom für die
Regenerationsstufen 4A, 4B zu- und abgeschaltet werden kann.
Die zweite Schaltanordnung 6 umfasst für jede
Regenerationsstufe 4A, 4B einen separaten, als Schalter
wirkenden Transistor M7A, M7B.
Zur Erläuterung der Funktion dieses Komparators wird im
folgenden auf Fig. 5 Bezug genommen.
Fig. 5 zeigt in der Mitte den Verlauf der Signale an den
Knoten RP1, RMi für den zweiphasigen Betrieb. Im wesentlichen
unterscheidet man zwischen zwei Taktphasen, die als
"Abtastphase" A bzw. "Regenerationsphase" R bezeichnet
werden. In der Abtastphase A wird das an den Eingängen IM, IP
anliegende, differenzielle Signal zunächst an die Knoten
RM1, RP1 geführt. Dabei sind die Schalter M5A, M5C der ersten
Schaltanordnung 3 niederohmig geschaltet, wobei gilt:
PH1 = CLK = 1.
PH1 = CLK = 1.
Zu Beginn der Regenerationsphase R liegt somit an den Knoten
RMi, RP1 ein relativ kleines Signal an (im Signalverlauf ist
dies auf Grund geringen Amplitude gar nicht zu erkennen) das
schliesslich in der Regenerationsphase R durch die
kreuzgekoppelte Differenzstufe 4A verstärkt wird, wie in
Fig. 5 zu erkennen ist. Hierbei gilt: PH1 = CLK = 0 bzw.
/PH1 = CLKB = 1.
Die Takte, welche die taktgesteuerten Schalter M5A, M5D bzw.
M7A, M7B der ersten und zweiten Schaltanordnung 3 bzw. 6
schalten, sind in Fig. 3 mit PH1, PH2, PH3, /PH1, /PH2, /PH3
bezeichnet. Für die dargestellte, zweifache Auslegung der
Regenerationsstufen 4A, 4B und Lastschaltkreise 5A, 5B genügt
eine Taktphase CLK sowie deren Komplemente CLKB. Die dritte
Taktphase PH3 bzw. /PH3 wurde eingezeichnet, um anzudeuten,
wie das erfindungsgemässe Prinzip auf eine beliebige Anzahl
von Lastelementen 5A, 5B und kreuzgekoppelten Differenzstufen
4A, 4B erweitert werden kann, indem entsprechend mehr
Schalttransistoren vorgesehen werden.
Die Taktphasen PHx können dabei beliebige Phasenlagen
zueinander einnehmen und nichtüberlappend oder überlappend
sein. Bei mindestens drei überlappenden Taktphasen ergibt
sich in vorteilhafter Weise eine Aufschaltung des verstärkten
Eingangssignals von den Knoten AN, AP gleichzeitig auf mehrere
Lastelemente 5A, 5B, wobei hierdurch eine Interpolation
stattfindet, die Töne im Spektrum durch Abweichungen der
Lastelemente 5A, 5B untereinander vermindert.
Wenn der dargestellte, mehrphasige Komparator nur zweiphasig
ausgebildet wird, genügt zur Bildung der zwei erforderlichen
Taktphasen PH1, PH2 ein einzelnes Taktsignal CLK und sein
Komplement CLKB. Hierbei gelten dann die Zusammenhänge
PH1 = CLK, PH2 = CLKB, /PH1 = CLKB, /PH2 = CLK.
Die Takte CLK und CLKB sind ebenfalls in Fig. 5 dargestellt,
wobei zu erkennen ist, dass sie genau gegensinnig verlaufen.
Der oberste Graph von Fig. 5 zeigt den zeitlichen Verlauf
der Signale an den Knoten RP2, RM2 für diesen zweiphasigen
Fall. Wenn das mit CLK = PH1 bezeichnete Taktsignal high ist,
wird das Ausgangsknotenpaar AN, AP der Eingangsdifferenzstufe
2 über die als Schalter wirkenden Transistoren M5A, M5C mit
dem Knoten RM1, RP1 des Lastschaltkreises 5A verbunden. Das
verstärkte Eingangssignal IM, IP wird daher an die Knoten
RM1, RP1 geführt. Im Graph ist das Signal von zu kleiner
Amplitude, um erkennbar zu sein.
Wird nun das mit CLK = PH1 bezeichnete Taktsignal low, sperren
die als Schalter wirkenden Transistoren M5A, M5C. Gleichzeitig
wird das inverse Taktsignal CLKB high und die kreuzgekoppelte
Differenzstufe M4A, M4B bekommt über den vom Signal CLKB =/PH1
eingeschalteten Transistor M7A einen Betriebsstrom aus der
Stromquelle M6, wobei der Regenerationsvorgang beginnt. Im
Graph ist dieser dadurch ersichtlich, dass die Spannungen an
den Knoten RP1, RM1 auseinander laufen und innerhalb der
Regenerationszeit nahezu volle Logikpegel erreichen.
Während nun bei CLK = PH1 = 0 = low an den Knoten RM1, RP1 der
Regenerationsvorgang stattfindet, sind die Ausgangsknoten
AM, AP der Eingangsdifferenzstufe 2 über die als Schalter
wirkenden Transistoren M5B, M5D mit dem Knotenpaar RM2, RP2 des
zweiten Lastschaltkreises 5B verbunden. Das verstärkte
Eingangssignal IM, IP liegt somit dort an.
Wenn nun das mit CLK = PH1 bezeichnete Taktsignal wieder high
wird, wird das verstärkte Eingangssignal über die Schalter
M5A, M5C wieder auf das Knotenpaar RM1, RP1 geführt. Über den
mit CLK = /PH2 eingeschalteten Transistor M7B wird nun der
kreuzgekoppelten Differenzstufe M4A', M4B' der aus der
Stromquelle M6 stammende Betriebsstrom zugeführt, und der
Regenerationsprozess findet nun an den Knoten RM2, RP2 statt.
In der vorgeschlagenen Komparatorschaltung wird somit die
Abtast(Verstärkungs-)Phase und die Regenerationsphase auf
wenigstens zwei Regenerationsstufen 4A, 4B und Lastelemente
5A, 5B verteilt, wodurch die effektive Komparierungsrate
entsprechend gesteigert werden kann.
Durch Verwendung eines mehrphasigen Taktsystems und
entsprechend vervielfachter Schalter M5x sowie von
Lastschaltkreisen 5x und Regenerationsstufen 4x kann die
Zeitspanne für die Verstärkungs- bzw. Regenerationsphase
entsprechend der Anzahl der Taktphasen vervielfacht werden.
Eine Vervielfachung der Kapazität an den Eingangsknoten IP, IM
tritt nicht auf, da die Eingangsdifferenzstufe 2 selbst nicht
vervielfacht wird. Da bei sachgemässer Dimensionierung der
Schaltung der grösste Anteil der effektiven Offsetspannung im
wesentlichen durch die Differenz der Threshold-Spannungen der
Eingangsdifferenzstufe bestimmt wird, entstehen durch die
Verteilung keine schädlichen Töne im Spektrum, bzw. sind
gering genug um vernachlässigbar zu sein.
Fig. 4 zeigt eine praktische Ausführung der Erfindung, bei
der der in Fig. 3 dargestellte, mehrphasige Komparator im
Block KOMP realisiert ist. Weitere Funktionsblöcke RES,
Gating und RSFF vervollständigen den Komparator zur
Verwendung in einem Kommunikationssystem mit hoher Taktrate.
Die zusätzlichen Funktionsblöcke können fallspezifisch auch
anders ausgeführt sein.
Der Funktionsblock RES umfasst eine Reihe von
Rücksetztransistoren 8, die bei langsameren Taktfrequenzen
auch entfallen können und ermöglicht ein definiertes
Rücksetzen der Knoten RMi, RPi. Hierdurch wird innerhalb der
Schaltung jede Erinnerung an die Vorgeschichte ausgelöscht,
so dass das Einschwingen der Knoten RPi, RMi während der
Verstärkungsphase auch unvollständig sein kann, ohne gleich
zu starken Signalfälschungen durch Reste des vorangegangenen
Regenerationsvorganges zu führen.
Der Funktionsblock Gating dient dazu, die Signale an den
Knoten RPi, RMi auf den vollen Logikpegel für eine
nachfolgendes Speicherelement RSFF zu bringen und erlaubt die
Auswahl des jeweils geeigneten Zeitpunktes zur Aufschaltung
dieser Signale auf das folgende RS-Flipflop 14.
Wie zu erkennen ist, umfasst der Funktionsblock Gating
mehrere Transistoren 11, an deren Steuereingang die
Ausgangssignale RMi, RPi der Regenerationsstufen 4 geführt
sind. An den Knoten Si, Ri werden schliesslich die für das
nachgeschaltete RS-Flipflop bestimmten Signale mit
ausreichend grossem Signalpegel erzeugt. Um sicherzustellen
dass ein low-Pegel an den Knoten Si, Ri nicht durch Störungen
beeinflusst wird, ist eine Stabilisierungsschaltung 9 mit
mehreren Transistoren vorgesehen, welche die Störungen gegen
Masse ableiten kann. Hierzu wird am Gate-Anschluss VGN2 ein
Potential eingestellt, so dass die Transistoren der
Stabilisierungsschaltung 9 aus den Knoten Si, Ri einen Strom
abziehen können, der kleiner ist, als der aus Strom aus den
eingeschalteten Transistoren 11 und gering genug ist, um
Fluktuationen an den Knoten Si, Ri zu verhindern.
Fig. 6 und 7 stellen jeweils für eine Hälfte der
Gesamtschaltung getrennt die relevanten Signale dar.
Fig. 8 zeigt, wie das endgültige Ausgangssignal LP, LM des
Komparators zusammengestellt wird, und zeigt auch, dass es
sich bei den Signalen CLK, GateB1, CLKB, GateB2 um einen
Vierphasentakt von wesentlich niedrigerer Frequenz als die
effektive Komparierungsrate handelt. Solche Viertaktphasen
können beispielsweise aus dem Ringoszillator einer PLL
stammen.
Fig. 9 schliesslich zeigt eine Übersicht über das gesamte
Taktsystem einschliesslich der Reset-Signale. Diese lassen
sich jeweils durch eine kombinatorische Verknüpfung
geeigneter Signale aus dem Vierphasentakt ableiten,
gegebenenfalls können die Reset-Transistoren 8 im Block RES
auch jeweils durch zwei in Serie geschaltete Transistoren
ersetzt werden, die mit den entsprechenden Signalen aus dem
Vierphasentakt verbunden sind.
In dem Ausführungsbeispiel von Fig. 4 sind die von den
Regenerationsstufen 4A, 4B stammenden Signale mittels eines
einzelnen RS-Flipflops zu einem Signal mit einer effektiven
Komparierungsrate zusammengeführt. Bei höheren
Taktgeschwindigkeiten kann es vorteilhafter sein, nur eine
Untermenge der Signale über eine Gating-Schaltung jeweils auf
eines von mehreren RS-Flipflops zu führen, und die weitere
Signalverarbeitung in einer parallelen Weise durchzuführen.
Bei höchsten Anforderungen an die Taktgeschwindigkeit sollte
für die Ausgangssignale RMi, RPi jeder Regenerationsstufe
4A, 4B ein eigenes RS-Flipflop 14 vorgesehen werden.
Schließlich sei noch erwähnt, dass durch Vertauschen der
Versorgungsspannungen VDD, VSS und der Polarität der
Transistoren eine komplementäre Komparatorschaltung
realisiert werden kann.
1
Stromquelle
2
Erste Differenzstufe
3
Erste Schaltanordnung
4
A,
4
B Regenerationsstufen
5
A,
5
B Lastschaltkreise
6
zweite Schaltanordnung
7
zweite Stromquelle
8
Rücksetzgatter
9
Stabilisierungsschaltung
10
Schalter
11
Transistoren
12
Inverter
13
Gating-Schaltung
14
RS-Flipflop
IM, IP Eingangssignale
PH1-PH3 Taktsignale
AM, AP Ausgangsknoten der ersten Differenzstufe
RMi, RPi Ausgangsknoten der Regenerationsstufen
M1, M6 Transistoren
M5A-M5D Transistoren der ersten Schaltanordnung
M7A, M7B Transistoren der zweiten Schaltanordnung
M3A, M3B NMOS-Transistoren der ersten Differenzstufe
VSB gemeinsamer Fussknoten
M4A, M4B Transistoren der Regenerationsstufen
CLK, CLKB Taktsignale
Si, Ri Interne Knoten
IM, IP Eingangssignale
PH1-PH3 Taktsignale
AM, AP Ausgangsknoten der ersten Differenzstufe
RMi, RPi Ausgangsknoten der Regenerationsstufen
M1, M6 Transistoren
M5A-M5D Transistoren der ersten Schaltanordnung
M7A, M7B Transistoren der zweiten Schaltanordnung
M3A, M3B NMOS-Transistoren der ersten Differenzstufe
VSB gemeinsamer Fussknoten
M4A, M4B Transistoren der Regenerationsstufen
CLK, CLKB Taktsignale
Si, Ri Interne Knoten
Claims (10)
1. Mehrphasige Komparatorschaltung, insbesondere für die
Auswertung von Signalen im GHz-Bereich,
gekennzeichnet durch,
eine erste Differenzstufe (2), der die Signaleingänge (IP, IM) zugeführt sind,
eine Schaltanordnung (3), welche den Ausgang (AM, AP) der ersten Differenzstufe (2) wahlweise mit dem Eingang (RMi, RPi; RM2, RP2) mehrerer Lastschaltkreise (5A, 5B) verbinden kann,
wenigstens zwei Regenerationsstufen (4A, 4B), die mit den Lastschaltkreisen (5A, 5B) und der Schaltanordnung (3) verbunden sind, und
eine taktgesteuerte, zweite Schaltanordnung (6), um den wenigstens zwei Regenerationsstufen (4A, 4B) einen zu- und abschaltbaren Betriebsstrom zuzuführen,
wobei die Schalter der ersten und zweiten Schaltanordnung (3, 6) so angesteuert werden, dass die Regenerationsstufen (4A, 4B) zeitlich versetzt arbeiten.
eine erste Differenzstufe (2), der die Signaleingänge (IP, IM) zugeführt sind,
eine Schaltanordnung (3), welche den Ausgang (AM, AP) der ersten Differenzstufe (2) wahlweise mit dem Eingang (RMi, RPi; RM2, RP2) mehrerer Lastschaltkreise (5A, 5B) verbinden kann,
wenigstens zwei Regenerationsstufen (4A, 4B), die mit den Lastschaltkreisen (5A, 5B) und der Schaltanordnung (3) verbunden sind, und
eine taktgesteuerte, zweite Schaltanordnung (6), um den wenigstens zwei Regenerationsstufen (4A, 4B) einen zu- und abschaltbaren Betriebsstrom zuzuführen,
wobei die Schalter der ersten und zweiten Schaltanordnung (3, 6) so angesteuert werden, dass die Regenerationsstufen (4A, 4B) zeitlich versetzt arbeiten.
2. Mehrphasige Komparatorschaltung nach Anspruch 1,
dadurch gekennzeichnet,
dass die zweite Schaltanordnung (6) mehrere als
taktgesteuerte Schalter wirkende Transistoren (M7A, M7B)
umfasst, die von einer zweiten Stromquelle (7) gespeist
werden.
3. Mehrphasige Komparatorschaltung nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass die erste und zweite Schaltanordnung (3,6) mit zwei
Taktphasen getaktet wird, die aus einem einzigen Taktsignal
(CLK) generiert werden, nämlich dem Taktsignal (CLK) und
dessen Inverse (CLKB).
4. Mehrphasige Komparatorschaltung nach einem der
vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass die Schalter (M5A-M5D, M7A-M7B) der ersten und zweiten
Schaltanordnung (3, 6) als MOS-Transistoren gebildet sind.
5. Mehrphasige Komparatorschaltung nach einem der
vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass die Schalter (M5A-M5D, M7A-M7B) der ersten und zweiten
Schaltanordnung (3, 6) mit wenigstens zwei Taktphasen getaktet
werden, die sich nicht überlappen, so dass der Ausgang
(AM, AP) der ersten Differenzstufe (2) immer nur mit einem
Lastelement (5A, 5B) verbunden ist.
6. Mehrphasige Komparatorschaltung nach einem der Ansprüche 1
bis 4,
dadurch gekennzeichnet,
dass die erste und zweite Schaltanordnung (3, 6) mit mehr als
zwei Taktphasen getaktet wird, die sich überlappen, so dass
der Ausgang (AM, AP) der ersten Differenzstufe (2) zeitweise
mit zwei oder mehreren Lastelementen (5A, 5B) gleichzeitig
verbunden ist.
7. Mehrphasige Komparatorschaltung nach einem der
vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass die Ausgangssignale der Regenerationsstufen (4A, 4B) über
eine Gating-Schaltung (13) auf eine gemeinsame Speicherzelle
(14) geführt werden, an deren Ausgang das
Komparierungsergebnis mit einer Geschwindigkeit anliegt, die
der effektiven Komparierungsrate entspricht.
8. Mehrphasige Komparatorschaltung nach einem der Ansprüche 1
bis 6,
dadurch gekennzeichnet,
dass die Ausgangssignale der Regenerationsstufen (4A, 4B) über
eine Gating-Schaltung (13) auf mehrere Speicherzellen (14)
geführt werden, an deren Ausgang das Komparierungsergebnis
mit einer Geschwindigkeit anliegt, die einem Bruchteil der
effektiven Komparierungsrate entspricht.
9. Mehrphasige Komparatorschaltung nach Anspruch 7 oder 8,
dadurch gekennzeichnet,
dass die Gating-Schaltung (13) eine Stabilisierungsschaltung
(9) aufweist, um den Pegel eines Signals, welches dem
Speicherelement (14) zugeführt wird, zu stabilisieren.
10. Mehrphasige Komparatorschaltung nach einem der Ansprüche
7 bis 9,
dadurch gekennzeichnet,
dass die Ausgänge (RM1, RP1; RM2, RP2) der Regenerationsstufen
(4A, 4B) jeweils mit einem Steuereingang eines Transistors
(11A, 11D) der Gating-Schaltung (13) verbunden sind.
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- 2002-09-20 CN CNB02823099XA patent/CN1326323C/zh not_active Expired - Fee Related
- 2002-09-20 WO PCT/EP2002/010596 patent/WO2003044945A2/de not_active Application Discontinuation
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