JPS60207361A - バイポ−ラ型半導体装置の製造方法 - Google Patents
バイポ−ラ型半導体装置の製造方法Info
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- JPS60207361A JPS60207361A JP6351784A JP6351784A JPS60207361A JP S60207361 A JPS60207361 A JP S60207361A JP 6351784 A JP6351784 A JP 6351784A JP 6351784 A JP6351784 A JP 6351784A JP S60207361 A JPS60207361 A JP S60207361A
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- protrusion
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- forming
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8224—Bipolar technology comprising a combination of vertical and lateral transistors
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、シリコン半導体基板上に7望イボーラトラ
ンジスタを形成するバイポーラ型半導体装置の製造方法
に関する。
ンジスタを形成するバイポーラ型半導体装置の製造方法
に関する。
従来のバイポーラトランジスタの製造方法はたとえば、
前田和夫著「最新LSIプロセス技術」株式金社工業調
査会、1983年7月20日初版発行、の第57頁ない
し第59頁及び第61頁ないし第63頁に記載されてい
る。ここに開示されている方法は、シリコン半導体基板
内に不純物を選択的に拡散することにより基板内に活性
領域を形成し、これによってバイポーラトランジスタを
構成している。
前田和夫著「最新LSIプロセス技術」株式金社工業調
査会、1983年7月20日初版発行、の第57頁ない
し第59頁及び第61頁ないし第63頁に記載されてい
る。ここに開示されている方法は、シリコン半導体基板
内に不純物を選択的に拡散することにより基板内に活性
領域を形成し、これによってバイポーラトランジスタを
構成している。
しかしながら、このような方法では不純物拡散という過
程において行われる熱処理により、基板のシリコン結晶
に損傷が生じることは避けられない。この結果、形成さ
れるトランジスタの特性を良好にすることが出来ないと
いう不都合が生じる。さらに拡散という事そのものが基
板上の個々のトランジスタの面積が大きくナリ。
程において行われる熱処理により、基板のシリコン結晶
に損傷が生じることは避けられない。この結果、形成さ
れるトランジスタの特性を良好にすることが出来ないと
いう不都合が生じる。さらに拡散という事そのものが基
板上の個々のトランジスタの面積が大きくナリ。
集積度を上げることへの妨げの要因になっている。特に
NPN、PNP)ランジスタという別の極性のバイポー
ラトランジスタを同一基板上に形成するときには、複雑
な工程たとえば多くの拡散工程を経なければならず、こ
の傾向は顕著であった。
NPN、PNP)ランジスタという別の極性のバイポー
ラトランジスタを同一基板上に形成するときには、複雑
な工程たとえば多くの拡散工程を経なければならず、こ
の傾向は顕著であった。
またこの方法によって形成されるトランジスタは5首わ
ば基板内に埋め込まれた状態に有り。
ば基板内に埋め込まれた状態に有り。
他の素子との間に多くの寄生素子が発生することが避け
られず、基板にかかる高い電圧に対して弱い。このため
従来ではトランジスタの一つ一つに対して素子分離(ア
イソレーション)が必要であった。このアイソレーショ
ン領域は基板上で大きな面積を占め、集積度を上げるこ
とへの大きな妨げとなっている。
られず、基板にかかる高い電圧に対して弱い。このため
従来ではトランジスタの一つ一つに対して素子分離(ア
イソレーション)が必要であった。このアイソレーショ
ン領域は基板上で大きな面積を占め、集積度を上げるこ
とへの大きな妨げとなっている。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、不純物拡散を無くすることによって
、シリコン結晶の損傷を軽減し、素子領域の拡大を防ぎ
、これにより歩留の向上とコストの低減、製造時間の短
縮を図ることができ、また素子を基体の外部に形成する
ことによって寄生素子の発生を減少させこれによって耐
電圧性を高めることができ、さらに素子分離を不要とす
るとすることによって素子の高集積化を達成することが
でき、しかも簡単な工程によって極性の異なるトランジ
スタを同−基体上に形成することができるバイポーラ型
半導体装置の製造方法を提供することにある。
あり、その目的は、不純物拡散を無くすることによって
、シリコン結晶の損傷を軽減し、素子領域の拡大を防ぎ
、これにより歩留の向上とコストの低減、製造時間の短
縮を図ることができ、また素子を基体の外部に形成する
ことによって寄生素子の発生を減少させこれによって耐
電圧性を高めることができ、さらに素子分離を不要とす
るとすることによって素子の高集積化を達成することが
でき、しかも簡単な工程によって極性の異なるトランジ
スタを同−基体上に形成することができるバイポーラ型
半導体装置の製造方法を提供することにある。
上記目的を達成するためこの発明にあっては、第1導電
型のシリコン半導体基板の主面上に第2導電型の単結晶
シリコンからなる第11第2突出部を選択的に形成し、
この第1.第2突出部の露出面を除く基板の主面上にシ
リコン酸化膜を形成し、次にエピタキシャル成長を行な
って上記第1.第2突出部の露出面上に第1導電型の単
結晶シリコンからなる第11第2半導体層それぞれを形
成すると同時に上記シリコン酸化膜上には多結晶シリコ
ン層を形成し、上記第1半導体層を上記第1突出部が露
出するまで垂直方向に除去して第1突出部の側面のみに
第1半導体層を残し、第1突出部の側面に残された第1
半導体層のうち互いに対向する一対の側面上のもののみ
を残して他は除去することにより第1半導体層を二つに
分離させ、それぞれをコレクタ、エミッタ領域、この間
に存在する第1突出部をベース領域とする横型で第1極
性のバイポーラトランジスタを形成し、さらにエピタキ
シャル成長法により上記第2半導体層上に第2導電型の
第3半導体層を形成して、上記第2突出部をコレクタも
しくはエミッタ領域、上記第2半導体層をベース領域お
よび上記第2半導体層をエミッタもしくはコレクタ領域
とする縦型で第2極性のバイポーラトランジスタを形成
するようにしている。
型のシリコン半導体基板の主面上に第2導電型の単結晶
シリコンからなる第11第2突出部を選択的に形成し、
この第1.第2突出部の露出面を除く基板の主面上にシ
リコン酸化膜を形成し、次にエピタキシャル成長を行な
って上記第1.第2突出部の露出面上に第1導電型の単
結晶シリコンからなる第11第2半導体層それぞれを形
成すると同時に上記シリコン酸化膜上には多結晶シリコ
ン層を形成し、上記第1半導体層を上記第1突出部が露
出するまで垂直方向に除去して第1突出部の側面のみに
第1半導体層を残し、第1突出部の側面に残された第1
半導体層のうち互いに対向する一対の側面上のもののみ
を残して他は除去することにより第1半導体層を二つに
分離させ、それぞれをコレクタ、エミッタ領域、この間
に存在する第1突出部をベース領域とする横型で第1極
性のバイポーラトランジスタを形成し、さらにエピタキ
シャル成長法により上記第2半導体層上に第2導電型の
第3半導体層を形成して、上記第2突出部をコレクタも
しくはエミッタ領域、上記第2半導体層をベース領域お
よび上記第2半導体層をエミッタもしくはコレクタ領域
とする縦型で第2極性のバイポーラトランジスタを形成
するようにしている。
以下図面を参照してこの発明の一実施例を説明する。第
1図ないし第12図はこの発明の一実施例方法の各工程
を順次示す断面図である。
1図ないし第12図はこの発明の一実施例方法の各工程
を順次示す断面図である。
まず、第1図に示すようにP型のシリコン単結晶半導体
基板ll上にN型の単結晶シリコンからなる半導体層I
2を一様の厚みに成長させたものを用意し1次に半導体
層I2の表面全面にフォトレジスタを塗布し、これをパ
ターニングして2箇所のみにレジス)f残存させたエツ
チング用マスクI3を形成する。
基板ll上にN型の単結晶シリコンからなる半導体層I
2を一様の厚みに成長させたものを用意し1次に半導体
層I2の表面全面にフォトレジスタを塗布し、これをパ
ターニングして2箇所のみにレジス)f残存させたエツ
チング用マスクI3を形成する。
次に第2図に示すように、上記マスクI3を用いた異方
性エツチング技術たとえば反応性イオンエツチング法(
R,IFi)により、上記半導体層12を垂直方向にエ
ツチングして元の基板IIを露光させる。この工程によ
り、基板II上には、この基板11の平面から突出し平
面形状がそれぞれ方形のN型の突出部14..14゜が
選択的に形成される。
性エツチング技術たとえば反応性イオンエツチング法(
R,IFi)により、上記半導体層12を垂直方向にエ
ツチングして元の基板IIを露光させる。この工程によ
り、基板II上には、この基板11の平面から突出し平
面形状がそれぞれ方形のN型の突出部14..14゜が
選択的に形成される。
次に上記マスク13を除去した後、基板11を酸化雰囲
気(ドライ01、ウェットO8,スチーム)中に置いて
熱酸化を行ない、第3図に示すように全面に4000X
程度の厚みのシリコン酸化膜I5を形成する。
気(ドライ01、ウェットO8,スチーム)中に置いて
熱酸化を行ない、第3図に示すように全面に4000X
程度の厚みのシリコン酸化膜I5を形成する。
次にシリコン酸化@15が形成された全面にレジストを
塗布し、これをパターニングして第4図に示すような形
状のエツチング用マスク16を形成する。
塗布し、これをパターニングして第4図に示すような形
状のエツチング用マスク16を形成する。
次に第5図に示すように、上記マスクI6を用いたケミ
カルドライエツチング技術(CDE)により、2つの突
出部r4に、14. の上面および側面上のシリコン酸
化@I5を選択的に除去し、その後、マスクI6も除去
する。このようにして、基板11の露出面上のみにシリ
コン酸イし A@15が残される。
カルドライエツチング技術(CDE)により、2つの突
出部r4に、14. の上面および側面上のシリコン酸
化@I5を選択的に除去し、その後、マスクI6も除去
する。このようにして、基板11の露出面上のみにシリ
コン酸イし A@15が残される。
次に8iH,法によるエピタキシャル成長(成長条件が
1000℃、100 Totr 以下)を行なう。この
とき、不純物としてはP型のものを導入する。このエピ
タキシャル成長により、第6図に示すように2つの突出
部14に、14. の露出面(上面および側面)上には
P型の単結晶シリコンからなる半導体層17..17雪
それぞれが形成されるとともに、これと同時にシリコン
酸化@15上には多結晶シリコン層I8が形成される。
1000℃、100 Totr 以下)を行なう。この
とき、不純物としてはP型のものを導入する。このエピ
タキシャル成長により、第6図に示すように2つの突出
部14に、14. の露出面(上面および側面)上には
P型の単結晶シリコンからなる半導体層17..17雪
それぞれが形成されるとともに、これと同時にシリコン
酸化@15上には多結晶シリコン層I8が形成される。
次に再び全面にレジストを塗布し、これをパターニング
して第7図に示すような形状のエツチング用マスタ19
を形成する。
して第7図に示すような形状のエツチング用マスタ19
を形成する。
次に第8図に示すように、上記マスク19を用いたケミ
カルドライエツチング技術により上記1つのP型半導体
層17%を垂直方向に除去して、下部のN型の突出部1
4□を露出させる。
カルドライエツチング技術により上記1つのP型半導体
層17%を垂直方向に除去して、下部のN型の突出部1
4□を露出させる。
これと同時に多結晶シリコン層18も選択的に除去して
所定の形状にする。
所定の形状にする。
前記第6図の工程では突出部14.のすべでの側面に同
時にP型半導体層171が形成されるため、上記第8図
の工程の後に選択エツチングを施こして、突出部141
の対向する1対の側面上の半導体層17mを除去してお
く。ここまでの工程により、元の1つの突出部141の
位置には、二つの分離されたP型半導体層17sa *
I 71bをコレクタ、エミッタ領域、この間に存在
するN型の突出部14.をベース領域とする横型のPN
P )ランジスタ20が形成される。
時にP型半導体層171が形成されるため、上記第8図
の工程の後に選択エツチングを施こして、突出部141
の対向する1対の側面上の半導体層17mを除去してお
く。ここまでの工程により、元の1つの突出部141の
位置には、二つの分離されたP型半導体層17sa *
I 71bをコレクタ、エミッタ領域、この間に存在
するN型の突出部14.をベース領域とする横型のPN
P )ランジスタ20が形成される。
次に第9図に示すように、熱酸化を行なって全面にシリ
コン酸化@21を形成する。
コン酸化@21を形成する。
次に全面にレジストを塗布し、これをパターニングして
第1O図に示すような形状のエツチング用マスク22を
形成した後、このマスク22を用いたケミカルドライエ
ツチング技術により、上記突出部14!上のP型半導体
層I7゜の上面のシリコン酸化@2Iのみを選択的に除
去して、P型半導体層77、の上面を露出させる。
第1O図に示すような形状のエツチング用マスク22を
形成した後、このマスク22を用いたケミカルドライエ
ツチング技術により、上記突出部14!上のP型半導体
層I7゜の上面のシリコン酸化@2Iのみを選択的に除
去して、P型半導体層77、の上面を露出させる。
次にS iH,法によるエピタキシャル成長を行なう。
このときの成長条件は第6図と同様にする。また不純物
としてはN型のものを導入する。
としてはN型のものを導入する。
このエピタキシャル成長により、第11図に示すように
残り1つの突出部14.の上面にはN型の単結晶シリコ
ンからなる半導体層23が形成されるとともに、これと
同時にシリコン酸化膜21.15上には多結晶シリコン
層24が形成される。ここまでの工程により、元の残り
の突出部14.の位置には、元のN型突出部14゜をコ
レクタもしくはエミッタ領域、この上に成長されたP型
半導体層Iy、をベース領域、さらにこの上に成長され
たN型半導体層23をエミッタもしくはコレクタ領域と
する縦型のNPNトランジスタ25が形成される。
残り1つの突出部14.の上面にはN型の単結晶シリコ
ンからなる半導体層23が形成されるとともに、これと
同時にシリコン酸化膜21.15上には多結晶シリコン
層24が形成される。ここまでの工程により、元の残り
の突出部14.の位置には、元のN型突出部14゜をコ
レクタもしくはエミッタ領域、この上に成長されたP型
半導体層Iy、をベース領域、さらにこの上に成長され
たN型半導体層23をエミッタもしくはコレクタ領域と
する縦型のNPNトランジスタ25が形成される。
この後は上記多結晶シリコンtiilzsのパターニン
グを行ない、さらに全面を酸化して第12図に示すよう
に保―用のシリコン酸化@26を形成することによって
完成される。この第12図において多結晶シリコン層I
ll、、18! はpNPトランジスタ2oのコレクタ
、エミッタ配線として、多結晶シリコン@1BB、El
kはNPNトランジスタ25のベースとエミッタもしく
はコレクタ配線としてそれぞれ用いられ。
グを行ない、さらに全面を酸化して第12図に示すよう
に保―用のシリコン酸化@26を形成することによって
完成される。この第12図において多結晶シリコン層I
ll、、18! はpNPトランジスタ2oのコレクタ
、エミッタ配線として、多結晶シリコン@1BB、El
kはNPNトランジスタ25のベースとエミッタもしく
はコレクタ配線としてそれぞれ用いられ。
PNP)ランジスタ2oのベース配線およびNPN)ラ
ンジスタ25のコレクタもしくはエミッタ配線は元のN
型突出部14. 、 l 4.と接触するように多結晶
シリコン層もしくはアルミニウム等の金属層を設けるこ
とにより形成する。
ンジスタ25のコレクタもしくはエミッタ配線は元のN
型突出部14. 、 l 4.と接触するように多結晶
シリコン層もしくはアルミニウム等の金属層を設けるこ
とにより形成する。
このようにこの実施例の方法では不純物拡散の工程が存
在しない。このため、従来方法で問題になっている拡散
に必要な熱処理が存在しない。つまり、これによって起
きていたシリコン結晶の損傷が無くなる。このためこの
方法によって形成されるトランジスタの特性を良好にす
ることができ、多数のトランジスタを集積する程は素子
の元になる突出部I4の縮小をもたらす。つまり、これ
によってトランジスタ素子の縮小が行なえる。この方法
によって形成されるトランジスタの大きさはこの事と先
の拡散工程が存在しないという理由により、従来方法に
より形成されるものに比べてその大きさを大幅に小さく
することができる。
在しない。このため、従来方法で問題になっている拡散
に必要な熱処理が存在しない。つまり、これによって起
きていたシリコン結晶の損傷が無くなる。このためこの
方法によって形成されるトランジスタの特性を良好にす
ることができ、多数のトランジスタを集積する程は素子
の元になる突出部I4の縮小をもたらす。つまり、これ
によってトランジスタ素子の縮小が行なえる。この方法
によって形成されるトランジスタの大きさはこの事と先
の拡散工程が存在しないという理由により、従来方法に
より形成されるものに比べてその大きさを大幅に小さく
することができる。
また上記実施例の方法によって形成される2つの極性の
トランジスタは従来方法によるものとは異なり、基板I
Iの上、つまり外部に置かれる。基板IIとのつながり
は最初の突出部X4だけであり、隣合うトランジスタ等
の素子との関係によって生じていた寄生素子は大幅に減
少し、基板IIの他の部分に掛る高い電圧による素子機
能の障害を大幅に低減させることができる。つまり、耐
電圧性を高めることができる。トランジスタの構造も図
示するように極めて簡単であり、素子設計も非常に簡単
になり。
トランジスタは従来方法によるものとは異なり、基板I
Iの上、つまり外部に置かれる。基板IIとのつながり
は最初の突出部X4だけであり、隣合うトランジスタ等
の素子との関係によって生じていた寄生素子は大幅に減
少し、基板IIの他の部分に掛る高い電圧による素子機
能の障害を大幅に低減させることができる。つまり、耐
電圧性を高めることができる。トランジスタの構造も図
示するように極めて簡単であり、素子設計も非常に簡単
になり。
構造そのものから生じる寄生素子もほとんど存在しない
。
。
しかも、2つの極性のトランジスタの製造に要する工程
および時間は、先の拡散工程が無いことと、工程そのも
のが少ないことにより、従来に比べて太細に短縮される
。
および時間は、先の拡散工程が無いことと、工程そのも
のが少ないことにより、従来に比べて太細に短縮される
。
さらに従来必要であった素子分離(アイソレーション)
が不要となるために、この実施例方法を使用してICを
形成する場合に集積度を大幅に向上させることが出来る
。しかもパターン設計も制約の大部分がなくなるため非
常に簡単なものになる。このため、この方法を用いるI
Cは従来方法のものに比べ、その開発から試作、量産に
至る期間ははるかに短いもの!どなる。
が不要となるために、この実施例方法を使用してICを
形成する場合に集積度を大幅に向上させることが出来る
。しかもパターン設計も制約の大部分がなくなるため非
常に簡単なものになる。このため、この方法を用いるI
Cは従来方法のものに比べ、その開発から試作、量産に
至る期間ははるかに短いもの!どなる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。たとえ
ば上記実施例ではこの方法を横型PNPトランジスタと
縦型NPN )ランジスタとを対にした製造方法に実施
した場合について説明したが、これは突出部14に、1
4゜をP型に、半導体層271.17.をN型に、さら
に半導体層23をP型にそれぞれすることにょつて、横
型NPN)ランジスタと縦型PNPトランジスタを対に
して製造することもできる。
種々の変形が可能であることはいうまでもない。たとえ
ば上記実施例ではこの方法を横型PNPトランジスタと
縦型NPN )ランジスタとを対にした製造方法に実施
した場合について説明したが、これは突出部14に、1
4゜をP型に、半導体層271.17.をN型に、さら
に半導体層23をP型にそれぞれすることにょつて、横
型NPN)ランジスタと縦型PNPトランジスタを対に
して製造することもできる。
以上説明したようにこの発明によれば1歩留の向上とコ
ストの低減、製造時間の短縮を図ることができ、耐電圧
性も高く、素子の高集積化を達成することができ、しか
も簡単な工程によって極性の異なるトランジスタを同一
基体上に形成することができるバイポーラ型半導体装置
の製造方法を提供することができる。
ストの低減、製造時間の短縮を図ることができ、耐電圧
性も高く、素子の高集積化を達成することができ、しか
も簡単な工程によって極性の異なるトランジスタを同一
基体上に形成することができるバイポーラ型半導体装置
の製造方法を提供することができる。
第1図ないし第12図はそれぞれこの発明の一実施例に
よる方法の各工程を示す断面図である。 11・・・P型の半導体基板、12・・・N型の半導体
層h I’S e 14!・・・突出部、15 * 2
1 m 2 g・・・シリコン酸化膜b’711”!・
・・P型の半導体層、IB、24・・・多結晶シリコン
層、20・・・横型のPNP)ランジスタ、23・・・
N型の半導体層、25・・・縦型のNPN )ランジス
タ。 O9咬:Mlへ− 一 l^ −
よる方法の各工程を示す断面図である。 11・・・P型の半導体基板、12・・・N型の半導体
層h I’S e 14!・・・突出部、15 * 2
1 m 2 g・・・シリコン酸化膜b’711”!・
・・P型の半導体層、IB、24・・・多結晶シリコン
層、20・・・横型のPNP)ランジスタ、23・・・
N型の半導体層、25・・・縦型のNPN )ランジス
タ。 O9咬:Mlへ− 一 l^ −
Claims (1)
- 第1導電型のシリコン半導体基体の主面上に第2導電型
の単結晶シリコンからなる第1.第2突出部を選択的に
形成する工程と、上記第1%第2突出部の露出面上を除
く上記基体の主面上に絶縁層を形成する工程と、エピタ
キシャル成長法により上記第11第2突出部の露出面上
に第1導電型の第1、第2半導体層それぞれを形成する
工程と、上記第1半導体層を上記第1突出部が露出する
まで垂直方向に除去し、この第1突出部の側面のみに第
1半導体層を残す工程と、上記第1突出部の側面に残さ
れた第1半導体層のうち対向する一対の側面上のものの
みを残して他は除去することにより第1半導体層を二つ
に分離させ、それぞれをコレクタ、エミッタ領域、この
間に存在する第1突出部をベース領域とする横型で第1
極性のバイポーラトランジスタを形成する工程と、エピ
タキシャル成長法により上記第2半導体層上に第2導電
型の第3半導体層を形成して、上記第2突出部をコレク
タもしくはエミッタ領域、上記第2半導体層をベース領
域及び上記第3半導体層をエミッタもしくはコレクタ領
域とする縦型で第2極性のバイポーラトランジスタを形
成する工程とを具備したことを特徴とするバイポーラ型
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6351784A JPS60207361A (ja) | 1984-03-31 | 1984-03-31 | バイポ−ラ型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6351784A JPS60207361A (ja) | 1984-03-31 | 1984-03-31 | バイポ−ラ型半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60207361A true JPS60207361A (ja) | 1985-10-18 |
Family
ID=13231484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6351784A Pending JPS60207361A (ja) | 1984-03-31 | 1984-03-31 | バイポ−ラ型半導体装置の製造方法 |
Country Status (1)
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JP (1) | JPS60207361A (ja) |
-
1984
- 1984-03-31 JP JP6351784A patent/JPS60207361A/ja active Pending
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