TWI808832B - 半導體裝置 - Google Patents

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Abstract

本發明提供一種改善了標準單元之單元圖案之面積效率的半導體裝置。 實施方式之半導體裝置具備：第1電源線及第2電源線，其等在第1方向上延伸，且彼此相離地配置；第3電源線，其在與上述第1方向正交之第2方向上與上述第1電源線平行且相鄰地配置，且電位與上述第2電源線相同；第4電源線，其在上述第2方向之負方向上與上述第2電源線平行且相鄰地配置，且電位與上述第1電源線相同；第1電晶體，其配置在上述第1電源線之下方，具有在上述第2方向及上述第2方向之負方向上延伸之第1導電型之第1活性區域；第2電晶體，其配置在上述第2電源線之下方，具有在上述第2方向及上述第2方向之負方向上延伸之第2導電型之第2活性區域；第3電晶體，其配置在上述第1活性區域與上述第3電源線之間，且具有第2導電型之第3活性區域；及第4電晶體，其配置在上述第2活性區域與上述第4電源線之間，且具有第1導電型之第4活性區域。

Description

半導體裝置
本發明之實施方式係關於一種半導體裝置。
作為用於將半導體積體電路高集成度地形成在半導體基板上之設計方法(佈局技術)，有標準單元(standard cell)方式。標準單元方式係一種準備預先設計並驗證過之反相器或NAND元件等基本單位之功能電路作為標準單元，並在其上形成金屬佈線層而設計積體電路晶片的方式。標準單元中，使用例如被稱為雙倍高度單元、或三倍高度單元之圖案佈局。雙倍高度單元中，會存在未被圖案配置使用之區域。有時向該未使用之區域中埋入絕緣層，或配置具有虛設電晶體之填充單元。
本發明之一實施方式中，提供一種改善了標準單元之單元圖案之面積效率的半導體裝置。
實施方式中之半導體裝置具備：第1電源線及第2電源線，其等在第1方向上延伸，且彼此相離地配置；第3電源線，其在與上述第1方向正交之第2方向上與上述第1電源線平行且相鄰地配置，且電位與上述第2電源線相同；第4電源線，其在上述第2方向之負方向上與上述第2電源線平行且相鄰地配置，且電位與上述第1電源線相同；第1電晶體，其配置在上述第1電源線之下方，具有在上述第2方向及上述第2方向之負方向上延伸之第1導電型之第1活性區域；第2電晶體，其配置在上述第2電源線之下方，具有在上述第2方向及上述第2方向之負方向上延伸之第2導電型之第2活性區域；第3電晶體，其配置在上述第1活性區域與上述第3電源線之間，且具有第2導電型之第3活性區域；及第4電晶體，其配置在上述第2活性區域與上述第4電源線之間，且具有第1導電型之第4活性區域。
繼而，參照圖式說明實施方式。以下說明之說明書或圖式之記載中，對於相同的構成要素標註相同的符號而省略說明。圖式係示意性之圖。而且，以下所示之實施方式中例示出使技術思想具象之裝置及方法。實施方式可在專利申請範圍內進行各種變更。以下之說明中，有時將金屬―氧化膜―半導體(MOS:Metal Oxide Semiconductor)電晶體記作MOS，將p通道MOS電晶體記作PMOS，將n通道MOS電晶體記作NMOS。而且，有時將p型井擴散區域記作Pwell，將n型井擴散區域記作Nwell。而且，有時將PMOS之活性區域記作P+(PMOS)，將NMOS之活性區域記作N+(NMOS)。而且，活性區域包含MOS之源極區域、汲極區域及通道區域，但是未區分。而且，活性區域與控制電極之間形成有閘極氧化膜，但省略了圖示。  (第1實施方式)
圖1係第1實施方式之半導體裝置即半導體積體電路100之平面圖案構成圖。第1實施方式之半導體積體電路100構成三倍高度之標準單元之邏輯電路。圖1中，將第1方向定義為X方向，將與第1方向正交之第2方向定義為Y方向，將與X-Y平面正交之第3方向定義為Z方向。所謂雙倍高度單元係指藉由使2個單元在通道寬度方向上重疊，能確保用於配置電晶體之面積為單倍高度單元之2倍以上之單元。所謂三倍高度單元係指藉由將3個單元在通道寬度方向上重疊，能確保用於配置電晶體之面積為單倍高度單元之3倍以上之單元。
如圖1所示，第1實施方式之半導體積體電路100具備第1電源線(VDD1)10、第2電源線(VSS2)12、第3電源線(VSS3)14及第4電源線(VDD4)16。第1電源線(VDD1)10及第2電源線(VSS2)12在X方向上延伸，且彼此相離地配置。第3電源線(VSS3)14在與X方向正交之Y方向上與第1電源線10平行且相鄰地配置，且電位與第2電源線12相同。第4電源線(VDD4)16在-Y方向上與第2電源線12平行且相鄰地配置，且電位與第1電源線10相同。
進而，如圖1所示，第1實施方式之半導體積體電路100具備第1電晶體PMOS1、第2電晶體NMOS2、第3電晶體NMOS3及第4電晶體PMOS4。第1電晶體PMOS1配置在第1電源線10之下方(-Z方向)。第1電晶體PMOS1具有在Y方向及-Y方向上延伸而配置之第1導電型之第1活性區域18。第2電晶體NMOS2配置在第2電源線12之下方(-Z方向)。第2電晶體NMOS2具有在Y方向及-Y方向上延伸而配置之第2導電型之第2活性區域20。第3電晶體NMOS3配置在第1活性區域18與第3電源線14之間，且具有第2導電型之第3活性區域22。第4電晶體PMOS4配置在第2活性區域20與第4電源線16之間，且具有第1導電型之第4活性區域24。
如圖1所示，第1實施方式之半導體積體電路100具備在Y方向上延伸之電極34、電極36、電極33及電極35。電極34電性連接第3活性區域22與第3電源線14。電極36電性連接第4活性區域24與第4電源線16。電極34經由接觸電極CN3而與第3活性區域22電性連接。電極36經由接觸電極CP4而與第4活性區域24電性連接。而且，電極34經由VIA電極VIAN3而與第3電源線14電性連接。電極36經由VIA電極VIAP4而與第4電源線16電性連接。電極33經由接觸電極CP33 1及CP33 2而與第1活性區域18電性連接。電極35經由接觸電極CN35 1及CN35 2而與第2活性區域20電性連接。而且，電極33經由VIA電極VIAP1而與第1電源線10電性連接。電極35經由VIA電極VIAN2而與第2電源線12電性連接。利用以上結構，第1電晶體PMOS1及第4電晶體PMOS4之主電極中之一方即源極連接於電源電壓VDD，第2電晶體NMOS2及第3電晶體NMOS3之主電極中之一方即源極連接於電源電壓VSS。第1實施方式之半導體積體電路100與後述之圖9之電路顯示同樣，可表示為包含第1電晶體PMOS1與第2電晶體NMOS2之第1CMOS反相器、及包含第4電晶體PMOS4與第3電晶體NMOS3之第2CMOS反相器的並聯電路。
圖2A係沿圖1之I-I線之剖視圖。圖2A對應於沿著在Y方向上延伸之共通電極26切斷之構造。
如圖1及圖2A所示，第1實施方式之半導體積體電路100具備連接第1活性區域18、第2活性區域20、第3活性區域22及第4活性區域24的共通電極26。共通電極26在Y方向上延伸而配置。第1實施方式之半導體積體電路100的邏輯電路的輸出由共通電極26獲得。此處，共通電極26可由金屬層形成。共通電極26與第1活性區域18經由接觸電極CP2及CP3而連接。共通電極26與第2活性區域20經由接觸電極CN4及CN5而連接。共通電極26與第3活性區域22經由接觸電極CN1而連接。共通電極26與第4活性區域24經由接觸電極CP6而連接。利用以上結構，第1電晶體PMOS1及第4電晶體PMOS4之主電極中之另一方即汲極連接於共通電極26，第2電晶體NMOS2及第3電晶體NMOS3之主電極中之另一方即汲極亦連接於共通電極26。再者，共通電極26如圖1所示連接於輸出OUT。
而且，如圖1及圖2A所示，在第1活性區域18與第2活性區域20之間、第1活性區域18與第3活性區域22之間、及第2活性區域20與上述第4活性區域24之間，配置有絕緣層52。此處，絕緣層52係用於使區域彼此絕緣分離之絕緣層，可由例如淺槽隔離(STI：Shallow Trench Isolation)形成。而且，絕緣層52配置在基板50與第3活性區域22之間、及基板50與第4活性區域24之間。
而且，如圖1及圖2A所示，第1實施方式之半導體積體電路100具備基板50、配置在基板50上且具有第1活性區域18之第2導電型之第1井區域(Nwell1)40、配置在基板50上且具有第2活性區域20之第1導電型之第2井區域(Pwell2)42、配置在基板50上且具有第3活性區域22之第1導電型之第3井區域(Pwell3)44、及配置在基板50上且具有第4活性區域24之第2導電型之第4井區域(Nwell4)46。再者，基板50例如由第1導電型之半導體形成。
而且，如圖2A所示，對於基板50，配置共通電極26作為第1層金屬層，配置第1電源線10、第2電源線12、第3電源線14及第4電源線16作為第2層金屬層。在基板50與共通電極26之間、基板50與第1電源線10、第2電源線12、第3電源線14及第4電源線16之間，配置有層間絕緣層54。此處，層間絕緣層54可由例如氧化膜、氮化膜、四乙氧基矽烷(TEOS:Tetraethoxysilane)等絕緣層形成。
圖2B係沿圖1之II-II線之剖視圖。圖2B對應於沿著在Y方向上延伸之控制電極(PG2)28 2切斷之構造。
如圖1及圖2B所示，第1實施方式之半導體積體電路100具備在Y方向上延伸而配置在第1活性區域18、第2活性區域20、第3活性區域22及第4活性區域24之上的控制電極(PG2)28 2。而且，如圖2B所示，在控制電極28 2上配置有接觸電極CPG 2。而且，在接觸電極CPG 2上配置有輸入電極37 2。此處，在第1活性區域18、第2活性區域20、第3活性區域22及第4活性區域24上，在控制電極(PG2)28 2之間形成有閘極氧化膜，但省略其圖示。第1電晶體PMOS1具備第1活性區域18及控制電極28 2。第2電晶體NMOS2具備第2活性區域20及控制電極28 2。第3電晶體NMOS3具備第3活性區域22及控制電極28 2。第4電晶體PMOS4具備第4活性區域24及控制電極28 2。
而且，如圖1所示，亦可具備鄰接且平行於控制電極28 2、且在Y方向上延伸而配置之控制電極(PG1)28 1及控制電極(PG3)28 3。亦即，複數個控制電極可彼此並行地在Y方向上延伸而配置。當控制電極為1個時，第1實施方式之半導體積體電路100例如可構成反相器。當控制電極為2個時，例如可構成2個輸入NAND閘極。控制電極28 1、控制電極28 2及控制電極28 3例如由多晶矽層形成。此處，在第1活性區域18、第2活性區域20、第3活性區域22及第4活性區域24上，在控制電極28 1與控制電極28 3之間亦形成有閘極氧化膜。如圖1及圖2B所示，第1實施方式之半導體積體電路100具備配置在控制電極28 1、28 2及28 3上之接觸電極CPG 1、CPG 2、CPG 3、及配置在接觸電極CPG 1、CPG 2、CPG 3上之輸入電極37 1、37 2、37 3。輸入電極37 1、37 2、37 3分別經由接觸電極CPG 1、CPG 2、CPG 3而與控制電極28 1、28 2、28 3電性連接。輸入電極37 1、37 2、37 3亦可分別構成為各控制電極28 1、28 2、28 3之輸入。例如，當為反相器構成時，向輸入電極37 1、37 2、37 3輸入電壓VDD(VSS)後，輸出OUT得到電壓VSS(VDD)。
圖3A係沿圖1之III-III線之剖視圖。圖3A對應於沿著在X方向上延伸之第3電源線14切斷之構造。如圖1及圖3A所示，第1實施方式之半導體積體電路100具備基板50、配置在基板50上之第3井區域44、配置在第3井區域44上之絕緣層52、及隔著層間絕緣層54而配置在絕緣層52上之第3電源線14。如圖3A所示，電極34埋入層間絕緣層54中，電極34經由VIA電極VIAN3而與第3電源線14電性連接。電極34作為第1層金屬層而配置。
圖3B係沿圖1之IV-IV線之剖視圖。圖3B對應於沿著在X方向上延伸之第3活性區域22切斷之構造。如圖1及圖3B所示，第1實施方式之半導體積體電路100具備基板50、配置在基板50上之第3井區域44、配置在第3井區域44上之第3活性區域22、配置在第3活性區域22上之控制電極28 1、控制電極28 2、控制電極28 3、接觸電極CN1及接觸電極CN3、配置在接觸電極CN1上之共通電極26、以及配置在接觸電極CN3上之電極34。此處，在第3活性區域22上，在控制電極28 1、控制電極28 2及控制電極28 3之間形成有閘極氧化膜，但省略其圖示。第3活性區域22與基板50之間被絕緣層52分離。而且，在第3活性區域22上配置有層間絕緣層54。
沿圖1之VIII-VIII線之剖視圖亦與圖3B同樣地表示。因此，圖3B亦對應於沿著在X方向上延伸之第2活性區域20切斷之構造。如圖1及圖3B所示，第1實施方式之半導體積體電路100具備基板50、配置在基板50上之第2井區域42、配置在第2井區域42上之第2活性區域20、配置在第2活性區域20上之控制電極28 1、控制電極28 2、控制電極28 3、接觸電極CN5及接觸電極CN35 2、配置在接觸電極CN5上之共通電極26、以及配置在接觸電極CN35 2上之電極35。第2活性區域20與基板50之間被絕緣層52分離。而且，在第2活性區域20上配置有層間絕緣層54。
圖3C係沿圖1之V-V線之剖視圖。圖3C對應於沿著在X方向上延伸之第1活性區域18切斷之構造。如圖1及圖3C所示，第1實施方式之半導體積體電路100具備基板50、配置在基板50上之第1井區域40、配置在第1井區域40上之第1活性區域18、配置在第1活性區域18上之控制電極28 1、控制電極28 2、控制電極28 3、接觸電極CP2及接觸電極CP33 1、配置在接觸電極CP2上之共通電極26、以及配置在接觸電極CP33 1上之電極33。此處，在第1活性區域18上，在控制電極28 1、控制電極28 2及控制電極28 3之間形成有閘極氧化膜，但省略其圖示。第1活性區域18與基板50之間被絕緣層52分離。而且，在第1活性區域18上配置有層間絕緣層54。
沿圖1之IX-IX線之剖視圖亦與圖3C同樣地表示。因此，圖3C亦對應於沿著在X方向上延伸之第4活性區域24切斷之構造。如圖1及圖3C所示，第1實施方式之半導體積體電路100具備基板50、配置在基板50上之第4井區域46、配置在第4井區域46上之第4活性區域24、配置在第4活性區域24上之控制電極28 1、控制電極28 2、控制電極28 3、接觸電極CP6及接觸電極CP4、配置在接觸電極CP6上之共通電極26、以及配置在接觸電極CP4上之電極36。第4活性區域24與基板50之間被絕緣層52分離。而且，在第4活性區域24上配置有層間絕緣層54。
圖3D係沿圖1之VI-VI線之剖視圖。圖3D對應於沿著在X方向上延伸之第1電源線10切斷之構造。如圖1及圖3D所示，第1實施方式之半導體積體電路100具備基板50、配置在基板50上之第1井區域40、配置在第1井區域40上之第1活性區域18、以及配置在第1活性區域18上之控制電極28 1、控制電極28 2及控制電極28 3。此處，在第1活性區域18上，在控制電極28 1、控制電極28 2及控制電極28 3之間形成有閘極氧化膜，但省略其圖示。第1活性區域18與基板50之間被絕緣層52分離。而且，在第1活性區域18上配置有層間絕緣層54。在層間絕緣層54內，配置有共通電極26作為第1層金屬層。而且，在層間絕緣層54上，配置有第1電源線10作為第2層金屬層。而且，在層間絕緣層54內，配置有電極33作為第1層金屬層。而且，在電極33上，配置有與第1電源線10連接之VIA電極VIAP1。
圖3E係沿圖1之VII-VII線之剖視圖。圖3E對應於沿著在X方向上延伸之第2電源線12切斷之構造。如圖1及圖3E所示，第1實施方式之半導體積體電路100具備基板50、配置在基板50上之第2井區域42、配置在第2井區域42上之第2活性區域20、以及配置在第2活性區域20上之控制電極28 1、控制電極28 2及控制電極28 3。此處，第2活性區域20中，在控制電極28 1、控制電極28 2及控制電極28 3之間形成有閘極氧化膜，但省略其圖示。第2活性區域20與基板50之間被絕緣層52分離。而且，在第2活性區域20上配置有層間絕緣層54。層間絕緣層54內，配置有共通電極26作為第1層金屬層。而且，在層間絕緣層54上，配置有第2電源線12作為第2層金屬層。而且，在層間絕緣層54內，配置有電極35作為第1層金屬層。而且，在電極35上，配置有與第2電源線12連接之VIA電極VIAN2。
圖3F係沿圖1之X-X線之剖視圖。圖3F對應於沿著在X方向上延伸之第4電源線16切斷之構造。如圖1及圖3F所示，第1實施方式之半導體積體電路100具備基板50、配置在基板50上之第4井區域46、配置在第4井區域46上之絕緣層52、以及隔著層間絕緣層54而配置在絕緣層52上之第4電源線16。而且，在層間絕緣層54內，配置有電極36作為第1層金屬層。而且，在電極36上，配置有與第4電源線16連接之VIA電極VIAP4。
第1實施方式之半導體積體電路100藉由相對於包含第1電晶體PMOS1及第2電晶體NMOS2之雙倍高度之單元構造配置第3電晶體NMOS3及第4電晶體PMOS4而形成三倍高度之單元構造。第3電晶體NMOS3配置在第1活性區域18與第3電源線14之間，且具有第2導電型之第3活性區域22。第4電晶體PMOS4配置在第2活性區域20與第4電源線16之間，且具有第1導電型之第4活性區域24。因此，雙倍高度之單元構造中，能將非活性區域即未使用之區域作為第3活性區域22及第4活性區域24，且能改善標準單元之單元圖案之面積效率。
進而，如圖1所示，第1電晶體PMOS1具有在Y方向及-Y方向上延伸而配置在第1電源線10下方之第1導電型之第1活性區域18。第2電晶體NMOS2具有在Y方向及-Y方向上延伸而配置在第2電源線12下方之第2導電型之第2活性區域20。第1電晶體PMOS1中，配置在第1電源線10下方之第1活性區域18的部分亦有利於閘極寬，第2電晶體NMOS2中，配置在第2電源線12下方之第2活性區域20的部分亦有利於閘極寬。因此，若對電晶體之閘極寬進行比較，則第1電晶體PMOS1及第2電晶體NMOS2之閘極寬例如為第3電晶體NMOS3及第4電晶體PMOS4之閘極寬的約3倍左右。因此，第1實施方式之半導體積體電路100能增大第1電晶體PMOS1及第2電晶體NMOS2的實效閘極寬，從而能增強驅動能力。  (第1實施方式之效果)
第1實施方式之半導體積體電路能改善標準單元之單元圖案之面積效率。  (第2實施方式)
圖4係第2實施方式之半導體裝置即半導體積體電路102之平面圖案構成圖。以下之說明中，將對與第1實施方式之半導體積體電路100不同的構成部分進行說明，省略相同的構成部分的說明。輸入電極37 1、37 2、37 3、及輸出OUT均與圖1同樣地表示，故而圖4中省略圖示。
如圖4所示，第2實施方式之半導體積體電路102具備電極(MN1)30 1～30 3及電極(MP2)32 1～32 3。電極30 1～30 3彼此平行地在Y方向上延伸，且電性連接第3活性區域22與第1電源線10。電極32 1～32 3彼此平行地在Y方向上延伸，且電性連接第4活性區域24與第2電源線12。而且，如圖4所示，第2實施方式之半導體積體電路102具備在Y方向上延伸之電極33及電極35。電極33經由接觸電極CP33 1及CP33 2而與第1活性區域18電性連接。電極35經由接觸電極CN35 1及CN35 2而與第2活性區域20電性連接。而且，電極33經由VIA電極VIAP1而與第1電源線10電性連接。電極35經由VIA電極VIAN2而與第2電源線12電性連接。利用以上結構，第1電晶體PMOS1之主電極中之一方即源極連接於電源電壓VDD，第2電晶體NMOS2之主電極中之一方即源極連接於電源電壓VSS。第1電晶體PMOS1之主電極中之另一方即汲極連接於共通電極26，第2電晶體NMOS2之主電極中之另一方即汲極亦連接於共通電極26。
圖5係沿圖4之XI-XI線之剖視圖。如圖4及圖5所示，第2實施方式之半導體積體電路102具備基板50、以及配置在基板50上之第1井區域40、第2井區域42、第3井區域44及第4井區域46。第1活性區域18配置在第1井區域40上。第2活性區域20配置在第2井區域42上。第3活性區域22配置在第3井區域44上。第4活性區域24配置在第4井區域46上。
進而，如圖4及圖5所示，第2實施方式之半導體積體電路102具備配置在第3活性區域22上之接觸電極CN3、及配置在第4活性區域24上之接觸電極CP4。接觸電極CN3上配置有電極30 2。接觸電極CP4上配置有電極32 2。
進而，如圖4及圖5所示，第2實施方式之半導體積體電路102具備配置在電極30 2上之VIA電極VIAN1、配置在電極32 2上之VIA電極VIAP2、配置在VIA電極VIAN1上之第1電源線10、及配置在VIA電極VIAP2上之第2電源線12。
第3活性區域22經由接觸電極CN3而與電極30 2電性連接。而且，第4活性區域24經由接觸電極CP4而與電極32 2電性連接。電極30 2經由VIA電極VIAN1而與第1電源線10電性連接。電極32 2經由VIA電極VIAP2而與第2電源線12電性連接。
而且，如圖4所示，第2實施方式之半導體積體電路102具備在Y方向上延伸且彼此平行地配置在第1活性區域18、第2活性區域20、第3活性區域22及第4活性區域24上之控制電極28 1、28 2、28 3。第1電晶體PMOS1具備第1活性區域18及控制電極28 1、28 2、28 3。第2電晶體NMOS2具備第2活性區域20及控制電極28 1、28 2、28 3。第3電晶體NMOS3具備第3活性區域22及控制電極28 1、28 2、28 3。第4電晶體PMOS4具備第4活性區域24及控制電極28 1、28 2、28 3。
而且，如圖4及圖5所示，第2實施方式之半導體積體電路102具備配置在第1活性區域18與第2活性區域20之間、第1活性區域18與第3活性區域22之間、及第2活性區域20與上述第4活性區域24之間的分離用絕緣層52。而且，絕緣層52亦配置在基板50與第3活性區域22之間、及基板50與第4活性區域24之間。
而且，如圖4所示，第2實施方式之半導體積體電路102具備連接第1活性區域18與第2活性區域20的共通電極26。第2實施方式之半導體積體電路102的邏輯電路的輸出由共通電極26獲得。共通電極26與第1活性區域18經由接觸電極CP2、CP3而連接。共通電極26與第2活性區域20經由接觸電極CN4、CN5而連接。第2實施方式之半導體積體電路102與後述之圖13之電路顯示同樣，可表示為包含第1電晶體PMOS1與第2電晶體NMOS2的互補式CMOS(Complementary MOS)反相器。
而且，對於基板50，配置共通電極26、電極30 1～30 3及電極32 1～32 3作為第1層金屬層，配置第1電源線10、第2電源線12、第3電源線14及第4電源線16作為第2層金屬層。在基板50與共通電極26之間、基板50與第1電源線10、第2電源線12、第3電源線14及第4電源線16之間，配置有層間絕緣層54。  (電容器)
如圖5所示，第2實施方式之半導體積體電路102中，第1井區域40及第4井區域46連接於電位與第1電源線10及第4電源線16相同的電壓VDD，第2井區域42及第3井區域44連接於電位與第2電源線12及第3電源線14相同的電壓VSS。結果，第3活性區域22與第3井區域44之間形成由pn接面形成之第1電容器。而且，第4活性區域24與第4井區域46之間形成由pn接面形成之第2電容器。亦即，第2實施方式之半導體積體電路102中，標準單元內之配置在Y方向中央之第1電源線10及第2電源線12上連接有電容器。
第2實施方式之半導體積體電路102藉由相對於包含第1電晶體PMOS1及第2電晶體NMOS2之雙倍高度之單元構造配置第3電晶體NMOS3及第4電晶體PMOS4而形成三倍高度之單元構造。而且，在第3活性區域22及第4活性區域24之配置區域形成有第1電容器及第2電容器。因此，能將雙倍高度之單元構造中的非活性區域即未使用之區域作為第3活性區域22及第4活性區域24，且作為電容器之配置區域，從而能改善標準單元之單元圖案之面積效率。亦即，例如，能將在XY方向上配置有複數個標準單元之邏輯區塊內之另外配置在其他空間內的電容器高效地配置在標準單元之單元圖案內，從而改善面積效率。而且，第3電源線14與第4電源線16在第2實施方式之半導體積體電路102內未連接，若配置佈線程序等中不需要，亦可不存在。而且，圖4中，電極30 1～30 3與33、電極32 1～32 3與35、VIA電極VIAN1與VIAP1、VIA電極VIAP2與VIAN2表示為不同的電極，但因分別連接於相同的電源電壓，故而亦可共通。
第2實施方式之半導體積體電路中，在標準單元內，在電源與接地之間***電容器，由電容器向內部之快速峰值電流供給電流，從而能抑制電源電壓下降，從而能抑制電源不穩定。  (第2實施方式之效果)
第2實施方式之半導體積體電路中，能改善標準單元之單元圖案之面積效率。而且，藉由將電容器配置在標準單元內，能提高電路速度及動作之穩定性。  (第3實施方式)
圖6A係第3實施方式之半導體裝置即半導體積體電路104之平面圖案構成圖。以下之說明中，將對與第1實施方式之半導體積體電路100不同的構成部分進行說明，省略相同的構成部分的說明。輸入電極37 1、37 2、37 3、及輸出OUT均與圖1同樣地表示，故而圖6A中省略圖示。
如圖6A所示，第3實施方式之半導體積體電路104具備在Y方向上延伸之電極(MN3)34 1～34 4、及電極(MP4)36 1～36 4。電極34 1～34 4彼此平行地在Y方向上延伸，且電性連接第3活性區域22與第3電源線14。電極36 1～36 4彼此平行地在Y方向上延伸，且電性連接第4活性區域24與第4電源線16。而且，如圖6A所示，第3實施方式之半導體積體電路104具備在Y方向上延伸之電極33及電極35。電極33經由接觸電極CP33 1及CP33 2而與第1活性區域18電性連接。電極35經由接觸電極CP35 1及CP35 2而與第2活性區域20電性連接。而且，電極33經由VIA電極VIAP1而與第1電源線10電性連接。電極35經由VIA電極VIAN2而與第2電源線12電性連接。利用以上結構，第1電晶體PMOS1之主電極中之一方即源極連接於電源電壓VDD，第2電晶體NMOS2之主電極中之一方即源極連接於電源電壓VSS。第1電晶體PMOS1之主電極中之另一方即汲極連接於共通電極26，第2電晶體NMOS2之主電極中之另一方即汲極亦連接於共通電極26。
圖7係沿圖6A之XII-XII線之剖視圖。如圖6A及圖7所示，第3實施方式之半導體積體電路104具備基板50、以及配置在基板50上之第1井區域40、第2井區域42、第3井區域44及第4井區域46。第1活性區域18配置在第1井區域40上。第2活性區域20配置在第2井區域42上。第3活性區域22配置在第3井區域44上。第4活性區域24配置在第4井區域46上。
進而，如圖6A及圖7所示，第3實施方式之半導體積體電路104具備配置在第3活性區域22上之接觸電極CN3、及配置在第4活性區域24上之接觸電極CP4。接觸電極CN3上配置有電極34 1～34 4。接觸電極CP4上配置有電極36 1～36 4。
進而，如圖6A及圖7所示，第3實施方式之半導體積體電路104具備配置在電極34 1～34 4上之VIA電極VIAN3、配置在電極36 1～36 4上之VIA電極VIAP4、配置在VIA電極VIAN3上之第3電源線14、及配置在VIA電極VIAP4上之第4電源線16。
第3活性區域22經由接觸電極CN3而與電極34 1～34 4電性連接。而且，第4活性區域24經由接觸電極CP4而與電極36 1～36 4電性連接。電極34 1～34 4經由VIA電極VIAN3而與第3電源線14電性連接。電極36 1～36 4經由VIA電極VIAP4而與第4電源線16電性連接。
而且，如圖6A所示，第3實施方式之半導體積體電路104具備在Y方向上延伸且彼此平行地配置在第1活性區域18、第2活性區域20、第3活性區域22及第4活性區域24上之控制電極28 1、28 2、28 3。第1電晶體PMOS1具備第1活性區域18及控制電極28 1、28 2、28 3。第2電晶體NMOS2具備第2活性區域20及控制電極28 1、28 2、28 3。第3電晶體NMOS3具備第3活性區域22及控制電極28 1、28 2、28 3。第4電晶體PMOS4具備第4活性區域24及控制電極28 1、28 2、28 3。
而且，如圖6A及圖7所示，第3實施方式之半導體積體電路104具備配置在第1活性區域18與第2活性區域20之間、第1活性區域18與第3活性區域22之間、及第2活性區域20與上述第4活性區域24之間的絕緣層52。而且，絕緣層52配置在基板50與第3活性區域22之間、及基板50與第4活性區域24之間。
而且，如圖6A所示，第3實施方式之半導體積體電路104具備連接第1活性區域18與第2活性區域20的共通電極26A。第3實施方式之半導體積體電路104的邏輯電路的輸出由共通電極26A獲得。共通電極26A與第1活性區域18經由接觸電極CP2、CP3而連接。共通電極26A與第2活性區域20經由接觸電極CN4、CN5而連接。第3實施方式之半導體積體電路104與後述之圖13之電路顯示同樣，可表示為包含第1電晶體PMOS1與第2電晶體NMOS2的CMOS反相器。
而且，對於基板50，配置共通電極26A、電極34 1～34 4及電極36 1～36 4作為第1層金屬層，配置第1電源線10、第2電源線12、第3電源線14及第4電源線16作為第2層金屬層。在基板50與共通電極26之間、基板50與第1電源線10、第2電源線12、第3電源線14及第4電源線16之間，配置有層間絕緣層54。  (電容器)
如圖7所示，第3實施方式之半導體積體電路104中，第1井區域40及第4井區域46連接於電位與第1電源線10及第4電源線16相同的電壓VDD，第2井區域42及第3井區域44連接於電位與第2電源線12及第3電源線14相同的電壓VSS。結果，第3活性區域22與第3井區域44之間形成由pn接面形成之第3電容器。而且，第4活性區域24與第4井區域46之間形成由pn接面形成之第4電容器。亦即，第3實施方式之半導體積體電路104中，標準單元內之配置在Y方向上下之第3電源線14及第4電源線16上連接有電容器。
第3實施方式之半導體積體電路104中，藉由對於包含第1電晶體PMOS1及第2電晶體NMOS2之雙倍高度之單元構造配置第3電晶體NMOS3及第4電晶體PMOS4而形成三倍高度之單元構造。而且，在第3活性區域22及第4活性區域24之配置區域形成第3電容器及第4電容器。因此，能將雙倍高度之單元構造中的非活性區域即未使用之區域作為第3活性區域22及第4活性區域24且作為電容器之配置區域，從而能改善標準單元之單元圖案之面積效率。  (第3實施方式之效果)
第3實施方式之半導體積體電路中，能改善標準單元之單元圖案之面積效率。而且，藉由將電容器配置在標準單元內，能提高電路速度及動作之穩定性。  (第3實施方式之變化例)
圖6B係第3實施方式之變化例之半導體積體電路106之平面圖案構成圖。以下之說明中，將對與第3實施方式之半導體積體電路104不同的構成部分進行說明，省略相同的構成部分的說明。輸入電極37 1、37 2、37 3、及輸出OUT均與圖1同樣地表示，故而圖6B中省略圖示。
如圖6B所示，第3實施方式之變化例之半導體積體電路106具備在Y方向上延伸且電性連接第3活性區域22與第3電源線14的電極34 2～34 4、及在Y方向上延伸且電性連接第4活性區域24與第4電源線16的電極36 2～36 4。
而且，如圖6B所示，第3實施方式之變化例之半導體積體電路106具備連接第1活性區域18、第2活性區域20、第3活性區域22及第4活性區域24的共通電極26B。共通電極26B與第1活性區域18經由接觸電極CP2、CP3而電性連接。共通電極26B與第2活性區域20經由接觸電極CN4、CN5而電性連接。共通電極26B與第3活性區域22經由接觸電極CN1而電性連接。共通電極26B與第4活性區域24經由接觸電極CP6而電性連接。第3實施方式之變化例之半導體積體電路106可與後述之圖9之電路顯示同樣，表示為包含第1電晶體PMOS1與第2電晶體NMOS2之第1CMOS反相器、及包含第4電晶體PMOS4與第3電晶體NMOS3之第2CMOS反相器的並聯電路。
第3實施方式之變化例之半導體積體電路106中，沿圖6B之XII-XII線之剖視圖亦與圖7相同，故而省略剖面構造的說明。而且，第3實施方式之變化例之半導體積體電路106中，沿著共通電極26B在Y方向上切斷的剖面構造與沿圖1之I-I線的剖面構造相同，亦即與圖2A相同。
第3實施方式之變化例之半導體積體電路106中，第1井區域40及第4井區域46亦連接於電位與第1電源線10及第4電源線相同的電壓VDD，第2井區域42及第3井區域44亦連接於電位與第2電源線12及第3電源線14相同的電壓VSS。  (電容器)
第3實施方式之變化例之半導體積體電路106中，亦與第3實施方式之半導體積體電路104相同，第3活性區域22與第3井區域44之間具備由pn接面形成之第3電容器，第4活性區域24與第4井區域46之間具備由pn接面形成之第4電容器。亦即，第3實施方式之變化例之半導體積體電路106中，在標準單元內之配置在Y方向上下之第3電源線14及第4電源線16上亦連接有電容器。
第3實施方式之變化例之半導體積體電路106藉由對於包含第1電晶體PMOS1及第2電晶體NMOS2之雙倍高度之單元構造配置第3電晶體NMOS3及第4電晶體PMOS4而形成三倍高度之單元構造。而且，可在第3活性區域22及第4活性區域24之配置區域形成第3電容器及第4電容器。因此，能將雙倍高度之單元構造中的非活性區域即未使用之區域作為第3活性區域22及第4活性區域24且作為電容器之配置區域，從而能改善標準單元之單元圖案之面積效率。  (第3實施方式之變化例之效果)
第3實施方式之變化例之半導體積體電路中，能改善標準單元之單元圖案之面積效率。而且，藉由將電容器配置在標準單元內，能提高電路速度及動作之穩定性。  (第4實施方式)
圖8係第4實施方式之半導體裝置即半導體積體電路108之平面圖案構成圖。第4實施方式之半導體積體電路108係三倍高度之標準單元，對應於CMOS反相器之圖案構成。輸出OUT與圖1同樣地表示，故而圖8中省略圖示。
如圖8所示，第4實施方式之半導體積體電路108具備第1電源線10、第2電源線12、第3電源線14及第4電源線16。第1電源線10及第2電源線12在X方向上延伸，且彼此相離地配置。第3電源線14在與X方向正交之Y方向上與第1電源線10平行且相鄰地配置，且電位與第2電源線12相同。第4電源線16在-Y方向上與第2電源線12平行且相鄰地配置，且電位與第1電源線10相同。
進而，如圖8所示，第4實施方式之半導體積體電路108具備第1電晶體PMOS1、第2電晶體NMOS2、第3電晶體NMOS3及第4電晶體PMOS4。第1電晶體PMOS1配置在第1電源線10之下方(-Z方向)。第1電晶體PMOS1具有在Y方向及-Y方向上延伸而配置之第1導電型之第1活性區域18。第2電晶體NMOS2配置在第2電源線12之下方(-Z方向)。第2電晶體NMOS2具有在Y方向及-Y方向上延伸而配置之第2導電型之第2活性區域20。第3電晶體NMOS3配置在第1活性區域18與第3電源線14之間，且具有第2導電型之第3活性區域22。第4電晶體PMOS4配置在第2活性區域20與第4電源線16之間，且具有第1導電型之第4活性區域24。
如圖8所示，第4實施方式之半導體積體電路108具備在Y方向上延伸之電極34、電極36、電極33及電極35。電極34電性連接第3活性區域22與第3電源線14。電極36電性連接第4活性區域24與第4電源線16。電極33經由接觸電極CP33 1及CP33 2而與第1活性區域18電性連接。電極35經由接觸電極CP35 1及CP35 2而與第2活性區域20電性連接。而且，電極33經由VIA電極VIAP1而與第1電源線10電性連接。電極35經由VIA電極VIAN2而與第2電源線12電性連接。
圖9係第4實施方式之半導體積體電路108之電路顯示。如圖9所示，第4實施方式之半導體積體電路108可表示為包含第1電晶體PMOS1與第2電晶體NMOS2之第1CMOS反相器、及包含第4電晶體PMOS4與第3電晶體NMOS3之第2CMOS反相器的並聯電路。輸入A連接於與控制電極28連接的輸入電極37。輸出B連接於共通電極26。
圖10A係沿圖8之XIII-XIII線之剖視圖。如圖8及圖10A所示，第4實施方式之半導體積體電路108具備基板50、以及配置在基板50上之第1井區域40、第2井區域42、第3井區域44及第4井區域46。第1活性區域18配置在第1井區域40上。第2活性區域20配置在第2井區域42上。第3活性區域22配置在第3井區域44上。第4活性區域24配置在第4井區域46上。第1活性區域18上配置有接觸電極CP33 1、CP33 2。第2活性區域20上配置有接觸電極CN35 1、CN35 2。第3活性區域22上配置有接觸電極CN3。第4活性區域24上配置有接觸電極CP4。接觸電極CP33 1、CP33 2上配置有電極33，接觸電極CN35 1、CN35 2上配置有電極35。接觸電極CN3上配置有電極34。接觸電極CP4上配置有電極36。電極33上配置有VIA電極VIAP1。電極35上配置有VIA電極VIAN2。電極34上配置有VIA電極VIAN3。電極36上配置有VIA電極VIAP4。VIA電極VIAP1上配置有第1電源線10。VIA電極VIAN2上配置有第2電源線12。VIA電極VIAN3上配置有第3電源線14。VIA電極VIAP4上配置有第4電源線16。
第1活性區域18經由接觸電極CP33 1、CP33 2而與電極33電性連接。而且，第2活性區域20經由接觸電極CN35 1、CN35 2而與電極35電性連接。電極33經由VIA電極VIAP1而與第1電源線10電性連接。電極35經由VIA電極VIAN2而與第2電源線12電性連接。
第3活性區域22經由接觸電極CN3而與電極34電性連接。而且，第4活性區域24經由接觸電極CP4而與電極36電性連接。電極34經由VIA電極VIAN3而與第3電源線14電性連接。電極36經由VIA電極VIAP4而與第4電源線16電性連接。
圖10B係沿圖8之XIV-XIV線之剖視圖。圖10B對應於沿著在Y方向上延伸之控制電極28切斷之構造。如圖8及圖10B所示，第4實施方式之半導體積體電路108具備在Y方向上延伸而配置在第1活性區域18、第2活性區域20、第3活性區域22及第4活性區域24上之控制電極28。此處，在第1活性區域18、第2活性區域20、第3活性區域22及第4活性區域24上，在控制電極28之間配置有閘極氧化膜，但省略其圖示。第1電晶體PMOS1具備第1活性區域18及控制電極28。第2電晶體NMOS2具備第2活性區域20及控制電極28。第3電晶體NMOS3具備第3活性區域22及控制電極28。第4電晶體PMOS4具備第4活性區域24及控制電極28。而且，如圖8及圖10B所示，第4實施方式之半導體積體電路108具備配置在控制電極28上之接觸電極CPG、及配置在接觸電極CPG上之輸入電極37。輸入電極37經由接觸電極CPG而與控制電極28電性連接。
而且，如圖8所示，第4實施方式之半導體積體電路108具備連接第1活性區域18、第2活性區域20、第3活性區域22及第4活性區域24的共通電極26。第4實施方式之半導體積體電路108的邏輯電路的輸出由共通電極26獲得。共通電極26與第1活性區域18經由接觸電極CP2、CP3而電性連接。共通電極26與第2活性區域20經由接觸電極CN4、CN5而電性連接。共通電極26與第3活性區域22經由接觸電極CN1而電性連接。共通電極26與第4活性區域24經由接觸電極CP6而電性連接。
而且，對於基板50，配置有共通電極26、輸入電極37、電極33、電極35、電極34及電極36作為第1層金屬層，配置有第1電源線10、第2電源線12、第3電源線14及第4電源線16作為第2層金屬層。在基板50與共通電極26之間、基板50與第1電源線10、第2電源線12、第3電源線14及第4電源線16之間，配置有層間絕緣層54。
如圖8及圖10A所示，第4實施方式之半導體積體電路108中，第1井區域40及第4井區域46連接於電位與第1電源線10及第4電源線相同的電壓VDD，第2井區域42及第3井區域44連接於電位與第2電源線12及第3電源線14相同的電壓VSS。
第4實施方式之半導體積體電路108藉由對於包含第1電晶體PMOS1及第2電晶體NMOS2之雙倍高度之單元構造配置第3電晶體NMOS3及第4電晶體PMOS4而形成三倍高度之CMOS反相器單元。因此，藉由將雙倍高度之單元構造中的非活性區域即未使用之區域作為第3活性區域22及第4活性區域24，能改善標準單元之單元圖案之面積效率。  (電遷移)
電遷移係指在通電導體中，由於移動之電子與金屬原子之間進行動量交換，離子會緩慢移動，從而造成材質形狀受損的現象。其效果在電流密度高時變大。隨著積體電路之微細化，其影響不容忽視。
圖11A係圖8中輸出高位準信號時之電流路徑之說明圖。當輸出高位準信號時，如圖11A所示，電流I1從第1電晶體PMOS1之汲極電壓VDD流向輸出B。而且，電流I2從第4電晶體PMOS4之汲極電壓VDD流向輸出B。
圖11B係圖8中輸出低位準信號時之電流路徑之說明圖。當輸出低位準信號時，如圖11B所示，電流I4從輸出B流向第2電晶體NMOS2之源極電壓VSS。而且，電流I3從輸出B流向第3電晶體NMOS3之源極電壓VSS。
圖11C係圖8中電遷移(EM:electromigration)之抑制動作之說明圖。圖8中，在輸出高位準信號時之電流I1、I2、及輸出低位準信號時之電流I3、I4下，在圖11C所示之雙向之箭頭I13及I24所示之部分，電流雙向流通。若反覆進行高位準信號/低位準信號的輸出，則返回到電子移動狀態，故而能改善電遷移。共通電極26上向+Y方向及-Y方向雙向流通的部位增加，故而能改善電遷移。  (第4實施方式之效果)
第4實施方式之半導體積體電路中，能改善CMOS反相器之標準單元之單元圖案之面積效率。而且，能改善電遷移。  (第4實施方式之變化例)
作為第4實施方式之第1變化例之半導體積體電路，其結構亦可例如與圖4所示之第2實施方式同樣，將第3活性區域22連接於第1電源線10，將第4活性區域24連接於第2電源線12，將電容器連接於標準單元內之配置在Y方向中央之第1電源線10及第2電源線12。該情況下，共通電極26與圖4同樣，未連接於第3活性區域22及第4活性區域24，而是連接於第1活性區域18及第2活性區域20。其目的在於確保第1電晶體PMOS1與第2電晶體NMOS2所形成之CMOS反相器之電路結構。而且，作為第4實施方式之第2變化例之半導體積體電路，其亦可例如與圖6A所示之第3實施方式同樣，共通電極26未連接於第3活性區域22及第4活性區域24，而是連接於第1活性區域18及第2活性區域20。  (第4實施方式之變化例之效果)
第4實施方式之變化例之半導體積體電路中，亦能改善CMOS反相器之標準單元之單元圖案之面積效率。而且，藉由將電容器配置在標準單元內，能提高CMOS反相器之標準單元之電路速度及動作之穩定性。而且，能改善電遷移。  (比較例)
圖12係比較例之半導體積體電路110之平面圖案構成圖。比較例之半導體積體電路110係雙倍高度之標準單元，對應於CMOS反相器之圖案構成。
如圖12所示，比較例之半導體積體電路110具備第1電源線10及第2電源線12。第1電源線10及第2電源線12在X方向上延伸，且彼此相離地配置。
進而，如圖12所示，比較例之半導體積體電路110具備第1電晶體PMOS1及第2電晶體NMOS2。第1電晶體PMOS1配置在第1電源線10之下方(-Z方向)。第1電晶體PMOS1具有在Y方向及-Y方向上延伸而配置之第1導電型之第1活性區域18。第2電晶體NMOS2配置在第2電源線12之下方(-Z方向)。第2電晶體NMOS2具有在Y方向及-Y方向上延伸而配置之第2導電型之第2活性區域20。
如圖12所示，比較例之半導體積體電路110具備在Y方向上延伸之電極33及電極35。電極33經由接觸電極CP33 1及CP33 2而與第1活性區域18電性連接。電極35經由接觸電極CP35 1及CP35 2而與第2活性區域20電性連接。而且，電極33經由VIA電極VIAP1而與第1電源線10電性連接。電極35經由VIA電極VIAN2而與第2電源線12電性連接。
圖13係比較例之半導體積體電路110之電路顯示。如圖13所示，比較例之半導體積體電路110可表示為包含第1電晶體PMOS1與第2電晶體NMOS2的CMOS反相器。
圖14A係圖13中輸出高位準信號時之導通路徑之說明圖。當輸出高位準信號時，如圖14A所示，電流I5從第1電晶體PMOS1之汲極電壓VDD流向輸出B。
圖14B係圖13中輸出低位準信號時之導通路徑之說明圖。當輸出低位準信號時，如圖14B所示，電流I6從輸出B流向第2電晶體NMOS2之源極電壓VSS。比較例之半導體積體電路110中，即便輸出高位準信號/低位準信號該兩者，亦幾乎不存在有雙向電流流通的路徑，而僅是單向流通。因電子仍向一個方向移動，故而電遷移劣化。
(標準單元之構成例)本實施方式之半導體積體電路構成標準單元。標準單元配置在X方向及Y方向。標準單元構成邏輯閘極單元。邏輯閘極單元可應用於AND、OR、NAND、NOR、XOR、反相器、AND-OR反相器(AOI)、OR-AND反相器(OAI)、複用器(MUX)、觸發器(flip flop)、緩衝閘極、鎖存閘極、延遲單元(delay cell)、時脈單元(clock cell)等。而且，標準單元亦可構成記憶單元。作為記憶單元，可應用於靜態隨機存取記憶體(SRAM：Static Random Access Memory)、動態隨機存取記憶體(DRAM:Dynamic Random Access Memory)、可變電阻式RAM(ReRAM:Resistive Random Access Memory)、相變化記憶體(PCM:Phase Change Memory)、磁性RAM(MRAM:Magnetic Random Access Memory)、唯讀記憶體(ROM:Read Only Memory)等。
本實施方式之半導體積體電路亦可具備1個以上主動元件或被動元件。作為主動元件之示例，包括電晶體、二極體。電晶體包括MOS電晶體、CMOS電晶體、雙極性電晶體(BJT:Bipolar Junction Transistor)、高耐壓電晶體、高頻電晶體、p通道FET、n通道FET、FinFET等。作為被動元件之示例，包括電容器、電感器、保險絲、電阻器等。而且，標準單元中，除了圖示類型以外，還包含各種結構的邏輯電路。
再者，關於電遷移之改善效果，已利用第4實施方式及其變化例之半導體積體電路之示例進行了說明，但在共通電極之有雙向電流流通之區域的部分均具有電遷移改善效果。因此，第1～第3實施方式之半導體積體電路中均具有同樣之效果。而且，在應用了本發明之實施方式之半導體積體電路的上文所述之各種標準單元中亦具有同樣之效果。  (其他實施方式)
已對本發明之若干實施方式進行了說明，但該等實施方式只是作為示例揭示，並非要限制發明之範圍。該等實施方式能以其他各種形態實施，可在不脫離發明宗旨之範圍內進行各種省略、置換、變更。該等實施方式及其變化屬於發明範圍及宗旨中，且屬於請求項中記載之發明及其等價之範圍中。本發明之若干實施方式中，亦可例如使第1導電型與第2導電型相反。  [相關申請]
本申請享有以日本專利申請2021-198589號(申請日：2021年12月7日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10, VDD1:第1電源線  12, VSS2:第2電源線  14, VSS3:第3電源線  16, VDD4:第4電源線  18:第1活性區域  20:第2活性區域  22:第3活性區域  24:第4活性區域  26, 26A, 26B:共通電極  28, 28 1, 28 2, 28 3, PG1, PG2, PG3:控制電極  30 1, 30 2, 30 3, 32 1, 32 2, 32 3, 33, 34, 34 1, 34 2, 34, 34 4, 35, 36, 36 1, 36 2, 36 3, 36 4,MN1, MN3, MP2, MP4:電極  37, 37 1, 37 2, 37 3:輸入電極  40:第1井區域  42:第2井區域  44:第3井區域  46:第4井區域  50:基板  52:絕緣層  54:層間絕緣層  100, 102, 104, 106, 108:半導體積體電路  A:輸入  B:輸出  CN1, CP2, CP3, CN3, CN4, CP4, CN5, CP6, CP33 1, CP33 2, CN35 1, CN35 2, CPG, CPG 1, CPG 2, CPG 3:接觸電極  I1~I6:電流  NMOS2:第2電晶體  NMOS3:第3電晶體  OUT:輸出 PMOS1:第1電晶體  PMOS4:第4電晶體  VDD, VSS:電源電壓  VIAN1, VIAN2, VIAN3, VIAP1, VIAP2, VIAP4:VIA電極
圖1係第1實施方式之半導體積體電路之平面圖案構成圖。 圖2A係沿圖1之I-I線之剖視圖。 圖2B係沿圖1之II-II線之剖視圖。 圖3A係沿圖1之III-III線之剖視圖。 圖3B係沿圖1之IV(VIII)-IV(VIII)線之剖視圖。 圖3C係沿圖1之V(IX)-V(IX)線之剖視圖。 圖3D係沿圖1之VI-VI線之剖視圖。 圖3E係沿圖1之VII-VII線之剖視圖。 圖3F係沿圖1之X-X線之剖視圖。 圖4係第2實施方式之半導體積體電路之平面圖案構成圖。 圖5係沿圖4之XI-XI線之剖視圖。 圖6A係第3實施方式之半導體積體電路之平面圖案構成圖。 圖6B係第3實施方式之變化例之半導體積體電路之平面圖案構成圖。 圖7係沿圖6A及圖6B之XII-XII線之剖視圖。 圖8係第4實施方式之半導體積體電路之平面圖案構成圖。 圖9係第4實施方式之半導體積體電路之電路顯示。 圖10A係沿圖8之XIII-XIII線之剖視圖。 圖10B係沿圖8之XIV-XIV線之剖視圖。 圖11A係圖8中輸出高位準信號時之電流路徑之說明圖。 圖11B係圖8中輸出低位準信號時之電流路徑之說明圖。 圖11C係圖8中電遷移(EM)之抑制動作之說明圖。 圖12係比較例之半導體積體電路之平面圖案構成圖。 圖13係比較例之半導體積體電路之電路顯示。 圖14A係圖13中輸出高位準信號時之電流路徑之說明圖。 圖14B係圖13中輸出低位準信號時之電流路徑之說明圖。
10, VDD1:第1電源線  12, VSS2:第2電源線  14, VSS3:第3電源線  16, VDD4:第4電源線  18:第1活性區域  20:第2活性區域  22:第3活性區域  24:第4活性區域  26:共通電極  28 1, 28 2, 28 3, PG1, PG2, PG3:控制電極  33, 34, 35, 36:電極  37 1, 37 2, 37 3:輸入電極  40:第1井區域  42:第2井區域  44:第3井區域  46:第4井區域  100:半導體積體電路  CN1, CP2, CP3, CN3, CN4, CP4, CN5, CP6, CP33 1, CP33 2, CN35 1, CN35 2, CPG 1, CPG 2, CPG 3:接觸電極  NMOS2:第2電晶體  NMOS3:第3電晶體  OUT:輸出 PMOS1:第1電晶體  PMOS4:第4電晶體  VDD, VSS:電源電壓  VIAN2, VIAN3, VIAP1, VIAP4:VIA電極

Claims (20)

  1. 一種半導體裝置，其具備： 第1電源線及第2電源線，其等在第1方向上延伸，且彼此相離地配置； 第3電源線，其在與上述第1方向正交之第2方向上與上述第1電源線平行且相鄰地配置，且電位與上述第2電源線相同； 第4電源線，其在上述第2方向之負方向上與上述第2電源線平行且相鄰地配置，且電位與上述第1電源線相同； 第1電晶體，其配置在上述第1電源線之下方，具有在上述第2方向及上述第2方向之負方向上延伸之第1導電型之第1活性區域； 第2電晶體，其配置在上述第2電源線之下方，具有在上述第2方向及上述第2方向之負方向上延伸之第2導電型之第2活性區域； 第3電晶體，其配置在上述第1活性區域與上述第3電源線之間，且具有第2導電型之第3活性區域；及 第4電晶體，其配置在上述第2活性區域與上述第4電源線之間，且具有第1導電型之第4活性區域。
  2. 如請求項1之半導體裝置，其具備： 基板； 第2導電型之第1井區域，其配置在上述基板上，且具有上述第1活性區域； 第1導電型之第2井區域，其配置在上述基板上，且具有上述第2活性區域； 第1導電型之第3井區域，其配置在上述基板上，且具有上述第3活性區域；及 第2導電型之第4井區域，其配置在上述基板上，且具有上述第4活性區域。
  3. 如請求項2之半導體裝置，其具備連接上述第1活性區域、上述第2活性區域、上述第3活性區域及上述第4活性區域之第1共通電極。
  4. 如請求項2之半導體裝置，其進而具備： 第1電極，其在上述第2方向上延伸，且電性連接上述第3活性區域與上述第1電源線；及 第2電極，其在上述第2方向之負方向上延伸，且電性連接上述第4活性區域與上述第2電源線； 上述第3活性區域與電位和上述第3電源線相同的上述第3井區域之間形成第1電容器， 上述第4活性區域與電位和上述第4電源線相同的上述第4井區域之間形成第2電容器。
  5. 如請求項2之半導體裝置，其具備： 第3電極，其在上述第2方向之負方向上延伸，且電性連接上述第3活性區域與上述第3電源線；及 第4電極，其在上述第2方向上延伸，且電性連接上述第4活性區域與上述第4電源線； 上述第3活性區域與電位和上述第3電源線相同的上述第3井區域之間形成第3電容器， 上述第4活性區域與電位和上述第4電源線相同的上述第4井區域之間形成第4電容器。
  6. 如請求項4之半導體裝置，其具備連接上述第1活性區域及上述第2活性區域之第2共通電極。
  7. 如請求項5之半導體裝置，其具備連接上述第1活性區域及上述第2活性區域之第2共通電極。
  8. 如請求項5之半導體裝置，其具備連接上述第1活性區域、上述第2活性區域、上述第3活性區域及上述第4活性區域之第3共通電極。
  9. 如請求項3之半導體裝置，其中 對於上述基板，配置上述第1共通電極作為第1層金屬層，配置上述第1電源線、上述第2電源線、上述第3電源線及上述第4電源線作為第2層金屬層。
  10. 如請求項6之半導體裝置，其中 對於上述基板，配置上述第2共通電極、上述第1電極及上述第2電極作為第1層金屬層，配置上述第1電源線、上述第2電源線、上述第3電源線及上述第4電源線作為第2層金屬層。
  11. 如請求項7之半導體裝置，其中 對於上述基板，配置上述第2共通電極、上述第3電極及上述第4電極作為第1層金屬層，配置上述第1電源線、上述第2電源線、上述第3電源線及上述第4電源線作為第2層金屬層。
  12. 如請求項8之半導體裝置，其中 對於上述基板，配置上述第3共通電極、上述第3電極及上述第4電極作為第1層金屬層，配置上述第1電源線、上述第2電源線、上述第3電源線及上述第4電源線作為第2層金屬層。
  13. 如請求項1之半導體裝置，其具備在上述第2方向上延伸而配置在上述第1活性區域、上述第2活性區域、上述第3活性區域及上述第4活性區域上之第1控制電極。
  14. 如請求項13之半導體裝置，其具備與上述第1控制電極鄰接且平行、且在上述第2方向上延伸而配置之第2控制電極及第3控制電極。
  15. 如請求項1之半導體裝置，其中 上述第1電晶體及上述第2電晶體之閘極寬大於上述第3電晶體及上述第4電晶體之閘極寬。
  16. 如請求項15之半導體裝置，其中 上述第1電晶體及上述第2電晶體之上述閘極寬為上述第3電晶體及上述第4電晶體之上述閘極寬的約3倍左右。
  17. 如請求項2之半導體裝置，其中 上述第1活性區域配置在上述第1井區域上，上述第2活性區域配置在上述第2井區域上，上述第3活性區域配置在上述第3井區域上，上述第4活性區域配置在上述第4井區域上。
  18. 一種半導體裝置，其具備： 第1電源線及第2電源線，其等在第1方向上延伸，且彼此相離地配置； 第3電源線，其在與上述第1方向正交之第2方向上與上述第1電源線平行且相鄰地配置，且電位與上述第2電源線相同； 第4電源線，其在上述第2方向之負方向上與上述第2電源線平行且相鄰地配置，且電位與上述第1電源線相同； 第1電晶體，其配置在上述第1電源線之下方，具有在上述第2方向及上述第2方向之負方向上延伸之第1導電型之第1活性區域； 第2電晶體，其配置在上述第2電源線之下方，具有在上述第2方向及上述第2方向之負方向上延伸之第2導電型之第2活性區域； 第3電晶體，其配置在上述第1活性區域與上述第3電源線之間，且具有第2導電型之第3活性區域； 第4電晶體，其配置在上述第2活性區域與上述第4電源線之間，且具有第1導電型之第4活性區域； 基板； 第2導電型之第1井區域，其配置在上述基板上，具有上述第1活性區域； 第1導電型之第2井區域，其配置在上述基板上，具有上述第2活性區域； 第1導電型之第3井區域，其配置在上述基板上，具有上述第3活性區域； 第2導電型之第4井區域，其配置在上述基板上，具有上述第4活性區域； 第1電極，其在上述第2方向上延伸，且電性連接上述第3活性區域與上述第1電源線；及 第2電極，其在上述第2方向之負方向上延伸，且電性連接上述第4活性區域與上述第2電源線； 上述第3活性區域與電位和上述第3電源線相同的上述第3井區域之間形成第1電容器， 上述第4活性區域與電位和上述第4電源線相同的上述第4井區域之間形成第2電容器。
  19. 一種半導體裝置，其具備： 第1電源線及第2電源線，其等在第1方向上延伸，且彼此相離地配置； 第3電源線，其在與上述第1方向正交之第2方向上與上述第1電源線平行且相鄰地配置，且電位與上述第2電源線相同； 第4電源線，其在上述第2方向之負方向上與上述第2電源線平行且相鄰地配置，且電位與上述第1電源線相同； 第1電晶體，其配置在上述第1電源線之下方，具有在上述第2方向及上述第2方向之負方向上延伸之第1導電型之第1活性區域； 第2電晶體，其配置在上述第2電源線之下方，具有在上述第2方向及上述第2方向之負方向上延伸之第2導電型之第2活性區域； 第3電晶體，其配置在上述第1活性區域與上述第3電源線之間，且具有第2導電型之第3活性區域； 第4電晶體，其配置在上述第2活性區域與上述第4電源線之間，且具有第1導電型之第4活性區域； 基板； 第2導電型之第1井區域，其配置在上述基板上，具有上述第1活性區域； 第1導電型之第2井區域，其配置在上述基板上，具有上述第2活性區域； 第1導電型之第3井區域，其配置在上述基板上，具有上述第3活性區域； 第2導電型之第4井區域，其配置在上述基板上，具有上述第4活性區域； 第3電極，其在上述第2方向之負方向上延伸，且電性連接上述第3活性區域與上述第3電源線；及 第4電極，其在上述第2方向上延伸，且電性連接上述第4活性區域與上述第4電源線； 上述第3活性區域與電位和上述第3電源線相同的上述第3井區域之間形成第3電容器， 上述第4活性區域與電位和上述第4電源線相同的上述第4井區域之間形成第4電容器。
  20. 如請求項19之半導體裝置，其具備連接上述第1活性區域及上述第2活性區域之第2共通電極。
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