KR102514521B1 - 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 셀 어레이, 제 1 페이지 버퍼, 제 2 페이지 버퍼를 포함할 수 있다. 셀 어레이는 복수의 메모리 셀을 포함할 수 있다. 제 1 페이지 버퍼는 셀 어레이의 제 1 메모리 셀에 연결되고, 프로그램 검증 동작 수행 시, 제 1 메모리 셀의 프로그램 완료 여부를 센싱하여 생성한 제 1 센싱 데이터를 저장할 수 있다. 제 2 페이지 버퍼는 셀 어레이의 제 2 메모리 셀에 연결되고, 프로그램 검증 동작 수행 시, 제 2 메모리 셀의 프로그램 완료 여부를 센싱하여 생성한 제 2 센싱 데이터를 기초로 제 1 검증 데이터를 생성하여 저장하고, 제 1 센싱 데이터를 제 1 페이지 버퍼로부터 전송받고, 제 1 센싱 데이터 및 제 1 검증 데이터를 누적하여 생성한 제 2 검증 데이터를 저장할 수 있다.

Description

페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법{NON-VOLATILE MEMORY DEVICE COMPRISING PAGE BUFFER AND VERIFYING METHOD FOR PROGRAM OPERATION THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법에 관한 것이다.
반도체 메모리 장치는 컴퓨터, 스마트폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 반도체 메모리 장치는 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 메모리 장치, 특히 불휘발성 메모리 장치에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 불휘발성 메모리 장치의 고용량화가 진행되고 있다. 불휘발성 메모리 장치의 고용량화는, 불휘발성 메모리 장치의 메모리 셀의 수를 증가시키는 방법, 또는 불휘발성 메모리 장치의 하나의 메모리 셀에 저장되는 비트 수를 증가시키는 방법을 통해 달성될 수 있다. 특히, 하나의 메모리 셀에 저장되는 비트 수를 증가시키는 경우, 동일한 사이즈의 반도체 메모리의 저장 용량이 배수로 증가된다. 하지만, 멀티 비트(Multi-Bit)를 저장하는 메모리 셀은 싱글 비트(Single Bit)의 메모리 셀에 비하여 제조 과정에서 높은 불량률을 갖는다.
본 발명의 목적은 프로그램 검증에 있어 메모리 셀의 데이터를 내부적으로 프로세싱하여 출력하는 불휘발성 메모리 장치를 제공하는 데 있다. 또한, 다른 목적으로는 상술한 불휘발성 메모리 장치의 프로그램 검증 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 셀 어레이, 제 1 페이지 버퍼, 제 2 페이지 버퍼를 포함할 수 있다. 셀 어레이는 복수의 메모리 셀을 포함할 수 있다. 제 1 페이지 버퍼는 셀 어레이의 제 1 메모리 셀에 연결되고, 프로그램 검증 동작 수행 시, 제 1 메모리 셀의 프로그램 완료 여부를 센싱하여 생성한 제 1 센싱 데이터를 저장할 수 있다. 제 2 페이지 버퍼는 셀 어레이의 제 2 메모리 셀에 연결되고, 프로그램 검증 동작 수행 시, 제 2 메모리 셀의 프로그램 완료 여부를 센싱하여 생성한 제 2 센싱 데이터를 기초로 제 1 검증 데이터를 생성하여 저장하고, 제 1 센싱 데이터를 제 1 페이지 버퍼로부터 전송받고, 제 1 센싱 데이터 및 제 1 검증 데이터를 누적하여 생성한 제 2 검증 데이터를 저장할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리의 프로그램 검증 방법은 프로그램 검증 동작에 따라 서로 다른 메모리 셀로부터 센싱된 제 1 및 제 2 센싱 데이터를 각각 제 1 및 제 2 페이지 버퍼에 저장하는 단계, 제 1 페이지 버퍼에서 제 1 센싱 데이터로부터 제 1 검증 데이터를 생성하는 단계, 제 2 페이지 버퍼로부터 제 2 센싱 데이터를 제 1 페이지 버퍼로 전달하는 단계, 제 1 페이지 버퍼에서 전달된 제 2 센싱 데이터 및 제 1 검증 데이터를 누적하여 제 2 검증 데이터를 생성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 메모리 셀의 프로그램 검증에 대한 테스트 시간이 감소할 수 있다. 결과적으로 이에 따른 테스트 비용이 절감될 수 있다.
본 발명의 실시 예들은 제한적인 방법으로서가 아니라 예로서 도시되었으며, 첨부 도면에서 유사한 참조 번호는 유사한 요소를 참조한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 페이지 버퍼 회로를 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 프로그램 검증 방법을 보여주는 순서도이다.
도 4는 도 2에 도시된 페이지 버퍼 회로를 예시적으로 보여주는 블록도이다.
도 5는 도 4에 도시된 페이지 버퍼의 데이터 덤핑 동작을 보여주는 회로도이다.
도 6은 도 4에 도시된 페이지 버퍼의 논리 곱 동작을 보여주는 회로도이다.
도 7은 도 4에 도시된 페이지 버퍼의 센싱 데이터를 프로세싱하는 방법을 보여주는 그림이다.
도 8은 도 4에 도시된 페이지 버퍼 간의 데이터 전송 동작을 보여주는 회로도이다.
도 9는 도 8에 도시된 데이터 전송 동작시 제어 신호의 변화를 보여주는 타이밍 다이어그램이다.
도 10은 도 4에 도시된 페이지 버퍼 회로의 센싱 데이터를 누적하여 프로세싱하는 방법을 보여주는 그림이다.
도 11은 본 발명의 다른 실시 예에 따른 프로그램 검증 방법을 보여주는 순서도이다.
도 12는 본 발명의 다른 실시 예에 따른 페이지 버퍼 회로를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 불휘발성 메모리 모듈을 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 불휘발성 메모리 모듈이 적용된 사용자 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 제어 로직 및 전압 발생기(130), 페이지 버퍼 회로(140), 그리고 입출력 회로(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록을 포함할 수 있다. 메모리 블록 각각의 메모리 셀(MC)들은 2차원 구조를 형성할 수 있다. 또한, 메모리 블록 각각의 메모리 셀(MC)들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 메모리 블록 각각은 복수의 셀 스트링들을 포함하고, 셀 스트링 각각은 복수의 메모리 셀(MC)들을 포함할 수 있다. 복수의 메모리 셀(MC)들은 복수의 워드 라인들(WL)과 연결될 수 있다. 메모리 셀(MC) 각각은 1-비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)로 제공될 수 있다. 예를 들어, 복수의 메모리 블록은 복수의 서브 블록을 포함할 수 있다. 또한, 복수의 메모리 블록은 복수의 페이지를 포함할 수 있다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
어드레스 디코더(120)는 복수의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코더(120)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트, AP 등)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩하여 복수의 워드 라인(WL) 중 적어도 하나의 워드 라인을 선택할 수 있다. 어드레스 디코더(120)는 선택된 워드 라인에 대한 읽기 또는 쓰기 동작이 수행되도록 복수의 워드 라인(WL)의 전압을 각각 제어할 수 있다.
제어 로직 및 전압 발생기(130)는 외부 장치로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(120), 페이지 버퍼 회로(140), 및 입출력 회로(150)를 제어할 수 있다. 예를 들면, 제어 로직 및 전압 발생기(130)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(110)에 기입되도록 어드레스 디코더(120), 페이지 버퍼 회로(140), 및 입출력 회로(150)를 제어할 수 있다. 또는, 제어 로직 및 전압 발생기(130)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)가 출력되도록 어드레스 디코더(120), 페이지 버퍼 회로(140) 및 입출력 회로(150)를 제어할 수 있다. 또는, 제어 로직 및 전압 발생기(130)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(110)의 일부가 소거되도록 어드레스 디코더(120), 페이지 버퍼 회로(140), 및 입출력 회로(150)를 제어할 수 있다.
제어 로직 및 전압 발생기(130)는 불휘발성 메모리 장치(100)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들면, 제어 로직 및 전압 발생기(130)는 복수의 읽기 전압, 복수의 검증 전압, 복수의 프로그램 전압, 복수의 패스 전압, 복수의 소거 전압 등과 같은 다양한 전압들을 생성하여 어드레스 디코더(120)로 제공할 수 있다.
페이지 버퍼 회로(140)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(140)는 메모리 셀 어레이(110)로부터 읽은 데이터(DATA)를 임시 저장하거나 또는 메모리 셀 어레이(110)에 기입될 데이터(DATA)를 임시 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(140)는 복수의 래치 회로를 포함할 수 있다. 복수의 래치 회로는 데이터(DATA)를 임시 저장할 수 있다. 페이지 버퍼 회로(140)의 구성은 도 2를 참조하여 설명될 것이다.
입출력 회로(150)는 제어 로직 및 전압 발생기(130)의 제어에 따라 외부 장치로부터 데이터(DATA)를 수신하여 페이지 버퍼 회로(140)로 전달할 수 있다. 또는 입출력 회로(150)는 제어 로직 및 전압 발생기(130)의 제어에 따라 페이지 버퍼 회로(140)로부터 수신된 데이터(DATA)를 외부 장치로 전달할 수 있다.
예를 들어, 불휘발성 메모리 장치(100)의 프로그램 동작 시, 메모리 셀 어레이(110)에 프로그램될 데이터(DATA)가 페이지 버퍼 회로(140)에 임시 저장될 수 있다. 불휘발성 메모리 장치(100)는 페이지 버퍼 회로(140)에 저장된 데이터(DATA)를 복수의 프로그램 루프들을 수행하여 메모리 셀 어레이(110)에 프로그램할 수 있다. 복수의 프로그램 루프들 각각은 프로그램 펄스를 인가하는 프로그램 단계(program step) 및 검증 전압(verify voltage)를 인가하는 검증 단계(verify step)을 포함할 수 있다.
예를 들어, 불휘발성 메모리 장치(100)는 페이지 버퍼 회로(140)에 저장된 데이터(DATA)를 기반으로 복수의 메모리 셀(MC)의 프로그램 상태(또는, 문턱 전압 산포)를 결정할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 미리 정해진 비트 오더링에 따라 복수의 메모리 셀(MC)의 목표 프로그램 상태(또는 목표 문턱 전압 산포)를 결정할 수 있다. 불휘발성 메모리 장치(100)는 복수의 메모리 셀(MC)이 목표 프로그램 상태를 각각 갖도록 복수의 프로그램 루프들을 수행할 수 있다.
예를 들어, 불휘발성 메모리 장치(100)는 페이지 버퍼 회로(140)에 저장된 데이터(DATA)에 기초하여 특정 기준 단위의 메모리 셀의 페일(Fail) 여부를 검출할 수 있다. 예를 들어, 기준 단위는 입출력 회로(150)의 입출력 패드의 수와 동일할 수 있다. 즉, 입출력 회로(150)가 10 개의 입출력 패드를 통해 데이터를 외부와 교환하는 경우, 상술한 기준 단위는 10의 단위일 수 있다. 페이지 버퍼 회로(140)는 연결된 복수의 메모리 셀(MC)의 페일 여부를 누적하여 출력한다. 이를 통해, 페이지 버퍼 회로(140)는 메모리 셀 어레이(110)의 프로그램 검증 시간을 줄일 수 있다. 페이지 버퍼 회로(140)의 구성 및 동작은 이하에서 자세히 설명될 것이다.
도 2는 도 1의 페이지 버퍼 회로를 보여주는 회로도이다. 페이지 버퍼 회로(140)는 개별 블록과 연결될 수 있다. 이하에서, 페이지 버퍼 회로(140)의 연결을 설명하기 위하여 메모리 블록 중 하나의 블록(BLKa)의 구성 및 동작이 먼저 설명될 것이다.
메모리 블록(BLKa)은 복수의 스트링(SR)을 포함할 수 있다. 복수의 스트링(SR)은 복수의 비트 라인(BL1~BLn)에 각각 연결될 수 있다. 스트링(SR) 각각은 접지 선택 트랜지스터(GST), 메모리 셀(MC)들, 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 또는, 도시되지 않았지만 메모리 셀 어레이(110)가 3차원 구조로 형성된 경우, 비트 라인(BL) 각각은 서로 다른 스트링 선택 라인(SSL)들에 연결된 복수의 스트링(SR)과 연결될 수 있다.
스트링(SR) 각각의 접지 선택 트랜지스터(GST)는 메모리 셀(MC)들 및 공통 소스 라인(CSL)의 사이에 연결될 수 있다. 복수의 스트링(SR)의 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
스트링(SR) 각각의 스트링 선택 트랜지스터(SST)는 메모리 셀(MC)들 및 비트 라인(BL)의 사이에 연결될 수 있다. 복수의 스트링(SR)의 스트링 선택 트랜지스터(SST)들은 복수의 비트 라인(BL1~BLn)에 각각 연결될 수 있다.
각각의 스트링(SR)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀(MC)이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀(MC)은 직렬 연결될 수 있다.
복수의 스트링(SR) 각각에서, 동일한 행에 위치한 메모리 셀(MC)들은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링(SR)의 메모리 셀(MC)들은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
메모리 셀(MC)들의 프로그램 동작 및 읽기 동작은 워드 라인(WL)의 단위로 수행될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결된 메모리 셀(MC)들은 동시에 프로그램되거나 동시에 읽어질 수 있다. 이는 하나의 페이지로 정의될 수 있다. 메모리 셀(MC)들의 소거 동작은 메모리 블록의 단위로 수행될 수 있다. 하나의 블록의 메모리 셀(MC)들은 동시에 소거될 수 있다. 예를 들어, 메모리 셀(MC)들의 소거 동작은 서브 블록의 단위로 수행될 수 있다. 예를 들어, 메모리 셀(MC)들의 소거 동작은 하나의 서브 블록의 메모리 셀(MC)들은 동시에 소거될 수 있다.
도 2에서는 페이지 버퍼 회로(140)가 n개의 비트 라인으로 구분된 기준 단위로 메모리 블록(BLKa)과 연결되도록 도시되었다. 예를 들면, 메모리 블록(BLKa) 내에서 제 1 워드 라인(WL1)에 연결된 n개의 복수의 메모리 셀(MC)은 하나의 기준 단위를 구성할 수 있다. 상술한 바와 같이, 기준 단위는 입출력 회로(150)의 입출력 패드의 수와 동일할 수 있다. 이 경우, 메모리 블록(BLKa)은 하나의 기준 단위로 구분된 제 1 내지 제 n 비트 라인(BL1~BLn)의 그룹을 복수로 포함할 수 있다. 페이지 버퍼 회로(140)는 기준 단위로 구분되어 메모리 블록(BLKa)과 연결될 수 있다. 따라서, 하나의 메모리 블록(BLKa)이 10 개의 기준 단위로 구분되는 경우, 메모리 블록(BLKa)는 기준 단위로 구분된 10개의 페이지 버퍼 회로(140)와 연결될 수 있다.
이하에서는 페이지 버퍼 회로(140)의 구성 및 동작이 설명될 것이다. 페이지 버퍼 회로(140)는 복수의 페이지 버퍼(PB1~PBn)를 포함할 수 있다.
복수의 페이지 버퍼(PB1~PBn) 각각은 비트 라인(BL1~BLn) 각각과 연결될 수 있다. 예를 들어, 복수의 페이지 버퍼(PB1~PBn) 각각은 메모리 셀 어레이(110)로부터 읽은 데이터(DATA)를 임시 저장하거나 또는 메모리 셀 어레이(110)에 기입될 데이터(DATA)를 임시 저장할 수 있다. 예를 들면, 복수의 페이지 버퍼(PB1~PBn) 각각은 복수의 래치들을 포함할 수 있다. 복수의 래치들은 데이터(DATA)를 임시 저장할 수 있다.
복수의 페이지 버퍼(PB1~PBn) 각각은 프로그램 동작시 연결된 셀 스트링(SR)의 메모리 셀(MC)들 중 선택된 메모리 셀(MC)의 프로그램 완료 여부를 검증(Verify)한다. 복수의 페이지 버퍼(PB1~PBn)는 검증 동작을 통해, 기준 단위로 셀 스트링의 페일(Fail)을 검출할 수 있다.
페일은 프로그램된 데이터가 아닌 다른 데이터가 출력되는 경우로 정의될 수 있다. 예를 들어, 로직 '1'이 저장된 후, 선택된 메모리 셀(MC)로부터 출력된 데이터가 로직 '0'인 경우, 이는 페일 상태가 된다. 복수의 페이지 버퍼(PB1~PBn)의 구성 및 동작은 도 4 내지 도 6, 도 8을 참조하여 설명될 것이다.
도 2를 참조하면, 상술한 프로그램 검증 동작에 의해 검출 가능한 셀 스트링(SR)의 세 가지 페일 유형이 도시되었다.
예를 들어, 제 1 워드 라인(WL1)에 연결된 메모리 셀(MC)에서 페일이 발생할 수 있다(Case 1). 또는, 제 3 워드 라인(WL3)에 연결된 메모리 셀(MC) 중 두 개의 메모리 셀(MC)에서 연속하여 페일이 발생할 수 있다(Case 2). 혹은, 제 m 워드 라인(WLm)에 연결된 메모리 셀(MC) 중 연속하지 않은 두 개의 메모리 셀(MC)에서 페일이 발생할 수 있다(Case 3). 설명된 세 가지 페일 유형은 예시적인 것으로 다양한 유형의 페일이 발생할 수 있다. 예를 들어, 페일의 유형은 Case 2 및 Case 3이 조합되어 발생되거나, 2 개 이상의 메모리 셀(MC)에서 페일이 발생하는 유형을 포함할 수 있다. 본 발명에 따른 페이지 버퍼 회로(140)는 상술한 페일 유형을 기준 단위로 검출할 수 있다.
이상에서, 페이지 버퍼 회로(140)의 구성이 설명되었다. 페이지 버퍼 회로(140)의 동작은 도 3을 참조하여 설명될 것이다.
도 3은 본 발명의 실시 예에 따른 프로그램 검증 방법을 보여주는 순서도이다. 도 3을 참조하면, 페이지 버퍼 회로(140)는 기준 단위의 페일 여부를 누적하여 하나의 데이터로 출력할 수 있다. 도 3은 도 2를 참조하여 설명될 것이다.
S110 단계에서, 페이지 버퍼 회로(140)는 기준 단위로 메모리 블록(BLKa)으로부터 프로그램된 데이터를 읽어온다. 예를 들어, 먼저, 페이지 버퍼 회로(140)의 복수의 페이지 버퍼(PB1~PBn) 각각은 제 1 워드 라인(WL1)에 연결된 메모리 셀(MC)의 데이터를 읽고, 복수의 페이지 버퍼(PB1~PBn) 각각의 센싱 래치(SL)에서 이를 센싱하여 센싱 데이터를 생성한다.
예를 들어, 셀 어레이(110)에 저장된 데이터는 복수의 로직 '1' 혹은 로직 '0'을 포함한 일정한 패턴일 수 있다. 혹은, 셀 어레이(110)에 저장된 데이터는 로직 '1' 과 '0'이 반복되는 패턴일 수 있다. 또는, 셀 어레이(110)에 저장된 데이터는 다양한 패턴을 포함할 수 있다. 이하에서는 로직 '1'의 데이터가 메모리 셀 어레이(110) 전체에 프로그램되었다고 가정한다. 따라서, 메모리 셀(MC)로부터 로직 '1'을 읽어오는 경우는 패스가 되고, 로직 '0'을 읽어오는 경우는 페일이 된다.
S120 단계에서, 제 1 페이지 버퍼(PB1)는 메모리 셀(MC)의 페일 여부를 검출하기 위해 데이터를 프로세싱한다. 먼저, 제 1 페이지 버퍼(PB1)는 제 1 워드 라인(WL1) 및 제 1 비트 라인(BL1)에 연결된 메모리 셀(MC)의 페일을 검출하기 위해 데이터를 프로세싱한다. 이 후, 제 1 페이지 버퍼(PB1)는 S140 단계를 통해 다음 페이지 버퍼로부터 전달된 센싱 데이터를 프로세싱한다. 이는 제 1 워드 라인(WL1) 및 제 2 비트 라인(BL2)에 연결된 메모리 셀(MC)의 페일을 검출하기 위함이다. S120 단계는 도 4 내지 도 7을 참조하여 설명될 것이다.
S130 단계에서, 제 1 페이지 버퍼(PB1)는 프로세싱한 데이터가 마지막 페이지 버퍼의 센싱 데이터인지 판단한다. 도 2를 참조하면, 페이지 버퍼 회로(140)의 마지막 페이지 버퍼는 제 n 페이지 버퍼(PBn)가 될 것이다. 마지막 페이지 버퍼의 센싱 데이터가 아닌 경우(No 방향), 페이지 버퍼 회로(140)는 S140 단계를 수행한다. 마지막 페이지 버퍼의 센싱 데이터인 경우(Yes 방향), 페이지 버퍼 회로(140)는 S150 단계를 수행한다.
S140 단계에서, 다음 페이지 버퍼는 센싱된 데이터를 제 1 페이지 버퍼(PB1)에 제공한다. 즉, 제 1 페이지 버퍼(PB1)는 제 2 내지 제 n 페이지 버퍼(PB2~PBn)의 센싱된 데이터를 차례로 제공받아 누적하여 데이터를 프로세싱한다(S120). 결과적으로, 제 1 페이지 버퍼(PB1)에서 프로세싱된 데이터는 제 1 워드 라인(WL1)에 연결된 복수의 메모리 셀(MC)에 대한 페일 여부가 누적된 정보가 된다.
S150 단계에서, 제 1 페이지 버퍼(PB1)는 프로세싱된 데이터를 외부로 출력한다. 이를 통해, 불휘발성 메모리 장치(100)는 모든 메모리 셀(MC)의 데이터를 출력하여 가공하는 대신, 기준 단위로 메모리 셀(MC)의 페일 여부를 나타내는 정보를 제공할 수 있다.
이 후, 페이지 버퍼 회로(140)는 제 2 내지 제 m 워드 라인(WL1)에 연결된 복수의 메모리 셀(MC)의 데이터를 순차적으로 읽고, 각각의 메모리 셀(MC)에 대하여 상술한 S110~S150 단계를 반복하여 메모리 셀 어레이(110)의 프로그램 검증을 수행할 수 있다.
도 4는 도 2에 도시된 페이지 버퍼 회로를 예시적으로 보여주는 블록도이다. 도 4를 참조하면, 페이지 버퍼 회로(140)는 복수의 페이지 버퍼(PB1~PBn)를 포함할 수 있다.
페이지 버퍼 회로(140)에 포함된 복수의 페이지 버퍼(PB1~PBn)는 검증 신호 라인(WOR1) 및 데이터 라인(DATA1)을 공유한다. 페이지 버퍼 회로(140)는 검증 신호 라인(WOR1)을 통해 복수의 페이지 버퍼(PB1~PBn) 사이의 데이터 전송을 수행한다.
복수의 페이지 버퍼(PB1~PBn) 각각은 비트 라인 제어부(BL_CON), 센싱 래치(SL), 복수의 데이터 래치(DL_M, DL_L, DL_F), 그리고 캐시 래치(CL)를 포함할 수 있다. 복수의 페이지 버퍼(PB1~PBn)의 구성 및 동작은 제 1 페이지 버퍼(PB1)를 예로서 설명될 것이다. 다만, 제 1 페이지 버퍼(PB1)의 구성 및 동작은 제 2 내지 제 n 페이지 버퍼(PB2~PBn)에 적용될 수 있다.
비트 라인 제어부(BL_CONa)는 센싱 노드(SOa) 및 제 1 비트 라인(BL1) 사이에 연결된다. 또한, 비트 라인 제어부(BL_CONa)는 검증 신호 라인(WOR1)에 연결된다. 비트 라인 제어부(BL_CONa)는 제 2 내지 제 n 페이지 버퍼(PB2~PBn)의 비트 라인 제어부(BL_CONb~BL_CONn)와 검증 신호 라인(WOR1)을 공유한다. 비트 라인 제어부(BL_CONa)는 제 1 비트 라인(BL1)을 프리차지할 수 있다. 비트 라인 프리차지 동작(BL Precharge)은 불휘발성 메모리 장치(100)의 읽기, 프로그램, 또는 검증 동작 시에 발생할 수 있다. 예를 들어, 비트 라인 제어부(BL_CONa)는 제어 로직 및 전압 발생기(130)에 포함될 수 있다.
센싱 래치(SLa)는 센싱 노드(SOa)에 연결된다. 센싱 래치(SLa)는 제 1 비트 라인(BL1)을 통해 디밸럽(Develop)된 센싱 노드(SOa)의 전압을 센싱한다. 센싱 래치(SLa)는 복수의 데이터 래치(DL_Ma, DL_La, DL_Fa)와 덤핑 동작을 수행한다. 덤핑 동작은 도 5를 통해 자세히 설명될 것이다.
복수의 데이터 래치(DL_Ma, DL_La, DL_Fa)는 센싱 노드(SOa)에 연결된다. 복수의 데이터 래치(DL_Ma, DL_La, DL_Fa)는 센싱 래치(SLa), 캐시 래치(CLa), 또는 복수의 데이터 래치(DL_Ma, DL_La, DL_Fa) 간의 덤핑 동작을 수행한다. 도 4를 참조하면, 복수의 데이터 래치(DL_Ma, DL_La, DL_Fa)는 3 개의 래치로 구성된다. 다만, 본 발명은 이에 한정되는 것이 아니다.
캐시 래치(CLa)는 센싱 노드(SOa)에 연결된다. 캐시 래치(CLa)는 복수의 데이터 래치(DL_Ma, DL_La, DL_Fa)와 덤핑 동작을 수행할 수 있다. 캐시 래치(CLa)는 덤핑된 데이터를 외부로 출력할 수 있다. 또한, 캐시 래치(CLa)는 프로그램 동작을 위해 외부로부터 데이터를 수신할 수 있다. 캐시 래치(CLa)는 수신된 데이터를 덤핑 동작을 통해 순차적으로 복수의 데이터 래치(DL_Ma, DL_La, DL_Fa)에 전달할 수 있다.
프로그램 검증 시의 제 1 페이지 버퍼(PB1)의 동작은 다음과 같다. 먼저, 제 1 페이지 버퍼(PB1)는 검증 전압(Vfy)이 선택된 메모리 셀(MC)의 게이트에 인가될 때, 검증 전압(Vfy)에 대해 선택된 메모리 셀(MC)이 온 셀(On Cell)인지 오프 셀(Off Cell)인지를 감지하여 센싱 래치(SLa)에 저장한다. 이 경우, 복수의 데이터 래치(DL_Ma, DL_La, DL_Fa)는 초기 값인 로직 '1'을 유지한다.
센싱 래치(SLa)는 덤핑 동작을 통해 센싱된 데이터를 F 래치(DL_Fa)에 전달한다. 이어, F 래치(DL_Fa) 및 L 래치(DL_La)의 저장 데이터가 동시에 덤핑 동작을 통해 M 래치(DL_Ma)에 전달된다. 결과적으로, M 래치(DL_Ma)에 저장된 데이터는 F 래치(DL_Fa) 및 L 래치(DL_La)의 저장 데이터를 이용한 논리 곱 결과가 된다. 실제로는 F 래치(DL_Fa) 및 L 래치(DL_La) 각각의 바(Bar) 데이터가 논리 곱 되고, 이 결과의 반대 데이터가 F 래치(DL_Fa)에 저장된다. 이는 도 6을 참조하여 설명될 것이다. 이어, F 래치(DL_Fa)는 덤핑 동작을 통해 저장 데이터를 L 래치(DL_La)에 전달한다.
이 후, 센싱 래치(SLa)는 제 2 페이지 버퍼(PB2)의 센싱 래치(SLb)로부터 다음 셀의 센싱 데이터를 제공받는다. 제 1 페이지 버퍼(PB1)는 상술한 동작을 반복하여 M 래치(DL_Ma) 및 L 래치(DL_La)에 결과를 누적한다. 최종적으로 제 1 페이지 버퍼(PB1)는 제 1 내지 제 n 페이지(PB1~PBn)의 센싱 데이터를 누적할 때까지 상술한 동작을 반복한다.
최종 L 래치(DL_La)의 저장 데이터는 제 1 워드 라인(WL1)에 연결된 복수의 메모리 셀(MC) 중 하나 이상의 페일이 발생하였다는 것을 의미한다. 최종 M 래치(DL_Ma)의 저장 데이터는 제 1 워드 라인(WL1)에 연결된 복수의 메모리 셀(MC) 중 적어도 둘 이상의 페일이 발생하였다는 것을 의미한다. 이는 도 7 및 도 10을 통해 설명될 것이다. 결과적으로, L 래치(DL_La) 및 M 래치(DL_Ma)의 누적된 저장 데이터는 제 1 워드 라인(WL1)에 연결된 메모리 셀(MC)의 페일 여부를 의미한다. 따라서, 페이지 버퍼 회로(140)는 메모리 블록(BLKa)의 기준 단위의 프로그램 검증에 있어, 복수의 페이지 버퍼(PB1~PBn)로부터 모든 데이터를 출력하지 않고, L 래치(DL_La) 및 M 래치(DL_Ma)의 결과만을 출력한다.
상술한 덤핑 동작은 도 5를 참조하여 설명될 것이다. 상술한 논리 곱 동작은 도 6을 참조하여 설명될 것이다. 상술한 복수의 페이지 버퍼(PB1~PBn) 사이의 센싱 데이터 전송은 도 8 및 도 9를 참조하여 설명될 것이다.
도 5는 도 4에 도시된 페이지 버퍼의 데이터 덤핑 동작을 보여주는 회로도이다. 도 5를 참조하면, 제 1 페이지 버퍼(PB1)의 센싱 래치(SLa)는 F 래치(DL_Fa)로 데이터를 덤핑할 수 있다. 또한, F 래치(DL_Fa)는 L 래치(DL_La)로 데이터를 덤핑할 수 있다.
덤핑 동작을 설명하기에 전에, 제 1 비트 라인(BL1)으로부터 센싱 노드(SOa)가 디벨럽(Develop)되는 과정이 설명될 것이다. 프로그램 검증 동작을 위해서, 검증 전압(Vfy)이 인가되는 시점에 제 1 페이지 버퍼(PB1)는 비트 라인(BL1)을 프리차지하여 선택된 메모리 셀(MC)의 온/오프 여부를 감지한다. 이 경우, 제 1 비트 라인(BL1)은 로드 트랜지스터(MP1) 및 비트 라인 제어부(BL_CONa)에 의해 프리차지될 것이다. 이때, 선택된 메모리 셀(MC)의 온/오프 여부에 따라 서로 다른 전압 레벨로 천이하는 제 1 비트 라인(BL1)의 디벨럽(Develop) 결과가 센싱 노드(SOa)로 전달한다.
비트 라인(BL1)의 디벨럽 결과를 센싱 노드(SOa)로 전달하기 위해서 비트 라인 제어부(BL_CONa)는 센싱 노드(SOa)를 로드 트랜지스터(MP1)를 활성화하여 프리차지한다. 이어서, 비트 라인 제어부(BL_CONa)에 의해 제 1 비트 라인(BL1)이 센싱 노드(SOa)와 연결된다. 이에, 제 1 비트 라인(BL1)의 전위에 따라 센싱 노드(SOa)의 전압 레벨이 변화하게 된다. 이러한 동작을 센싱 노드 디벨럽(SO Develop)이라 한다. 디벨럽된 센싱 노드(SOa)의 전위에 의해서 센싱 래치 리셋 신호(RSET_Sa)의 활성화에 따라 센싱 래치(SLa)의 노드(S)가 설정된다.
덤핑 동작을 위한 절차는 다음과 같다. 이러한 절차는 회로도에서 인용부호들(①, ②, ③, ④)로 나타내었다. 먼저, 센싱 래치(SLa)의 데이터를 F 래치(DL_Fa)로 이동하기 위해서, 센싱 노드(SOa)를 프리차지하기 위한 제어 신호(LOADa)를 활성화한다(① 단계). 제어 신호(LOADa)의 활성화에 따라 로드 트랜지스터(MP1)에 의해 센싱 노드(SOa)는 구동 전압(VDD) 레벨로 충전될 것이다.
이어서, 센싱 래치(SLa)의 데이터 상태에 따라 센싱 노드(SOa)를 디벨럽(Develop)하기 위하여 제어 신호(MON_Sa)를 활성화한다(② 단계). 센싱 노드(SOa)의 디벨럽된 레벨에 따라 접지 트랜지스터(MN1)의 스위칭 여부가 달라진다. 또한, 접지 트랜지스터(MN1)의 스위칭 여부에 따라 노드(G)의 전압이 달라진다. 이어서, F 래치 리셋 신호(RSET_Fa)를 활성화하여 제 2 NMOS 트랜지스터(MN2)가 턴 온 된다(③ 단계). 이어, 노드(F)의 전압은 노드(G)의 전압에 따라 변화된다.
예를 들어, 센싱 래치(SLa)의 저장 데이터가 로직 '0'인 경우를 가정하자. 이 때, 센싱 래치(SLa)의 노드(S)는 접지 전압(GND)으로 유지될 것이다. 이에, 제 3 NMOS 트랜지스터(MN3)가 턴 오프되므로, 센싱 노드(SOa)의 전압 레벨이 구동 전압(VDD)으로 유지된다. 따라서, 접지 트랜지스터(MN1)가 턴 온 되고, 노드(G)의 전압 레벨은 접지 전압(GND)이 된다. 이어, ③ 단계에 의해 노드(F)는 노드(G)와 연결된다. 결과적으로, 노드(F)의 전압은 접지 전압(GND)이 되고, F 래치(DL_Fa)는 로직 '0'을 저장한다.
예를 들어, 센싱 래치(SLa)의 저장 데이터가 로직 '1'인 경우, 제 3 및 제 4 NMOS 트랜지스터(MN3, MN4)를 통해 센싱 노드(SOa)의 전압 레벨이 접지 전압(GND)로 변화한다. 따라서, 접지 트랜지스터(MN1)가 턴 오프되고, 노드(G)는 플로팅(Floating) 상태가 된다. ③ 단계에 의해 노드(F)는 플로팅 상태인 노드(G)와 연결된다. 다만, 노드(F)의 전압은 두 개의 인버터에 의해 전압을 유지하므로, 노드(F)의 전압은 변화하지 않는다. F 래치(DL_Fa)의 초기 값은 로직 '1'이므로, F 래치(DL_Fa)의 저장 데이터는 로직 '1'로 유지된다. 결과적으로, 덤핑 동작에 의해 센싱 래치(SLa)의 노드(S)에 저장된 데이터가 F 래치(DL_Fa)의 노드(F)에 전달된다(④ 단계).
이상으로 센싱 래치(SLa)에서 F 래치(DL_Fa)로의 덤핑 동작이 설명되었다. 복수의 데이터 래치(DL_Ma, DL_La, DL_Fa) 및 캐시 래치(CLa) 사이의 덤핑 동작은 이와 동일하다. 하나의 예로서, F 래치(DL_Fa)에서 L 래치(DL_La)로의 덤핑 동작이 간단히 설명될 것이다.
먼저, 로드 트랜지스터(MP1)에 의해 센싱 노드(SOa)가 프리차지 된다. 이어, 제어 신호(MON_Fa)에 의해 센싱 노드(SOa)가 디벨럽된다. L 래치 리셋 신호(RSET_La)에 의해 노드(G)와 노드(L)이 연결된다. 결과적으로, 덤핑 동작에 의해 F 래치(DL_Fa)의 노드(F)에 저장된 데이터가 L 래치(DL_La)의 노드(L)에 전달된다
도 6은 도 4에 도시된 페이지 버퍼의 논리 곱 동작을 보여주는 회로도이다. 도 6을 참조하면, 제 1 페이지 버퍼(PB1)는 F 래치(DL_Fa) 및 L 래치(DL_La)의 저장 데이터를 논리 곱하여 M 래치(DL_M)에 저장할 수 있다. 논리 곱 동작은 도 5의 데이터 덤핑 동작과 유사하다.
논리 곱 동작을 위한 절차는 다음과 같다. 이러한 절차는 회로도에서 인용부호들(①, ②, ③, ④)로 나타내었다. 먼저, F 래치(DL_Fa) 및 L 래치(DL_La)의 데이터를 M 래치(DL_Ma)로 덤핑하기 위해서, 센싱 노드(SOa)를 프리차지하기 위한 제어 신호(LOADa)를 활성화한다(① 단계). 제어 신호(LOADa)의 활성화에 따라 턴 온된 로드 트랜지스터(MP1)에 의해 센싱 노드(SOa)는 구동 전압(VDD) 레벨로 충전될 것이다.
이어서, F 래치(DL_Fa) 및 L 래치(DL_La)의 데이터 상태에 따라 센싱 노드(SOa)를 디벨럽(Develop)하기 위하여 제어 신호(MON_Fa, MON_La)를 활성화한다(② 단계). 센싱 노드(SOa)의 디벨럽된 레벨에 따라 접지 트랜지스터(MN1)의 스위칭 여부가 달라진다. 접지 트랜지스터(MN1)의 스위칭 여부에 따라 노드(G)의 전압이 달라진다. 이어서, M 래치 리셋 신호(RSET_Ma)를 활성화하여 제 2 NMOS 트랜지스터(MN2)가 턴 온 된다(③ 단계). 이어, 노드(M)의 전압은 노드(G)의 전압에 따라 변화된다.
예를 들어, F 래치(DL_Fa) 및 L 래치(DL_La)의 저장 데이터가 모두 로직 '0'인 경우를 가정하자. 이 경우, 제 3 및 제 4 NMOS 트랜지스터(MN3, MN4)가 턴 오프되므로, 센싱 노드(SOa)의 전압 레벨이 구동 전압(VDD)로 유지된다. 따라서, 접지 트랜지스터(MN1)가 턴 온 되고, 노드(G)의 전압 레벨은 접지 전압(GND)이 된다. 이어, ③ 단계에 의해 노드(M)는 노드(G)와 연결된다. 결과적으로, 노드(M)의 전압은 접지 전압(GND)이 되고, M 래치(DL_Ma)는 데이터 '0'을 저장한다.
예를 들어, F 래치(DL_Fa) 및 L 래치(DL_La) 중 적어도 하나의 저장 데이터가 로직 '1'인 경우, 제 3 또는 제 4 NMOS 트랜지스터(MN3, MN4)를 통해 센싱 노드(SOa)의 전압 레벨이 접지 전압(GND)으로 변화한다. 따라서, 접지 트랜지스터(MN1)가 턴 오프되고, 노드(G)는 플로팅(Floating) 상태가 된다. ③ 단계에 의해 노드(M)는 플로팅 상태인 노드(G)와 연결된다. 다만, 노드(M)의 전압은 두 개의 인버터에 의해 전압을 유지하므로, 노드(M)의 전압은 변화하지 않는다. M 래치(DL_Ma)의 초기 값은 로직 '1'이므로, M 래치(DL_Ma)의 저장 데이터는 로직 '1'로 유지된다. 이러한 논리 곱 동작에 의한 결과의 논리 표는 다음과 같다.
Figure 112016028045640-pat00001
결과적으로, 덤핑 동작에 의해 F 래치(DL_Fa) 및 L 래치(DL_La)에 저장된 데이터가 논리 곱되어 M 래치(DL_Ma)의 노드(F)에 전달된다(④ 단계). 다만, 실제로는 F 래치(DL_Fa)의 바 데이터(F') 및 L 래치(DL_La)의 바 데이터(L')가 논리 곱된 값의 반대 데이터가 M 래치(DL_Ma)에 저장된다.
도 7은 도 4에 도시된 페이지 버퍼의 센싱 데이터를 프로세싱하는 방법을 보여주는 그림이다. 도 7을 참조하면, 제 1 페이지 버퍼(PB1)는 제 1 워드 라인(WL1) 및 제 1 비트 라인(BL1)에 연결된 메모리 셀(MC)로부터 센싱된 데이터를 프로세싱할 수 있다. 이는 도 3의 S120 단계와 동일하다. 제 1 페이지 버퍼(PB1)는 도 5 및 도 6에서 설명한 방법에 의해 덤핑 및 논리 곱 동작을 수행한다. 따라서, 도 7은 도 5 및 도 6을 참조하여 설명될 것이다.
S200 단계에서, 제 1 페이지 버퍼(PB1)의 센싱 데이터가 각각 패스 상태(P)인 경우와 페일 상태(F)인 경우의 데이터가 도시되었다. 여기서 S는 센싱 래치(SLa)의 센싱 데이터를 의미하고, M, L, F는 각각 M 래치(DL_Ma), L 래치(DL_La), F 래치(DL_Fa)의 저장 데이터를 의미한다. 먼저, S, M, L, F의 초기 값은 로직 '1'로 설정된다. 센싱 래치(SLa)는 제 1 비트 라인(BL1)으로부터 선택된 메모리 셀(MC)의 데이터를 센싱한다. 패스 상태(P)인 경우, 센싱 래치(SLa)는 메모리 셀(MC)로부터 로직 '1'에 해당하는 전압을 센싱하여 데이터를 저장한다. 따라서, S, M, L, F는 모두 로직 '1'이 된다.
반면에, 페일 상태(F)인 경우, 센싱 래치(SLa)는 메모리 셀(MC)로부터 로직 '0'에 해당하는 전압을 센싱하여 데이터를 저장한다. 따라서, S는 로직 '0'이 되고, M, L, F는 로직 '1'이 된다.
S205 단계에서, 센싱 래치(SLa)에서 F 래치(DL_Fa)로 데이터가 덤핑된다. S210 단계에서, F 래치(DL_Fa) 및 L 래치(DL_La)의 데이터가 논리 곱되어 M 래치(DL_Ma)에 저장된다. S215 단계에서, F 래치(DL_Fa)에서 L 래치(DL_La)로 데이터가 덤핑된다. S220 단계에서, F 래치(DL_Fa)의 데이터는 초기화된다. 따라서 F는 로직 '1'이 된다. 이는 다음 센싱 데이터를 프로세싱하여 누적하기 위함이다. 도시되지 않았지만, 이후의 단계에서, 센싱 래치(SLa)의 데이터 역시 초기화된다. 이는 제 2 내지 제 n 페이지 버퍼(PB2~PBn)로부터 센싱 데이터를 전송받기 위함이다.
첫 번째 메모리 셀(MC)로부터 센싱된 데이터의 프로세싱이 완료되면, 패스 상태(P)인 경우에 S, M, L, F는 로직 '1'이 된다. 페일 상태(F)인 경우에 S 및 L은 로직 '0'이 되고, M 및 F는 로직 '1'이 된다. 프로세싱 결과는 M 및 L에 저장된다.
도 7의 표를 참조하면, M 및 L의 의미는 다음과 같다. M 값은 제 1 워드 라인(WL1)에 연결된 메모리 셀(MC) 중 적어도 2 개 이상의 페일이 발생하였다는 것을 의미한다. 또한, L 값은 제 1 워드 라인(WL1)에 연결된 메모리 셀(MC) 중 적어도 1 개 이상의 페일이 발생하였다는 것을 의미한다. 메모리 셀(MC) 중 페일이 없는 경우, M 및 L은 모두 로직 '1'이 된다. 메모리 셀(MC) 중 1 개의 페일이 발생하는 경우, M 값은 로직 '0'이 되고, L 값은 로직 '1'이 된다. 또한, 메모리 셀(MC) 중 2 개 이상의 페일이 발생하는 경우, M 및 L 값은 모두 로직 '0'이 된다. 따라서, M 및 L 값은 제 1 워드 라인(WL1)에 연결된 메모리 셀(MC)에서 발생한 페일의 유형을 알려준다.
복수의 데이터 래치(DL_Ma, DL_La, DL_Fa)의 동작 및 구성은 동일할 수 있다. 따라서, 센싱 래치(SLa) 및 복수의 데이터 래치(DL_Ma, DL_La, DL_Fa) 사이의 덤핑 및 논리 곱 동작은 상술한 특정 래치가 아닌 동일한 동작 및 구성을 갖는 래치들을 통해 수행될 수 있다.
제 1 페이지 버퍼(PB1)는 도 8 및 도 9에서 설명될 데이터 전송 방법에 의해 나머지 제 2 내지 제 n 페이지 버퍼(PB2~PBn)으로부터 센싱 데이터를 제공받아 S205~S220 단계를 반복한다. 이는 도 10을 참조하여 설명될 것이다.
도 8은 도 4에 도시된 페이지 버퍼 간의 데이터 전송 동작을 보여주는 회로도이다. 도 8을 참조하면, 제 2 페이지 버퍼(PB2)는 제 1 페이지 버퍼(PB1)에 센싱 데이터를 전송할 수 있다. 이는 도 3의 S140 단계와 동일하다.
제 1 및 제 2 페이지 버퍼(PB1, PB2) 각각은 센싱 래치(SLa, SLb)를 포함한다. 센싱 데이터의 전송은 센싱 래치(SLa, SLb) 사이에서 수행된다. 따라서, 도 8 에서는 제 1 및 제 2 페이지 버퍼(PB1, PB2)에 포함된 센싱 래치(SLa, SLb)만을 도시하였다. 다만, 제 1 및 제 2 페이지 버퍼(PB1, PB2)의 구성은 도 4 내지 도 6을 참조하면 쉽게 알 수 있을 것이다.
센싱 데이터의 전송 동작을 위한 절차는 다음과 같다. 이러한 절차는 회로도에서 인용부호들(①, ②, ③, ④, ⑤)로 나타내었다. 먼저, 제어 신호(LOADa)가 활성화된다(① 단계). 이어, 센싱 노드(SOa)는 구동 전압(VDD) 레벨로 프리차지된다. 이어, 제 2 페이지 버퍼(PB2)의 센싱 데이터를 제 1 페이지 버퍼(PB1)로 전송하기 위해, 검증 신호 라인(WOR1)이 구동 전압(VDD) 레벨로 프리차지된다(② 단계).
이어서, 제 2 페이지 버퍼(PB2)의 센싱 래치(SLb)의 데이터 상태에 따라 센싱 노드(SOa)를 디벨럽(Develop)하기 위하여 제어 신호(MON_Sa, PFa, PFb)가 활성화된다. 이에, 센싱 노드(SOa)는 검증 신호 라인(WOR1)과 연결된다. 센싱 노드(SOa)는 제 2 페이지 버퍼(PB2)의 센싱 래치(SLb)의 노드(Sb)의 저장 데이터에 따라 디벨럽된다. 예를 들어, 노드(Sb)에 로직 '1'이 저장된 경우, 제 1 NMOS 트랜지스터(MN1)가 턴 온되어 센싱 노드(SOa)의 전압이 접지 전압(GND)으로 변화한다. 반면, 노드(Sb)에 로직 '0'이 저장된 경우, 제 1 NMOS 트랜지스터(MN1)가 턴 오프되어 센싱 노드(SOa)의 전압이 구동 전압(VDD)으로 유지된다. 센싱 노드(SOa)의 디벨럽된 레벨에 따라 접지 트랜지스터(MN2)의 스위칭 여부가 달라진다. 또한, 접지 트랜지스터(MN2)의 스위칭 여부에 따라 노드(G)의 전압이 달라진다.
이후, 제 1 페이지 버퍼(PB1)의 센싱 래치 리셋 신호(RSET_Sa)를 활성화하여 제 3 NMOS 트랜지스터(MN3)가 턴 온 된다(④ 단계). 노드(Sa)는 노드(G)와 연결되고, 노드(Sa)의 전압은 노드(G)의 전압에 따라 변화된다. 결과적으로, 제 2 페이지 버퍼(PB2)의 센싱 래치(SLb)의 저장 데이터가 제 1 페이지 버퍼(PB1)의 센싱 래치(SLa)에 전송된다(⑤ 단계). 센싱 데이터의 전송 절차 중 ④, ⑤는 도 5의 데이터 덤핑 동작의 ③, ④ 절차와 동일하다. 이러한 센싱 데이터의 전송 동작은 복수의 페이지 버퍼(PB1~PBn) 사이에 적용될 수 있다.
도 9는 도 8에 도시된 데이터 전송 동작시 제어 신호의 변화를 보여주는 타이밍 다이어그램이다. 도 9는 도 8을 참조하여 설명될 것이다.
T0 시점에서, 제어 신호(LOADa)는 로우 레벨로 변한다. 이어, 센싱 노드(SOa)가 구동 전압(VDD)으로 프리차지된다. 이는 도 8의 ① 단계와 동일하다.
T1 시점에서, 검증 신호 라인(WOR1)이 구동 전압(VDD)으로 프리차지된다. 이는 도 8의 ② 단계와 동일하다. T2 시점에서, 센싱 노드(SOa) 및 검증 신호 라인(WOR1)이 디벨럽된다. 이 경우, 제어 신호(MON_Sa, PFa, PFb)는 하이 레벨이 되고, 제어 신호(MON_Sb)는 로우 레벨로 유지된다. 이는 도 8의 ③ 단계와 동일하다. 여기서, 제 2 페이지 버퍼(PB2)의 센싱 래치(SLb)의 데이터가 로직 '0'인 경우, 센싱 노드(SOa)는 구동 전압(VDD)으로 유지된다(Case1). 제 2 페이지 버퍼(PB2)의 센싱 래치(SLb)의 데이터가 로직 '1'인 경우, 센싱 노드(SOa)는 접지 전압(GND)으로 디벨럽된다(Case 2).
T3 시점에서, 제 2 페이지 버퍼(PB2)의 센싱 래치(SLb)의 저장 데이터가 제 1 페이지 버퍼(PB1)의 센싱 래치(SLa)에 전송된다. 이 경우, 센싱 래치 리셋 신호(RSET_Sa)는 하이 레벨이 된다. 이는 도 8의 ④, ⑤ 단계와 동일하다.
도 10은 도 4에 도시된 페이지 버퍼 회로의 센싱 데이터를 누적하여 프로세싱하는 방법을 보여주는 그림이다. 이는 도 3의 S120 내지 S140 단계와 동일하다. 도 10을 참조하면, 제 1 페이지 버퍼(PB1)는 제 1 워드 라인(WL1)에 연결된 모든 메모리 셀(MC)로부터 센싱된 데이터를 누적하여 프로세싱할 수 있다. 제 1 페이지 버퍼(PB1)는 도 5, 6, 8, 9에서 설명한 방법에 의해 덤핑, 논리 곱, 그리고 센싱 데이터 전송 동작을 수행한다. 따라서, 도 10은 도 5, 6, 8, 9을 참조하여 설명될 것이다.
S300 내지 S320 단계는 도 7의 S200 내지 S220 단계와 동일하므로, 이에 대한 설명은 생략한다. 도시되지 않았지만, S320 단계 이후, 센싱 래치(SLa)의 데이터는 제 2 페이지 버퍼(PB2)로부터 센싱 데이터 전송 받기 위해 로직 '1'로 초기화된다. 이하에서는 S320 단계의 페일 상태에서 프로세싱이 진행되는 것으로 가정한다. 즉, 이는 제 1 페이지 버퍼(PB1)에서 하나의 페일이 발생한 경우이다.
S325 단계에서, 제 2 페이지 버퍼(PB2)의 센싱 래치(SLb)로부터 제 1 페이지 버퍼(PB1)의 센싱 래치(SLa)에 센싱 데이터가 전송되고, 이어서 센싱 래치(SLa)에서 F 래치(DL_Fa)로 데이터가 덤핑된다. 패스 상태(P)는 제 2 페이지 버퍼(PB2)의 센싱 래치(SLb)에 의해 센싱된 데이터가 패스 데이터인 경우이다. 즉, 제 1 워드 라인(WL1) 및 제 2 비트 라인(BL2)에 연결된 메모리 셀(MC)에서 페일이 발생하지 않은 경우이다. 따라서, S 및 F는 로직 '1'이 된다. 페일 상태(F)는 제 2 페이지 버퍼(PB2)의 센싱 래치(SLb)에 의해 센싱된 데이터가 페일 데이터인 경우이다. 이 경우, S 및 F는 로직 '0'이 된다.
S330 단계에서, F 래치(DL_Fa) 및 L 래치(DL_La)의 데이터가 논리 곱되어 M 래치(DL_Ma)에 저장된다. S335 단계에서, F 래치(DL_Fa)에서 L 래치(DL_La)로 데이터가 덤핑된다. S330 단계에서, F 래치(DL_Fa)의 데이터는 초기화된다. 따라서 F는 로직 '1'이 된다. 이는 다음 센싱 데이터를 프로세싱하여 누적하기 위함이다. 도시되지 않았지만, S330 단계 이후, 센싱 래치(SLa)는 로직 '1'로 초기화된다. 프로세싱의 결과, 패스 상태(P)에서 M은 로직 '1'이 되고, L은 로직 '0'이 된다. 이는 제 1 및 제 2 페이지 버퍼(PB1, PB2)와 연결된 메모리 셀(MC) 중 하나의 셀에서만 페일이 발생하였다는 것을 의미한다. 또한, 페일 상태(F)인 경우, M 및 L은 모두 로직 '1'이 된다. 이는 제 1 및 제 2 페이지 버퍼(PB1, PB2)와 연결된 메모리 셀(MC)에서 모두 페일이 발생하였다는 것을 의미한다
이후, S340 단계의 페일 상태에서 프로세싱이 진행되는 것으로 가정한다. 즉, 제 1 및 제 2 페이지 버퍼(PB1, PB2)에서 2 개의 페일이 발생한 경우이다. 따라서, M 및 L은 각각 로직 '0'으로 유지된다. 이어, 제 1 페이지 버퍼(PB1)는 제 3 페이지 버퍼(PB3)로부터 센싱 데이터를 제공받는다. S345 내지 S360 단계는 S325 내지 S340 단계와 동일하다. 따라서 이에 대한 설명은 생략한다.
S360 단계에서, 제 1 페이지 버퍼(PB1)는 제 1 내지 제 3 페이지 버퍼(PB1~PB3)와 연결된 메모리 셀(MC)의 페일 여부를 누적하여 출력한다. 패스 상태(P) 및 페일 상태(F) 모두 이미 2 개 이상의 페일이 발생하였으므로, M 및 L은 로직 '0'으로 유지된다.
제 1 페이지 버퍼(PB1)는 상술한 동작을 제 4 내지 제 n 페이지 버퍼(PB4~PBn)에 대하여 반복 수행한다. 이를 통해, 제 1 페이지 버퍼(PB1)는 제 1 워드 라인(WL1)에 연결된 복수의 메모리 셀(MC)에 대한 페일 결과를 누적할 수 있다.
예를 들어, M 및 L 데이터는 캐시 래치(CLa)를 통해 순차적으로 외부로 출력될 수 있다. 또한, M 및 L 데이터를 이용하여 메모리 셀(MC)의 배드 블록 처리 혹은 리페어 동작을 수행할 수 있다. 예를 들어, M이 로직 '1'이고, L이 로직 '0'인 경우, 불휘발성 메모리 장치(100)는 페일이 발생한 메모리 셀들을 컬럼 보조 메모리 셀들로 리페어할 수 있다. 혹은, M 및 L이 로직 '0'인 경우, 불휘발성 메모리 장치(100)는 해당 메모리 셀(MC)들을 포함하는 블록을 베드 블록 처리할 수 있다. 이는 제 1 워드 라인(WL1)을 통한 진행성 불량을 의미하고, 이러한 페일 유형이 해당 메모리 셀(MC)들을 포함하는 블록에서 동일하게 발생 가능하기 때문이다. 이러한 동작을 통해 메모리 셀 어레이(110)에 대한 테스트 시간이 줄어들 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 프로그램 검증 방법을 보여주는 순서도이다. 도 11을 참조하면, 페이지 버퍼 회로(140)의 제 1 및 제 m 페이지 버퍼(PB1, PBm)가 센싱 데이터의 프로세싱을 수행하여 데이터 프로세싱 시간을 줄일 수 있다. S410 내지 S420 단계는 도 3의 S110 단계 내지 S110 단계와 동일하므로, 이에 대한 설명은 생략한다.
S430 단계에서, 제 1 및 제 m 페이지 버퍼(PB1, PBm)는 센싱된 데이터로부터 해당 메모리 셀(MC)의 페일을 검출하기 위해 데이터를 프로세싱한다. 제 1 및 제 m 페이지 버퍼(PB1, PBm)는 제 1 워드 라인(WL1)의 제 1 비트 라인(BL1)과 연결된 첫 번째 및 제 m 비트 라인(BLm)과 연결된 m번째 메모리 셀(MC)의 페일을 검출하기 위해 센싱된 데이터를 프로세싱한다. 여기서 m은 n 보다 작은 수이다.
S440 단계에서, 제 1 및 제 m 페이지 버퍼(PB1, PBm) 각각은 프로세싱한 데이터가 해당 페이지 버퍼에 대한 마지막 페이지 버퍼의 센싱 데이터인지 판단한다. 제 1 페이지 버퍼(PB1)에 대한 마지막 페이지 버퍼는 제 m-1 페이지 버퍼(PBm-1)가 된다. 또한, 제 m 페이지 버퍼(PBm)에 대한 마지막 페이지 버퍼는 제 n 페이지 버퍼(PBn)가 될 것이다. 마지막 페이지 버퍼의 데이터가 아닌 경우(No 방향), 페이지 버퍼 회로(140)는 S450 단계를 수행한다. 마지막 페이지 버퍼의 데이터인 경우(Yes 방향), 페이지 버퍼 회로(140)는 S460 단계를 수행한다.
S450 단계에서, 제 1 및 제 m 페이지 버퍼(PB1, PBm) 각각의 다음 페이지 버퍼는 각각 센싱된 데이터를 제 1 및 제 m 페이지 버퍼(PB1, PBm)에 제공한다. 즉, 제 1 페이지 버퍼(PB1)는 제 2 내지 제 m-1 페이지 버퍼(PB2~PBm-1)의 센싱된 데이터를 차례로 제공받아 누적하여 데이터를 프로세싱한다. 또한, 제 m 페이지 버퍼(PBm)는 제 m+1 내지 제 n 페이지 버퍼(PBm+1~PBn)의 센싱된 데이터를 차례로 제공받아 누적하여 데이터를 프로세싱한다. 다시 말해, 페이지 버퍼 회로(140)는 복수의 페이지 버퍼(PB1~PBn)를 두 그룹으로 구분하고, 두 그룹 각각은 해당 그룹에 대한 센싱 데이터를 누적하여 프로세싱한다. 예를 들어, 센싱 데이터의 전송은 차례로 수행될 수 있다. 이는 복수의 페이지 버퍼(PB1, PBm)는 동일한 검증 신호 라인(WOR1)을 공유하기 때문에, 센싱 데이터의 전송이 동시에 수행될 수 없기 때문이다.
S460 단계에서, 제 m 페이지 버퍼(PBm)는 제 1 페이지 버퍼(PB1)에 프로세싱된 데이터를 전송한다. S470 단계에서, 제 1 페이지 버퍼(PB1)는 제 m 페이지 버퍼(PBm)의 프로세싱된 결과를 누적하여 센싱 데이터를 프로세싱한다. S480 단계에서, 제 1 페이지 버퍼(PB1)는 프로세싱된 데이터를 외부로 출력한다.
결과적으로, 도 11의 방법을 통해 메모리 블록(BLKa)의 기준 단위로 메모리 셀(MC)의 페일 여부를 나타내는 정보를 제공받을 수 있다. 또한, 페이지 버퍼 회로(140)는 두 개의 페이지 버퍼(PB1, PBm)에서 센싱 데이터를 프로세싱하므로, 도 3의 방법과 비교하여 프로세싱 시간을 절반으로 줄일 수 있다. 예를 들어, 페이지 버퍼 회로(140)는 두 개 이상의 페이지 버퍼에서 센싱 데이터를 동시에 프로세싱할 수 있다. 이 경우, 프로세싱 시간은 프로세싱하는 페이지 버퍼 수에 반비례하여 줄어들 것이다.
도 12는 본 발명의 다른 실시 예에 따른 페이지 버퍼 회로를 보여주는 블록도이다. 도 12를 참조하면, 페이지 버퍼 회로(140)는 복수의 페이지 버퍼(PB1~PBn) 및 모니터 회로(141)를 포함할 수 있다. 모니터 회로(141)를 제외하고, 페이지 버퍼 회로(140) 각각의 구성 및 동작은 도 3의 페이지 버퍼 회로(140)와 동일하다. 따라서 이에 대한 설명은 생략한다. 이하에서는 제 1 및 제 2 페이지 버퍼 회로(140_1, 140_2)를 참조하여 제 1 모니터 회로(141_1)의 동작이 설명될 것이다.
제 1 모니터 회로(141_1)는 제 1 페이지 버퍼(PB1)의 M 래치(DL_Ma)와 연결된다. 제 1 모니터 회로(141_1)는 M 래치(DL_Ma)의 저장 데이터를 모니터링하고, 센싱 데이터의 프로세싱 중에 M 래치(DL_Ma)의 저장 데이터가 로직 '0'으로 변하는 경우 중단 플래그를 생성한다. 중단 플래그는 제 1 내지 제 n 페이지 버퍼(PB1~PBn) 혹은 해당 블록에 포함된 모든 페이지 버퍼 회로(140_1~140_n)의 프로세싱을 중단시킨다. M 래치(DL_Ma)의 저장 데이터가 로직 '0'인 경우 제 1 워드 라인(WL1)과 연결된 메모리 셀(MC)에서 둘 이상의 페일이 발생하였다는 것을 의미하고 이는 해당 블록 내에 진행성 불량을 의미한다. 따라서, 해당 블록 내의 모든 복수의 페이지 버퍼(PB1~PBn)는 센싱 데이터를 프로세싱할 필요가 없어진다. 그러므로, 프로세싱 동작은 중단되고, 해당 블록은 배드 블록 처리된다.
다른 예로, 제 1 모니터 회로(141_1)는 제 1 페이지 버퍼(PB1)의 L 래치(DL_La)와 연결될 수 있다. 또한, 제 2 모니터 회로(141_2)는 제 2 페이지 버퍼(PB2)의 L 래치(DL_Lb)와 연결될 수 있다. 또한, 제 1 및 제 2 모니터 회로(141_1, 141_2)는 서로를 모니터링할 수 있다.
L 래치(DL_La, DL_Lb)의 저장 데이터는 해당 워드 라인에 연결된 메모리 셀 중 하나 이상의 페일 여부를 의미한다. 또한, L 래치(DL_La, DL_Lb)는 클록에 동기되어 동작할 수 있다. 따라서, 제 1 및 제 2 모니터 회로(141_1, 141_2)는 L 래치(DL_La, DL_Lb)의 저장 데이터가 로직 '0'으로 변화하는 경우의 클록을 카운트하여 페일이 발생한 메모리 셀(MC)의 위치를 모니터링할 수 있다. 따라서, 제 1 및 제 2 모니터 회로(141_1, 141_2)는 일정 거리 내의 메모리 셀(MC)에서 2 개 이상의 페일이 발생하는 경우, 프로세싱을 중단하고 중단 플래그를 생성한다. 즉, 이 경우 메모리 블록(BLKa) 내에서 기준 단위의 구분과 관계 없이 일정 거리 내의 메모리 셀(MC)에서 발생한 복수의 페일이 검출될 수 있다. 이어, 페이지 버퍼 회로(140)는 프로세싱 동작을 중단하고, 해당 블록은 배드 블록 처리된다. 예를 들어, 제 1 및 제 2 모니터 회로(141_1, 141_2)는 클록을 카운트하기 위한 카운터 및 카운트 정보를 저장하는 레지스터 등을 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 불휘발성 메모리 모듈을 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 모듈(1000)은 모듈 컨트롤러(1100), 이종 메모리 장치(1200), 데이터 버퍼(1300), 및 직렬 프레즌스 검출 칩(1400)(SPD chip; Serial Presence Detect chip)을 포함할 수 있다.
모듈 컨트롤러(1100)는 호스트(미도시)로부터 커맨드/어드레스(CA)를 수신하고, 수신된 커맨드/어드레스(CA)에 응답하여 이종 메모리 장치(1200)를 제어할 수 있다.
이종 메모리 장치(1200)는 휘발성 메모리(1210), NVM 제어기(1220), 및 불휘발성 메모리(1230)를 포함한다. 휘발성 메모리(1210)는 모듈 컨트롤러(1100)로부터의 VM 커맨드/어드레스(CA_v)에 응답하여 동작할 수 있다. 휘발성 메모리(1210)는 VM 커맨드/어드레스(CA_v)에 응답하여 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)을 통해 데이터 및 태그(TAG)를 각각 출력할 수 있다. 휘발성 메모리(1210)는 VM 커맨드/어드레스(CA_v)에 따라 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)을 통해 각각 수신된 데이터 및 태그를 기입할 수 있다.
예를 들어, 불휘발성 메모리(1230)는 도 1 내지 도 12을 참조하여 설명된 페이지 버퍼 회로(140)를 포함하는 불휘발성 메모리 장치(100)일 수 있다. 또는, 불휘발성 메모리(1230)는 도 1 내지 도 12을 참조하여 설명된 불휘발성 메모리 장치(100)의 동작 방법을 기반으로 동작할 수 있다.
NVM 제어기(1220)는 모듈 컨트롤러(1100)로부터의 NVM 커맨드/어드레스(CA_n)에 응답하여 동작할 수 있다. NVM 제어기(1220)는 불휘발성 메모리(1230)를 제어하기 위한 가비지 콜렉션, 웨어 레벨링, 어드레스 변환 등의 다양한 동작을 수행할 수 있다.
데이터 버퍼(1300)는 메모리 데이터 라인(MDQ)을 통해 데이터를 수신하고, 수신된 데이터를 데이터 라인(DQ)을 통해 호스트(미도시)로 제공할 수 있다. 또는 데이터 버퍼(1300)는 데이터 라인(DQ)을 통해 데이터를 수신하고, 수신된 데이터를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다. 예시적으로, 메모리 데이터 라인(MDQ)은 불휘발성 메모리 모듈(1000)에 포함된 구성 요소들(예를 들어, 휘발성 메모리, 불휘발성 메모리, 데이터 버퍼 등) 사이의 데이터 전송 경로일 수 있고, 데이터 라인(DQ)은 불휘발성 메모리 모듈(1000) 및 호스트(미도시) 사이의 데이터 전송 경로일 수 있다. 태그 데이터 라인(TDQ)은 태그(TAG)를 송수신하기 위한 전송 경로일 수 있다.
SPD(1400)는 프로그램 가능 읽기 전용 기억 장치(EEPROM; Electrically Erasable Programmable Read-Only Memory)일 수 있다. SPD(1400)는 불휘발성 메모리 모듈(1000)의 초기 정보 또는 장치 정보(DI)를 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 불휘발성 메모리 모듈이 적용된 사용자 시스템을 보여주는 블록도이다. 도 14를 참조하면, 사용자 시스템(2000)은 호스트(2001) 및 복수의 메모리들(2110~2140)을 포함할 수 있다.
호스트(2001)는 메모리 컨트롤러(2002)를 포함할 수 있다. 메모리 컨트롤러(2002)는 버스(2003)를 통해 복수의 메모리 모듈(2110~2140)과 통신할 수 있다. 예시적으로, 복수의 메모리 모듈(2110~2140) 중 적어도 일부는 도 1 내지 도 12를 참조하여 설명된 도 13의 불휘발성 메모리 모듈(1000)이거나 또는 도 1 내지 도 12를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다. 예를 들어, 복수의 메모리 모듈(2110~2140) 중 적어도 일부는 불휘발성 메모리를 포함하고, 나머지 일부는 휘발성 메모리를 포함할 수 있다. 휘발성 메모리를 포함하는 메모리 모듈은 불휘발성 메모리를 포함하는 메모리 모듈의 캐시 메모리로서 사용될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 장치 110 : 메모리 셀 어레이
120 : 어드레스 디코더 130 : 제어 로직 및 전압 발생기
140 : 페이지 버퍼 회로 141 : 모니터 회로
150 : 입출력 회로 1000 : 불휘발성 메모리 모듈 1100 : 모듈 컨트롤러 1200 : 이종 메모리 장치 1210 : 휘발성 메모리 1220 : NVM 제어기 1230 : 불휘발성 메모리 1300 : 데이터 버퍼 1400 : SPD 2000 : 사용자 시스템 2001 : 호스트 2002 : 메모리 컨트롤러 2003 : 버스

Claims (10)

  1. 복수의 메모리 셀을 포함하는 셀 어레이;
    상기 셀 어레이의 제 1 메모리 셀에 연결되고, 프로그램 검증 동작 수행 시, 상기 제 1 메모리 셀의 프로그램 완료 여부를 센싱하여 생성한 제 1 센싱 데이터를 기초로 제1 검증 데이터를 생성하여 저장하는 제 1 페이지 버퍼; 그리고
    상기 셀 어레이의 제 2 메모리 셀에 연결되고, 상기 프로그램 검증 동작 수행 시, 상기 제 2 메모리 셀의 프로그램 완료 여부를 센싱하여 생성한 제 2 센싱 데이터를 저장하는 제2 페이지 버퍼를 포함하고,
    상기 제1 페이지 버퍼는 상기 제 2 센싱 데이터를 상기 제 2 페이지 버퍼로부터 전송받고, 상기 제 2 센싱 데이터 및 상기 제 1 검증 데이터를 누적하여 생성한 제 2 검증 데이터를 저장하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어,
    상기 제 1 페이지 버퍼는 상기 제 1 센싱 데이터를 래치하기 위한 제 1 센싱 래치를 포함하고,
    상기 제 2 페이지 버퍼는 상기 제 2 센싱 데이터를 래치하기 위한 제 2 센싱 래치를 포함하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어,
    상기 제 1 페이지 버퍼는,
    상기 제 1 센싱 래치로부터 덤핑 동작을 통해 데이터를 제공받아 저장하는 제 1 데이터 래치;
    상기 제 1 데이터 래치의 이전 데이터를 저장하는 제 2 데이터 래치; 그리고
    상기 제 1 및 제 2 데이터 래치 각각에 저장된 논리 값에 따라 데이터가 설정되는 제 3 데이터 래치를 포함하는 불휘발성 메모리 장치.
  4. 제 3 항에 있어,
    상기 제 2 데이터 래치는 상기 제 3 데이터 래치에 데이터가 설정된 후에 덤핑 동작을 통해 상기 제 1 데이터 래치로부터 데이터를 제공받아 저장하고, 상기 제 1 데이터 래치는 상기 제 2 데이터 래치가 상기 제 1 데이터 래치로부터 데이터를 제공받은 후에 리셋되는 불휘발성 메모리 장치.
  5. 제 3 항에 있어,
    상기 제 2 센싱 데이터의 전송은 상기 제 1 페이지 버퍼가 상기 제 1 검증 데이터를 생성한 후에 수행되고,
    상기 제 2 데이터 래치의 저장 데이터는 상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀의 프로그램 페일 여부를 나타내고,
    상기 제 3 데이터 래치의 저장 데이터는 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 프로그램 페일 여부를 누적하여 나타내는 불휘발성 메모리 장치.
  6. 제 3 항에 있어,
    상기 제 1 페이지 버퍼는,
    상기 제 2 및 제 3 데이터 래치로부터 차례로 덤핑 동작을 통해 데이터를 제공받고, 상기 제 2 및 제 3 래치로부터 덤핑된 데이터를 차례로 출력하는 캐시 래치를 더 포함하는 불휘발성 메모리 장치.
  7. 불휘발성 메모리의 프로그램 검증 방법에 있어,
    프로그램 검증 동작에 따라 서로 다른 메모리 셀로부터 센싱된 제 1 및 제 2 센싱 데이터를 각각 제 1 및 제 2 페이지 버퍼에 저장하는 단계;
    상기 제 1 페이지 버퍼에서 상기 제 1 센싱 데이터로부터 제 1 검증 데이터를 생성하는 단계;
    상기 제 2 페이지 버퍼로부터 상기 제 2 센싱 데이터를 상기 제 1 페이지 버퍼로 전달하는 단계; 그리고
    상기 제 1 페이지 버퍼에서 상기 전달된 제 2 센싱 데이터 및 상기 제 1 검증 데이터를 누적하여 제 2 검증 데이터를 생성하는 단계를 포함하는 프로그램 검증 방법.
  8. 제 7 항에 있어,
    상기 제 2 검증 데이터를 생성하는 단계는,
    상기 제 1 페이지 버퍼의 센싱 래치에 저장된 상기 전달된 제 2 센싱 데이터를 상기 제 1 페이지 버퍼의 제 1 데이터 래치에 덤핑하는 단계;
    상기 제 1 페이지 버퍼의 제 2 데이터 래치 및 상기 제 1 데이터 래치에 저장된 논리 값에 따라 설정된 데이터를 상기 제 1 페이지 버퍼의 제 3 데이터 래치에 저장하는 단계; 그리고
    상기 제 1 데이터 래치의 데이터를 상기 제 2 데이터 래치에 덤핑하는 단계를 포함하는 프로그램 검증 방법.
  9. 제 8 항에 있어,
    상기 제 2 데이터 래치의 저장 데이터는 상기 제 1 페이지 버퍼와 연결된 메모리 셀 또는 상기 제 2 페이지 버퍼와 연결된 메모리 셀의 프로그램 페일 여부를 나타내고,
    상기 제 3 데이터 래치의 저장 데이터는 상기 제 1 페이지 버퍼와 연결된 메모리 셀 및 상기 제 2 페이지 버퍼와 연결된 메모리 셀의 프로그램 페일 여부를 누적하여 나타내는 프로그램 검증 방법.
  10. 제 9 항에 있어,
    상기 제 2 및 제 3 데이터 래치의 저장 데이터에 기초하여 프로그램 페일이 검출된 메모리 셀을 예비 메모리 셀로 대체하거나 프로그램 페일이 검출된 메모리 셀을 포함하는 블록을 배드 블록(Bad Block)으로 처리하는 단계를 더 포함하는 프로그램 검증 방법.






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