TWI768665B - 半導體記憶裝置 - Google Patents

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永嶋賢史
荒井史隆
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Abstract

實施方式提供一種抑制記憶胞倒塌並且使積體密度提高之半導體記憶裝置。  實施方式之半導體記憶裝置具備：第1積層體，其沿著第1方向積層；第2積層體，其沿著第1方向積層；及第1構造體，其包含至少1個記憶體構造體，且設置於第1積層體與第2積層體之間。至少1個記憶體構造體包含第1半導體膜、第1電荷儲存膜、第2半導體膜及第2電荷儲存膜，第1積層體及第2積層體各自包含：第1部分、第2部分及第3部分，其等各自沿著與第1方向交叉之第2方向延伸，此處，第1部分於與第1方向及第2方向交叉之第3方向上設置於第2部分與第3部分之間；第4部分，其將第1部分與第2部分連接；及第5部分，其將第1部分與第3部分連接；且第1積層體之第2部分於第3方向上設置於第2積層體之第1部分與第2積層體之第3部分之間。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
作為能夠將資料非揮發地記憶之半導體記憶裝置，已知有具有三維記憶體構造之NAND(Not AND，反及)型快閃記憶體。
本發明所欲解決之問題在於提供一種抑制記憶胞之倒塌並且使積體密度提高之半導體記憶裝置。
實施方式之半導體記憶裝置具備：第1積層體，其包含沿著第1方向積層之複數個第1導電體；第2積層體，其包含沿著上述第1方向積層之複數個第2導電體；及第1構造體，其包含至少1個記憶體構造體，且設置於上述第1積層體與上述第2積層體之間。上述至少1個記憶體構造體包含：第1半導體膜及第2半導體膜，其等各自沿著上述第1方向延伸；第1電荷儲存膜，其於上述第1積層體與上述第1半導體膜之間沿著上述第1方向延伸；及第2電荷儲存膜，其於上述第2積層體與上述第2半導體膜之間沿著上述第1方向延伸；上述第1積層體及上述第2積層體各自包含：第1部分、第2部分及第3部分，其等各自沿著與上述第1方向交叉之第2方向延伸，此處，上述第1部分於與上述第1方向及上述第2方向交叉之第3方向上設置於上述第2部分與上述第3部分之間；第4部分，其將上述第1部分與上述第2部分連接；及第5部分，其將上述第1部分與上述第3部分連接；且上述第1積層體之上述第2部分於上述第3方向上設置於上述第2積層體之上述第1部分與上述第2積層體之上述第3部分之間。
以下，參照圖式對實施方式進行說明。各實施方式例示用以使發明之技術思想具體化之裝置或方法。圖式係模式性或概念性之圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想並非由構成要素之形狀、構造、配置等特定。
再者，於以下說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之字母後之數字用於將藉由包含相同字母之參照符號被參照且具有相同構成之要素彼此加以區分。於無須將以包含相同字母之參照符號表示之要素相互區分之情形時，該等要素分別藉由僅包含字母之參照符號被參照。
於以下說明中，與積層於基板上之構造體之積層面平行之剖面有時稱為“橫向剖面”，與該積層面交叉之剖面有時稱為“縱向剖面”。
1.實施方式  對實施方式之半導體記憶裝置進行說明。
1.1構成  首先，對實施方式之半導體記憶裝置之構成進行說明。
1.1.1半導體記憶裝置之構成  圖1係用以說明包含實施方式之半導體記憶裝置之記憶體系統之構成之方塊圖。
半導體記憶裝置1由記憶體控制器2控制，係能夠將資料非揮發地記憶之NAND型快閃記憶體。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。各區塊BLK係能夠將資料非揮發地記憶之複數個記憶胞電晶體之集合，例如用作資料之抹除單位。即，同一個區塊BLK內包含之記憶胞電晶體所保持之資料被一次性抹除。於記憶胞陣列10設置有複數條位元線及複數條字元線。各記憶胞電晶體與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細構成，將於下文進行敍述。
指令暫存器11保持半導體記憶裝置1自記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保持半導體記憶裝置1自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA及行位址CA。例如，區塊位址BA、頁位址PA及行位址CA分別用於區塊BLK、字元線及位元線之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於指令暫存器11中保持之指令CMD控制驅動器模組14、列解碼器模組15及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動器模組14產生讀出動作、寫入動作、抹除動作等中所使用之電壓。並且，驅動器模組14例如基於位址暫存器12中保持之頁位址PA，對與選擇字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於半導體記憶裝置1自記憶體控制器2接收到之位址資訊ADD，選擇1個區塊BLK。並且，列解碼器模組15將所需電壓輸出至區塊BLK。
感測放大器模組16於資料之讀出動作時，感測記憶胞陣列10內之成為讀出動作之對象之記憶胞電晶體之閾值電壓。並且，將感測結果作為讀出資料DAT輸出至記憶體控制器2。於資料之寫入動作時，將自外部之記憶體控制器2接收到之寫入資料DAT傳輸至記憶胞陣列10。
半導體記憶裝置1例如藉由NAND匯流排與記憶體控制器2連接。
NAND匯流排對按照NAND介面之指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、就緒/忙碌信號RBn及輸入輸出信號I/O之各者，經由個別之信號線進行收發。信號CLE向半導體記憶裝置1通知於信號CLE為“H(High，高)”位準之期間流至半導體記憶裝置1之信號I/O為指令。信號ALE向半導體記憶裝置1通知於信號ALE為“H”位準之期間流至半導體記憶裝置1之信號I/O為位址。信號WEn指示將信號WEn為“L(Low，低)”位準之期間流至半導體記憶裝置1之信號I/O取入至半導體記憶裝置1。信號REn指示將信號I/O輸出至半導體記憶裝置1。信號RBn表示半導體記憶裝置1是就緒狀態(受理來自外部之命令之狀態)還是忙碌狀態(不受理來自外部之命令之狀態)。信號I/O例如係8位元之信號。
信號I/O於半導體記憶裝置1與記憶體控制器2之間進行收發，包含指令CMD、位址ADD及資料DAT。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個記憶體系統。作為此種記憶體系統，例如可列舉SD(Secure Digital，安全數位) TM卡之類之記憶卡或SSD(solid state drive，固態驅動器)等。
1.1.2記憶胞陣列之構成  接下來，利用圖2對記憶胞陣列10之構成進行說明。圖2係實施方式之記憶胞陣列10之等效電路圖。圖2之例表示記憶胞陣列10內之1個區塊BLK，但其他區塊BLK之構成亦同樣。
如圖2所示，區塊BLK例如包含8個串單元SU(SU0、SU1、SU2、SU3、…、SU7)。於圖2之例中，表示該8個串單元SU0～SU7中之4個(SU0～SU3)。
各串單元SU包含複數個記憶體串MS。以下，對串單元SUa(SU0、SU2、SU4及SU6之任一個)內之記憶體串MS與串單元SUb(SU1、SU3、SU5及SU7)內之記憶體串MS加以區分時，分別稱為記憶體串MSa及MSb。又，關於其他構成及配線等，亦視需要對與串單元SUa對應之部分附加詞尾“a”，對與串單元SUb對應之部分附加詞尾“b”而相互加以區分。
記憶體串MS包含例如8個記憶胞電晶體MC(MC0～MC7)及選擇電晶體ST1、ST2。記憶胞電晶體MC具備控制閘極與電荷儲存膜，將資料非揮發地保持。並且，8個記憶胞電晶體MC串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
串單元SUa(SU0、SU2、SU4及SU6)中包含之選擇電晶體STa1之閘極分別連接於選擇閘極線SGDa(SGD0、SGD2、SGD4及SGD6)。串單元SUb(SU1、SU3、SU5及SU7)中包含之選擇電晶體STb1之閘極分別連接於選擇閘極線SGDb(SGD1、SGD3、SGD5及SGD7)。選擇閘極線SGD0～SGD7由列解碼器模組15獨立地控制。
又，同一個區塊BLK內之串單元SUa中包含之選擇電晶體STa2之閘極例如共通連接於選擇閘極線SGSa，同一個區塊BLK內之串單元SUb中包含之選擇電晶體STb2之閘極例如共通連接於選擇閘極線SGSb。選擇閘極線SGSa及SGSb例如既可共通地連接，亦可能夠獨立地控制。
又，同一個區塊BLK內之串單元SUa中包含之記憶胞電晶體MCa(MCa0～MCa7)之控制閘極分別共通連接於字元線WLa(WLa0～WLa7)。另一方面，串單元SUb中包含之記憶胞電晶體MCb(MCb0～MCb7)之控制閘極分別共通連接於字元線WLb(WLb0～WLb7)。字元線WLa及WLb由列解碼器模組15獨立地控制。
進而，記憶胞陣列10內位於同一行之記憶體串MS之選擇電晶體ST1之汲極共通連接於位元線BL(BL0～BL(m－1)，其中，m為自然數)。即，位元線BL共通連接於複數個串單元SUa各自中之1個記憶體串MSa、及複數個串單元SUb各自中之1個記憶體串MSb。進而，複數個選擇電晶體ST2之源極共通連接於源極線CELSRC。
即，串單元SU係分別連接於不同之位元線BL且連接於同一條選擇閘極線SGD之複數個記憶體串MS之集合體。亦將串單元SU中共通連接於同一條字元線WL之記憶胞電晶體MC之集合體稱為胞單元CU。又，區塊BLK係共有同一條字元線WLa0～WLa7之複數個串單元SUa與共有同一條字元線WLb0～WLb7之複數個串單元SUb之集合體。進而，記憶胞陣列10係相互共有複數條位元線BL之複數個區塊BLK之集合體。
於記憶胞陣列10內，上述選擇閘極線SGS、字元線WL及選擇閘極線SGD依次積層於半導體基板上方，藉此，記憶胞電晶體MC以及選擇電晶體ST1及ST2三維地積層。
1.1.3記憶胞陣列之佈局  接下來，利用圖3對實施方式之記憶胞陣列10之佈局進行說明。
圖3係實施方式之半導體記憶裝置1中之記憶胞陣列10之平面佈局之一例。於圖3中，為了使圖易懂，適當省略層間絕緣膜及配線等構成要素。於以下說明中，將與半導體基板之表面平行且相互正交之2個方向設為X方向及Y方向，將與包含該等X方向及Y方向之面(XY面)正交之方向設為Z方向(積層方向)。
如圖3所示，記憶胞陣列10具備胞區域100、以及接線區域200(200a及200b)。接線區域200a及200b係以沿著X方向隔著胞區域100之方式配置於沿著X方向之胞區域100之兩端。即，接線區域200a配置於胞區域100之X方向之一端，接線區域200b配置於胞區域100之X方向之另一端。
於胞區域100及接線區域200a中，設置有沿著Y方向排列之複數個第1積層體，於胞區域100及接線區域200b中，設置有沿著Y方向排列之複數個第2積層體。複數個第1積層體及複數個第2積層體藉由沿著Z方向延伸之複數個溝槽構造體TST(TST1、TST2及TST3)及複數個支柱STP1而相互分離。
沿著X方向相鄰之1個第1積層體與1個第2積層體之組例如對應於1個區塊BLK。於俯視下，屬於1個區塊BLK之第1積層體及第2積層體具有大致相同之形狀，例如配置於關於設置有第1積層體及第2積層體之胞區域100之中心相互呈點對稱之位置。
第1積層體係選擇閘極線SGSa、字元線WLa0～WLa7及選擇閘極線SGDa沿著Z方向積層而成之構造。第2積層體係選擇閘極線SGSb、字元線WLb0～WLb7及選擇閘極線SGDb沿著Z方向積層而成之構造。
選擇閘極線SGSa及SGSb設置於同一層，字元線WLai及WLbi(i為0以上7以下之整數)設置於同一層，選擇閘極線SGDa及SGDb設置於同一層。又，字元線WLa0及字元線WLb0設置於選擇閘極線SGSa及SGSb上方之層，字元線WLaj及WLbj(j為1以上7以下之整數)設置於字元線WLa(j－1)及WLb(j－1)上方之層，選擇閘極線SGDa及SGDb設置於字元線WLa7及WLb7上方之層。
於以下說明中，有時將選擇閘極線SGD及SGS、以及字元線WL統稱為「積層配線」。
首先，對胞區域100進行說明。
於胞區域100，沿著X方向隔開間隔d1設置有複數個溝槽構造體TST。複數個溝槽構造體TST形成沿著X方向之長度及位置之組合互不相同之3種排列圖案。具體而言，複數個溝槽構造體TST中，複數個溝槽構造體TST1形成第1排列圖案，複數個溝槽構造體TST2形成第2排列圖案，複數個溝槽構造體TST3形成第3排列圖案。於第1排列圖案及第2排列圖案中，均隔開間隔d1設置有分別沿著X方向具有長度(2h＋d1)之複數個溝槽構造體TST1及TST2。溝槽構造體TST1與溝槽構造體TST2設置於相互於X方向上錯開長度(h＋d1)之位置。於第3排列圖案中，隔開間隔d1設置有沿著X方向具有長度h之複數個溝槽構造體TST3。溝槽構造體TST3兩端之沿著X方向之位置與溝槽構造體TST1及TST2兩端之沿著X方向之位置對齊。如上所述之溝槽構造體TST之第1排列圖案、第2排列圖案及第3排列圖案沿著Y方向依序重複配置。
又，於胞區域100設置有複數個支柱STP1，上述複數個支柱STP1於俯視下具有長軸方向與Y方向平行且短軸方向與X方向平行之橢圓形狀。複數個支柱STP1之各者例如以與溝槽構造體TST3之端部、及與該溝槽構造體TST3沿著Y方向相鄰之溝槽構造體TST1或TST2之端部重疊之方式設置。再者，俯視下之支柱STP1之形狀不限於橢圓形狀，例如亦可為矩形狀。於該情形時，支柱STP1於俯視下可具有長邊與Y方向平行且短邊與X方向平行之形狀。
藉由如上所述之溝槽構造體TST及支柱STP1之配置，而第1積層體與第2積層體相互分離。
於俯視下，第1積層體及第2積層體分別於胞區域100內包含具有同等形狀之4個枝狀配線區域。第1積層體之4個配線區域分別對應於選擇閘極線SGD0、SGD2、SGD4及SGD6，第2積層體之4個配線區域分別對應於選擇閘極線SGD1、SGD3、SGD5及SGD7。與選擇閘極線SGD7～SGD0分別對應之8個配線區域依序沿著Y方向排列。以下，作為1個配線區域之例，主要對與選擇閘極線SGD4(圖3中之斜線部)對應之形狀進行說明。
配線區域包含中央配線部L1、複數個周邊配線部L2及L3、以及複數個連接部J1及J2。中央配線部L1、以及複數個周邊配線部L2及L3沿著Y方向具有同等之寬度。再者，於以下說明中，亦將中央配線部L1及複數個周邊配線部L2及L3簡稱為配線部。
中央配線部L1遍及胞區域100沿著X方向延伸，且連接於接線區域200a。再者，與選擇閘極線SGD0、SGD2及SGD6之各者對應之配線區域之中央配線部L1與選擇閘極線SGD4之情形同樣地連接於接線區域200a。與選擇閘極線SGD1、SGD3、SGD5及SGD7之各者對應之配線區域之中央配線部L1連接於接線區域200b。
複數個連接部J1於中央配線部L1之Y方向之一端側(+Y方向側)，隔開間隔(2h＋d1)沿X方向排列。複數個連接部J1分別沿著X方向具有寬度d1，將對應之周邊配線部L2與中央配線部L1之間連接。
複數個周邊配線部L2於中央配線部L1之Y方向之一端側沿著X方向排列。複數個周邊配線部L2各自之沿著X方向之長度彼此大致相等。複數個周邊配線部L2分別於沿著X方向之中心位置連接於對應之連接部J1。
複數個連接部J2於中央配線部L1之Y方向之另一端側(-Y方向側)，隔開間隔(2h＋d1)沿X方向排列於與複數個連接部J1於X方向上錯開長度(h＋d1)之位置。複數個連接部J2分別沿著X方向具有寬度d1，將對應之周邊配線部L3與中央配線部L1之間連接。
複數個周邊配線部L3於中央配線部L1之Y方向之另一端側，沿著X方向排列於與複數個周邊配線部L2於X方向上錯開長度(h＋d1)之位置。複數個周邊配線部L3各自之沿著X方向之長度與周邊配線部L2同等。複數個周邊配線部L3分別於沿著X方向之中心位置連接於對應之連接部J2。
與具有如上所述之形狀之選擇閘極線SGD4對應之配線區域於胞區域100中設置於對應選擇閘極線SGD3之配線區域與對應選擇閘極線SGD5之配線區域之間。具體而言，選擇閘極線SGD4之中央配線部L1設置於選擇閘極線SGD5之周邊配線部L2與選擇閘極線SGD3之周邊配線部L3之間。選擇閘極線SGD4之周邊配線部L2係以與選擇閘極線SGD3之連接部J2介隔支柱STP1沿著X方向排列之方式，設置於選擇閘極線SGD3之中央配線部L1與周邊配線部L3之間。選擇閘極線SGD4之周邊配線部L3係以與選擇閘極線SGD5之連接部J1介隔支柱STP1沿著X方向排列之方式，設置於選擇閘極線SGD5之中央配線部L1與周邊配線部L2之間。
同樣地，與選擇閘極線SGDk(k為1≦k≦6之整數)對應之配線區域於胞區域100中設置於對應於選擇閘極線SGD(k－1)之配線區域與對應於選擇閘極線SGD(k＋1)之配線區域之間。
藉由此種配置，選擇閘極線SGD之周邊配線部L2及L3分別配置於與其他選擇閘極線SGD之周邊配線部L2及L3於X方向上大致相同之位置。又，選擇閘極線SGD之連接部J1及J2分別配置於與其他選擇閘極線SGD之連接部J1及J2於X方向上大致相同之位置。
再者，對應於選擇閘極線SGD0之配線區域，可設置於對應於選擇閘極線SGD1之配線區域與相鄰之其他區塊BLK之對應於選擇閘極線SGD7之配線區域之間。對應於選擇閘極線SGD7之配線區域，可設置於對應於選擇閘極線SGD6之配線區域與相鄰之其他區塊BLK之對應於選擇閘極線SGD0之配線區域之間。然而，實施方式之半導體記憶裝置並不限於該等，例如亦可設置虛設配線代替其他區塊BLK。
藉由如上所述之構成，第1積層體於胞區域100中分離成自接線區域200a側延伸之4個配線區域(選擇閘極線SGD0、SGD2、SGD4及SGD6)，第2積層體分離成自接線區域200b側延伸之4個配線區域(選擇閘極線SGD1、SGD3、SGD5及SGD7)。
接下來，對接線區域200進行說明。
於接線區域200中，第1積層體及第2積層體形成為階梯狀。即，第1積層體及第2積層體內之積層配線中，越是形成於下方之層之積層配線，沿著X方向越長地延伸，且所有的積層配線均具有於上方未設置其他積層配線之階面區域。
於接線區域200a中，沿著Y方向排列之複數個第1積層體藉由沿著X方向延伸之溝槽構造體TST而相互分離。第1積層體中設置於與選擇閘極線SGDa對應之層之積層配線藉由沿著X方向延伸之溝槽構造體TST而分離成4條選擇閘極線SGD0、SGD2、SGD4及SGD6。選擇閘極線SGD0、SGD2、SGD4及SGD6分別於對應之階面區域上設置接點CP0、CP2、CP4及CP6。
字元線WLa0～WLa7(一部分未圖示)分別於對應之階面區域上設置接點CPWa0～CPWa7(一部分未圖示)。
又，關於選擇閘極線SGSa，亦於對應之階面區域(未圖示)上設置接點(未圖示)。
於接線區域200b中，沿著Y方向排列之複數個第2積層體藉由沿著X方向延伸之溝槽構造體TST而相互分離。第2積層體中設置於對應選擇閘極線SGDb之層之積層配線藉由沿著X方向延伸之溝槽構造體TST而分離成4條選擇閘極線SGD1、SGD3、SGD5及SGD7。選擇閘極線SGD1、SGD3、SGD5及SGD7分別於對應之階面區域上設置接點CP1、CP3、CP5及CP7。
字元線WLb0～WLb7(一部分未圖示)分別於對應之階面區域上設置接點CPWb0～CPWb7(一部分未圖示)。
又，關於選擇閘極線SGSb，亦於對應之階面區域(未圖示)上設置接點(未圖示)。
藉由如上所述之構成，可自接線區域200將所有積層配線引出至記憶胞陣列10之上方。
1.1.4記憶體構造體  接下來，利用圖4對設置於胞區域100之記憶體構造體MST之佈局進一步進行說明。圖4係與圖3之區域IV對應之部分之平面佈局。
如圖4所示，於溝槽構造體TST與配線部L1～L3相接之區域，隔開間隔d2設置有分別設置於沿著X方向之長度d2之區域之複數個記憶體構造體MST(圖4中由單點鏈線包圍之區域)。複數個記憶體構造體MST呈錯位狀配置於複數個溝槽構造體TST上。即，相對於沿著Y方向相鄰之2個溝槽構造體TST中之一者所包含之複數個記憶體構造體MST而言，另一者所包含之複數個記憶體構造體MST排列於沿著X方向錯開長度d2之位置。
藉由如上所述之複數個記憶體構造體MST之配置，與同一條選擇閘極線SGD之周邊配線部L3、中央配線部L1及周邊配線部L2分別相接之3個記憶體構造體MST於沿著X軸之相同位置，沿著Y方向依序排列。
於記憶體構造體MST之上方設置有沿Y方向延伸且沿X方向排列之位元線BL(一部分未圖示)。並且，複數條位元線BL分別藉由接點CP(一部分未圖示)，於每一個串單元SU中連接於1個記憶體構造體MST。
具體而言，對應於在沿著X軸之相同位置沿著Y方向排列之複數個記憶體構造體MST，設置有3條位元線BL。於沿著X軸之相同位置沿著Y方向排列之複數個記憶體構造體MST中，與同一條選擇閘極線SGD相接之3個記憶體構造體MST分別連接於對應之3條位元線BL中互不相同之1條位元線BL。藉此，複數條位元線BL分別於每一個串單元SU中與1個記憶體構造體MST連接。
以下，利用圖5對實施方式之半導體記憶裝置1之記憶體構造體MST之一例進一步進行說明。圖5係與圖4之V區域對應之俯視圖。再者，於圖5中，為了使圖易懂，適當省略位元線BL、接點CP及層間絕緣膜等構成要素。
於圖5中，表示包含2個溝槽構造體TST、呈錯位狀配置於該2個溝槽構造體TST之各者之3個記憶體構造體MST、支柱STP1、以及選擇閘極線SGD0及SGD1之構成。
如圖5所示，2個溝槽構造體TST中之一者(+Y方向側之溝槽構造體TST)設置於選擇閘極線SGD1之周邊配線部L2(圖5中之SGD1(L2))與選擇閘極線SGD0之周邊配線部L3(圖5中之SGD0(L3))之間。
該一溝槽構造體TST於選擇閘極線SGD1之周邊配線部L2側包含隧道絕緣膜32b、電荷儲存膜33b及阻擋絕緣膜34b，於選擇閘極線SGD0之周邊配線部L3側包含隧道絕緣膜32a、電荷儲存膜33a及阻擋絕緣膜34a，且於該一溝槽構造體TST之中央包含核心構件30。並且，核心構件30、隧道絕緣膜32a及32b、電荷儲存膜33a及33b、以及阻擋絕緣膜34a及34b沿著X方向遍及該一溝槽構造體TST之整體而延伸。
2個溝槽構造體TST中之另一者(-Y方向側之溝槽構造體TST)設置於沿著Y方向排列之選擇閘極線SGD0之周邊配線部L3與選擇閘極線SGD1之中央配線部L1(圖5中之SGD1(L1))之間。
該另一溝槽構造體TST於選擇閘極線SGD0之周邊配線部L3側包含隧道絕緣膜32a、電荷儲存膜33a及阻擋絕緣膜34a，於選擇閘極線SGD1之中央配線部L1側包含隧道絕緣膜32b、電荷儲存膜33b及阻擋絕緣膜34b，且於該另一溝槽構造體TST之中央包含核心構件30。並且，核心構件30、隧道絕緣膜32a及32b、電荷儲存膜33a及33b、以及阻擋絕緣膜34a及34b沿著X方向遍及該另一溝槽構造體TST之整體而延伸。
又，2個溝槽構造體TST分別包含半導體31。半導體31包含設置於隧道絕緣膜32a與核心構件30之間之複數個第1部分、設置於隧道絕緣膜32b與核心構件30之間之複數個第2部分、及位於核心構件30之下方之第3部分(未圖示)。相互對應之半導體31之第1部分及半導體31之第2部分由半導體31之第3部分共通連接，沿著X方向形成於大致相同之位置，且沿著X方向具有未達長度d2之長度。
記憶體構造體MST形成於上述溝槽構造體TST中之如下部分，該部分沿著Y方向依次包含阻擋絕緣膜34a、電荷儲存膜33a、隧道絕緣膜32a、半導體31之第1部分、核心構件30、半導體31之第2部分、隧道絕緣膜32b、電荷儲存膜33b及阻擋絕緣膜34b。
記憶體構造體MST中，相對於核心構件30，選擇閘極線SGD0側作為記憶體串MSa發揮功能，選擇閘極線SGD1側作為記憶體串MSb發揮功能。即，2個溝槽構造體TST各自所包含之記憶體構造體MST分別具有作為記憶體串MSa發揮功能之部分、及作為記憶體串MSb發揮功能之部分。
接下來，參照圖6，對記憶體構造體MST之沿著YZ平面之剖面之構成進行說明。圖6係沿著圖5之VI-VI線之半導體記憶裝置之剖視圖。於圖6中，圖示出包含如下各部之構成：於Y方向上相鄰之2個溝槽構造體TST中之一溝槽構造體TST內之記憶體構造體MST；另一溝槽構造體TST內之未形成記憶體構造體MST之部分；以及複數個導電體，其等作為連接於該記憶體構造體MST之各種配線發揮功能。
如圖6所示，於半導體基板20之上方設置有作為源極線CELSRC發揮功能之導電體21。導電體21包含導電材料，例如可使用添加有雜質之n型半導體或金屬材料。又，例如導電體21亦可為半導體與金屬之積層構造。再者，亦可於半導體基板20與導電體21之間設置列解碼器模組15及感測放大器模組16等電路。
於導電體21之上方，介隔未圖示之絕緣體沿著Z方向積層設置於同一層之作為選擇閘極線SGSa發揮功能之導電體22a及作為選擇閘極線SGSb發揮功能之導電體22b。於導電體22a之上方，於各層之間介隔未圖示之絕緣體，沿著Z方向積層作為字元線WLa0～WLa7發揮功能之8層導電體23a。同樣地，於導電體22b之上方，於各層之間介隔未圖示之絕緣體，沿著Z方向積層作為字元線WLb0～WLb7發揮功能之8層導電體23b。於導電體23a及23b之上方，分別介隔未圖示之絕緣體，沿著Z方向積層作為選擇閘極線SGD0發揮功能之導電體24a及作為選擇閘極線SGD1發揮功能之導電體24b。
導電體22a～24a及22b～24b包含導電材料，例如可使用添加有雜質之n型半導體或p型半導體或者金屬材料。例如，作為導電體22a～24a及22b～24b，可使用鎢(W)由氮化鈦(TiN)覆蓋所得之構造。氮化鈦例如於藉由CVD(chemical vapor deposition，化學氣相沈積)將鎢成膜時，作為用以防止鎢與氧化矽(SiO 2)之反應之障壁層或用以使鎢之密接性提高之層發揮功能。又，導電體22a～24a及22b～24b之上述導電材料亦可由氧化鋁(AlO)進一步覆蓋。
於導電體24a及24b之上方，介隔絕緣體(未圖示)設置有導電體27。導電體27沿著Y方向延伸，且沿著X方向呈線狀配置有複數條，分別用作位元線BL。導電體27例如包含銅(Cu)。
核心構件30沿著Z方向延伸，上端包含於導電體24a及24b上方之層中，且下端包含於導電體22a及22b下方之層中。核心構件30例如包含氧化矽(SiO 2)。
於溝槽構造體TST內之記憶體構造體MST中，半導體31之第1部分覆蓋核心構件30之沿著XZ面之2個側面中之一者，半導體31之第2部分覆蓋核心構件30之沿著XZ面之2個側面中之一者。半導體31之第3部分覆蓋核心構件30之下表面，且與半導體31之第1部分之下端、半導體31之第2部分之下端及導電體21相接。半導體31之第1部分及第2部分之上端到達與核心構件30之上端同等之位置。半導體31例如包含多晶矽。
於溝槽構造體TST內之記憶體構造體MST中，隧道絕緣膜32a覆蓋半導體31之沿著XZ面之2個側面中之一者，隧道絕緣膜32b覆蓋半導體31之沿著XZ面之2個側面中之另一者。
於溝槽構造體TST內之未形成記憶體構造體MST之區域中，隧道絕緣膜32a覆蓋核心構件30之沿著XZ面之2個側面中之一者，隧道絕緣膜32b覆蓋核心構件30之沿著XZ面之2個側面中之另一者。隧道絕緣膜32a及32b之上端到達與核心構件30及半導體31之上端同等之位置，例如包含氧化矽(SiO 2)。
電荷儲存膜33a覆蓋隧道絕緣膜32a之沿著XZ面之側面，電荷儲存膜33b覆蓋隧道絕緣膜32b之沿著XZ面之側面。電荷儲存膜33a及33b之上端到達與核心構件30及半導體31之上端同等之位置。
阻擋絕緣膜34a覆蓋電荷儲存膜33a之沿著XZ面之側面，阻擋絕緣膜34b覆蓋電荷儲存膜33b之沿著XZ面之側面。阻擋絕緣膜34a及34b之上端到達與核心構件30及半導體31之上端同等之位置。阻擋絕緣膜34a與導電體22a～24a之各者相接。阻擋絕緣膜34b與導電體22b～24b之各者相接。
電荷儲存膜33a及33b例如包含氮化矽(SiN)。阻擋絕緣膜34a及34b例如包含氧化矽(SiO 2)。
半導體25例如包含多晶矽，覆蓋核心構件30之上表面、半導體31之上表面、以及隧道絕緣膜32a及32b之上表面。藉此，半導體31可於半導體25與導電體21之間形成介隔核心構件30沿著Y軸排列之2條並聯之電流路徑。即，半導體25作為電流路徑之接頭部JCT發揮功能。
於半導體25之上表面設置有柱狀之作為接點CP發揮功能之導電體26。於導電體26之各者之上表面，接觸且電性連接有對應之1個導電體27。
於以上說明之記憶體構造體MST中，記憶體構造體MST與導電體22a交叉之部分作為選擇電晶體STa2發揮功能，記憶體構造體MST與導電體22b交叉之部分作為選擇電晶體STb2發揮功能。記憶體構造體MST與導電體23a交叉之部分作為記憶胞電晶體MCa發揮功能，記憶體構造體MST與導電體23b交叉之部分作為記憶胞電晶體MCb發揮功能。記憶體構造體MST與導電體24a交叉之部分作為選擇電晶體STa1發揮功能，記憶體構造體MST與導電體24b交叉之部分作為選擇電晶體STb1發揮功能。
即，半導體31用作選擇電晶體STa1及STb1、記憶胞電晶體MCa及MCb、以及選擇電晶體STa2及STb2之各個通道及井區域。電荷儲存膜33a用作記憶胞電晶體MCa之電荷儲存層，電荷儲存膜33b用作記憶胞電晶體MCb之電荷儲存層。藉此，記憶體構造體MST例如作為2個記憶體串MSa及MSb之組發揮功能。
再者，以上說明之記憶體構造體MST之構造僅為一例，記憶體構造體MST亦可具有其他構造。例如，導電體23之個數基於可設計成任意條數之字元線WL之條數。亦可對選擇閘極線SGS及SGD分別分配任意個數之導電體22及24。當對選擇閘極線SGS分配複數層導電體22時，該等複數層導電體22亦可分別使用互不相同之導電體。亦可於最下層之字元線WL與選擇閘極線SGS之間、及最上層之字元線WL與選擇閘極線SGD之間設置作為虛設字元線(未圖示)發揮功能之任意個數之導電體。半導體25與導電體27之間既可經由2個以上之接點而電性連接，亦可經由其他配線而電性連接。
1.2半導體記憶裝置之製造方法  以下，對實施方式之半導體記憶裝置中之記憶胞陣列之製造步驟之一例進行說明。圖7～圖12、圖14～圖23分別表示實施方式之半導體記憶裝置之製造步驟中之包含與記憶胞陣列對應之構造體之剖面構造之一例，圖13表示實施方式之半導體記憶裝置之製造步驟中之包含與記憶胞陣列對應之構造體之平面構造之一例。再者，圖7、圖8、圖10、圖11、圖14、圖15、圖17、圖19及圖22所示之各製造步驟之剖視圖中表示之區域對應於圖6所示之區域。又，圖9所示之製造步驟之剖視圖係沿著圖8之IX-IX線之剖視圖之一部分，對應於圖5之區域，圖12、圖16、圖18、圖21及圖23對應於圖9所示之區域。又，圖13所示之製造步驟之俯視圖對應於圖5之區域。又，圖20所示之製造步驟之剖視圖係沿著圖19之XX-XX線之剖視圖之一部分，對應於圖5之區域。
首先，如圖7所示，將與選擇閘極線SGS、字元線WL0～WL7及選擇閘極線SGD分別對應之犧牲材43、8層犧牲材44及犧牲材45積層。具體而言，首先，於半導體基板20上依次積層絕緣體41、導電體21。於導電體21上依次積層絕緣體42及犧牲材43。於犧牲材43上，將絕緣體42及犧牲材44交替地積層複數次(圖7之例中為8次)。於犧牲材44上依次積層絕緣體42及犧牲材45。繼而，於犧牲材45上進一步積層絕緣體46。
絕緣體41、42及46例如包含氧化矽，犧牲材43、44及45例如包含氮化矽。形成犧牲材43、44及45之層數分別對應於積層之選擇閘極線SGS、字元線WL及選擇閘極線SGD之條數。
繼而，如圖8所示，將藉由圖7所示之步驟形成之積層體中供形成溝槽構造體TST之預定區域去除，形成溝槽MT。具體而言，首先，藉由微影法，形成與溝槽構造體TST對應之區域開口之遮罩。繼而，藉由使用所形成之遮罩之各向異性蝕刻，形成溝槽MT。溝槽MT之下端例如到達導電體21。本步驟中之各向異性蝕刻例如係RIE(Reactive Ion Etching，反應式離子蝕刻)。
圖9表示沿著圖8之IX-IX線之剖視圖。如圖9所示，藉由本步驟，形成線狀之溝槽MT、及包含於Y方向上隔著該溝槽MT之犧牲材45之積層體之部分。再者，如圖3所示，積層配線呈較溝槽構造體TST沿著X方向更長地延伸之形狀，因此，包含犧牲材45之積層體之部分未藉由溝槽MT而分離。
繼而，如圖10所示，遍及包含溝槽MT內之整面，形成阻擋絕緣膜34、電荷儲存膜33及隧道絕緣膜32。
繼而，如圖11所示，進而形成半導體31。具體而言，將形成於溝槽MT下端之阻擋絕緣膜34、電荷儲存膜33及隧道絕緣膜32去除，使導電體21露出。藉此，阻擋絕緣膜34於絕緣體42及46、以及犧牲材43、44及45之間分離成阻擋絕緣膜34a與阻擋絕緣膜34b。又，電荷儲存膜33分離成與阻擋絕緣膜34a相接之電荷儲存膜33a、及與阻擋絕緣膜34b相接之電荷儲存膜33b。又，隧道絕緣膜32分離成與電荷儲存膜33a相接之隧道絕緣膜32a、及與電荷儲存膜33b相接之隧道絕緣膜32b。該步驟中之蝕刻例如係RIE。
繼而，於溝槽MT內形成半導體31。藉此，半導體31具有兩部分，並且與導電體21相接，上述兩部分中之一部分係於溝槽MT內之2個XZ面中之一者與阻擋絕緣膜34a之間隔著電荷儲存膜33a及隧道絕緣膜32a，另一部分係於另一個XZ面處與阻擋絕緣膜34b之間隔著電荷儲存膜33b及隧道絕緣膜32b。
圖12表示沿著圖11之XII-XII線之剖視圖。如圖12所示，藉由本步驟，於犧牲材45之間之空間之一犧牲材45側與另一犧牲材45側之2個部分，沿著Y軸依次形成阻擋絕緣膜34a(34b)、電荷儲存膜33a(33b)、隧道絕緣膜32a(32b)及半導體31。
繼而，如圖13所示，遍及包含溝槽MT內之整面，形成保護材料50，然後，於保護材料50上形成遮罩60，該遮罩60使於X方向上隔著供形成記憶體構造體MST之預定區域之區域61開口。再者，於圖13中，以點線表示保護材料50之下方中設置犧牲材45之層中之剖面構造。
具體而言，首先，將保護材料50填埋至溝槽MT內，使包含溝槽MT之整面由保護材料50之膜覆蓋。保護材料50之膜係旋塗式碳(SOC，Spin-On-Carbon)膜等。繼而，於該保護材料50之膜上形成遮罩60，該遮罩60使溝槽MT內所形成之構造中不形成記憶體構造體MST之預定區域61呈錯位狀開口。作為遮罩60，例如使用四乙氧基矽烷(TEOS)。
圖14表示沿著圖13之XIV-XIV線之剖視圖。如圖14所示，藉由本步驟，形成遮罩60，該遮罩60保護供形成記憶體構造體MST之預定區域，且使於X方向上隔著該區域之區域61開口。
繼而，如圖15所示，使溝槽MT內之供形成記憶體構造體MST之預定區域之半導體31不被去除而殘留，另一方面，將遮罩60之開口區域61之半導體31選擇性地去除。具體而言，藉由使用遮罩60之各向異性蝕刻，於遮罩60之開口區域61將保護材料50去除。本步驟中之各向異性蝕刻例如係RIE。藉由本步驟，於遮罩60之開口區域61形成空間，該空間由溝槽MT內之半導體31露出之2個XZ面、與填埋於溝槽MT內之保護材料50所形成之2個YZ面包圍。
繼而，於該空間，藉由將保護材料50所形成之2個YZ面作為遮罩之各向同性蝕刻，將露出之2個XZ面之半導體31選擇性地去除。本步驟中之各向同性蝕刻例如係濕式蝕刻或乾式蝕刻等。將露出之半導體31選擇性去除之後，藉由灰化等，將保護材料50及遮罩60去除。
圖16表示沿著圖15之XVI-XVI線之剖視圖。如圖16所示，藉由本步驟，將與遮罩60之開口區域61對應之溝槽MT內之部分之半導體31選擇性地去除，使供形成記憶體構造體MST之預定區域(圖16內之點線所包圍之區域)之半導體31殘留於溝槽MT內。
繼而，如圖17所示，形成核心構件30而將溝槽MT填埋之後，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)等使構造體平坦化，藉此，將絕緣體46上方之部分去除。
圖18表示沿著圖17之XVIII-XVIII線之剖視圖。如圖18所示，藉由本步驟，於供形成記憶體構造體MST之預定區域(圖18內之點線所包圍之區域)，於犧牲材45之間之空間沿著Y軸依次形成阻擋絕緣膜34a、電荷儲存膜33a、隧道絕緣膜32a、半導體31、核心構件30、半導體31、隧道絕緣膜32b、電荷儲存膜33b及阻擋絕緣膜34b。
繼而，如圖19所示，於供形成記憶體構造體MST之預定區域中，於填埋溝槽MT之構造體之上表面上形成半導體25。具體而言，首先，遍及整面形成絕緣體47，然後，藉由微影法，形成使與半導體25對應之區域開口之遮罩。繼而，藉由使用所形成之遮罩之各向異性蝕刻，於供形成半導體25之預定區域形成孔，使半導體31露出。藉由將半導體25填埋至該孔內，而半導體31與半導體25電性連接。
圖20表示沿著圖19之XX-XX線之剖視圖。於圖20中，以虛線表示半導體25之下方中設置犧牲材45之層中之剖面構造。如圖20所示，藉由本步驟，於供形成記憶體構造體MST之預定區域中，半導體31之第1部分與半導體31之第2部分由1個半導體25覆蓋。藉此，半導體31之第1部分與半導體31之第2部分並聯連接於半導體25與導電體21之間。
繼而，如圖21所示，以將於Y方向上相鄰之2個溝槽MT填埋之構造體所夾之部分沿著X方向分離之方式，於供形成支柱STP1之預定區域形成孔STH。藉由孔STH，犧牲材45分離成2個部分45a及45b。又，於孔STH，犧牲材45a及45b露出。
再者，雖然於圖21中未圖示出，但與犧牲材45同樣地，犧牲材43及44分別分離成2個部分43a及43b、以及44a及44b。又，與犧牲材45a及45b同樣地，犧牲材43a及43b、以及44a及44b於孔STH露出。又，絕緣體42及46分別分離成絕緣體42a及42b、以及絕緣體46a及46b。本步驟中之蝕刻例如係RIE，係如將溝槽MT填埋之構造體之所有材料為同等之蝕刻速率之各向異性蝕刻。
繼而，如圖22所示，經由孔STH，將犧牲材43a、44a及45a分別替換成導電體22a、23a及24a，將犧牲材43b、44b及45b分別替換成導電體22b、23b及24b。再者，圖22係與圖6所示之區域對應之記憶胞陣列10之剖視圖。具體而言，藉由經由孔STH進行之濕式蝕刻或乾式蝕刻，將犧牲材43a、44a、45a、43b、44b及45b選擇性地去除。繼而，於犧牲材43a及43b被去除之空間分別形成導電體22a及22b，於犧牲材44a及44b被去除之空間分別形成導電體23a及23b，於犧牲材45a及45b被去除之空間分別形成導電體25a及25b。
繼而，如圖23所示，藉由絕緣體39將孔STH填埋。絕緣體39作為記憶胞陣列10之支柱STP1發揮功能。
藉由以上步驟，於供形成記憶體構造體MST之區域形成記憶體串MSa及MSb。之後，經過形成導電體26及導電體27之步驟、及形成對導電體22a及22b、23a及23b、以及24a及24b之接點之步驟等，形成記憶胞陣列10。
再者，以上所說明之製造步驟僅為一例，可於各製造步驟之間***其他處理，亦可調換製造步驟之順序。
1.3實施方式之效果 根據實施方式，可抑制半導體記憶裝置之倒塌，並且提高積體密度。以下，對實施方式之效果進行說明。
第1積層體包含與選擇閘極線SGDa(SGD0、SGD2、SGD4及SGD6)分別對應之4個枝上配線區域，第2積層體包含與選擇閘極線SGDb(SGD1、SGD3、SGD5及SGD7)分別對應之4個枝上配線區域。第1積層體及第2積層體中包含之配線區域各自包含中央配線部L1、複數個周邊配線部L2及L3、以及複數個連接部J1及J2，複數個周邊配線部L2及L3分別於中央配線部L1之沿著Y方向之兩端側，藉由複數個連接部J1及J2與中央配線部L1連接。與1條選擇閘極線SGD對應之配線區域之周邊配線部L2(或周邊配線部L3)以與對應於相鄰選擇閘極線SGD之配線區域之連接部J2(或連接部J1)介隔支柱STP1沿著X方向排列之方式，設置於與該相鄰選擇閘極線SGD對應之配線區域之中央配線部L1和與該相鄰選擇閘極線SGD對應之配線區域之周邊配線部L3(或周邊配線部L2)之間。支柱STP1例如具有長軸與Y方向平行且短軸與X方向平行之橢圓形狀。若為此種配線區域之形狀及支柱STP1之形狀，則可確保支柱STP1之沿著Y方向之軸向之長度，並且可縮短於Y方向上相鄰之溝槽構造體TST彼此之間隔。換言之，即便Y方向上相鄰之溝槽構造體TST彼此之間隔較短，於製造步驟之圖22所示之步驟中亦能夠充分確保與支柱STP1對應之區域中所形成之孔STH之沿著Y方向之長度，因此，當自犧牲材替換成導電體時，可抑制孔STH產生堵塞。因此，可縮小記憶胞陣列10之尺寸，從而可使積體密度提高。
又，若為如上所述之配線區域之構造，則於製造步驟之圖8所示之步驟中形成溝槽MT之後，可利用與配線區域之複數個連接部J1及J2對應之部分於沿著Y方向之兩端側支撐與配線區域之中央配線部L1對應之部分。因此，可抑制製造步驟中之記憶胞陣列10之倒塌。
又，複數個連接部J1分別以特定間隔沿著X方向排列。複數個連接部J2分別以與複數個連接部J1同等之間隔沿著X方向排列，且設置於相對於複數個連接部J1沿著X方向錯開之位置上。藉此，可將連接部J1及連接部J2沿著X方向分散地配置於中央配線部L1之Y方向之兩端。藉由此種配線區域之形狀，亦可抑制製造步驟之圖8所示之步驟中之記憶胞陣列10之倒塌。
2.變化例  上述實施方式可進行各種變化。
以下，對變化例之半導體記憶裝置進行說明。以下，對與實施方式同等之構成及製造步驟省略說明，主要對與實施方式不同之構成及製造步驟進行說明。再者，根據變化例之半導體記憶裝置，亦與實施方式同樣，可抑制半導體記憶裝置之倒塌，並且提高積體密度。
3.1第1變化例  於上述實施方式中，示出藉由配置溝槽構造體TST及支柱STP1而將第1積層體及第2積層體分離之情形，但不限於此。例如，亦可為第1積層體及第2積層體藉由溝槽構造體TST而相互分離，且複數個支柱STP1設置於配線區域內。
利用圖24對第1變化例之半導體記憶裝置進行說明。圖24對應於實施方式中之圖3。
如圖24所示，於第1變化例中，除了設置沿著X方向延伸之複數個溝槽構造體TST1～TST3以外，還設置沿著Y方向延伸之複數個溝槽構造體TST4。該等複數個溝槽構造體TST4分別以將沿著X方向設置之溝槽構造體TST3之端部和與該溝槽構造體TST3沿著Y方向相鄰之溝槽構造體TST1或TST2之端部連接之方式設置。
根據此種配置，於第1變化例中，藉由配置沿著X方向延伸之複數個溝槽構造體TST1～TST3、及沿著Y方向延伸之複數個溝槽構造體TST4，而使第1積層體與第2積層體相互分離。
又，於第1變化例中，具有與實施方式同等之形狀之複數個支柱STP1之各者分別設置於複數個連接部J1及J2內。複數個支柱STP1之各者例如以不將對應之周邊配線部L2(或周邊配線部L3)與中央配線部L1之間分斷之方式設置於對應之連接部J1(或連接部J2)之沿著X方向之中心位置。
接下來，對第1變化例之半導體記憶裝置1之製造方法進行說明。
第1變化例之半導體記憶裝置1可藉由與實施方式中所示之圖7～圖23實質上同等之步驟而製造。
於第1變化例中，於圖8之步驟中，除了將供形成複數個溝槽構造體TST1～TST3之預定區域去除以外，亦將供形成複數個溝槽構造體TST4之預定區域去除，形成溝槽MT。又，藉由該步驟，犧牲材43、44及45、以及絕緣體42及46分別藉由溝槽MT而分離成2個部分43a及43b、44a及44b、45a及45b、42a及42b、以及46a及46b。
根據第1變化例，第1積層體與第2積層體藉由複數個溝槽構造體TST1～TST4而相互分離，複數個支柱STP1於配線區域之複數個連接部J1及J2之各者各設置有1個。藉此，可抑制複數個支柱STP1所占之區域增加，從而可抑制溝槽構造體TST內之能夠設置記憶體構造體MST之區域減少。因此，可進一步提高積體密度。
2.2第2變化例  於上述第1變化例中，示出藉由複數個溝槽構造體TST1～TST4將第1積層體及第2積層體分離之例，但不限於此。例如，第1積層體及第2積層體亦可除了藉由複數個溝槽構造體TST1～TST4分離以外，還藉由複數個支柱STP1分離。以下，對與第1變化例同等之構成省略說明，主要對與第1變化例不同之構成進行說明。再者，第2變化例之半導體記憶裝置可藉由與實施方式及第1變化例中之製造步驟實質上同等之製造步驟而製造，因此，省略其說明。
利用圖25對第2變化例之半導體記憶裝置1之記憶胞陣列之佈局進行說明。圖25對應於實施方式中之圖3。
如圖25所示，於第2變化例中，複數個溝槽構造體TST4分別以將溝槽構造體TST1之X方向之一端側(+X方向側)和與該溝槽構造體TST1沿著Y方向相鄰之溝槽構造體TST3之X方向之一端側(+X方向側)之間、及溝槽構造體TST2之X方向之一端側(+X方向側)和與該溝槽構造體TST2沿著Y方向相鄰之溝槽構造體TST3之X方向之一端側(+X方向側)之間連接的方式設置。
複數個支柱STP1分別以將溝槽構造體TST1之X方向之另一端側(-X方向側)和與該溝槽構造體TST1沿著Y方向相鄰之溝槽構造體TST3之X方向之另一端側(-X方向側)之間、及溝槽構造體TST2之X方向之另一端側(-X方向側)和與該溝槽構造體TST2沿著Y方向相鄰之溝槽構造體TST3之X方向之另一端側(-X方向側)之間連接的方式設置。
根據此種配置，於第2變化例中，藉由配置複數個溝槽構造體TST1～TST4及複數個支柱STP1而使第1積層體及第2積層體相互分離。
藉由此種構成，亦可發揮與第1變化例同等之效果。
2.3第3變化例  於上述第1變化例中，示出複數個支柱STP1之各者分別設置於複數個連接部J1及J2內之例，但不限於此。例如，複數個支柱STP1之各者亦可以將溝槽構造體TST分斷之方式設置。以下，對與第1變化例同等之構成省略說明，主要對與第1變化例不同之構成進行說明。再者，第3變化例之半導體記憶裝置1可藉由與實施方式、第1變化例及第2變化例中之製造步驟實質上同等之製造步驟而製造，因此，省略其說明。
利用圖26對第3變化例之半導體記憶裝置1之記憶胞陣列之佈局進行說明。圖26對應於實施方式中之圖3。
如圖26所示，於第3變化例中，複數個支柱STP1分別以將溝槽構造體TST1及溝槽構造體TST2分斷之方式設置。複數個支柱STP1分別配置於對應之溝槽構造體TST1或溝槽構造體TST2之沿著X方向之中心位置。
藉由此種構成，亦可發揮與第1變化例及第2變化例同等之效果。
2.4第4變化例  於上述第3變化例中，示出藉由複數個溝槽構造體TST1～TST4將第1積層體與第2積層體分離之例，但不限於此。例如，第1積層體及第2積層體亦可藉由沿著X方向延伸之複數個溝槽構造體TST1～TST3、及於俯視下較複數個支柱STP1小之複數個支柱STP2而分離。
利用圖27對第4變化例之半導體記憶裝置1進行說明。圖27對應於實施方式中之圖3。再者，以下，對與第3變化例同等之構成省略說明，主要對與第3變化例不同之構成進行說明。
如圖27所示，於第4變化例中，設置複數個支柱STP2，上述複數個支柱STP2於俯視下較複數個支柱STP1小，且與複數個支柱STP1同樣，具有長軸方向與Y方向平行且短軸方向與X方向平行之橢圓形狀。複數個支柱STP2例如具有與複數個支柱STP1同等之長軸方向之長度，且具有較複數個支柱STP1短之短軸方向之長度。複數個支柱STP2之各者例如以和溝槽構造體TST3之端部、及與該溝槽構造體TST3沿著Y方向相鄰之溝槽構造體TST1或TST2之端部重疊之方式設置。
根據此種配置，於第4變化例中，藉由配置沿著X方向延伸之複數個溝槽構造體TST、及較複數個支柱STP1小之複數個支柱STP2而使第1積層體與第2積層體相互分離。
接下來，對第4變化例之半導體記憶裝置1之製造方法進行說明。
第4變化例之半導體記憶裝置1可藉由與實施方式中所示之圖7～圖23實質上同等之步驟而製造。
再者，於第4變化例中，於圖21之步驟中，於供形成複數個支柱STP1及STP2之預定區域分別形成對應之孔STH。藉由該步驟，犧牲材43、44及45、以及絕緣體42及46分別分離成2個部分43a與43b、44a與44b、45a與45b、42a與42b、以及46a與46b。
又，於第4變化例中，於圖22之步驟中，經由與支柱STP1及STP2分別對應之孔STH，將犧牲材43a、43b、44a、44b、45a及45b分別替換成導電體22a、22b、23a、23b、24a及24b。
根據第4變化例，除了設置複數個支柱STP1以外，還設置具有較複數個支柱STP1短之短軸方向(X方向)之長度之複數個支柱STP2。藉此，於圖22之步驟中，與複數個支柱STP2對應之孔STH可輔助經由與支柱STP1對應之孔STH進行之自犧牲材向導電體之替換，因此，可緩和自犧牲材向導電體替換之步驟之負荷。
3.其他  再者，上述實施方式及第1變化例～第4變化例可進行各種變化。
例如，於上述實施方式及第1變化例～第4變化例中，對電荷儲存膜33a及33b分別以連續膜之形式形成於記憶體串MSa及MSb內之情形進行了說明，但不限於此。例如，電荷儲存膜33a亦可相對於記憶體串MSa內之複數個記憶胞電晶體MCa之各者個別地分離而設置，電荷儲存膜33b亦可相對於記憶體串MSb內之複數個記憶胞電晶體MCb之各者個別地分離而設置。於該情形時，該個別地分離而設置之電荷儲存膜亦可包含多晶矽或含有自鈦(Ti)、鎢(W)及釕(Ru)中選擇之至少1種之金屬。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，且同樣包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請]
本申請享有以日本專利申請2020-156442號(申請日：2020年9月17日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置  2:記憶體控制器  10:記憶胞陣列  11:指令暫存器  12:位址暫存器  13:定序器  14:驅動器模組  15:列解碼器模組  16:感測放大器模組  20:半導體基板  21, 22a～24a, 22b～24b, 26, 27:導電體  25, 31:半導體  30:核心構件  32, 32a, 32b:隧道絕緣膜  33, 33a, 33b:電荷儲存膜  34, 34a, 34b:阻擋絕緣膜  39:絕緣體  41, 42, 42a, 42b, 46, 46a, 46b:絕緣體  43, 43a, 43b, 44, 44a, 44b, 45, 45a, 45b:犧牲材  47:絕緣體  50:保護材料  60:遮罩  61:區域  100:胞區域  200a:接線區域  200b:接線區域  ADD:位址資訊  ALE:位址鎖存賦能信號  BA:區塊位址  BL:位元線  BL0～BL(m－1):位元線  BLK:區塊  BLK0～BLKn:區塊  CA:行位址  CELSRC:源極線  CLE:指令鎖存賦能信號  CMD:指令  CP:接點  CP0:接點  CP1:接點  CP2:接點  CP3:接點  CP4:接點  CP5:接點  CP6:接點  CP7:接點  CPWa6:接點  CPWa7:接點  CPWb6:接點  CPWb7:接點  CU:胞單元  DAT:讀出資料  d1:間隔  h:長度  I/O:信號  J1:連接部  J2:連接部  JCT:接頭部  L1:中央配線部  L2:周邊配線部  L3:周邊配線部  MCa0～MCa7:記憶胞電晶體  MCb0～MCb7:記憶胞電晶體  MSa, MSb:記憶體串  MST:記憶體構造體  MT:溝槽  PA:頁位址  RBn:就緒/忙碌信號  REn:讀取賦能信號  SGD0:選擇閘極線  SGD1:選擇閘極線  SGD2:選擇閘極線  SGD3:選擇閘極線  SGD4:選擇閘極線  SGD5:選擇閘極線  SGD6:選擇閘極線  SGD7:選擇閘極線  SGDa:選擇閘極線  SGDb:選擇閘極線  SGSa:選擇閘極線  SGSb:選擇閘極線  STa1:選擇電晶體  STa2:選擇電晶體  STb1:選擇電晶體  STb2:選擇電晶體  STH:孔  STP1, STP2:支柱 SU:串單元  SU0～SU7:串單元  TST, TST1, TST2, TST3, TST4:溝槽構造體  WEn:寫入賦能信號 WLa0～WLa7:字元線 WLb0～WLb7:字元線
圖1係表示包含實施方式之半導體記憶裝置之記憶體系統之構成之方塊圖。  圖2係表示實施方式之半導體記憶裝置之記憶胞陣列之電路構成圖。  圖3係自上方觀察實施方式之半導體記憶裝置之記憶胞陣列所得之平面佈局。  圖4係與圖3之IV區域對應之半導體記憶裝置之平面佈局。  圖5係與圖4之V區域對應之半導體記憶裝置之平面佈局。  圖6係沿著圖5之VI-VI線之半導體記憶裝置之縱向剖視圖。  圖7係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之縱向剖視圖。  圖8係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之縱向剖視圖。  圖9係沿著圖8之IX-IX線之記憶胞陣列之橫向剖視圖。  圖10係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之縱向剖視圖。  圖11係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之縱向剖視圖。  圖12係沿著圖11之XII-XII線之記憶胞陣列之橫向剖視圖。  圖13係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之橫向剖視圖。  圖14係沿著圖13之XIV-XIV線之記憶胞陣列之縱向剖視圖。  圖15係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之縱向剖視圖。  圖16係沿著圖15之XVI-XVI線之記憶胞陣列之橫向剖視圖。  圖17係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之縱向剖視圖。  圖18係沿著圖17之XVIII-XVIII線之記憶胞陣列之橫向剖視圖。  圖19係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之縱向剖視圖。  圖20係沿著圖19之XX-XX線之記憶胞陣列之橫向剖視圖。  圖21係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之橫向剖視圖。  圖22係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之縱向剖視圖。  圖23係用以說明實施方式之半導體記憶裝置之製造步驟之記憶胞陣列之橫向剖視圖。  圖24係自上方觀察第1變化例之半導體記憶裝置之記憶胞陣列所得之平面佈局。  圖25係自上方觀察第2變化例之半導體記憶裝置之記憶胞陣列所得之平面佈局。  圖26係自上方觀察第3變化例之半導體記憶裝置之記憶胞陣列所得之平面佈局。  圖27係自上方觀察第4變化例之半導體記憶裝置之記憶胞陣列所得之平面佈局。
100:胞區域  200a:接線區域  200b:接線區域  BLK:區塊  CP0:接點  CP1:接點  CP2:接點  CP3:接點  CP4:接點  CP5:接點  CP6:接點  CP7:接點  CPWa6:接點  CPWa7:接點  CPWb6:接點  CPWb7:接點  d1:間隔  h:長度  J1:連接部  J2:連接部  L1:中央配線部  L2:周邊配線部  L3:周邊配線部  SGD0:選擇閘極線  SGD1:選擇閘極線  SGD2:選擇閘極線  SGD3:選擇閘極線  SGD4:選擇閘極線  SGD5:選擇閘極線  SGD6:選擇閘極線  SGD7:選擇閘極線  STP1:支柱 SU0～SU7:串單元  TST1, TST2, TST3:溝槽構造體

Claims (15)

  1. 一種半導體記憶裝置，其具備：第1積層體，其包含沿著第1方向積層之複數個第1導電體；第2積層體，其包含沿著上述第1方向積層之複數個第2導電體；及第1構造體，其包含至少1個記憶體構造體，且設置於上述第1積層體與上述第2積層體之間；上述至少1個記憶體構造體包含：第1半導體及第2半導體，其等各自沿著上述第1方向延伸；第1電荷儲存膜，其於上述第1積層體與上述第1半導體之間沿著上述第1方向延伸；及第2電荷儲存膜，其於上述第2積層體與上述第2半導體之間沿著上述第1方向延伸；上述第1積層體及上述第2積層體各自包含：第1部分、第2部分及第3部分，其等各自沿著與上述第1方向交叉之第2方向延伸，此處，上述第1部分於與上述第1方向及上述第2方向交叉之第3方向上設置於上述第2部分與上述第3部分之間；第4部分，其將上述第1部分與上述第2部分連接；及第5部分，其將上述第1部分與上述第3部分連接；且上述第1積層體之上述第2部分於上述第3方向上設置於上述第2積層體之上述第1部分與上述第2積層體之上述第3部分之間。
  2. 如請求項1之半導體記憶裝置，其中 於上述第1積層體及上述第2積層體之各者中，上述第4部分及上述第5部分相互沿著上述第2方向設置於不同位置。
  3. 如請求項2之半導體記憶裝置，其中上述第1積層體之上述第2部分及上述第2積層體之上述第2部分沿上述第3方向排列，上述第1積層體之上述第3部分及上述第2積層體之上述第3部分沿上述第3方向排列，且於上述第1積層體及上述第2積層體之各者中，上述第2部分包含：第1子部分及第2子部分，其等各自沿著上述第2方向延伸；及第3子部分，其於上述第1子部分與上述第2子部分之間與上述第4部分相接；上述第3部分包含：第1子部分及第2子部分，其等各自沿著上述第2方向延伸；及第3子部分，其於上述第1子部分與上述第2子部分之間與上述第5部分相接；上述第2部分之上述第1子部分及上述第3部分之上述第2子部分沿上述第3方向排列。
  4. 如請求項3之半導體記憶裝置，其中上述第1構造體進而包含第1絕緣膜，上述第1絕緣膜於上述第1積層體之上述第4部分與上述第2積層體之上述第3部分之間沿著上述第1方向延伸，且與上述記憶體構造體不同。
  5. 如請求項4之半導體記憶裝置，其中 上述第1構造體進而包含第2絕緣膜，上述第2絕緣膜於上述第1積層體之上述第2部分與上述第2積層體之上述第5部分之間沿著上述第1方向延伸，且與上述記憶體構造體不同。
  6. 如請求項3之半導體記憶裝置，其中上述第1構造體進而包含：第3絕緣膜，其於上述第1積層體之上述第2部分之上述第3子部分與上述第2積層體之上述第1部分之間沿著上述第1方向延伸，且與上述記憶體構造體不同；及第4絕緣膜，其於上述第1積層體之上述第1部分與上述第2積層體之上述第3部分之上述第3子部分之間沿著上述第1方向延伸，且與上述記憶體構造體不同。
  7. 如請求項5之半導體記憶裝置，其中上述第1構造體進而包含：第5絕緣膜，其於上述第1積層體之上述第2部分之上述第3子部分與上述第2積層體之上述第1部分之間沿著上述第1方向延伸，且與上述記憶體構造體不同；及第6絕緣膜，其於上述第1積層體之上述第1部分與上述第2積層體之上述第3部分之上述第3子部分之間沿著上述第1方向延伸，且與上述記憶體構造體不同。
  8. 如請求項7之半導體記憶裝置，其中 上述第1絕緣膜及上述第2絕緣膜之沿著上述第2方向之長度，短於上述第5絕緣膜及上述第6絕緣膜之沿著上述第2方向之長度。
  9. 如請求項1至3中任一項之半導體記憶裝置，其中上述第1構造體進而包含：第7絕緣膜，其於上述第1積層體之上述第4部分內沿著上述第1方向延伸；第8絕緣膜，其於上述第1積層體之上述第5部分內沿著上述第1方向延伸；第9絕緣膜，其於上述第2積層體之上述第4部分內沿著上述第1方向延伸；及第10絕緣膜，其於上述第2積層體之上述第5部分內沿著上述第1方向延伸。
  10. 如請求項1至8中任一項之半導體記憶裝置，其進而具備：第3積層體，其包含沿著上述第1方向積層之複數個第3導電體；及第2構造體，其包含至少1個記憶體構造體，且設置於上述第1積層體與上述第2積層體之間；上述第2構造體內之上述至少1個記憶體構造體包含：第2半導體，其沿著上述第1方向延伸；第3電荷儲存膜，其於上述第1積層體與上述第2半導體之間沿著上述第1方向延伸；及第4電荷儲存膜，其於上述第3積層體與上述第2半導體之間沿著上述 第1方向延伸；上述第3積層體包含：第1部分、第2部分及第3部分，其等各自沿著上述第2方向延伸，此處，上述第1部分於上述第3方向上設置於上述第2部分與上述第3部分之間；第4部分，其將上述第1部分與上述第2部分連接；及第5部分，其將上述第1部分與上述第3部分連接；且上述第1積層體之上述第3部分於上述第3方向上設置於上述第3積層體之上述第1部分與上述第3積層體之上述第2部分之間。
  11. 如請求項10之半導體記憶裝置，其中上述第1構造體內之上述至少1個記憶體構造體包含第1記憶體構造體及第2記憶體構造體，上述第2構造體內之上述至少1個記憶體構造體包含第3記憶體構造體，上述第1記憶體構造體、上述第2記憶體構造體及上述第3記憶體構造體沿著上述第3方向排列，上述第1記憶體構造體設置於上述第1積層體之上述第2部分與上述第2積層體之上述第1部分之間，上述第2記憶體構造體設置於上述第1積層體之上述第1部分與上述第2積層體之上述第3部分之間，且上述第3記憶體構造體設置於上述第1積層體之上述第3部分與上述第3積層體之上述第2部分之間。
  12. 如請求項11之半導體記憶裝置，其中上述第1構造體內之上述至少1個記憶體構造體進而包含第4記憶體構造體，上述第2構造體內之上述至少1個記憶體構造體進而包含第5記憶體構造體及第6記憶體構造體，上述第4記憶體構造體、上述第5記憶體構造體及上述第6記憶體構造體沿著上述第3方向排列，上述第4記憶體構造體設置於上述第1積層體之上述第2部分與上述第2積層體之上述第3部分之間，上述第5記憶體構造體設置於上述第1積層體之上述第1部分與上述第3積層體之上述第2部分之間，上述第6記憶體構造體設置於上述第1積層體之上述第3部分與上述第3積層體之上述第1部分之間，且上述第4記憶體構造體、上述第5記憶體構造體及上述第6記憶體構造體相對於上述第1記憶體構造體、上述第2記憶體構造體及上述第3記憶體構造體，沿著上述第2方向設置於不同位置。
  13. 如請求項1至8中任一項之半導體記憶裝置，其中上述第2積層體進而包含：第6部分、第7部分及第8部分，其等各自沿著上述第2方向延伸，此處，上述第6部分於上述第3方向上設置於上述第7部分與上述第8部分之間；第9部分，其將上述第6部分與上述第7部分連接； 第10部分，其將上述第6部分與上述第8部分連接；及第11部分，其將上述第1部分與上述第6部分連接；且上述第1積層體之上述第3部分於上述第3方向上設置於上述第2積層體之上述第6部分與上述第2積層體之上述第7部分之間。
  14. 如請求項13之半導體記憶裝置，其中上述至少1個記憶體構造體包含沿著上述第3方向排列之第1記憶體構造體、第2記憶體構造體及第3記憶體構造體，上述第1記憶體構造體設置於上述第1積層體之上述第2部分與上述第2積層體之上述第1部分之間，上述第2記憶體構造體設置於上述第1積層體之上述第1部分與上述第2積層體之上述第3部分之間，且上述第3記憶體構造體設置於上述第1積層體之上述第3部分與上述第2積層體之上述第7部分之間。
  15. 如請求項14之半導體記憶裝置，其中上述至少1個記憶體構造體進而包含沿著上述第3方向排列之第4記憶體構造體、第5記憶體構造體及第6記憶體構造體，上述第4記憶體構造體設置於上述第1積層體之上述第2部分與上述第2積層體之上述第3部分之間，上述第5記憶體構造體設置於上述第1積層體之上述第1部分與上述第2積層體之上述第7部分之間，上述第6記憶體構造體設置於上述第1積層體之上述第3部分與上述第 2積層體之上述第6部分之間，且上述第4記憶體構造體、上述第5記憶體構造體及上述第6記憶體構造體相對於上述第1記憶體構造體、上述第2記憶體構造體及上述第3記憶體構造體，沿著上述第2方向設置於不同位置。
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