CN117750774A - 半导体存储装置、及半导体装置的制造方法 - Google Patents

半导体存储装置、及半导体装置的制造方法 Download PDF

Info

Publication number
CN117750774A
CN117750774A CN202310135071.1A CN202310135071A CN117750774A CN 117750774 A CN117750774 A CN 117750774A CN 202310135071 A CN202310135071 A CN 202310135071A CN 117750774 A CN117750774 A CN 117750774A
Authority
CN
China
Prior art keywords
insulating
wiring
layer
insulating layer
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310135071.1A
Other languages
English (en)
Inventor
藤井光太郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN117750774A publication Critical patent/CN117750774A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明的实施方式涉及一种半导体存储装置、及半导体装置的制造方法。实施方式的半导体存储装置具有第1配线、第2配线、第1绝缘层、第1绝缘部、及导电部。所述第1绝缘层包含第1部分、第2部分、及第3部分。所述第1部分积层在所述第1配线。所述第2部分积层在所述第2配线。所述第3部分相对于所述第1部分及所述第2部分而言位于与所述第1配线及所述第2配线相反侧。所述导电部包含：第1部分，贯通所述第1绝缘层的所述第3部分及所述第1部分并与所述第1配线相接；以及第2部分，贯通所述第1绝缘层的所述第3部分并与所述第1绝缘部相接，且与所述导电部的所述第1部分之间具有阶差。

Description

半导体存储装置、及半导体装置的制造方法
[相关申请案的交叉参考]
本申请案享有以日本专利申请案2022-149422号(申请日：2022年9月20日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体存储装置、及半导体装置的制造方法。
背景技术
已知有一种半导体存储装置，该装置具有字线与绝缘层交替地积层而成的积层体、贯通积层体的存储器柱、及连接于存储器柱的位线。
发明内容
实施方式的半导体存储装置具有第1配线、第2配线、第1绝缘层、第1绝缘部、及导电部。所述第1配线沿第1方向延伸。所述第2配线在与所述第1方向交叉的第2方向上远离所述第1配线，且沿所述第1方向延伸。所述第1绝缘层包含第1部分、第2部分、及第3部分。所述第1部分在与所述第1方向及所述第2方向交叉的第3方向上积层在所述第1配线。所述第2部分在所述第3方向上积层在所述第2配线。所述第3部分相对于所述第1部分及所述第2部分而言位于与所述第1配线及所述第2配线相反侧，且以跨及所述第1部分与所述第2部分的方式至少沿所述第2方向延伸。所述第1绝缘部包含在所述第2方向上位于所述第1绝缘层的所述第1部分与所述第2部分之间的部分。所述导电部从相对于所述第1绝缘层而言与所述第1配线相反侧朝向所述第1绝缘层延伸。所述导电部包含：第1部分，在所述第3方向上贯通所述第1绝缘层的所述第3部分及所述第1部分并与所述第1配线相接；及第2部分，在所述第3方向上贯通所述第1绝缘层的所述第3部分并与所述第1绝缘部相接，且与所述导电部的所述第1部分之间具有阶差。
根据本发明的一实施方式，可提供一种能够谋求提高电特性的半导体存储装置、及半导体装置的制造方法。
附图说明
图1是表示实施方式的半导体存储装置的构成的一部分的框图。
图2是表示实施方式的存储单元阵列的一部分的等效电路的图。
图3是表示实施方式的半导体存储装置的一部分的剖视图。
图4是表示图3所示的存储单元阵列的以F4线包围的区域的剖视图。
图5是图4所示的存储单元阵列的沿着F5-F5线的剖视图。
图6是表示图3所示的存储单元阵列的以F6线包围的区域的剖视图。
图7是将图6所示的存储单元阵列的沿着F7-F7线的截面的一部分放大后的剖视图。
图8是图6所示的存储单元阵列的沿着F8-F8线的剖视图。
图9是用来说明实施方式的半导体存储装置的制造方法的剖视图。
图10是用来说明实施方式的半导体存储装置的制造方法的剖视图。
图11是用来说明实施方式的半导体存储装置的制造方法的剖视图。
图12是表示实施方式的第1变化例的存储单元阵列的一部分的剖视图。
图13是表示实施方式的第2变化例的存储单元阵列的一部分的剖视图。
具体实施方式
以下，参考附图对实施方式的半导体存储装置及半导体装置的制造方法进行说明。在以下的说明中，对具有相同或类似的功能的构成标注相同符号。而且，有时省略这些构成的重复说明。在以下的说明中，末尾附有用来区分的数字或英文的参考符号在也可以不相互区分的情况下，有时省略末尾的数字或英文。
在本申请案中按以下方式来定义用语。所谓“平行”、“正交”、或“相同”，分别可包含“大致平行”、“大致正交”、或“大致相同”的情况。所谓“连接”，并不限定于机械连接，也可包含电连接。也就是说，所谓“连接”，并不限定于将作为连接对象的2个要素直接连接的情况，也可包含将作为连接对象的2个要素在中间介置其它要素而连接的情况。所谓“相邻”，并不限定于2个要素相接的情况，也可包含2个要素相互分离的情况(例如在2个要素之间介置其它要素的情况)。所谓“层”及“膜”，是为了区分构成要素而方便起见分开使用的用语，实质上是指相同者。因此，在以下的说明中“层”及“膜”也可以相互替换。
X方向、Y方向、+Z方向、及-Z方向按以下方式来定义。X方向是下述字线WL(参考图3)延伸的方向。Y方向是与X方向交叉(例如正交)的方向。Y方向是下述位线BL(参考图3)延伸的方向。+Z方向及-Z方向是与X方向及Y方向交叉(例如正交)的方向。+Z方向是从下述积层体40朝向位线BL的方向(参考图3)。-Z方向是与+Z方向相反的方向。在不区分+Z方向与-Z方向的情况下，简称为“Z方向”。在以下的说明中，有时将Z方向的位置称为“高度”。但是，该表述是为了方便说明，并不规定重力方向。Y方向是“第1方向”的一例。X方向是“第2方向”的一例。Z方向是“第3方向”的一例。
(实施方式)
＜1.半导体存储装置的构成＞
图1是表示半导体存储装置1的构成的一部分的框图。半导体存储装置1例如是非易失性半导体存储装置，且是NAND(Not AND，与非)型闪速存储器。半导体存储装置1例如能够与外部的主机装置连接，用作主机装置的存储空间。半导体存储装置1例如包含存储单元阵列11、指令寄存器12、地址寄存器13、控制电路(定序仪)14、驱动器模块15、行解码器模块16、及感测放大器模块17。
存储单元阵列11包含多个区块BLK0～BLK(k－1)(k为1以上的整数)。区块BLK是非易失地存储数据的多个存储单元晶体管的集合。区块BLK用作数据的抹除单位。在存储单元阵列11中，设置着多个位线及多个字线。各存储单元晶体管与1根位线及1根字线建立关联。
指令寄存器12保存半导体存储装置1从主机装置接收的指令CMD。地址寄存器13保存半导体存储装置1从主机装置接收的地址信息ADD。控制电路14是控制半导体存储装置1的各种动作的电路。例如，控制电路14基于保存在指令寄存器12中的指令CMD，执行数据的写入动作、读出动作、或抹除动作等。
驱动器模块15包含电压产生电路，产生半导体存储装置1的各种动作中所使用的电压。行解码器模块16将施加到与所选字线对应的信号线的电压传送到所选字线。感测放大器模块17在写入动作中，对各位线施加所期望的电压。感测放大器模块17在读出动作中，基于各位线的电压或电流来判定存储在各存储单元晶体管中的数据值，将判定结果作为读出数据DAT传送到主机装置。
＜2.存储单元阵列的电气构成＞
接下来，对存储单元阵列11的电气构成进行说明。
图2是表示存储单元阵列11的一部分等效电路的图。图2表示存储单元阵列11中所包含的1个区块BLK。区块BLK包含多个串组件SU0～SUQ(Q为1以上的整数)。
各串组件SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含多个存储单元晶体管MT0～MTn(n为1以上的整数)、1个以上的漏极侧选择晶体管STD、及1个以上的源极侧选择晶体管STS。
在各NAND串NS中，存储单元晶体管MT0～MTn串联地电连接。各存储单元晶体管MT包含控制栅极及电荷蓄积部。存储单元晶体管MT的控制栅极电连接于字线WL0～WLn中的任一个。各存储单元晶体管MT根据经由字线WL施加到控制栅极的电压在电荷蓄积部中蓄积电荷，且非易失地保存数据值。
漏极侧选择晶体管STD的漏极电连接于与该NAND串NS对应的位线BL。漏极侧选择晶体管STD的源极电连接于串联地电连接的存储单元晶体管MT0～MTn的一端。漏极侧选择晶体管STD的控制栅极电连接于漏极侧选择栅极线SGD0～SGDQ中的任一个。漏极侧选择晶体管STD经由漏极侧选择栅极线SGD而与行解码器模块16电连接。漏极侧选择晶体管STD在对所对应的漏极侧选择栅极线SGD施加了规定电压的情况下，将NAND串NS与位线BL电连接。
源极侧选择晶体管STS的漏极电连接于串联地电连接的存储单元晶体管MT0～MTn的另一端。源极侧选择晶体管STS的源极电连接于源极线SL。源极侧选择晶体管STS的控制栅极电连接于源极侧选择栅极线SGS。源极侧选择晶体管STS在对源极侧选择栅极线SGS施加了规定电压的情况下，将NAND串NS与源极线SL电连接。
在同一区块BLK中，存储单元晶体管MT0～MTn的控制栅极共通连接于各自所对应的字线WL0～WLn。各串组件SU0～SUQ内的漏极侧选择晶体管STD的控制栅极共通连接于各自所对应的选择栅极线SGD0～SGDQ。源极侧选择晶体管STS的控制栅极共通连接于选择栅极线SGS。在存储单元阵列11中，位线BL由在各串组件SU中被分配同一列地址的NAND串NS共有。
＜3.半导体存储装置的物理构成＞
接下来，对半导体存储装置1的物理构成进行说明。
图3是表示半导体存储装置1的一部分的剖视图。半导体存储装置1例如具有第1芯片2及第2芯片3。
＜3.1第1芯片＞
首先，对第1芯片2进行说明。第1芯片2是包含周边电路22的电路芯片。第1芯片2例如包含半导体衬底21、周边电路22、绝缘部23、及多个焊垫24。
半导体衬底21例如是成为第1芯片2的基底的衬底。半导体衬底21的至少一部分为沿着X方向及Y方向的板状。半导体衬底21例如由硅之类的半导体材料形成。
周边电路22是用来使所述存储单元阵列11发挥功能的电路。周边电路22包含所述指令寄存器12、地址寄存器13、控制电路14、驱动器模块15、行解码器模块16、及感测放大器模块17中的一个以上。周边电路22例如包含多个晶体管31、多个触点32、多个配线层33、及多个通孔34。
多个晶体管31设置在半导体衬底21上。晶体管31例如包含形成在半导体衬底21的上表面部的源极区域及漏极区域。多个触点32具有导电性，沿Z方向延伸。各触点32与晶体管31的源极区域、漏极区域、或栅极电极相接。
多个配线层33分为多个高度而配置。各配线层33包含沿X方向或Y方向延伸的多个配线33a。各通孔34沿Z方向延伸。多个通孔34例如包含将配置在不同高度的2个配线33a连接的通孔34、及将配线33a与焊垫24连接的通孔34。
绝缘部23覆盖多个晶体管31、多个触点32、多个配线层33、及多个通孔34。多个焊垫24设置在绝缘部23的表面。各焊垫24经由通孔34而电连接于配线33a。
＜3.2第2芯片＞
首先，对第2芯片3进行说明。第2芯片3是包含存储单元阵列11的阵列芯片。第2芯片3例如具有存储单元阵列11、绝缘部35、及多个焊垫36。此处，对绝缘部35及多个焊垫36进行说明，关于存储单元阵列11则在下文进行叙述。
绝缘部35覆盖存储单元阵列11。多个焊垫36设置在绝缘部35的表面。各焊垫36电连接于下述存储单元阵列11的配线部70中所包含的配线(例如配线72或配线74)。在本实施方式中，通过将第1芯片2的多个焊垫24与第2芯片3的多个焊垫36相互面对地贴合，而使第1芯片2与第2芯片3一体化。
＜4.存储单元阵列的物理构成＞
接下来，对存储单元阵列11的物理构成进行说明。
如图3所示，存储单元阵列11具有积层体40、源极线SL、多个存储器柱50、用于存储器柱的多个触点61(在图3中仅图示出1个)、用于导电层的多个触点62(在图3中仅图示出1个)、及配线部70。
＜4.1积层体＞
首先，对积层体40进行说明。
图4是表示图3所示的存储单元阵列11的以F4线包围的区域的剖视图。此外，图4是相对于图3上下反向地旋转后的图。以下，为了方便说明，有时将从积层体40观察时位线BL所处的一侧(也就是+Z方向侧)称为“上”，将它的相反侧(也就是-Z方向侧)称为“下”。但是，这些表述并不规定半导体存储装置1的重力方向。
积层体40包含多个导电层41及多个绝缘层42。多个导电层41及多个绝缘层42在Z方向上以1层为单位交替地积层。
导电层41沿着X方向及Y方向。各导电层41例如由钨之类的导电材料形成。导电层41是“栅极电极层”的一例。
多个导电层41中位于上方的1个以上(例如多个)导电层41作为漏极侧选择栅极线SGD发挥功能。漏极侧选择栅极线SGD相对于在X方向或Y方向上排列的多个存储器柱50共通地设置。漏极侧选择栅极线SGD与各存储器柱50的通道层52(下述)的交叉部分作为所述漏极侧选择晶体管STD发挥功能。
多个导电层41中位于下方的1个以上(例如多个)导电层41作为源极侧选择栅极线SGS发挥功能。源极侧选择栅极线SGS相对于在X方向或Y方向上排列的多个存储器柱50共通地设置。源极侧选择栅极线SGS与各存储器柱50的通道层52的交叉部分作为所述源极侧选择晶体管STS发挥功能。
多个导电层41中设置在作为漏极侧选择栅极线SGD及源极侧选择栅极线SGS发挥功能的导电层41之间的其余导电层41的至少一部分作为字线WL发挥功能。字线WL相对于在X方向及Y方向上排列的多个存储器柱50共通地设置。在本实施方式中，字线WL与各存储器柱50的通道层52的交叉部分作为存储单元晶体管MT发挥功能。关于存储单元晶体管MT，将在下文中详细地叙述。
绝缘层42是设置在Z方向上相邻的2个导电层41之间且使该2个导电层41绝缘的层间绝缘膜。绝缘层42沿着X方向及Y方向。绝缘层42由包含硅与氧的膜(例如SiO2膜)之类的绝缘材料形成。绝缘层42是“第2绝缘层”的一例。
＜4.2源极线＞
源极线SL相对于积层体40而言配置在-Z方向侧。源极线SL是在X方向及Y方向上扩展的板状导电层。源极线SL由包含多晶硅或钨的导电层之类的导电材料形成。
＜4.3存储器柱＞
多个存储器柱50沿Z方向延伸，且贯通积层体40。各存储器柱50的下端50a与源极线SL相接。另一方面，各存储器柱50的上端50b与下述触点61相接。存储器柱50是“柱状体”的一例。
图5是图4所示的存储单元阵列11的沿着F5-F5线的剖视图。存储器柱50例如具有存储器膜(多层膜)51、通道层52、绝缘芯53、及盖部54(参考图4)。
存储器膜51设置在通道层52的外周侧。存储器膜51位于多个导电层41与通道层52之间。存储器膜51例如包含隧道绝缘膜57、电荷俘获膜58、及阻挡绝缘膜59。
隧道绝缘膜57设置在通道层52与电荷俘获膜58之间。隧道绝缘膜57例如为沿着通道层52的外周面的环状，且沿着通道层52在Z方向上延伸。隧道绝缘膜57例如跨及存储器柱50的Z方向全长。隧道绝缘膜57是通道层52与电荷俘获膜58之间的电位障壁。隧道绝缘膜57由包含硅与氧的膜或包含硅、氧及氮的膜形成。
电荷俘获膜58设置在隧道绝缘膜57的外周侧。电荷俘获膜58位于隧道绝缘膜57与阻挡绝缘膜59之间。电荷俘获膜58沿Z方向延伸。电荷俘获膜58例如跨及存储器柱50的Z方向全长。电荷俘获膜58是具有多个结晶缺陷(捕获能阶)且能够将电荷捕获到结晶缺陷的功能膜。电荷俘获膜58例如由包含硅与氮的膜形成。电荷俘获膜58之中与各字线WL相邻的部分是通过蓄积电荷而能够存储信息的“电荷蓄积部”的一例。
阻挡绝缘膜59设置在电荷俘获膜58的外周侧。阻挡绝缘膜59位于多个导电层41与电荷俘获膜58之间。阻挡绝缘膜59是抑制反向穿隧的绝缘膜。反向穿隧是电荷从字线WL向电荷俘获膜58返回的现象。阻挡绝缘膜59沿Z方向延伸。阻挡绝缘膜59例如跨及存储器柱50的Z方向全长。阻挡绝缘膜59例如是包含硅与氧的膜或包含金属与氧的膜等多个绝缘膜积层而成的积层结构膜。包含金属与氧的膜的一例为铝氧化物。阻挡绝缘膜59也可以包含硅氮化物或氧化铪之类的高介电常数材料(High-k材料)。
通道层52设置在存储器膜51的内侧。通道层52形成为环状。通道层52沿Z方向延伸。通道层52例如跨及存储器柱50的Z方向全长。通道层52由多晶硅之类的半导体材料形成。通道层52也可以掺杂有杂质。通道层52在对字线WL施加电压的情况下，形成通道而将位线BL与源极线SL电连接。
由此，在与各字线WL相同的高度，由与存储器柱50相邻的字线WL的端部、阻挡绝缘膜59、电荷俘获膜58、隧道绝缘膜57、及通道层52形成MANOS(Metal-Al-Nitride-Oxide-Silicon)型存储单元晶体管MT。此外，存储器膜51也可以具有浮动栅极方式的电荷蓄积部(浮动栅极电极)来代替电荷俘获膜58，作为电荷蓄积部。浮动栅极电极例如由包含杂质的多晶硅形成。
绝缘芯53设置在通道层52的内侧。绝缘芯53将通道层52内部的一部分填埋。绝缘芯53由包含硅与氧的膜之类的绝缘材料形成。绝缘芯53的一部分形成为沿着通道层52的内周面的环状，也可以在内部具有空间部(气隙)S。绝缘芯53沿Z方向延伸。绝缘芯53例如跨及除存储器柱50的上端部以外的存储器柱50的Z方向的大部分(参考图4)。
接下来，返回到图4中，对盖部54进行说明。盖部54设置在绝缘芯53的上方。盖部54是由非晶硅或多晶硅之类的半导体材料形成的半导体部。盖部54也可以掺杂有杂质。盖部54配置在存储器膜51的上端部的内周侧，与通道层52一体地形成。盖部54与通道层52的上端部一起，形成存储器柱50的上端部。用于存储器柱的触点61在Z方向上与盖部54相接。
＜4.4用于存储器柱的触点＞
接下来，对用于存储器柱的触点61进行说明。触点61是将存储器柱50与配线部70中所包含的位线BL电连接的电连接部。从上方观察时，多个触点61配置在与多个存储器柱50对应的位置。各触点61沿Z方向延伸。各触点61的下端与存储器柱50的上端50b相接。另一方面，各触点61的上端经由设置在触点61的上方的通孔71(下述)而连接于位线BL。
＜4.5用于导电层的触点＞
接下来，返回到图3中，对用于导电层的触点62进行说明。触点62是将导电层41与配线部70中所包含的配线74电连接的电连接部。多个触点62例如在积层体40中与多个导电层41的端部配置成阶梯状的阶梯区域对应地配置。从上方观察时，多个触点62配置在与多个导电层41对应的位置。多个触点62沿Z方向延伸，且Z方向上的长度互不相同。
＜4.6配线部＞
接下来，对配线部70进行说明。配线部70例如配置在积层体40与半导体衬底21之间(参考图3)。配线部70例如包含多个位线BL、多个通孔71、多个配线72、多个通孔73、及多个配线74。
各位线BL是为了选择存储器柱50而控制电压的施加状态的配线。多个位线BL相互隔开间隔而在X方向上并排配置。多个位线BL相互平行地沿Y方向延伸。各位线BL配置在至少一部分与对应的用于存储器柱的触点61在Z方向上重叠的位置。在位线BL与触点61之间，设置着将位线BL与触点61连接的通孔71。位线BL经由通孔71及触点61，而电连接于存储器柱50的通道层52。由此，利用字线WL与位线BL的组合，能够从配置成三维状的多个存储单元晶体管MT之中选择任意的存储单元晶体管MT。关于位线BL，将在下文中详细地叙述。
各配线72是用来将位线BL与焊垫36电连接的电连接部。多个配线72例如相对于多个位线BL而言配置在+Z方向侧。各配线72例如沿X方向或Y方向延伸。在配线72与位线BL之间，设置着将配线72与位线BL连接的通孔73。关于配线72及通孔73，将在下文中详细地叙述。
各配线74是为了选择导电层41(字线WL、漏极侧选择栅极线SGD、或源极侧选择栅极线SGS)而控制电压的施加状态的配线。各配线74是将触点62与焊垫36电连接的电连接部。
＜5.位线与配线的连接结构＞
接下来，对位线BL与配线72的连接结构进行说明。
图6是表示图3所示的存储单元阵列11的以F6线包围的区域的剖视图。此外，图6相对于图3上下反向地旋转。如图6所示，存储单元阵列11具有所述多个位线BL、绝缘层80、第1绝缘部91、所述多个配线72、多个通孔73(在图6中仅图示出1个)、及第2绝缘部92。以下，详细地对它们进行说明。
＜5.1位线＞
多个位线BL相互隔开间隔地在X方向上排列。以下，为了方便说明，将多个位线BL中所包含的1个位线BL-1称为“第1位线BL-1”，将与第1位线BL-1相邻的1个位线BL称为“第2位线BL-2”。第1位线BL-1是“第1配线”的一例。第2位线BL-2是“第2配线”的一例。
位线BL例如由能够通过反应性离子蚀刻(RIE：Reactive Ion Etching)进行加工的配线材料形成。位线BL例如由钨、钼、铬、或钌形成。
如图6所示，各位线BL在沿着X方向及Z方向的1个截面中，具有第1端101a及第2端101b。第1端101a是Z方向上绝缘层80所处的一侧的端。第1端101a在Z方向上与下述绝缘层80的第1层部81相接。第2端101b是Z方向上位于与第1端101a相反侧的端。也就是说，第2端101b是积层体40所处的一侧的端。第2端101b在Z方向上与通孔71相接。
在本实施方式中，多个位线BL通过反应性离子蚀刻而图案化。因此，关于各位线BL，位线BL的第2端101b的X方向上的宽度W2大于位线BL的第1端101a的X方向上的宽度W1。各位线BL在沿着X方向及Z方向的1个截面中，为随着接近积层体40所处的一侧而X方向上的宽度逐渐变大的梯形状。
在本实施方式中，各位线BL不具有障壁金属层。换句话说，各位线BL在沿着X方向及Z方向的1个截面中，具有第1侧端101c、及位于与第1侧端101c相反侧的第2侧端101d。第1侧端101c与第1绝缘部91相接。第2侧端101d在与第1侧端101c不同的位置，与第1绝缘部91相接。而且，位线BL的内部跨及第1侧端101c与第2侧端101d之间是均匀的。也就是说，位线BL的内部跨及第1侧端101c与第2侧端101d之间由相同的材质(例如钨或钼)连续。
＜5.2绝缘层＞
绝缘层80例如是在通孔73相对于位线BL发生了位置偏移的情况下用来抑制该位置偏移所造成的影响的绝缘层。绝缘层80配置在相对于多个位线BL而言与积层体40相反侧(也就是+Z方向侧)。绝缘层80例如具有多个第1层部81及第2层部82。此外，在图6中，为了方便说明，对第1层部81与第2层部82标注了不同的阴影。但是，第1层部81与第2层部82例如包含相同的材料而一体地存在。因此，第1层部81与第2层部82之间的交界消失，作为1个绝缘层80存在。绝缘层80是“第1绝缘层”的一例。
＜5.2.1第1层部＞
多个第1层部81是与多个位线BL对应地设置。第1层部81是绝缘层80中例如负责电绝缘性(耐压性)的部分。第1层部81相对于对应的位线BL而言位于+Z方向侧。第1层部81积层在位线BL上。第1层部81沿着位线BL的表面在Y方向上延伸(参考图8)。多个第1层部81相互在X方向上隔开间隔而配置。积层在第1位线BL-1上的第1层部81(第1层部81-1)是“第1绝缘层的第1部分”的一例。积层在第2位线BL-2上的第1层部81(第1层部81-2)是“第1绝缘层的第2部分”的一例。
第1层部81例如包括含有氮的绝缘材料G2。绝缘材料G2例如是包含硅与氮的膜(例如SiN)、包含硅、碳及氮的膜(例如SiCN)、或者包含硅、氧及氮的膜(例如SiON)中的任一种。在考虑下述第1绝缘部91与第1层部81的蚀刻选择比的情况下，作为绝缘材料G2，优选为硅氮化物(SiN)或硅碳氮化物(SiCN)。
另外，在考虑下述配线72与位线BL之间的层间电容的情况下(想要减小层间电容的情况下)，作为绝缘材料G2，相比硅氮化物(SiN)而言优选为硅碳氮化物(SiCN)。另一方面，在进而考虑下述第1绝缘部91与第1层部81的蚀刻选择比的情况下(想要提高选择比的情况下)，作为绝缘材料G2，相比硅碳氮化物(SiCN)而言优选为硅氮化物(SiN)。绝缘材料G2是“第2绝缘材料”的一例。
在本实施方式中，第1层部81的X方向上的最大宽度W3(例如，与位线BL的第1端101a的X方向上的宽度W1相同)大于第1层部81的Z方向上的厚度T1。多个第1层部81例如与位线BL一起通过反应性离子蚀刻而图案化。因此，第1层部81的第1端101a侧的X方向上的宽度W3大于第2层部82侧的X方向上的宽度。第1层部81在沿着X方向及Z方向的1个截面中，为随着接近积层体40所处的一侧而X方向上的宽度逐渐变大的梯形状。
在本实施方式中，第1层部81的内部不存在空隙或膜的接缝，但因制造工序偏差等所致的意料之外的空隙或膜的接缝除外。换句话说，在沿着X方向及Z方向的1个截面中，将使下述第2层部82与第1绝缘部91的交界B1在X方向上延长所得的线设为第1虚拟线L1时，至少在Z方向上第1虚拟线L1与第2位线BL-2之间的区域(在图6中以单点划线表示的区域R1)中，绝缘层80的内部均匀。也就是说，在该区域R1中，不存在空隙或膜的接缝，但因制造工序偏差等所致的意料之外的空隙或膜的接缝除外。
＜5.2.2第2层部＞
第2层部82例如是在用来形成通孔73的孔加工时，作为针对该孔加工的挡止层发挥功能的部分。第2层部82相对于多个第1层部81而言位于+Z方向侧。也就是说，第2层部82相对于多个第1层部81而言位于与多个位线BL相反侧。第2层部82以跨及多个第1层部81的方式至少沿X方向延伸。在本实施方式中，第2层部82沿着X方向及Y方向扩展。第2层部82的Z方向上的厚度T2例如与第1层部81的Z方向上的厚度T1相同。换句话说，第1层部81的X方向上的最大宽度W3大于第2层部82的Z方向上的厚度T2。第2层部82是“第1绝缘层的第3部分”的一例。
第2层部82例如包含与第1层部81相同的绝缘材料G2。也就是说，第2层部82例如包括包含硅与氮的膜(例如SiN)、包含硅、碳及氮的膜(例如SiCN)、或者包含硅、氧及氮的膜(例如SiON)。在本实施方式中，第1层部81与第2层部82由相同的材料形成。
在本实施方式中，第2层部82具有在Z方向上与第1绝缘部91相接的第1表面S1、及位于与第1表面S1相反侧的第2表面S2。第2表面S2是沿着X方向及Y方向的平坦面。换句话说，在沿着X方向及Z方向的1个截面中，第2表面S2至少在从Z方向观察时与所述第1配线重叠的区域(也就是在图6中以单点划线表示的区域R2)，不具有Z方向上的深度超过10nm的凹陷。
＜5.3第1绝缘部＞
第1绝缘部91相对于绝缘层80而言配置在-Z方向侧。第1绝缘部91包含在X方向上位于多个位线BL之间的部分91a、及在X方向上位于绝缘层80的多个第1层部81之间的部分91b。第1绝缘部91的部分91b在Z方向上与绝缘层80的第2层部82的第1表面S1相接。第1绝缘部91例如包括含有氧的绝缘材料G1。绝缘材料G1例如为包含硅与氧的膜(例如SiO2)。绝缘材料G1是“第1绝缘材料”的一例。
＜5.4配线＞
多个配线72相对于绝缘层80而言配置在+Z方向侧。在图6所示的例子中，配线72沿Y方向延伸。取而代之，配线72也可以沿X方向延伸。
多个配线72之中连接于第1位线BL-1的配线72-1是“第3配线”的一例。配线72-1相对于通孔73而言配置在与第1位线BL-1相反侧。配线72-1连接于通孔73，且经由通孔73而电连接于第1位线BL-1。在本申请案中所谓“连接于通孔(导电部)”，并不限定于通孔(导电部)与配线分别形成后连接的情况，也包含通过将通孔(导电部)与配线一体地形成而将两者连接的情况。
多个配线72之中不连接于第1位线BL-1的配线72-2是“第4配线”的一例。配线72-2例如在X方向上配置在配线72-1的旁边。
在本实施方式中，配线72包含表层72m、及设置在表层72m的内部的主部72n。表层72m例如为障壁金属层。表层72m例如由包含钛的导电材料形成。主部72n例如由金属材料之类的导电材料形成。主部73n例如由钨、钼、或铜等形成。
＜5.5通孔＞
通孔73是将配线72与位线BL(例如，配线72-1与第1位线BL-1)电连接的电连接部。通孔73在Z方向上配置在配线72与位线BL之间，沿Z方向延伸。通孔73从相对于绝缘层80而言与第1位线BL-1相反侧朝向绝缘层80延伸。通孔73是“导电部”的一例。通孔73例如具有第1部分73a及第2部分73b。
第1部分73a是从Z方向观察时通孔73之中与位线BL重叠的部分。第1部分73a在Z方向上贯通绝缘层80的第2层部82及第1层部81而与位线BL相接。第1部分73a将配线72与位线BL电连接。
第2部分73b是从Z方向观察时通孔73之中偏离位线BL的部分。第2部分73b在X方向上与第1部分73a相邻。第2部分73b在Z方向上贯通绝缘层80的第2层部82而与第1绝缘部91相接。第2部分73b的-Z方向侧的端73be例如位于绝缘层80的第2层部82与第1绝缘部91的交界B1。在第1部分73a与第2部分73b之间，形成Z方向的阶差73s。第2部分73b相对于非连接对象的第2位线BL-2，至少以大于绝缘层80的第1层部81的Z方向上的厚度T1的距离离开。
图7是将图6中所示的存储单元阵列11的一部分的沿着F7-F7线的截面的一部分放大后的剖视图。在本实施方式中，通孔73在沿着X方向及Y方向的截面中，为在X方向具有短轴、在Y方向具有长轴的椭圆状。第1部分73a与第2部分73b之间的阶差73s沿着第1层部81与第1绝缘部91的交界B2在Y方向上延伸。
返回到图6中继续进行说明。在本实施方式中，通孔73包含表层73m、及设置在表层73m的内部的主部73n。表层73m例如为障壁金属层。表层73m例如由包含钛的导电材料形成。主部73n例如由金属材料之类的导电材料形成。主部73n例如由钨、钼、或铜等形成。
＜5.6第2绝缘部＞
第2绝缘部92相对于绝缘层80而言配置在+Z方向侧。第2绝缘部92沿着绝缘层80的第2层部82的第2表面S2，在X方向及Y方向上扩展。第2绝缘部92例如包括含有氧的绝缘材料G4。绝缘材料G4例如为包含硅与氧的膜(例如SiO2)。绝缘材料G4既可以与绝缘材料G1相同，也可以不同。绝缘材料G4是“第4绝缘材料”的一例。
图8是图6中所示的存储单元阵列11的一部分的沿着F8-F8线的剖视图。第2绝缘部92的一部分在偏离通孔73的位置配置在配线72(例如配线72-1)与绝缘层80的第2层部82之间。在本实施方式中，配线72(例如配线72-1)与绝缘层80的第2层部82之间的第2绝缘部92的Z方向上的厚度T4大于绝缘层80的Z方向上的厚度T3。绝缘层80的Z方向上的厚度T3例如为第1层部81的Z方向上的厚度T1与第2层部82的Z方向上的厚度T2的合计。
如图6所示，第2绝缘部92的另一部分配置在配线72(例如配线72-2)与绝缘层80的第2层部82之间。配线72(例如配线72-2)与绝缘层80的第2层部82之间的第2绝缘部92的Z方向上的厚度T4比绝缘层80的Z方向上的厚度T3厚。
＜6.制造方法＞
接下来，对半导体存储装置1的制造方法进行说明。
图9到图11是用来说明半导体存储装置1的制造方法的剖视图。此外，半导体存储装置1的积层体40、存储器柱50、触点61、及通孔71等能够利用公知的方法来制造。以下，对与位线BL、绝缘层80、配线72、及通孔73相关的部分进行说明。
首先，如图9中的(a)所示，形成包含积层体40、存储器柱50、触点61、及通孔71的结构体210。接下来，在结构体210上，通过化学气相沉积(CVD：Chemical Vapor Deposition)而形成金属层211。金属层211为沿着X方向及Y方向的板状。金属层211是在后续工序中形成位线BL的金属层。接下来，在金属层211上形成绝缘膜212。绝缘膜212沿着X方向及Y方向。绝缘膜212是在后续工序中形成多个第1层部81的绝缘膜。接下来，在绝缘膜212上形成功能层213，所述功能层213形成例如非晶硅之类的材料且成为硬质掩模的来源。
接下来，如图9中的(b)所示，通过对功能层213进行规定的加工，而从功能层213形成与位线BL的配置对应的硬质掩模M。
接下来，如图9中的(c)所示，通过使用硬质掩模M进行反应性离子蚀刻，而将金属层211的不需要部分及绝缘膜212的不需要部分去除。也就是说，通过利用反应性离子蚀刻将金属层211在X方向上分断，而从金属层211形成多个位线BL。另外，通过利用所述反应性离子蚀刻将绝缘膜212与金属层211一起在X方向上分断，而从绝缘膜212形成多个第1层部81。积层在第1位线BL-1的第1层部81是“第1绝缘膜”的一例。积层在第2位线BL-2的第1层部81是“第2绝缘膜”的一例。
接下来，如图9中的(d)所示，以填埋多个位线BL及多个第1层部81的方式设置绝缘部220。绝缘部220例如使用TEOS(原硅酸四乙酯(Si(OC2H5)4)而形成。
接下来，如图10中的(e)所示，通过将绝缘部220的上端部利用平坦化处理(CMP：Chemical Mechanical Polishing，化学机械抛光)去除，而从绝缘部220形成第1绝缘部91。由此，第1绝缘部91的上表面位于与多个第1层部81的上表面相同的面上。由此，形成包含多个位线BL、多个第1层部81、及第1绝缘部91的结构体230。
接下来，如图10中的(f)所示，以覆盖多个第1层部81的上表面及第1绝缘部91的上表面的方式形成第2层部82。由此，由多个第1层部81与第2层部82形成绝缘层80。第2层部82是“第3绝缘膜”的一例。
接下来，如图10中的(g)所示，在绝缘层80上形成第2绝缘部92。第2绝缘部92例如使用TEOS(原硅酸四乙酯(Si(OC2H5)4)而形成。
接下来，如图10中的(h)所示，设置未图示的掩模，在第2绝缘部92形成用来设置通孔73的孔H。孔H例如通过反应性离子蚀刻而形成。形成孔H的蚀刻首先在第1条件下进行。第1条件是将第2绝缘部92削掉，但与第2绝缘部92相比不将绝缘层80削掉的蚀刻条件。由此，首先，形成在Z方向上贯通第2绝缘部92而到达绝缘层80的第2表面S2的孔H1。
接下来，如图11中的(i)所示，将蚀刻条件从第1条件切换为第2条件来进行用来形成孔H的蚀刻。第2条件是将绝缘层80削掉，但与绝缘层80相比不将第1绝缘部91削掉的蚀刻条件。
由此，形成包含第1部分Ha及第2部分Hb的孔H。第1部分Ha是从Z方向观察时在孔H之中与位线BL重叠的部分。第1部分Ha在Z方向上贯通绝缘层80的第2层部82及第1层部81而到达位线BL(例如第1位线BL-1)的表面。第2部分Hb是从Z方向观察时在孔H之中偏离位线BL的部分。第2部分Hb在Z方向上贯通绝缘层80的第2层部82后在第1绝缘部91的上表面停止。在第1部分Ha与第2部分Hb之间，存在Z方向的阶差Hs。
接下来，如图11中的(j)所示，设置未图示的掩模，利用第2绝缘部92的上表面形成用来形成配线72的槽G。槽G例如通过反应性离子蚀刻而形成。
接下来，如图11中的(k)所示，在槽G及孔H的内表面，形成成为配线72的表层72m及通孔73的表层72m的障壁金属层241。接下来，通过向槽G及孔H的内部供给导电材料，而形成配线72的主部72n及通孔73的主部73n。由此，在槽G及孔H的内部分别形成配线72及通孔73。此时，在孔H的第1部分Ha形成通孔73的第1部分73a，在孔H的第2部分Hb形成通孔73的第2部分73b。
＜7.优点＞
作为比较例1，考虑以下例子：不通过反应性离子蚀刻形成位线BL及第1层部81，而是在绝缘部的上表面形成槽，在该槽的内部形成位线及绝缘部。在该比较例1中，例如，考虑在由硅氧化物(SiO2)形成的绝缘部的上表面形成槽，在该槽内的下部形成位线，在该槽内的上部及所述绝缘部的上表面形成包含硅氮化物(SiN)的绝缘层。根据这样的构成，与所述实施方式同样地，能够在通孔的底部设置阶差。
然而，在比较例1的构成中，为了确保耐压性(也就是说，在将通孔连接于第1位线的情况下，为了确保通孔与非连接对象的第2位线之间的距离)，必须在槽内设置较厚的绝缘层。在该情况下，必须在槽内的空间填埋大量硅氮化物。然而，硅氮化物一般来说填埋性较差，当在槽内填埋硅氮化物时，容易在硅氧化物的内部产生空隙。另外，当在槽内填埋硅氮化物时，容易在与槽的上方对应的绝缘层的区域的上表面产生朝向槽凹陷的大的凹陷(超过10nm的凹陷)。因此，在比较例1的构成中，有时难以提高耐压性或其它电特性。
接下来，作为比较例2，考虑利用较厚的硅氮化物层的结构。在该比较例2中，首先，形成成为位线的来源的金属层，在该金属层上，形成较厚的硅氮化物层，将这些金属层与较厚的硅氮化物层利用反应性离子蚀刻在特定方向上分断，由此形成多个位线、及设置在多个位线上的多个第1绝缘部。多个第1绝缘部与多个位线1对1地对应，并且具有所述较厚的硅氮化物层的厚度。接下来，形成填埋多个位线及多个第1绝缘部的第2绝缘部。第2绝缘部包含硅氧化物。接下来，将多个第1绝缘部之中与形成通孔的位置对应的部分通过反应性离子蚀刻去除，在通过该去除而形成在第2绝缘部内的空间部形成通孔，在其余的多个第1绝缘部上及第2绝缘部上形成连接于通孔的配线(以下称为“特定配线”)。根据这样的构成，抑制通孔相对于位线发生位置偏移。
然而，在比较例2的构成中，位线与特定配线的Z方向上的距离由作为硅氮化物的第1绝缘部的厚度界定。因此，为了确保位线与特定配线之间的距离，需要较厚的第1绝缘部。此处，如果第1绝缘部变厚，那么在将所述金属层及较厚的硅氮化物层分别通过反应性离子蚀刻分断为多个时，必须以较高的深宽比进行加工，较厚的第1绝缘部有可能会倒塌。因此，难以增大第1绝缘部的厚度。因此，在比较例2的构成中，难以谋求提高耐压性。
另外，在比较例2的构成中，多个第1绝缘部由于分别通过反应性离子蚀刻而形成，所以形成为越接近位线则第1绝缘部的横宽越宽的梯形状(以下称为“纯锥形的梯形状”)。结果，在将形成通孔的位置的第1绝缘部通过反应性离子蚀刻去除，通过该去除而在第2绝缘部内形成用来形成通孔的空间部的情况下，该空间部成为模仿第1绝缘部的外形的纯锥形的梯形状，供给导电材料的入口部变窄，并且空间部的内部变宽。结果，有可能在通孔的内部发生填埋不良。
进而，在第2比较例的构成中，由于位线与特定配线之间由硅氮化物填埋，所以有可能层间电容会变大，发生RC延迟等，从而电特性可能会降低。
另一方面，在本实施方式中，绝缘层80包含在Z方向上积层在第1位线BL-1的第1层部81(第1部分)、在Z方向上积层在第2位线BL-2的第1层部81(第2部分)、及相对于多个第1层部81而言位于与位线BL相反侧且至少沿X方向延伸的第2层部82(第3部分)。第1绝缘部91包含位于绝缘层80的多个第1层部81之间的部分91b。通孔73包含在Z方向上贯通绝缘层80的第2层部82及第1层部81并与第1位线BL-1相接的第1部分73a、及在Z方向上贯通绝缘层80的第2层部82并与第1绝缘部91相接且与第1部分73a之间具有阶差73s的第2部分73b。
根据这样的构成，通过设置第1层部81及第2层部82，能够形成在底部具有阶差73s的通孔73。由此，在通孔73连接于第1位线BL-1的情况下，能够确保通孔73与非连接对象的第2位线BL-2之间的距离，提高耐压性。由此，能够谋求提高半导体存储装置1的电特性。
另外，根据本实施方式的所述构成，与比较例2的构成相比，无须以较高的深宽比进行加工，能够抑制较厚的第1绝缘部倒塌。换句话说，根据本实施方式的所述构成，能够通过低加工难易度的配线工艺来谋求提高耐压性。
另外，根据本实施方式的所述构成，与比较例2的构成不同，无须对纯锥形的梯形状的空间部供给导电材料。因此，能够抑制在通孔73的内部发生填埋不良。
另外，根据本实施方式的所述构成，与比较例2的构成不同，第1层部81的厚度T1(负责耐压性的绝缘部的厚度)能够根据所需耐压来调整。因此，通过根据所需耐压来调整第1层部81的厚度T1，能够调整通孔73的底与第2位线BL-2之间的距离。
另外，根据本实施方式的所述构成，通过利用反应性离子蚀刻将绝缘膜212与金属层211一起在X方向上分断，能够从金属层211形成多个位线BL，并且从绝缘膜212形成多个第1层部81。在该情况下，不需要在槽内填埋硅氮化物的工序。因此，与第1比较例相比，不易在第1层部81的内部产生空隙，并且不易在第2层部82的第2表面S2产生凹陷。因此，与比较例1相比，容易增大第1层部81的厚度T1，容易确保耐压性。由此，能够谋求进一步提高半导体存储装置1的电特性。
在本实施方式中，第1绝缘部91包括含有氧的绝缘材料G1。绝缘层80的第1层部81、第1层部81及第2层部82包括含有氮的绝缘材料G2。根据这样的构成，利用绝缘材料G1与绝缘材料G2的蚀刻选择比，容易形成在第1部分Ha与第2部分Hb之间具有阶差Hs的孔H，作为设置通孔73的孔。
在本实施方式中，配线72在Z方向上相对于绝缘层80而言配置在与第1位线BL-1相反侧，且连接于通孔73。第2绝缘部92在偏离通孔73的位置配置在配线72与绝缘层80之间，包括含有氧的绝缘材料G4。根据这样的构成，包括含有氧的绝缘材料G4的第2绝缘部92存在于配线72与位线BL之间。含有氧的绝缘材料G4(例如硅氧化物)与硅氮化物相比介电常数较低。因此，例如与比较例2相比，能够减小配线72与位线BL之间的层间电容。由此，能够抑制例如RC延迟，从而能够谋求提高半导体存储装置1的电特性。
＜8.变化例＞
接下来，对几个变化例进行说明。此外，在各变化例中以下说明以外的构成与所述实施方式相同。
＜8.1第1变化例＞
图12是表示第1变化例的存储单元阵列11的一部分的剖视图。在第1变化例中，绝缘层80的第1层部81例如包括含有氮的绝缘材料G2。绝缘材料G2例如为硅氮化物(SiN)、硅碳氮化物(SiCN)、及硅氮氧化物(SiON)中的任一种。
另一方面，绝缘层80的第2层部82包括含有氮的绝缘材料G3。绝缘材料G3是与绝缘材料G2不同的绝缘材料。绝缘材料G3例如为硅氮化物(SiN)、硅碳氮化物(SiCN)、及硅氮氧化物(SiON)中的任意另一种。绝缘材料G3是“第3绝缘材料”的一例。
根据这样的构成，由于利用特性不同的多种绝缘材料来形成绝缘层80，所以有时能够谋求提高半导体存储装置1的电特性。
＜8.2第2变化例＞
图13是表示第2变化例的存储单元阵列11的一部分的剖视图。在第2变化例中，第1层部81的Z方向上的厚度T1大于第2层部82的Z方向上的厚度T2。根据这样的构成，在需要较高的耐压性的情况下，能够谋求进一步提高耐压性。根据本变化例，由于多个第1层部81是通过利用反应性离子蚀刻将绝缘膜212分断而形成，所以即便在设置着较厚的第1层部81的情况下，也不易在第1层部81的内部产生空隙，并且不易在第2层部82的第2表面S2产生凹陷。
以上，对1个实施方式及几个变化例进行了说明，但实施方式及变化例并不限定于所述例。例如，第1层部81的Z方向上的厚度T1也可以小于第2层部82的Z方向上的厚度T2。
所述实施方式及变化例能够应用于NAND型闪速存储器以外的半导体存储装置(例如，NOR型存储器或MRAM(Magnetoresistive Random Access Memory，磁阻随机存取存储器)、阻变型存储器、DRAM(Dynamic Random Access Memory，动态随机存取存储器))。另外，所述实施方式及变化例能够应用于半导体存储装置以外的半导体装置(例如，CPU(CentralProcessing Unit，中央处理器)之类的处理器或各种IC(Integrated Circuit，集成电路)零件)。在本申请案中表示“第1”、“第2”之类的序列的用语也可以适当重新标注。
根据以上所说明的至少一个实施方式，实施方式的半导体存储装置具有第1配线、第2配线、第1绝缘层、第1绝缘部、及导电部。所述第1绝缘层包含第1部分、第2部分、及第3部分。所述第1部分积层在所述第1配线。所述第2部分积层在所述第2配线。所述第3部分相对于所述第1部分及所述第2部分而言位于与所述第1配线及所述第2配线相反侧。所述导电部包含：第1部分，贯通所述第1绝缘层的所述3部分及所述第1部分并与所述第1配线相接；以及第2部分，贯通所述第1绝缘层的所述第3部分并与所述第1绝缘部相接，且与所述导电部的所述第1部分之间具有阶差。根据这样的构成，能够谋求提高电特性。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非旨在限定发明的范围。这些实施方式能以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，同样包含在权利要求书中所记载的发明及与其均等的范围内。
[符号的说明]
1:半导体存储装置
BL:位线
BL-1:第1位线(第1配线)
BL-2:第2位线(第2配线)
40:积层体
41:导电层(栅极电极层)
42:绝缘层(第2绝缘层)
50:存储器柱(柱状体)
51:存储器膜
52:通道层
53:绝缘芯
72:配线
72-1:配线(第3配线)
80:绝缘层(第1绝缘层)
81:第1层部
81-1:第1层部(第1部分、第1绝缘膜)
81-2:第2层部(第2部分、第2绝缘膜)
82:第2层部(第3部分、第3绝缘膜)
91:第1绝缘部
92:第2绝缘部
101c:第1侧端
101d:第2侧端
S1:第1表面
S2:第2表面
H:孔
211:金属层
212:绝缘膜
L1:第1虚拟线。

Claims (14)

1.一种半导体存储装置，具备：
第1配线，沿第1方向延伸；
第2配线，在与所述第1方向交叉的第2方向上远离所述第1配线，且沿所述第1方向延伸；
第1绝缘层，包含在与所述第1方向及所述第2方向交叉的第3方向上积层在所述第1配线的第1部分、在所述第3方向上积层在所述第2配线的第2部分、及相对于所述第1部分及所述第2部分而言位于与所述第1配线及所述第2配线相反侧且以跨及所述第1部分与所述第2部分的方式至少沿所述第2方向延伸的第3部分；
第1绝缘部，包含在所述第2方向上位于所述第1绝缘层的所述第1部分与所述第2部分之间的部分；以及
导电部，从相对于所述第1绝缘层而言与所述第1配线相反侧朝向所述第1绝缘层延伸，且包含第1部分及第2部分，所述第1部分在所述第3方向上贯通所述第1绝缘层的所述第3部分及所述第1部分并与所述第1配线相接，所述第2部分在所述第3方向上贯通所述第1绝缘层的所述第3部分并与所述第1绝缘部相接且与所述导电部的所述第1部分之间具有阶差。
2.根据权利要求1所述的半导体存储装置，其中
所述第1绝缘部包括含有氧的第1绝缘材料，
所述第1绝缘层的所述第1部分、所述第2部分、及所述第3部分包括含有氮的第2绝缘材料。
3.根据权利要求1所述的半导体存储装置，其中
所述第1绝缘部包括含有氧的第1绝缘材料，
所述第1绝缘层的所述第1部分及所述第2部分包括含有氮的第2绝缘材料，所述第1绝缘层的所述第3部分包括含有氮并且与所述第2绝缘材料不同的第3绝缘材料。
4.根据权利要求1所述的半导体存储装置，其还具备：
第3配线，相对于所述导电部而言配置在与所述第1配线相反侧，连接于所述导电部，并且沿所述第1方向或所述第2方向延伸；以及
第2绝缘部，在偏离所述导电部的位置配置在所述第3配线与所述第1绝缘层之间，且包括含有氧的第4绝缘材料。
5.根据权利要求1所述的半导体存储装置，其中
所述第1配线在所述第3方向上，具有位于所述第1绝缘层侧的第1端、及位于与所述第1端相反侧的第2端，
所述第2端的所述第2方向上的宽度大于所述第1端的所述第2方向上的宽度。
6.根据权利要求5所述的半导体存储装置，其中
所述第1配线在沿着所述第2方向及所述第3方向的1个截面中，为梯形状，即，随着从所述第1端朝向所述第2端，所述第2方向的宽度逐渐变宽。
7.根据权利要求1至6中任一项所述的半导体存储装置，其还具备：
积层体，相对于所述第1配线及所述第2配线而言配置在与所述第1绝缘层相反侧，包含多个栅极电极层及多个第2绝缘层，且所述多个栅极电极层与所述多个第2绝缘层在所述第3方向上以1层为单位交替地积层；以及
柱状体，在所述积层体内沿所述第3方向延伸，且包含绝缘芯、配置在所述多个栅极电极层与所述绝缘芯之间的通道层、及配置在所述多个栅极电极层与所述通道层之间的存储器膜。
8.根据权利要求7所述的半导体存储装置，其中
所述第1配线是电连接于所述柱状体的所述通道层的位线。
9.根据权利要求7所述的半导体存储装置，其中
所述第1配线在沿着所述第2方向及所述第3方向的1个截面中，具有与所述第1绝缘部相接的第1侧端、及位于与所述第1侧端相反侧的第2侧端，
所述第1配线的内部在跨及所述第1侧端与所述第2侧端之间均匀。
10.根据权利要求7所述的半导体存储装置，其中
在沿着所述第2方向及所述第3方向的1个截面中，将使所述第1绝缘层的所述第3部分与所述第1绝缘部的交界在所述第2方向上延长所得的线设为第1虚拟线时，至少在所述第3方向上所述第1虚拟线与所述第2配线之间的区域中，所述第1绝缘层的内部均匀。
11.根据权利要求7所述的半导体存储装置，其中
所述第1绝缘层的所述第3部分具有在所述第3方向上与所述第1绝缘部相接的第1表面、及位于与所述第1表面相反侧的第2表面，
在沿着所述第2方向及所述第3方向的1个截面中，所述第2表面在从所述第1方向观察时与所述第2配线重叠的区域，不具有所述第3方向的深度超过10nm的凹陷。
12.一种半导体装置的制造方法，包含以下步骤：
形成结构体，所述结构体包含沿第1方向延伸的第1配线、在与所述第1方向交叉的第2方向上远离所述第1配线且沿所述第1方向延伸的第2配线、在与所述第1方向及所述第2方向交叉的第3方向上积层在所述第1配线的第1绝缘膜、在所述第3方向上积层在所述第2配线的第2绝缘膜、及包含在所述第2方向上位于所述第1绝缘膜与所述第2绝缘膜之间的部分的第1绝缘部；
通过在所述第1绝缘膜上、所述第2绝缘膜上、及所述第1绝缘部上设置至少沿所述第2方向延伸的第3绝缘膜，而形成包含由所述第1绝缘膜形成的第1部分、由所述第2绝缘膜形成的第2部分、及由所述第3绝缘膜形成的第3部分的第1绝缘层；
在所述第1绝缘层上形成第2绝缘部；
形成孔，所述孔在所述第3方向上贯通所述第2绝缘部及所述第1绝缘层，且包含在所述第3方向上贯通所述第1绝缘层的所述第3部分及所述第1部分并到达所述第1配线的第1部分、及在所述第3方向上贯通所述第1绝缘层的所述第3部分并到达所述第1绝缘部且与所述第1部分之间具有阶差的第2部分；以及
在所述孔的内部形成导电部。
13.根据权利要求12所述的半导体装置的制造方法，其中
所述第1配线及所述第2配线是通过将沿着所述第1方向及所述第2方向的金属层利用反应性离子蚀刻在所述第2方向上分断而形成。
14.根据权利要求13所述的半导体装置的制造方法，其中
所述第1绝缘膜及所述第2绝缘膜是通过将形成在所述金属层上的沿着所述第1方向及所述第2方向的绝缘膜与所述金属层一起利用所述反应性离子蚀刻在所述第2方向上分断而形成。
CN202310135071.1A 2022-09-20 2023-02-20 半导体存储装置、及半导体装置的制造方法 Pending CN117750774A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-149422 2022-09-20
JP2022149422A JP2024044090A (ja) 2022-09-20 2022-09-20 半導体記憶装置、および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN117750774A true CN117750774A (zh) 2024-03-22

Family

ID=85601503

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310135071.1A Pending CN117750774A (zh) 2022-09-20 2023-02-20 半导体存储装置、及半导体装置的制造方法

Country Status (6)

Country Link
US (1) US20240096795A1 (zh)
EP (1) EP4343825A1 (zh)
JP (1) JP2024044090A (zh)
CN (1) CN117750774A (zh)
DE (1) DE102023202238A1 (zh)
TW (1) TW202415242A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5676787B1 (ja) * 2014-01-16 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US10199325B2 (en) * 2016-11-28 2019-02-05 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US11387142B1 (en) * 2021-03-22 2022-07-12 Sandisk Technologies Llc Semiconductor device containing bit lines separated by air gaps and methods for forming the same
JP2022149422A (ja) 2021-03-25 2022-10-06 テイ・エス テック株式会社 車両用シート

Also Published As

Publication number Publication date
US20240096795A1 (en) 2024-03-21
EP4343825A1 (en) 2024-03-27
JP2024044090A (ja) 2024-04-02
DE102023202238A1 (de) 2024-03-21
TW202415242A (zh) 2024-04-01

Similar Documents

Publication Publication Date Title
US11282782B2 (en) Semiconductor memory device
TWI768450B (zh) 半導體記憶裝置
US20130248975A1 (en) Non-volatile semiconductor memory device and its manufacturing method
CN110838319B (zh) 半导体存储装置
US11889689B2 (en) Semiconductor memory device
TWI714211B (zh) 半導體記憶裝置
TWI792309B (zh) 半導體記憶裝置及其製造方法
US20210313335A1 (en) Memory device
CN117750774A (zh) 半导体存储装置、及半导体装置的制造方法
US20240244852A1 (en) Memory device
CN220606443U (zh) 存储器件
TWI812333B (zh) 半導體記憶體裝置
US20230262983A1 (en) Semiconductor memory device
TWI747150B (zh) 記憶體裝置
TWI782253B (zh) 半導體記憶裝置
US20230413567A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
US20230066475A1 (en) Semiconductor storage device and manufacturing method thereof
US20230276627A1 (en) Semiconductor device and manufacturing method thereof
JP2023125863A (ja) 半導体装置およびその製造方法
CN115050745A (zh) 半导体存储装置
TW202415241A (zh) 半導體記憶裝置
TW202412284A (zh) 半導體記憶裝置及其製造方法
JP2024100200A (ja) メモリデバイス

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination