CN114203716A - 半导体存储装置 - Google Patents

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CN114203716A CN202110006567.XA CN202110006567A CN114203716A CN 114203716 A CN114203716 A CN 114203716A CN 202110006567 A CN202110006567 A CN 202110006567A CN 114203716 A CN114203716 A CN 114203716A
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memory structure
memory
semiconductor
multilayer body
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永嶋贤史
荒井史隆
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Kioxia Corp
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Abstract

实施方式提供一种抑制存储单元的倒塌并且使集成密度提高的半导体存储装置。实施方式的半导体存储装置具备：第1积层体，沿着第1方向积层；第2积层体，沿着第1方向积层；及第1结构体，包含至少1个存储器结构体，且设置在第1积层体与第2积层体之间。至少1个存储器结构体包含第1半导体膜、第1电荷蓄积膜、第2半导体膜及第2电荷蓄积膜，第1积层体及第2积层体分别包含：第1部分、第2部分及第3部分，分别沿着与第1方向交叉的第2方向延伸，其中，第1部分在与第1方向及第2方向交叉的第3方向上设置在第2部分与第3部分之间；第4部分，将第1部分与第2部分连接；及第5部分，将第1部分与第3部分连接；且第1积层体的第2部分在第3方向上设置在第2积层体的第1部分与第2积层体的第3部分之间。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2020-156442号(申请日：2020年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
作为能够将数据非易失地存储的半导体存储装置，已知有具有三维存储器结构的NAND(Not AND，与非)型闪速存储器。
发明内容
本发明要解决的问题在于提供一种抑制存储单元的倒塌并且使集成密度提高的半导体存储装置。
实施方式的半导体存储装置具备：第1积层体，包含沿着第1方向积层的多个第1导电体；第2积层体，包含沿着所述第1方向积层的多个第2导电体；及第1结构体，包含至少1个存储器结构体，且设置在所述第1积层体与所述第2积层体之间。所述至少1个存储器结构体包含：第1半导体膜及第2半导体膜，分别沿着所述第1方向延伸；第1电荷蓄积膜，在所述第1积层体与所述第1半导体膜之间沿着所述第1方向延伸；及第2电荷蓄积膜，在所述第2积层体与所述第2半导体膜之间沿着所述第1方向延伸；所述第1积层体及所述第2积层体分别包含：第1部分、第2部分及第3部分，分别沿着与所述第1方向交叉的第2方向延伸，其中，所述第1部分在与所述第1方向及所述第2方向交叉的第3方向上设置在所述第2部分与所述第3部分之间；第4部分，将所述第1部分与所述第2部分连接；及第5部分，将所述第1部分与所述第3部分连接；且所述第1积层体的所述第2部分在所述第3方向上设置在所述第2积层体的所述第1部分与所述第2积层体的所述第3部分之间。
附图说明
图1是表示包含实施方式的半导体存储装置的存储器***的构成的框图。
图2是表示实施方式的半导体存储装置的存储单元阵列的电路构成图。
图3是从上方观察实施方式的半导体存储装置的存储单元阵列所得的平面布局。
图4是与图3的IV区域对应的半导体存储装置的平面布局。
图5是与图4的V区域对应的半导体存储装置的平面布局。
图6是沿着图5的VI-VI线的半导体存储装置的纵向剖视图。
图7是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的纵向剖视图。
图8是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的纵向剖视图。
图9是沿着图8的IX-IX线的存储单元阵列的横向剖视图。
图10是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的纵向剖视图。
图11是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的纵向剖视图。
图12是沿着图11的XII-XII线的存储单元阵列的横向剖视图。
图13是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的横向剖视图。
图14是沿着图13的XIV-XIV线的存储单元阵列的纵向剖视图。
图15是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的纵向剖视图。
图16是沿着图15的XVI-XVI线的存储单元阵列的横向剖视图。
图17是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的纵向剖视图。
图18是沿着图17的XVIII-XVIII线的存储单元阵列的横向剖视图。
图19是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的纵向剖视图。
图20是沿着图19的XX-XX线的存储单元阵列的横向剖视图。
图21是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的横向剖视图。
图22是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的纵向剖视图。
图23是用来说明实施方式的半导体存储装置的制造步骤的存储单元阵列的横向剖视图。
图24是从上方观察第1变化例的半导体存储装置的存储单元阵列所得的平面布局。
图25是从上方观察第2变化例的半导体存储装置的存储单元阵列所得的平面布局。
图26是从上方观察第3变化例的半导体存储装置的存储单元阵列所得的平面布局。
图27是从上方观察第4变化例的半导体存储装置的存储单元阵列所得的平面布局。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示用来使发明的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并非由构成要素的形状、结构、配置等特定。
此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字母后的数字用于将通过包含相同字母的参照符号被参照且具有相同构成的要素彼此加以区分。在无须将以包含相同字母的参照符号表示的要素相互区分的情况下，这些要素分别通过只包含字母的参照符号被参照。
在以下说明中，与积层在衬底上的结构体的积层面平行的截面有时称为“横向截面”，与该积层面交叉的截面有时称为“纵向截面”。
1.实施方式
对实施方式的半导体存储装置进行说明。
1.1构成
首先，对实施方式的半导体存储装置的构成进行说明。
1.1.1半导体存储装置的构成
图1是用来说明包含实施方式的半导体存储装置的存储器***的构成的框图。
半导体存储装置1由存储器控制器2控制，是能够将数据非易失地存储的NAND型闪速存储器。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。各块BLK是能够将数据非易失地存储的多个存储单元晶体管的集合，例如用作数据的擦除单位。也就是说，同一个块BLK内包含的存储单元晶体管所保存的数据被一次性擦除。在存储单元阵列10设置着多条位线及多条字线。各存储单元晶体管与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成，将在下文进行叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、擦除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含块地址BA、页地址PA及列地址CA。例如，块地址BA、页地址PA及列地址CA分别用于块BLK、字线及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11中保存的指令CMD控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作、擦除动作等。
驱动器模块14产生读出动作、写入动作、擦除动作等中所使用的电压。并且，驱动器模块14例如基于地址寄存器12中保存的页地址PA，对与选择字线对应的信号线施加所产生的电压。
行解码器模块15基于半导体存储装置1从存储器控制器2接收到的地址信息ADD，选择1个块BLK。并且，行解码器模块15将所需电压输出至块BLK。
感测放大器模块16在数据的读出动作时，感测存储单元阵列10内的成为读出动作的对象的存储单元晶体管的阈值电压。并且，将感测结果作为读出数据DAT输出至存储器控制器2。在数据的写入动作时，将从外部的存储器控制器2接收到的写入数据DAT传输至存储单元阵列10。
半导体存储装置1例如通过NAND总线与存储器控制器2连接。
NAND总线对按照NAND接口的指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪/忙碌信号RBn及输入输出信号I/O的各个，经由个别的信号线进行收发。信号CLE向半导体存储装置1通知在信号CLE为“H(High，高)”电平的期间流至半导体存储装置1的信号I/O为指令。信号ALE向半导体存储装置1通知在信号ALE为“H”电平的期间流至半导体存储装置1的信号I/O为地址。信号WEn指示将信号WEn为“L(Low，低)”电平的期间流至半导体存储装置1的信号I/O获取至半导体存储装置1。信号REn指示将信号I/O输出至半导体存储装置1。信号RBn表示半导体存储装置1是就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)。信号I/O例如是8比特的信号。
信号I/O在半导体存储装置1与存储器控制器2之间进行收发，包含指令CMD、地址ADD及数据DAT。
以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合而构成1个存储器***。作为这种存储器***，例如可以列举SD(Secure Digital，安全数字)TM卡之类的存储卡或SSD(solid state drive，固态驱动器)等。
1.1.2存储单元阵列的构成
接下来，利用图2对存储单元阵列10的构成进行说明。图2是实施方式的存储单元阵列10的等效电路图。图2的例子表示存储单元阵列10内的1个块BLK，但其它块BLK的构成也一样。
如图2所示，块BLK例如包含8个串组件SU(SU0、SU1、SU2、SU3、…、SU7)。在图2的例子中，表示这8个串组件SU0～SU7中的4个(SU0～SU3)。
各个串组件SU包含多个存储器串MS。以下，对串组件SUa(SU0、SU2、SU4及SU6的任一个)内的存储器串MS与串组件SUb(SU1、SU3、SU5及SU7)内的存储器串MS加以区分时，分别称为存储器串MSa及MSb。另外，关于其它构成及配线等，也根据需要对与串组件SUa对应的部分附加词尾“a”，对与串组件SUb对应的部分附加词尾“b”而相互加以区分。
存储器串MS包含例如8个存储单元晶体管MC(MC0～MC7)及选择晶体管ST1、ST2。存储单元晶体管MC具备控制栅极与电荷蓄积膜，将数据非易失地保存。并且，8个存储单元晶体管MC串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
串组件SUa(SU0、SU2、SU4及SU6)中包含的选择晶体管STa1的栅极分别连接于选择栅极线SGDa(SGD0、SGD2、SGD4及SGD6)。串组件SUb(SU1、SU3、SU5及SU7)中包含的选择晶体管STb1的栅极分别连接于选择栅极线SGDb(SGD1、SGD3、SGD5及SGD7)。选择栅极线SGD0～SGD7由行解码器模块15独立地控制。
另外，同一个块BLK内的串组件SUa中包含的选择晶体管STa2的栅极例如共通连接于选择栅极线SGSa，同一个块BLK内的串组件SUb中包含的选择晶体管STb2的栅极例如共通连接于选择栅极线SGSb。选择栅极线SGSa及SGSb例如既可以共通地连接，也可以能够独立地控制。
另外，同一个块BLK内的串组件SUa中包含的存储单元晶体管MCa(MCa0～MCa7)的控制栅极分别共通连接于字线WLa(WLa0～WLa7)。另一方面，串组件SUb中包含的存储单元晶体管MCb(MCb0～MCb7)的控制栅极分别共通连接于字线WLb(WLb0～WLb7)。字线WLa及WLb由行解码器模块15独立地控制。
进而，存储单元阵列10内位于同一列的存储器串MS的选择晶体管ST1的漏极共通连接于位线BL(BL0～BL(m－1)，其中，m为自然数)。也就是说，位线BL共通连接于多个串组件SUa各自中的1个存储器串MSa、及多个串组件SUb各自中的1个存储器串MSb。进而，多个选择晶体管ST2的源极共通连接于源极线CELSRC。
也就是说，串组件SU是分别连接于不同的位线BL且连接于同一条选择栅极线SGD的多个存储器串MS的集合体。也将串组件SU中共通连接于同一条字线WL的存储单元晶体管MC的集合体称为单元组件CU。另外，块BLK是共有同一条字线WLa0～WLa7的多个串组件SUa与共有同一条字线WLb0～WLb7的多个串组件SUb的集合体。进而，存储单元阵列10是相互共有多条位线BL的多个块BLK的集合体。
在存储单元阵列10内，所述选择栅极线SGS、字线WL及选择栅极线SGD依次积层在半导体衬底上方，由此，存储单元晶体管MC以及选择晶体管ST1及ST2三维地积层。
1.1.3存储单元阵列的布局
接下来，利用图3对实施方式的存储单元阵列10的布局进行说明。
图3是实施方式的半导体存储装置1中的存储单元阵列10的平面布局的一例。在图3中，为了使图易懂，适当省略层间绝缘膜及配线等构成要素。在以下说明中，将与半导体衬底的表面平行且相互正交的2个方向设为X方向及Y方向，将与包含所述X方向及Y方向的面(XY面)正交的方向设为Z方向(积层方向)。
如图3所示，存储单元阵列10具备单元区域100、以及接线区域200(200a及200b)。接线区域200a及200b是以沿着X方向隔着单元区域100的方式配置在沿着X方向的单元区域100的两端。也就是说，接线区域200a配置在单元区域100的X方向的一端，接线区域200b配置在单元区域100的X方向的另一端。
在单元区域100及接线区域200a中，设置有沿着Y方向排列的多个第1积层体，在单元区域100及接线区域200b中，设置有沿着Y方向排列的多个第2积层体。多个第1积层体及多个第2积层体通过沿着Z方向延伸的多个沟槽结构体TST(TST1、TST2及TST3)及多个支柱STP1而相互分离。
沿着X方向相邻的1个第1积层体与1个第2积层体的组例如对应于1个块BLK。在俯视下，属于1个块BLK的第1积层体及第2积层体具有大致相同的形状，例如配置在关于设置着第1积层体及第2积层体的单元区域100的中心相互呈点对称的位置。
第1积层体是选择栅极线SGSa、字线WLa0～WLa7及选择栅极线SGDa沿着Z方向积层而成的结构。第2积层体是选择栅极线SGSb、字线WLb0～WLb7及选择栅极线SGDb沿着Z方向积层而成的结构。
选择栅极线SGSa及SGSb设置在同一层，字线WLai及WLbi(i为0以上7以下的整数)设置在同一层，选择栅极线SGDa及SGDb设置在同一层。另外，字线WLa0及字线WLb0设置在选择栅极线SGSa及SGSb上方的层，字线WLaj及WLbj(j为1以上7以下的整数)设置在字线WLa(j－1)及WLb(j－1)上方的层，选择栅极线SGDa及SGDb设置在字线WLa7及WLb7上方的层。
在以下说明中，有时将选择栅极线SGD及SGS、以及字线WL统称为“积层配线”。
首先，对单元区域100进行说明。
在单元区域100，沿着X方向隔开间隔d1设置着多个沟槽结构体TST。多个沟槽结构体TST形成沿着X方向的长度及位置的组合互不相同的3种排列图案。具体来说，多个沟槽结构体TST中，多个沟槽结构体TST1形成第1排列图案，多个沟槽结构体TST2形成第2排列图案，多个沟槽结构体TST3形成第3排列图案。在第1排列图案及第2排列图案中，均隔开间隔d1设置有分别沿着X方向具有长度(2h+d1)的多个沟槽结构体TST1及TST2。沟槽结构体TST1与沟槽结构体TST2设置在相互在X方向上错开长度(h+d1)的位置。在第3排列图案中，隔开间隔d1设置有沿着X方向具有长度h的多个沟槽结构体TST3。沟槽结构体TST3两端的沿着X方向的位置与沟槽结构体TST1及TST2两端的沿着X方向的位置对齐。如上所述的沟槽结构体TST的第1排列图案、第2排列图案及第3排列图案沿着Y方向依次重复配置。
另外，在单元区域100，设置着多个支柱STP1，所述多个支柱STP1在俯视下具有长轴方向与Y方向平行且短轴方向与X方向平行的椭圆形状。多个支柱STP1例如分别以与沟槽结构体TST3的端部、及与该沟槽结构体TST3沿着Y方向相邻的沟槽结构体TST1或TST2的端部重叠的方式设置。此外，俯视下的支柱STP1的形状不限于椭圆形状，例如也可以是矩形状。在该情况下，支柱STP1在俯视下可以具有长边与Y方向平行且短边与X方向平行的形状。
通过配置如上所述的沟槽结构体TST及支柱STP1，而第1积层体与第2积层体相互分离。
在俯视下，第1积层体及第2积层体分别在单元区域100内包含具有同等形状的4个枝状配线区域。第1积层体的4个配线区域分别对应于选择栅极线SGD0、SGD2、SGD4及SGD6，第2积层体的4个配线区域分别对应于选择栅极线SGD1、SGD3、SGD5及SGD7。与选择栅极线SGD7～SGD0分别对应的8个配线区域依次沿着Y方向排列。以下，作为1个配线区域的例子，主要对与选择栅极线SGD4(图3中的斜线部)对应的形状进行说明。
配线区域包含中央配线部L1、多个周边配线部L2及L3、以及多个连接部J1及J2。中央配线部L1、以及多个周边配线部L2及L3沿着Y方向具有同等的宽度。此外，在以下说明中，也将中央配线部L1及多个周边配线部L2及L3简称为配线部。
中央配线部L1遍及单元区域100沿着X方向延伸，且连接于接线区域200a。此外，与选择栅极线SGD0、SGD2及SGD6分别对应的配线区域的中央配线部L1与选择栅极线SGD4的情况同样地连接于接线区域200a。与选择栅极线SGD1、SGD3、SGD5及SGD7分别对应的配线区域的中央配线部L1连接于接线区域200b。
多个连接部J1在中央配线部L1的Y方向的一端侧(+Y方向侧)，隔开间隔(2h+d1)沿X方向排列。多个连接部J1分别沿着X方向具有宽度d1，将对应的周边配线部L2与中央配线部L1之间连接。
多个周边配线部L2在中央配线部L1的Y方向的一端侧沿着X方向排列。多个周边配线部L2各自的沿着X方向的长度彼此大致相等。多个周边配线部L2分别在沿着X方向的中心位置连接于对应的连接部J1。
多个连接部J2在中央配线部L1的Y方向的另一端侧(-Y方向侧)，隔开间隔(2h+d1)沿X方向排列在与多个连接部J1在X方向上错开长度(h+d1)的位置。多个连接部J2分别沿着X方向具有宽度d1，将对应的周边配线部L3与中央配线部L1之间连接。
多个周边配线部L3在中央配线部L1的Y方向的另一端侧，沿着X方向排列在与多个周边配线部L2在X方向上错开长度(h+d1)的位置。多个周边配线部L3各自的沿着X方向的长度与周边配线部L2同等。多个周边配线部L3分别在沿着X方向的中心位置连接于对应的连接部J2。
与具有如上所述的形状的选择栅极线SGD4对应的配线区域在单元区域100中设置在对应选择栅极线SGD3的配线区域与对应选择栅极线SGD5的配线区域之间。具体来说，选择栅极线SGD4的中央配线部L1设置在选择栅极线SGD5的周边配线部L2与选择栅极线SGD3的周边配线部L3之间。选择栅极线SGD4的周边配线部L2是以与选择栅极线SGD3的连接部J2介隔支柱STP1沿着X方向排列的方式，设置在选择栅极线SGD3的中央配线部L1与周边配线部L3之间。选择栅极线SGD4的周边配线部L3是以与选择栅极线SGD5的连接部J1介隔支柱STP1沿着X方向排列的方式，设置在选择栅极线SGD5的中央配线部L1与周边配线部L2之间。
同样地，与选择栅极线SGDk(k为1≤k≤6的整数)对应的配线区域在单元区域100中设置在对应选择栅极线SGD(k－1)的配线区域与对应选择栅极线SGD(k+1)的配线区域之间。
通过这种配置，选择栅极线SGD的周边配线部L2及L3分别配置在与其它选择栅极线SGD的周边配线部L2及L3在X方向上大致相同的位置。另外，选择栅极线SGD的连接部J1及J2分别配置在与其它选择栅极线SGD的连接部J1及J2在X方向上大致相同的位置。
此外，对应选择栅极线SGD0的配线区域可以设置在对应选择栅极线SGD1的配线区域与相邻的其它块BLK的对应选择栅极线SGD7的配线区域之间。对应选择栅极线SGD7的配线区域可以设置在对应选择栅极线SGD6的配线区域与相邻的其它块BLK的对应选择栅极线SGD0的配线区域之间。然而，实施方式的半导体存储装置并不限于这些，例如也可以设置虚设配线代替其它块BLK。
通过如上所述的构成，第1积层体在单元区域100中分离成从接线区域200a侧延伸的4个配线区域(选择栅极线SGD0、SGD2、SGD4及SGD6)，第2积层体分离成从接线区域200b侧延伸的4个配线区域(选择栅极线SGD1、SGD3、SGD5及SGD7)。
接下来，对接线区域200进行说明。
在接线区域200中，第1积层体及第2积层体形成为阶梯状。也就是说，第1积层体及第2积层体内的积层配线中，形成在越下方的层的积层配线，沿着X方向越长地延伸，所有积层配线均具有在上方没有设置其它积层配线的阶台区域。
在接线区域200a中，沿着Y方向排列的多个第1积层体通过沿着X方向延伸的沟槽结构体TST而相互分离。第1积层体中设置在对应选择栅极线SGDa的层的积层配线通过沿着X方向延伸的沟槽结构体TST而分离成4条选择栅极线SGD0、SGD2、SGD4及SGD6。选择栅极线SGD0、SGD2、SGD4及SGD6分别在对应的阶台区域上设置接点CP0、CP2、CP4及CP6。
字线WLa0～WLa7(一部分没有图示)分别在对应的阶台区域上设置接点CPWa0～CPWa7(一部分没有图示)。
另外，关于选择栅极线SGSa，也在对应的阶台区域(没有图示)上设置接点(没有图示)。
在接线区域200b中，沿着Y方向排列的多个第2积层体通过沿着X方向延伸的沟槽结构体TST而相互分离。第2积层体中设置在对应选择栅极线SGDb的层的积层配线通过沿着X方向延伸的沟槽结构体TST而分离成4条选择栅极线SGD1、SGD3、SGD5及SGD7。选择栅极线SGD1、SGD3、SGD5及SGD7分别在对应的阶台区域上设置接点CP1、CP3、CP5及CP7。
字线WLb0～WLb7(一部分没有图示)分别在对应的阶台区域上设置接点CPWb0～CPWb7(一部分没有图示)。
另外，关于选择栅极线SGSb，也在对应的阶台区域(没有图示)上设置接点(没有图示)。
通过如上所述的构成，能够从接线区域200将所有积层配线引出到存储单元阵列10的上方。
1.1.4存储器结构体
接下来，利用图4对设置在单元区域100的存储器结构体MST的布局进一步进行说明。图4是与图3的区域IV对应的部分的平面布局。
如图4所示，在沟槽结构体TST与配线部L1～L3相接的区域，隔开间隔d2设置有分别设置在沿着X方向的长度d2的区域的多个存储器结构体MST(图4中由一点划线包围的区域)。多个存储器结构体MST呈错位状配置在多个沟槽结构体TST上。也就是说，相对于沿着Y方向相邻的2个沟槽结构体TST中的一个所包含的多个存储器结构体MST而言，另一个所包含的多个存储器结构体MST排列在沿着X方向错开长度d2的位置。
通过如上所述的多个存储器结构体MST的配置，与同一条选择栅极线SGD的周边配线部L3、中央配线部L1及周边配线部L2分别相接的3个存储器结构体MST在沿着X轴的相同位置，沿着Y方向依次排列。
在存储器结构体MST的上方设置着沿Y方向延伸且沿X方向排列的位线BL(一部分没有图示)。并且，多条位线BL分别通过接点CP(一部分没有图示)，在每一个串组件SU中连接于1个存储器结构体MST。
具体来说，对应于在沿着X轴的相同位置沿着Y方向排列的多个存储器结构体MST，设置着3条位线BL。在沿着X轴的相同位置沿着Y方向排列的多个存储器结构体MST中，与同一条选择栅极线SGD相接的3个存储器结构体MST分别连接于对应的3条位线BL中互不相同的1条位线BL。由此，多条位线BL分别在每一个串组件SU中与1个存储器结构体MST连接。
以下，利用图5对实施方式的半导体存储装置1的存储器结构体MST的一例进一步进行说明。图5是与图4的V区域对应的俯视图。此外，在图5中，为了使图易懂，适当省略位线BL、接点CP及层间绝缘膜等构成要素。
在图5中，表示包含2个沟槽结构体TST、呈错位状配置在该2个沟槽结构体TST的各个的3个存储器结构体MST、支柱STP1、以及选择栅极线SGD0及SGD1的构成。
如图5所示，2个沟槽结构体TST中的一个(+Y方向侧的沟槽结构体TST)设置在选择栅极线SGD1的周边配线部L2(图5中的SGD1(L2))与选择栅极线SGD0的周边配线部L3(图5中的SGD0(L3))之间。
这一个沟槽结构体TST在选择栅极线SGD1的周边配线部L2侧包含隧道绝缘膜32b、电荷蓄积膜33b及阻挡绝缘膜34b，在选择栅极线SGD0的周边配线部L3侧包含隧道绝缘膜32a、电荷蓄积膜33a及阻挡绝缘膜34a，且在这一个沟槽结构体TST的中央包含核心部件30。并且，核心部件30、隧道绝缘膜32a及32b、电荷蓄积膜33a及33b、以及阻挡绝缘膜34a及34b沿着X方向遍及这一个沟槽结构体TST的整体而延伸。
2个沟槽结构体TST中的另一个(-Y方向侧的沟槽结构体TST)设置在沿着Y方向排列的选择栅极线SGD0的周边配线部L3与选择栅极线SGD1的中央配线部L1(图5中的SGD1(L1))之间。
这另一个沟槽结构体TST在选择栅极线SGD0的周边配线部L3侧包含隧道绝缘膜32a、电荷蓄积膜33a及阻挡绝缘膜34a，在选择栅极线SGD1的中央配线部L1侧包含隧道绝缘膜32b、电荷蓄积膜33b及阻挡绝缘膜34b，且在这另一个沟槽结构体TST的中央包含核心部件30。并且，核心部件30、隧道绝缘膜32a及32b、电荷蓄积膜33a及33b、以及阻挡绝缘膜34a及34b沿着X方向遍及这另一个沟槽结构体TST的整体而延伸。
另外，2个沟槽结构体TST分别包含半导体31。半导体31包含设置在隧道绝缘膜32a与核心部件30之间的多个第1部分、设置在隧道绝缘膜32b与核心部件30之间的多个第2部分、及位于核心部件30的下方的第3部分(没有图示)。相互对应的半导体31的第1部分及半导体31的第2部分由半导体31的第3部分共通连接，沿着X方向形成在大致相同的位置，且沿着X方向具有小于长度d2的长度。
存储器结构体MST形成在所述沟槽结构体TST中的如下部分，该部分沿着Y方向依次包含阻挡绝缘膜34a、电荷蓄积膜33a、隧道绝缘膜32a、半导体31的第1部分、核心部件30、半导体31的第2部分、隧道绝缘膜32b、电荷蓄积膜33b及阻挡绝缘膜34b。
存储器结构体MST中，相对于核心部件30，选择栅极线SGD0侧作为存储器串MSa发挥功能，选择栅极线SGD1侧作为存储器串MSb发挥功能。也就是说，2个沟槽结构体TST各自所包含的存储器结构体MST分别具有作为存储器串MSa发挥功能的部分、及作为存储器串MSb发挥功能的部分。
接下来，参照图6，对存储器结构体MST的沿着YZ平面的截面的构成进行说明。图6是沿着图5的VI-VI线的半导体存储装置的剖视图。在图6中，图示出包含如下各部的构成：在Y方向上相邻的2个沟槽结构体TST中的一个沟槽结构体TST内的存储器结构体MST；另一个沟槽结构体TST内的没有形成存储器结构体MST的部分；以及多个导电体，作为连接于该存储器结构体MST的各种配线发挥功能。
如图6所示，在半导体衬底20的上方设置着作为源极线CELSRC发挥功能的导电体21。导电体21包含导电材料，例如可以使用添加有杂质的n型半导体或金属材料。另外，例如导电体21也可以是半导体与金属的积层结构。此外，也可以在半导体衬底20与导电体21之间设置行解码器模块15及感测放大器模块16等电路。
在导电体21的上方，介隔没有图示的绝缘体沿着Z方向积层设置在同一层的作为选择栅极线SGSa发挥功能的导电体22a及作为选择栅极线SGSb发挥功能的导电体22b。在导电体22a的上方，在各层之间介隔没有图示的绝缘体，沿着Z方向积层作为字线WLa0～WLa7发挥功能的8层导电体23a。同样地，在导电体22b的上方，在各层之间介隔没有图示的绝缘体，沿着Z方向积层作为字线WLb0～WLb7发挥功能的8层导电体23b。在导电体23a及23b的上方，分别介隔没有图示的绝缘体，沿着Z方向积层作为选择栅极线SGD0发挥功能的导电体24a及作为选择栅极线SGD1发挥功能的导电体24b。
导电体22a～24a及22b～24b包含导电材料，例如可以使用添加有杂质的n型半导体或p型半导体或者金属材料。例如，作为导电体22a～24a及22b～24b，可以使用钨(W)由氮化钛(TiN)覆盖所得的结构。氮化钛例如在通过CVD(chemical vapor deposition，化学气相沉积)将钨成膜时，作为用来防止钨与氧化硅(SiO2)的反应的障壁层或用来使钨的密接性提高的层发挥功能。另外，导电体22a～24a及22b～24b的所述导电材料也可以由氧化铝(AlO)进一步覆盖。
在导电体24a及24b的上方，介隔绝缘体(没有图示)设置着导电体27。导电体27沿着Y方向延伸，且沿着X方向呈线状配置有多条，分别用作位线BL。导电体27例如包含铜(Cu)。
核心部件30沿着Z方向延伸，上端包含在导电体24a及24b上方的层中，且下端包含在导电体22a及22b下方的层中。核心部件30例如包含氧化硅(SiO2)。
在沟槽结构体TST内的存储器结构体MST中，半导体31的第1部分覆盖核心部件30的沿着XZ面的2个侧面中的一个，半导体31的第2部分覆盖核心部件30的沿着XZ面的2个侧面中的一个。半导体31的第3部分覆盖核心部件30的下表面，且与半导体31的第1部分的下端、半导体31的第2部分的下端及导电体21相接。半导体31的第1部分及第2部分的上端到达与核心部件30的上端同等的位置。半导体31例如包含多晶硅。
在沟槽结构体TST内的存储器结构体MST中，隧道绝缘膜32a覆盖半导体31的沿着XZ面的2个侧面中的一个，隧道绝缘膜32b覆盖半导体31的沿着XZ面的2个侧面中的另一个。
在沟槽结构体TST内的没有形成存储器结构体MST的区域中，隧道绝缘膜32a覆盖核心部件30的沿着XZ面的2个侧面中的一个，隧道绝缘膜32b覆盖核心部件30的沿着XZ面的2个侧面中的另一个。隧道绝缘膜32a及32b的上端到达与核心部件30及半导体31的上端同等的位置，例如包含氧化硅(SiO2)。
电荷蓄积膜33a覆盖隧道绝缘膜32a的沿着XZ面的侧面，电荷蓄积膜33b覆盖隧道绝缘膜32b的沿着XZ面的侧面。电荷蓄积膜33a及33b的上端到达与核心部件30及半导体31的上端同等的位置。
阻挡绝缘膜34a覆盖电荷蓄积膜33a的沿着XZ面的侧面，阻挡绝缘膜34b覆盖电荷蓄积膜33b的沿着XZ面的侧面。阻挡绝缘膜34a及34b的上端到达与核心部件30及半导体31的上端同等的位置。阻挡绝缘膜34a与各导电体22a～24a相接。阻挡绝缘膜34b与各导电体22b～24b相接。
电荷蓄积膜33a及33b例如包含氮化硅(SiN)。阻挡绝缘膜34a及34b例如包含氧化硅(SiO2)。
半导体25例如包含多晶硅，覆盖核心部件30的上表面、半导体31的上表面、以及隧道绝缘膜32a及32b的上表面。由此，半导体31可以在半导体25与导电体21之间形成介隔核心部件30沿着Y轴排列的2条并联的电流路径。也就是说，半导体25作为电流路径的接头部JCT发挥功能。
在半导体25的上表面设置着柱状的作为接点CP发挥功能的导电体26。在各导电体26的上表面，接触且电连接有对应的1个导电体27。
在以上说明的存储器结构体MST中，存储器结构体MST与导电体22a交叉的部分作为选择晶体管STa2发挥功能，存储器结构体MST与导电体22b交叉的部分作为选择晶体管STb2发挥功能。存储器结构体MST与导电体23a交叉的部分作为存储单元晶体管MCa发挥功能，存储器结构体MST与导电体23b交叉的部分作为存储单元晶体管MCb发挥功能。存储器结构体MST与导电体24a交叉的部分作为选择晶体管STa1发挥功能，存储器结构体MST与导电体24b交叉的部分作为选择晶体管STb1发挥功能。
也就是说，半导体31用作选择晶体管STa1及STb1、存储单元晶体管MCa及MCb、以及选择晶体管STa2及STb2的各个通道及阱区域。电荷蓄积膜33a用作存储单元晶体管MCa的电荷蓄积层，电荷蓄积膜33b用作存储单元晶体管MCb的电荷蓄积层。由此，存储器结构体MST例如作为2个存储器串MSa及MSb的组发挥功能。
此外，以上说明的存储器结构体MST的结构只是一例，存储器结构体MST也可以具有其它结构。例如，导电体23的个数基于可以设计成任意条数的字线WL的条数。也可以对选择栅极线SGS及SGD分别分配任意个数的导电体22及24。当对选择栅极线SGS分配多层导电体22时，所述多层导电体22也可以分别使用互不相同的导电体。也可以在最下层的字线WL与选择栅极线SGS之间、及最上层的字线WL与选择栅极线SGD之间设置作为虚设字线(没有图示)发挥功能的任意个数的导电体。半导体25与导电体27之间既可以经由2个以上的接点而电连接，也可以经由其它配线而电连接。
1.2半导体存储装置的制造方法
以下，对实施方式的半导体存储装置中的存储单元阵列的制造步骤的一例进行说明。图7～图12、图14～图23分别表示实施方式的半导体存储装置的制造步骤中的包含与存储单元阵列对应的结构体的截面结构的一例，图13表示实施方式的半导体存储装置的制造步骤中的包含与存储单元阵列对应的结构体的平面结构的一例。此外，图7、图8、图10、图11、图14、图15、图17、图19及图22所示的各制造步骤的剖视图中表示的区域对应于图6所示的区域。另外，图9所示的制造步骤的剖视图是沿着图8的IX-IX线的剖视图的一部分，对应于图5的区域，图12、图16、图18、图21及图23对应于图9所示的区域。另外，图13所示的制造步骤的俯视图对应于图5的区域。另外，图20所示的制造步骤的剖视图是沿着图19的XX-XX线的剖视图的一部分，对应于图5的区域。
首先，如图7所示，将与选择栅极线SGS、字线WL0～WL7及选择栅极线SGD分别对应的牺牲材43、8层牺牲材44及牺牲材45积层。具体来说，首先，在半导体衬底20上依次积层绝缘体41、导电体21。在导电体21上依次积层绝缘体42及牺牲材43。在牺牲材43上，将绝缘体42及牺牲材44交替地积层多次(图7的例子中为8次)。在牺牲材44上依次积层绝缘体42及牺牲材45。然后，在牺牲材45上进一步积层绝缘体46。
绝缘体41、42及46例如包含氧化硅，牺牲材43、44及45例如包含氮化硅。形成牺牲材43、44及45的层数分别对应于积层的选择栅极线SGS、字线WL及选择栅极线SGD的条数。
接着，如图8所示，将通过图7所示的步骤形成的积层体中供形成沟槽结构体TST的预定区域去除，形成沟槽MT。具体来说，首先，通过光刻法，形成与沟槽结构体TST对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性刻蚀，形成沟槽MT。沟槽MT的下端例如到达导电体21。本步骤中的各向异性刻蚀例如是RIE(Reactive Ion Etching，反应离子刻蚀)。
图9表示沿着图8的IX-IX线的剖视图。如图9所示，通过本步骤，形成线状的沟槽MT、及包含在Y方向上隔着该沟槽MT的牺牲材45的积层体的部分。此外，如图3所示，积层配线呈比沟槽结构体TST沿着X方向更长地延伸的形状，因此，包含牺牲材45的积层体的部分没有通过沟槽MT而分离。
接着，如图10所示，遍及包含沟槽MT内的整面，形成阻挡绝缘膜34、电荷蓄积膜33及隧道绝缘膜32。
接着，如图11所示，进一步形成半导体31。具体来说，将形成在沟槽MT下端的阻挡绝缘膜34、电荷蓄积膜33及隧道绝缘膜32去除，使导电体21露出。由此，阻挡绝缘膜34在绝缘体42及46、以及牺牲材43、44及45之间分离成阻挡绝缘膜34a与阻挡绝缘膜34b。另外，电荷蓄积膜33分离成与阻挡绝缘膜34a相接的电荷蓄积膜33a、及与阻挡绝缘膜34b相接的电荷蓄积膜33b。另外，隧道绝缘膜32分离成与电荷蓄积膜33a相接的隧道绝缘膜32a、及与电荷蓄积膜33b相接的隧道绝缘膜32b。该步骤中的刻蚀例如是RIE。
接着，在沟槽MT内形成半导体31。由此，半导体31具有两部分，并且与导电体21相接，所述两部分中的一部分是在沟槽MT内的2个XZ面中的一个与阻挡绝缘膜34a之间隔着电荷蓄积膜33a及隧道绝缘膜32a，另一部分是在另一个XZ面处与阻挡绝缘膜34b之间隔着电荷蓄积膜33b及隧道绝缘膜32b。
图12表示沿着图11的XII-XII线的剖视图。如图12所示，通过本步骤，在牺牲材45之间的空间的一牺牲材45侧与另一牺牲材45侧的2个部分，沿着Y轴依次形成阻挡绝缘膜34a(34b)、电荷蓄积膜33a(33b)、隧道绝缘膜32a(32b)及半导体31。
接着，如图13所示，遍及包含沟槽MT内的整面，形成保护材料50，然后，在保护材料50上形成掩模60，该掩模60使在X方向上隔着供形成存储器结构体MST的预定区域的区域61开口。此外，在图13中，以点线表示保护材料50的下方中设置牺牲材45的层中的截面结构。
具体来说，首先，将保护材料50填埋到沟槽MT内，使包含沟槽MT的整面由保护材料50的膜覆盖。保护材料50的膜是旋涂式碳(SOC，Spin-On-Carbon)膜等。然后，在该保护材料50的膜上形成掩模60，该掩模60使沟槽MT内所形成的结构中不形成存储器结构体MST的预定区域61呈错位状开口。作为掩模60，例如使用四乙氧基硅烷(TEOS)。
图14表示沿着图13的XIV-XIV线的剖视图。如图14所示，通过本步骤，形成掩模60，该掩模60保护供形成存储器结构体MST的预定区域，且使在X方向上隔着该区域的区域61开口。
接着，如图15所示，使沟槽MT内的供形成存储器结构体MST的预定区域的半导体31不被去除而残留，另一方面，将掩模60的开口区域61的半导体31选择性地去除。具体来说，通过使用掩模60的各向异性刻蚀，在掩模60的开口区域61将保护材料50去除。本步骤中的各向异性刻蚀例如是RIE。通过本步骤，在掩模60的开口区域61形成空间，该空间由沟槽MT内的半导体31露出的2个XZ面、与填埋在沟槽MT内的保护材料50所形成的2个YZ面包围。
接着，在该空间，通过将保护材料50所形成的2个YZ面作为掩模的各向同性刻蚀，将露出的2个XZ面的半导体31选择性地去除。本步骤中的各向同性刻蚀例如是湿法刻蚀或干法刻蚀等。将露出的半导体31选择性去除之后，通过灰化等，将保护材料50及掩模60去除。
图16表示沿着图15的XVI-XVI线的剖视图。如图16所示，通过本步骤，将与掩模60的开口区域61对应的沟槽MT内的部分的半导体31选择性地去除，使供形成存储器结构体MST的预定区域(图16内的点线所包围的区域)的半导体31残留在沟槽MT内。
接着，如图17所示，形成核心部件30而将沟槽MT填埋之后，通过CMP(ChemicalMechanical Polishing，化学机械抛光)等使结构体平坦，由此，将绝缘体46上方的部分去除。
图18表示沿着图17的XVIII-XVIII线的剖视图。如图18所示，通过本步骤，在供形成存储器结构体MST的预定区域(图18内的点线所包围的区域)，在牺牲材45之间的空间沿着Y轴依次形成阻挡绝缘膜34a、电荷蓄积膜33a、隧道绝缘膜32a、半导体31、核心部件30、半导体31、隧道绝缘膜32b、电荷蓄积膜33b及阻挡绝缘膜34b。
接着，如图19所示，在供形成存储器结构体MST的预定区域中，在填埋沟槽MT的结构体的上表面上形成半导体25。具体来说，首先，遍及整面形成绝缘体47，然后，通过光刻法，形成使与半导体25对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性刻蚀，在供形成半导体25的预定区域形成孔，使半导体31露出。通过将半导体25填埋到该孔内，而半导体31与半导体25电连接。
图20表示沿着图19的XX-XX线的剖视图。在图20中，以虚线表示半导体25的下方中设置牺牲材45的层中的截面结构。如图20所示，通过本步骤，在供形成存储器结构体MST的预定区域中，半导体31的第1部分与半导体31的第2部分由1个半导体25覆盖。由此，半导体31的第1部分与半导体31的第2部分并联连接在半导体25与导电体21之间。
接着，如图21所示，以将在Y方向上相邻的2个沟槽MT填埋的结构体所夹的部分沿着X方向分离的方式，在供形成支柱STP1的预定区域形成孔STH。通过孔STH，牺牲材45分离成2个部分45a及45b。另外，在孔STH，牺牲材45a及45b露出。
此外，虽然在图21中没有图示出来，但与牺牲材45同样地，牺牲材43及44分别分离成2个部分43a及43b、以及44a及44b。另外，与牺牲材45a及45b同样地，牺牲材43a及43b、以及44a及44b在孔STH露出。另外，绝缘体42及46分别分离成绝缘体42a及42b、以及绝缘体46a及46b。本步骤中的刻蚀例如是RIE，是像将沟槽MT填埋的结构体的所有材料为同等的刻蚀速率的各向异性刻蚀。
接着，如图22所示，经由孔STH，将牺牲材43a、44a及45a分别替换成导电体22a、23a及24a，将牺牲材43b、44b及45b分别替换成导电体22b、23b及24b。此外，图22是与图6所示的区域对应的存储单元阵列10的剖视图。具体来说，通过经由孔STH进行的湿法刻蚀或干法刻蚀，将牺牲材43a、44a、45a、43b、44b及45b选择性地去除。接着，在去除牺牲材43a及43b后的空间分别形成导电体22a及22b，在去除牺牲材44a及44b后的空间分别形成导电体23a及23b，在去除牺牲材45a及45b后的空间分别形成导电体25a及25b。
接着，如图23所示，利用绝缘体39将孔STH填埋。绝缘体39作为存储单元阵列10的支柱STP1发挥功能。
通过以上步骤，在供形成存储器结构体MST的区域形成存储器串MSa及MSb。之后，经过形成导电体26及导电体27的步骤、及形成对导电体22a及22b、23a及23b、以及24a及24b的接点的步骤等，形成存储单元阵列10。
此外，以上所说明的制造步骤只是一例，也可以在各制造步骤之间***其它处理，还可以调换制造步骤的顺序。
1.3实施方式的效果根据实施方式，能够抑制半导体存储装置的倒塌，并且提高集成密度。以下，对实施方式的效果进行说明。
第1积层体包含与选择栅极线SGDa(SGD0、SGD2、SGD4及SGD6)分别对应的4个枝上配线区域，第2积层体包含与选择栅极线SGDb(SGD1、SGD3、SGD5及SGD7)分别对应的4个枝上配线区域。第1积层体及第2积层体中包含的配线区域分别包含中央配线部L1、多个周边配线部L2及L3、以及多个连接部J1及J2，多个周边配线部L2及L3分别在中央配线部L1的沿着Y方向的两端侧，通过多个连接部J1及J2与中央配线部L1连接。与1条选择栅极线SGD对应的配线区域的周边配线部L2(或周边配线部L3)以和与相邻选择栅极线SGD对应的配线区域的连接部J2(或连接部J1)介隔支柱STP1沿着X方向排列的方式，设置在与该相邻选择栅极线SGD对应的配线区域的中央配线部L1和与该相邻选择栅极线SGD对应的配线区域的周边配线部L3(或周边配线部L2)之间。支柱STP1例如具有长轴与Y方向平行且短轴与X方向平行的椭圆形状。如果是这种配线区域的形状及支柱STP1的形状，那么可以确保支柱STP1的沿着Y方向的轴向的长度，并且可以缩短在Y方向上相邻的沟槽结构体TST彼此的间隔。换句话说，即使于在Y方向上相邻的沟槽结构体TST彼此的间隔较短的情况下，在制造步骤的图22所示的步骤中也能充分确保与支柱STP1对应的区域中所形成的孔STH的沿着Y方向的长度，因此，当从牺牲材替换成导电体时，可以抑制孔STH产生堵塞。因此，可以缩小存储单元阵列10的尺寸，从而可以使集成密度提高。
另外，如果是如上所述的配线区域的结构，那么在制造步骤的图8所示的步骤中形成沟槽MT之后，可以利用与配线区域的多个连接部J1及J2对应的部分在沿着Y方向的两端侧支撑与配线区域的中央配线部L1对应的部分。因此，可以抑制制造步骤中的存储单元阵列10的倒塌。
另外，多个连接部J1分别以指定间隔沿着X方向排列。多个连接部J2分别以与多个连接部J1同等的间隔沿着X方向排列，且设置在相对于多个连接部J1沿着X方向错开的位置上。由此，可以将连接部J1及连接部J2沿着X方向分散地配置在中央配线部L1的Y方向的两端。通过这种配线区域的形状，也可以抑制制造步骤的图8所示的步骤中的存储单元阵列10的倒塌。
2.变化例
所述实施方式能进行各种变化。
以下，对变化例的半导体存储装置进行说明。以下，对与实施方式同等的构成及制造步骤省略说明，主要对与实施方式不同的构成及制造步骤进行说明。此外，根据变化例的半导体存储装置，也与实施方式同样，可以抑制半导体存储装置的倒塌，并且提高集成密度。
3.1第1变化例
在所述实施方式中，示出通过配置沟槽结构体TST及支柱STP1而将第1积层体及第2积层体分离的情况，但不限于此。例如，也可以是第1积层体及第2积层体通过沟槽结构体TST而相互分离，且多个支柱STP1设置在配线区域内。
利用图24对第1变化例的半导体存储装置进行说明。图24对应于实施方式中的图3。
如图24所示，在第1变化例中，除了设置沿着X方向延伸的多个沟槽结构体TST1～TST3以外，还设置沿着Y方向延伸的多个沟槽结构体TST4。所述多个沟槽结构体TST4分别以将沿着X方向设置的沟槽结构体TST3的端部和与该沟槽结构体TST3沿着Y方向相邻的沟槽结构体TST1或TST2的端部连接的方式设置。
根据这种配置，在第1变化例中，通过配置沿着X方向延伸的多个沟槽结构体TST1～TST3、及沿着Y方向延伸的多个沟槽结构体TST4，而第1积层体与第2积层体相互分离。
另外，在第1变化例中，具有与实施方式同等的形状的多个支柱STP1的各个分别设置在多个连接部J1及J2内。多个支柱STP1例如分别以不将对应的周边配线部L2(或周边配线部L3)与中央配线部L1之间分断的方式设置在对应的连接部J1(或连接部J2)的沿着X方向的中心位置。
接下来，对第1变化例的半导体存储装置1的制造方法进行说明。
第1变化例的半导体存储装置1可以通过与实施方式中所示的图7～图23实质上同等的步骤而制造。
在第1变化例中，在图8的步骤中，除了将供形成多个沟槽结构体TST1～TST3的预定区域去除以外，也将供形成多个沟槽结构体TST4的预定区域去除，形成沟槽MT。另外，通过该步骤，牺牲材43、44及45、以及绝缘体42及46分别通过沟槽MT而分离成2个部分43a及43b、44a及44b、45a及45b、42a及42b、以及46a及46b。
根据第1变化例，第1积层体与第2积层体通过多个沟槽结构体TST1～TST4而相互分离，多个支柱STP1在配线区域的多个连接部J1及J2的各个各设置有1个。由此，可以抑制多个支柱STP1所占的区域增加，从而可以抑制沟槽结构体TST内的能够设置存储器结构体MST的区域减少。因此，可以进一步提高集成密度。
2.2第2变化例
在所述第1变化例中，示出通过多个沟槽结构体TST1～TST4将第1积层体及第2积层体分离的例子，但不限于此。例如，第1积层体及第2积层体也可以除了通过多个沟槽结构体TST1～TST4分离以外，还通过多个支柱STP1分离。以下，对与第1变化例同等的构成省略说明，主要对与第1变化例不同的构成进行说明。此外，第2变化例的半导体存储装置可以通过与实施方式及第1变化例中的制造步骤实质上同等的制造步骤而制造，因此，省略其说明。
利用图25对第2变化例的半导体存储装置1的存储单元阵列的布局进行说明。图25对应于实施方式中的图3。
如图25所示，在第2变化例中，多个沟槽结构体TST4分别以将沟槽结构体TST1的X方向的一端侧(+X方向侧)和与该沟槽结构体TST1沿着Y方向相邻的沟槽结构体TST3的X方向的一端侧(+X方向侧)之间、及沟槽结构体TST2的X方向的一端侧(+X方向侧)和与该沟槽结构体TST2沿着Y方向相邻的沟槽结构体TST3的X方向的一端侧(+X方向侧)之间连接的方式设置。
多个支柱STP1分别以将沟槽结构体TST1的X方向的另一端侧(-X方向侧)和与该沟槽结构体TST1沿着Y方向相邻的沟槽结构体TST3的X方向的另一端侧(-X方向侧)之间、及沟槽结构体TST2的X方向的另一端侧(-X方向侧)和与该沟槽结构体TST2沿着Y方向相邻的沟槽结构体TST3的X方向的另一端侧(-X方向侧)之间连接的方式设置。
根据这种配置，在第2变化例中，通过配置多个沟槽结构体TST1～TST4及多个支柱STP1而将第1积层体及第2积层体相互分离。
通过这种构成，也能发挥与第1变化例同等的效果。
2.3第3变化例
在所述第1变化例中，示出多个支柱STP1的各个分别设置在多个连接部J1及J2内的例子，但不限于此。例如，多个支柱STP1也可以分别以将沟槽结构体TST分断的方式设置。以下，对与第1变化例同等的构成省略说明，主要对与第1变化例不同的构成进行说明。此外，第3变化例的半导体存储装置1可以通过与实施方式、第1变化例及第2变化例中的制造步骤实质上同等的制造步骤而制造，因此，省略其说明。
利用图26对第3变化例的半导体存储装置1的存储单元阵列的布局进行说明。图26对应于实施方式中的图3。
如图26所示，在第3变化例中，多个支柱STP1分别以将沟槽结构体TST1及沟槽结构体TST2分断的方式设置。多个支柱STP1分别配置在对应的沟槽结构体TST1或沟槽结构体TST2的沿着X方向的中心位置。
通过这种构成，也能发挥与第1变化例及第2变化例同等的效果。
2.4第4变化例
在所述第3变化例中，示出通过多个沟槽结构体TST1～TST4将第1积层体与第2积层体分离的例子，但不限于此。例如，第1积层体及第2积层体也可以通过沿着X方向延伸的多个沟槽结构体TST1～TST3、及在俯视下比多个支柱STP1小的多个支柱STP2而分离。
利用图27对第4变化例的半导体存储装置1进行说明。图27对应于实施方式中的图3。此外，以下，对与第3变化例同等的构成省略说明，主要对与第3变化例不同的构成进行说明。
如图27所示，在第4变化例中，设置多个支柱STP2，所述多个支柱STP2在俯视下比多个支柱STP1小，且与多个支柱STP1同样，具有长轴方向与Y方向平行且短轴方向与X方向平行的椭圆形状。多个支柱STP2例如具有与多个支柱STP1同等的长轴方向的长度，且具有比多个支柱STP1短的短轴方向的长度。多个支柱STP2例如分别以和沟槽结构体TST3的端部、及与该沟槽结构体TST3沿着Y方向相邻的沟槽结构体TST1或TST2的端部重叠的方式设置。
根据这种配置，在第4变化例中，通过配置沿着X方向延伸的多个沟槽结构体TST、及比多个支柱STP1小的多个支柱STP2而将第1积层体与第2积层体相互分离。
接下来，对第4变化例的半导体存储装置1的制造方法进行说明。
第4变化例的半导体存储装置1可以通过与实施方式中所示的图7～图23实质上同等的步骤而制造。
此外，在第4变化例中，在图21的步骤中，在供形成多个支柱STP1及STP2的预定区域分别形成对应的孔STH。通过该步骤，牺牲材43、44及45、以及绝缘体42及46分别分离成2个部分43a与43b、44a与44b、45a与45b、42a与42b、以及46a与46b。
另外，在第4变化例中，在图22的步骤中，经由与支柱STP1及STP2分别对应的孔STH，将牺牲材43a、43b、44a、44b、45a及45b分别替换成导电体22a、22b、23a、23b、24a及24b。
根据第4变化例，除了设置多个支柱STP1以外，还设置具有比多个支柱STP1短的短轴方向(X方向)的长度的多个支柱STP2。由此，在图22的步骤中，与多个支柱STP2对应的孔STH可以辅助经由与支柱STP1对应的孔STH进行的从牺牲材向导电体的替换，因此，可以缓和从牺牲材向导电体替换的步骤的负荷。
3.其它
此外，所述实施方式及第1变化例～第4变化例能进行各种变化。
例如，在所述实施方式及第1变化例～第4变化例中，对电荷蓄积膜33a及33b分别以连续膜的形式形成在存储器串MSa及MSb内的情况进行了说明，但不限于此。例如，电荷蓄积膜33a也可以相对于存储器串MSa内的多个存储单元晶体管MCa的各个个别地分离而设置，电荷蓄积膜33b也可以相对于存储器串MSb内的多个存储单元晶体管MCb的各个个别地分离而设置。在该情况下，该个别地分离而设置的电荷蓄积膜可以包含多晶硅或含有从钛(Ti)、钨(W)及钌(Ru)中选择的至少1种的金属。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能够以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨中，且同样包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20 半导体衬底
21、22a～24a、22b～24b、26、27 导电体
25、31 半导体
30 核心部件
32、32a、32b 隧道绝缘膜
33、33a、33b 电荷蓄积膜
34、34a、34b 阻挡绝缘膜
41、42、42a、42b、46、46a、46b 绝缘体
43、43a、43b、44、44a、44b、45、45a、45b 牺牲材
MSa、MSb 存储器串
CU 单元组件
SU 串组件
TST、TST1、TST2、TST3、TST4 沟槽结构体
STP1、STP2 支柱。

Claims (15)

1.一种半导体存储装置，具备：
第1积层体，包含沿着第1方向积层的多个第1导电体；
第2积层体，包含沿着所述第1方向积层的多个第2导电体；及
第1结构体，包含至少1个存储器结构体，且设置在所述第1积层体与所述第2积层体之间；
所述至少1个存储器结构体包含：
第1半导体膜及第2半导体膜，分别沿着所述第1方向延伸；
第1电荷蓄积膜，在所述第1积层体与所述第1半导体膜之间沿着所述第1方向延伸；及
第2电荷蓄积膜，在所述第2积层体与所述第2半导体膜之间沿着所述第1方向延伸；
所述第1积层体及所述第2积层体分别包含：
第1部分、第2部分及第3部分，分别沿着与所述第1方向交叉的第2方向延伸，其中，所述第1部分在与所述第1方向及所述第2方向交叉的第3方向上设置在所述第2部分与所述第3部分之间；
第4部分，将所述第1部分与所述第2部分连接；及
第5部分，将所述第1部分与所述第3部分连接；且
所述第1积层体的所述第2部分在所述第3方向上设置在所述第2积层体的所述第1部分与所述第2积层体的所述第3部分之间。
2.根据权利要求1所述的半导体存储装置，其中
在所述第1积层体及所述第2积层体的各个中，所述第4部分及所述第5部分相互沿着所述第2方向设置在不同位置。
3.根据权利要求2所述的半导体存储装置，其中
所述第1积层体的所述第2部分及所述第2积层体的所述第2部分沿所述第3方向排列，
所述第1积层体的所述第3部分及所述第2积层体的所述第3部分沿所述第3方向排列，且在所述第1积层体及所述第2积层体的各个中，
所述第2部分包含：第1子部分及第2子部分，分别沿着所述第2方向延伸；及第3子部分，在所述第1子部分与所述第2子部分之间与所述第4部分相接；
所述第3部分包含：第1子部分及第2子部分，分别沿着所述第2方向延伸；及第3子部分，在所述第1子部分与所述第2子部分之间与所述第5部分相接；
所述第2部分的所述第1子部分及所述第3部分的所述第2子部分沿所述第3方向排列。
4.根据权利要求3所述的半导体存储装置，其中
所述第1结构体还包含第1绝缘体，所述第1绝缘体在所述第1积层体的所述第4部分与所述第2积层体的所述第3部分之间沿着所述第1方向延伸，且与所述存储器结构体不同。
5.根据权利要求4所述的半导体存储装置，其中
所述第1结构体还包含第2绝缘体，所述第2绝缘体在所述第1积层体的所述第2部分与所述第2积层体的所述第5部分之间沿着所述第1方向延伸，且与所述存储器结构体不同。
6.根据权利要求3所述的半导体存储装置，其中
所述第1结构体还包含：
第3绝缘体，在所述第1积层体的所述第2部分的所述第3子部分与所述第2积层体的所述第1部分之间沿着所述第1方向延伸，且与所述存储器结构体不同；及
第4绝缘体，在所述第1积层体的所述第1部分与所述第2积层体的所述第3部分的所述第3子部分之间沿着所述第1方向延伸，且与所述存储器结构体不同。
7.根据权利要求5所述的半导体存储装置，其中
所述第1结构体还包含：
第5绝缘体，在所述第1积层体的所述第2部分的所述第3子部分与所述第2积层体的所述第1部分之间沿着所述第1方向延伸，且与所述存储器结构体不同；及
第6绝缘体，在所述第1积层体的所述第1部分与所述第2积层体的所述第3部分的所述第3子部分之间沿着所述第1方向延伸，且与所述存储器结构体不同。
8.根据权利要求7所述的半导体存储装置，其中
所述第1绝缘体及所述第2绝缘体的沿着所述第2方向的长度比所述第5绝缘体及所述第6绝缘体的沿着所述第2方向的长度短。
9.根据权利要求1至3中任一项所述的半导体存储装置，其中
所述第1结构体还包含：
第7绝缘体，在所述第1积层体的所述第4部分内沿着所述第1方向延伸；
第8绝缘体，在所述第1积层体的所述第5部分内沿着所述第1方向延伸；
第9绝缘体，在所述第2积层体的所述第4部分内沿着所述第1方向延伸；及
第10绝缘体，在所述第2积层体的所述第5部分内沿着所述第1方向延伸。
10.根据权利要求1至8中任一项所述的半导体存储装置，还具备：
第3积层体，包含沿着所述第1方向积层的多个第3导电体；及
第2结构体，包含至少1个存储器结构体，且设置在所述第1积层体与所述第2积层体之间；
所述第2结构体内的所述至少1个存储器结构体包含：
第2半导体膜，沿着所述第1方向延伸；
第3电荷蓄积膜，在所述第1积层体与所述第2半导体膜之间沿着所述第1方向延伸；及
第4电荷蓄积膜，在所述第3积层体与所述第2半导体膜之间沿着所述第1方向延伸；
所述第3积层体包含：
第1部分、第2部分及第3部分，分别沿着所述第2方向延伸，其中，所述第1部分在所述第3方向上设置在所述第2部分与所述第3部分之间，
第4部分，将所述第1部分与所述第2部分连接；及
第5部分，将所述第1部分与所述第3部分连接；且
所述第1积层体的所述第3部分在所述第3方向上设置在所述第3积层体的所述第1部分与所述第3积层体的所述第2部分之间。
11.根据权利要求10所述的半导体存储装置，其中
所述第1结构体内的所述至少1个存储器结构体包含第1存储器结构体及第2存储器结构体，
所述第2结构体内的所述至少1个存储器结构体包含第3存储器结构体，所述第1存储器结构体、所述第2存储器结构体及所述第3存储器结构体沿着所述第3方向排列，
所述第1存储器结构体设置在所述第1积层体的所述第2部分与所述第2积层体的所述第1部分之间，
所述第2存储器结构体设置在所述第1积层体的所述第1部分与所述第2积层体的所述第3部分之间，且
所述第3存储器结构体设置在所述第1积层体的所述第3部分与所述第3积层体的所述第2部分之间。
12.根据权利要求11所述的半导体存储装置，其中
所述第1结构体内的所述至少1个存储器结构体还包含第4存储器结构体，
所述第2结构体内的所述至少1个存储器结构体还包含第5存储器结构体及第6存储器结构体，
所述第4存储器结构体、所述第5存储器结构体及所述第6存储器结构体沿着所述第3方向排列，
所述第4存储器结构体设置在所述第1积层体的所述第2部分与所述第2积层体的所述第3部分之间，
所述第5存储器结构体设置在所述第1积层体的所述第1部分与所述第3积层体的所述第2部分之间，
所述第6存储器结构体设置在所述第1积层体的所述第3部分与所述第3积层体的所述第1部分之间，且
所述第4存储器结构体、所述第5存储器结构体及所述第6存储器结构体相对于所述第1存储器结构体、所述第2存储器结构体及所述第3存储器结构体，沿着所述第2方向设置在不同位置。
13.根据权利要求1至8中任一项所述的半导体存储装置，其中
所述第2积层体还包含：
第6部分、第7部分及第8部分，分别沿着所述第2方向延伸，其中，所述第6部分在所述第3方向上设置在所述第7部分与所述第8部分之间，
第9部分，将所述第6部分与所述第7部分连接；
第10部分，将所述第6部分与所述第8部分连接；及
第11部分，将所述第1部分与所述第6部分连接；且
所述第1积层体的所述第3部分在所述第3方向上设置在所述第2积层体的所述第6部分与所述第2积层体的所述第7部分之间。
14.根据权利要求13所述的半导体存储装置，其中
所述至少1个存储器结构体包含沿着所述第3方向排列的第1存储器结构体、第2存储器结构体及第3存储器结构体，
所述第1存储器结构体设置在所述第1积层体的所述第2部分与所述第2积层体的所述第1部分之间，
所述第2存储器结构体设置在所述第1积层体的所述第1部分与所述第2积层体的所述第3部分之间，且
所述第3存储器结构体设置在所述第1积层体的所述第3部分与所述第2积层体的所述第7部分之间。
15.根据权利要求14所述的半导体存储装置，其中
所述至少1个存储器结构体还包含沿着所述第3方向排列的第4存储器结构体、第5存储器结构体及第6存储器结构体，
所述第4存储器结构体设置在所述第1积层体的所述第2部分与所述第2积层体的所述第3部分之间，
所述第5存储器结构体设置在所述第1积层体的所述第1部分与所述第2积层体的所述第7部分之间，
所述第6存储器结构体设置在所述第1积层体的所述第3部分与所述第2积层体的所述第6部分之间，且
所述第4存储器结构体、所述第5存储器结构体及所述第6存储器结构体相对于所述第1存储器结构体、所述第2存储器结构体及所述第3存储器结构体，沿着所述第2方向设置在不同位置。
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