TWI747904B - 系統晶片、時鐘閘控元件、時鐘多工器元件及分頻元件 - Google Patents

系統晶片、時鐘閘控元件、時鐘多工器元件及分頻元件 Download PDF

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Abstract

本發明提供一種系統晶片、一種時鐘閘控元件、一種時 鐘多工器元件以及一種時鐘分頻元件。系統晶片包含多個智慧財產權塊和時鐘管理單元，時鐘管理單元被配置成對智慧財產權塊中的至少一個執行時鐘閘控。智慧財產權塊和時鐘管理單元使用完全握手方法彼此介接。完整握手方法可以包含以下項中的至少一個：智慧財產權塊將請求信號發送到時鐘管理單元以開始提供時鐘信號或停止提供時鐘信號；以及回應於接收請求信號，時鐘管理單元將確認信號發送到對應智慧財產權塊。本發明的系統晶片的消耗功率低，且本發明的驅動系統晶片的方法可以防止系統晶片消耗太多功率。

Description

系統晶片、時鐘閘控元件、時鐘多工器元件及 分頻元件 [相關申請案的交叉參考]
本申請案要求2017年1月24日在韓國智慧財產權局提交的第10-2017-0010945號韓國專利申請案以及2017年1月25日在美國專利商標局提交的第15/414,969號美國專利申請案的權益，這兩個專利申請案的揭示內容以引用方式全文併入本文中。
本發明是有關於一種半導體裝置。
隨著電腦、通信和廣播的逐漸融合，對專用積體電路(application specific integrated circuit,ASIC)和專用標準產品(application specific standard product,ASSP)的需求由於對系統晶片(system-on-chip,SoC)的需求而改變。另外，趨向於更輕、更薄、更緊湊和更高性能資訊技術(information technology,IT)裝置是驅動SoC的發展的一個因素。
SoC是具有各種功能的功能塊(例如，智慧財產權(intellectual property,IP)塊)借助於半導體處理技術的發展集成到其上的單晶片。
隨著SoC的集成密度、大小和操作速度增加，功率消耗更大程度上變成一個設計因素。當SoC消耗大量功率時，SoC的溫度可能升高。如果溫度升高太大，則SoC可能發生故障或可能受損。
因此，需要一種SoC以及可以防止SoC消耗太多功率的驅動SoC的方法。
根據本發明概念的示例性實施例，系統晶片(system on chip,SoC)包含多個智慧財產權(intellectual property,IP)塊和時鐘管理單元(clock management unit,CMU)，所述時鐘管理單元被配置成對IP塊的至少一個執行時鐘閘控。IP塊和CMU使用完全握手方法彼此介接。
根據本發明概念的示例性實施例，時鐘閘控元件包含時鐘控制電路，所述時鐘控制電路被配置成產生操作時鐘信號；以及通道管理(channel management,CM)電路，所述通道管理電路被配置成從外部裝置接收跨越通信通道的請求信號並且將所述請求信號轉發到時鐘控制電路。時鐘控制電路被配置成根據請求信號選擇性地將操作時鐘信號提供到外部裝置並且將確認(Ack)信 號提供到CM電路。
根據本發明概念的示例性實施例，時鐘多工器元件包含時鐘控制電路，所述時鐘控制電路被配置成基於第一選擇信號而選擇第一時鐘信號和第二時鐘信號中的一個、基於所述選定時鐘信號而產生操作時鐘信號並且回應於請求信號而選擇性地輸出所述操作時鐘信號；以及通道管理(channel management,CM)電路，所述通道管理電路被配置成從外部裝置接收跨越通信通道的請求信號並且將所述請求信號轉發到所述時鐘控制電路。
根據本發明概念的示例性實施例，時鐘分頻元件包含時鐘控制電路，所述時鐘控制電路被配置成對輸入時鐘信號執行分頻操作以產生分頻時鐘信號、基於所述分頻時鐘信號而產生操作時鐘信號並且回應於請求信號而將所述操作時鐘信號選擇性地輸出到外部裝置；以及通道管理(channel management,CM)電路，所述通道管理電路被配置成從外部裝置接收跨越通信通道的請求信號並且將所述請求信號轉發到所述時鐘控制電路。
根據本發明概念的示例性實施例，操作時鐘管理單元(clock management unit,CMU)的方法包含：CMU確定從智慧財產權(intellectual property,IP)塊接收的請求信號是否指示IP塊需要進入活動模式和休眠模式中的選定的一個；當請求信號指示IP塊需要進入活動模式時，CMU將啟動層處的確認(Ack)信號和時鐘信號輸出到IP塊；以及當時鐘請求信號指示IP塊需要進入休眠模式時，CMU將去啟動層處的Ack信號輸出到IP塊並且停 止將時鐘信號輸出到IP塊。
根據本發明概念的示例性實施例，時鐘管理單元(clock management unit,CMU)包含控制器電路，所述控制器電路被配置成基於從鎖相環或振盪器產生的輸出而輸出第一時鐘信號；多工電路，所述多工電路被配置成輸出所述第一時鐘信號和第二時鐘信號中的一個；第一時鐘分頻電路，所述第一時鐘分頻電路被配置成對所述多工電路的輸出執行第一分頻操作以產生第三時鐘信號；速止電路，所述速止電路被配置成選擇性地停止第三時鐘信號的脈衝以產生第四時鐘信號；第二時鐘分頻電路，所述第二時鐘分頻電路被配置成對所述速止電路的輸出執行第二分頻操作以產生第五時鐘信號；以及第一時鐘閘控電路，所述第一時鐘閘控電路被配置成選擇性地輸出所述第五時鐘信號。
CLK、CLK0、CLK1、CLK2、CLK3、CLK_IN、CLK_OUT、CLK_RF:時鐘信號
REQ1、REQ2、REQ3、PARENT_CLK_REQ、CHILD_CLK_REQ PARENT_CLK_REQ 0、PARENT_CLK_REQ 1、PARENT_CLK_REQ 2、PARENT_CLK_REQ 3、CLK_REQ:時鐘請求信號
ACK1、ACK2、ACK3、PARENT_CLK_ACK、CHILD_CLK_ACK、CLK_ACK:時鐘確認信號
CH:通信通道
100、730:時鐘管理單元
101:輸入/輸出墊
110:CMU控制器
120a、120b、120c、120d、120e、120f、120g:時鐘元件
122a、122b、122c、122d、122e、122f、122g:時鐘控制電路
124a、124b、124c、124d、124e、124f、124g:時鐘源
124c:分頻電路
124d:時鐘閘控電路
130、132:通道管理電路
150、300:電源管理單元
151:CMU介面電路
152:供電順序管理電路
153:掃描轉儲順序管理電路
200:第一智慧財產權塊
210:第二智慧財產權塊
220:第三智慧財產權塊
202:通道適配器
204:IP核心
700:半導體裝置
710:中央處理單元
720:時鐘產生器
740:隨機存取記憶體
750:唯讀記憶體
760:記憶體控制單元
Adapter_CLKGATE:適配器
ADAPTER_HYSTERESISFILTER:適配器滯後濾波器
CLKGATE_CLK_REQ:時鐘請求
CLKDIV_DIVCHG_REQ:時鐘分頻比改變請求
DIVRATIO:時鐘分頻比
DIVCHG_REQ:改變分頻比的請求
DIVCHG_ACK:改變的確認
EN:啟用信號
EN_FB:回饋信號
OSC:振盪器
FSM_CLK_REQ:額外時鐘請求
H-CH:H通道
I、II、III:部分
MUXSEL:多工器選擇信號
MUX:多工器
MERGE_MUXSEL:多工器
PLL:鎖相環
PREICG:第二邏輯電路
PARENT_CLK_REQ:時鐘停止請求信號
S0、S1、S2、S3、a1、a2、a3、a4、a5、a6、a7、b1、b2、b3、b4、c1、c2、c3、c4、c5:狀態
SEC_AP_RTL_CLKGATE:時鐘閘控單元
SYNC_EN:同步啟用信號
SYNC:第一邏輯電路
S-CH:S通道
SEL、SEL_OUT:選擇信號
SEC_AP_RTL_GFMUX:MUX電路
STATUS:信號
SEC_AP_RTL_CLKDIV_SKEWLESS:時鐘分頻電路
STOPREQ:停止請求信號
synchronized_CLKDIV_DIVCHG_ACK:輸入
SFR:特殊功能寄存器
SYSCLK_OSC:系統時鐘振盪器
T1、T2、T3、T4:時間
Active_PARENT_CLK_REQ、Active_PARENT_CLK_ACK、ADAPTER_CLKDIV、OSCCLK、PLL_FOUT、SEL_REQ0、SEL_REQ1、SEL_ACK0、SEL_ACK1、MUXSEL_ACK[1]、synchronized_MUXSEL_REQ[0]、synchronized_MUXSEL_REQ[1]、MUX_SEL、MUX_STATUS、MUX_SEL_sequential、MUXSEL_REQ0、MUXSEL_ACK0、RefClk、Hch/Data、Hch/Request_lock、Hch/Acknowledge、CHILD_CLK_ACK[c；0]、CHILD_CLK_REQ[c；0]、FILTER_REQ/ACK、FILTERED_REQ、ENABLE_FILTER、EXPIRE_VALU、increase_counter、clear_counter、RefClk、FORCE_AUTOMATIC_CLKGATING:信號
SEC_AP_RTL_GFCLKMUX、ADAPTER_CLKMUX、SEC_AP_、SFR I/F、ADAPTER_NULL:模組
圖1是根據本發明概念的示例性實施例的半導體裝置的框圖。
圖2是根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘管理單元(clock management unit,CMU)的框圖。
圖3是根據本發明概念的實施例的包含在半導體裝置中的智慧財產權(intellectual property,IP)塊的框圖。
圖4說明根據本發明概念的示例性實施例的在CMU的多個時鐘控制電路之間的信號傳輸路徑。
圖5A說明根據本發明概念的示例性實施例的可以用於CMU中的時鐘請求信號和時鐘確認信號。
圖5B說明根據本發明概念的示例性實施例的可以在CMU中發生的用於時鐘請求信號和時鐘確認信號的時鐘級過渡。
圖6說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘閘控元件的實施方案。
圖7說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘閘控元件的結構。
圖8是說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘閘控元件的行為的時序圖。
圖9A說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘多工器(MUX)元件的實施方案。
圖9B說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘MUX元件的有限狀態機(finite state machine,FSM)。
圖10說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘MUX元件的結構。
圖11至20是說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘MUX元件的行為的時序圖。
圖21A說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘分頻元件。
圖21B說明根據本發明概念的示例性實施例的包含在半導體 裝置中的時鐘分頻元件的FSM。
圖22說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘分頻元件。
圖23是說明根據本發明概念的實施例的包含在半導體裝置中的時鐘分頻元件的行為的時序圖。
圖24說明根據本發明概念的示例性實施例的包含在半導體裝置中的鎖相環(phase locked loop,PLL)控制器。
圖25說明根據本發明概念的示例性實施例的包含在半導體裝置中的PLL控制器電路的多工器。
圖26和27是說明根據本發明概念的示例性實施例的包含在半導體裝置中的PLL控制器的行為的時序圖。
圖28說明根據本發明概念的示例性實施例的包含在半導體裝置中的PLL使用者控制器。
圖29說明根據本發明概念的示例性實施例的包含在半導體裝置中的適配器元件。
圖30說明根據本發明概念的示例性實施例的包含在半導體裝置中的滯後濾波器的結構。
圖31至33是說明根據本發明概念的示例性實施例的包含在半導體裝置中的滯後濾波器的行為的時序圖。
圖34是根據本發明概念的示例性實施例的包含在半導體裝置中的電源管理單元(power management unit,PMU)的框圖。
圖35至39是說明PMU的時鐘開/關操作的實例的時序圖。
以及
圖40是根據本發明概念的示例性實施例的半導體裝置的框圖。
圖1是根據本發明概念的示例性實施例的半導體裝置的框圖。
參考圖1，根據本發明概念的示例性實施例的半導體裝置包含輸入/輸出(input/output,I/O)墊101、時鐘管理單元(clock management unit,CMU)100、電源管理單元(power management unit,PMU)300和邏輯塊(例如，一個或多個邏輯電路)。例如，邏輯塊可以實施為一個或多個智慧財產權(IP)塊200至220。在實施例中，IP塊是IP核心或作為一方的智慧財產權的邏輯或晶片佈局的可重複使用單元。在實施例中，半導體裝置是或包含系統晶片(system-on-chip,SoC)。
CMU 100產生將提供到第一至第三IP塊200至220中的每一個的操作時鐘信號。例如，CMU 100可以產生第一至第三時鐘信號CLK1至CLK3。
第一至第三IP塊200至220可以連接到系統匯流排並且通過系統匯流排彼此通信。在實施例中，第一至第三IP塊200至220中的每一個包含處理器、圖形處理器、記憶體控制器、輸入和輸出介面塊等。
CMU 100可以將第一時鐘信號CLK1提供到第一IP塊200。CMU 100可以將第二時鐘信號CLK2提供到第二IP塊210。CMU 100可以將第三時鐘信號CLK3提供到第三IP塊220。
第一至第三IP塊200至220中的任一個可以根據完全握手方法(例如，同步握手)將時鐘請求信號傳輸到CMU 100。時鐘請求信號可以指示對應IP塊需要CMU 100向其提供時鐘信號或需要CMU 100停止向其提供時鐘信號。在實施例中，在完全握手方法中，CMU 100用時鐘確認信號對時鐘請求信號作出回應，所述時鐘確認信號指示CMU目前正提供或將提供請求時鐘信號，或CMU已停止或將停止提供請求時鐘信號。在實施例中，CMU 100對時鐘確認信號作出回應，所述時鐘確認信號僅指示CMU確認接收時鐘請求信號，而不提供關於時鐘信號的狀態的資訊。
例如，第一IP塊200可以根據完全握手方法將第一時鐘請求信號REQ1傳輸到CMU 100。CMU 100可以回應於第一時鐘請求信號REQ1的接收而將第一時鐘確認信號ACK1傳輸到第一IP塊200。同時或在傳輸第一時鐘確認信號ACK1之前，CMU 100可以將第一時鐘信號CLK1傳輸到第一IP塊200。
在實施例中，CMU 100與第一至第三IP塊200至220之間的介面具有完全握手方法的格式。在實施例中，介面可以實施為遵循，但不限於，ARM有限公司的低功率介面(Low Power Interface,LPI)、Q通道介面或P通道介面。
時鐘閘控可以用於將電腦系統分成小功能塊，並且隨後 切斷未使用部分的電源。由於不是電腦的全部部分一直在運行中，因此可以停止未使用部分中的塊以減小功率消耗以及所停止塊中的熱量產生。
根據本發明概念的示例性實施例的CMU 100對不需要操作時鐘信號的第一至第三IP塊200至220中的一些執行時鐘閘控。CMU 100可以通過自動地執行時鐘閘控，而不在IP塊操作中產生誤差來減小功率消耗。
PMU 300控制半導體裝置的電源。例如，當半導體裝置進入待機模式時，PMU 300通過切斷電源控制電路而切斷SoC的電源。此處，PMU 300不斷地消耗電力。然而，由於PMU 300消耗的電力遠小於整個半導體裝置消耗的電力，因此在待機模式下半導體裝置的功率消耗顯著減小。
具體來說，當SoC處於待機模式時，PMU 300可以切斷CMU 100的電源。這可以對應於不存在來自第一至第三IP塊200至220的時鐘請求的情況。例如，如果IP塊中無一者在預定義時間段內作出對時鐘信號的請求，則PMU 300可以切斷CMU 100的電源。
圖2是根據本發明概念的示例性實施例的包含在半導體裝置中的CMU 100的框圖。
參考圖2，CMU 100包含時鐘元件120a至120g(例如，時鐘閘控電路)、通道管理電路(channel management,CM)130和132，以及CMU控制器110。時鐘元件120a至120g被配置成 產生將提供到IP塊200和210的時鐘信號，並且通道管理電路130和132安置於時鐘元件120f和120g與IP塊200和210之間，以提供CMU 100與IP塊200和210之間的通信通道CH。CMU控制器110使用時鐘元件120a至120g將時鐘信號提供到IP塊200和210。在替代實施例中，省略通道管理電路130和132，並且最後一個時鐘元件提供CMU 100與IP塊200和210之間的通信通道CH。
在一些實施例中，由通道管理電路130和132提供的通信通道CH可以實施為遵循，但不限於，ARM有限公司的LPI、Q通道介面或P通道介面。通信通道CH還可以實施為遵循不同通信協議。
時鐘元件120a至120g包含時鐘源(clock source,CS)124a至124g(例如，時鐘信號產生器)和分別控制時鐘源124a至124g的時鐘控制電路(clock control,CC)122a至122g。時鐘源124a至124g可以包含，例如，多工器(MUX)電路，時鐘分頻電路、速止電路和時鐘閘控電路。
時鐘元件120a至120g彼此形成父子關係。在本實施例中，時鐘元件120a是時鐘元件120b的親代，並且時鐘元件120b是時鐘元件120a的子代和時鐘元件120c的親代。另外，時鐘元件120e是兩個時鐘元件120f和120g的親代，並且時鐘元件120f和120g是時鐘元件120e的子代。在本實施例中，最接近鎖相環(phase locked loop,PLL)定位的時鐘元件120a被稱為根時鐘元 件，並且最接近IP塊200和210定位的時鐘元件120f和120g可被稱為葉時鐘元件。根據時鐘元件120a至120g之間的父子關係，父子關係必然還形成於時鐘控制電路122a至122g與時鐘源124a至124g之間。
時鐘控制電路122a至122g在親代與子代之間交換時鐘請求REQ和時鐘請求REQ的確認ACK，並且將時鐘信號提供到IP塊200和210。
如果IP塊200不需要時鐘信號，例如，如果IP塊200需要處於休眠狀態，則CMU 100停止將時鐘信號提供到IP塊200。
具體來說，通道管理電路130將第一信號傳輸到IP塊200，所述第一信號指示所述通道管理電路將停止在CMU 100或CMU控制器110的控制下提供時鐘信號。接收第一信號的IP塊200將第二信號傳輸到通道管理電路130，所述第二信號指示可以在完成處理的操作之後停止提供時鐘信號。從IP塊200接收第二信號的通道管理電路130請求時鐘元件120f，即，其親代停止提供時鐘信號。
在實例中，如果通過通道管理電路130提供的通信通道CH遵循Q通道介面，則通道管理電路130將具有第一邏輯值(例如，邏輯低，在下文中通過參考字元“L”指示)的QREQn信號傳輸到IP塊200作為第一信號。隨後，當從IP塊200接收具有第一邏輯值的QACCEPTn信號作為第二信號時，通道管理電路130將具有第一邏輯值的時鐘請求REQ(例如，信號)傳輸到時鐘元 件120f。在此情況下，具有第一邏輯值的時鐘請求REQ是指“時鐘提供停止請求”。
從通道管理電路130接收具有第一邏輯值的時鐘請求REQ(即，時鐘提供停止請求)的時鐘控制電路122f通過停用時鐘源124f而停止提供時鐘信號。例如，時鐘控制電路122f可以通過將停用信號提供到時鐘源124f而停用時鐘源124f。因此，IP塊200可以進入休眠模式。在此過程中，時鐘控制電路122f可以將具有第一邏輯值的確認ACK提供到通道管理電路130。然而，應注意，儘管在傳輸具有第一邏輯值的時鐘提供停止請求之後通道管理電路130接收具有第一邏輯值的確認ACK，但是並不確保停止從時鐘源124f提供時鐘。在實施例中，確認ACK僅意味著時鐘控制電路122f認識到時鐘元件120f(即，通道管理電路130的親代)不再需要將時鐘信號提供到通道管理電路130。
同時，時鐘元件120f的時鐘控制電路122f將具有第一邏輯值的時鐘請求REQ傳輸到作為其親代的時鐘元件120e的時鐘控制電路122e。如果IP塊210也不需要時鐘信號，例如，如果時鐘控制電路122e從時鐘控制電路122g接收時鐘提供停止請求，則時鐘控制電路122e通過停用時鐘源124e(例如，時鐘分頻電路)而停止提供時鐘信號。因此，IP塊200和210可以進入休眠模式。
對於其它時鐘控制電路122a至122d，可以通過相同方式執行以上操作。
儘管時鐘元件120f的時鐘控制電路122f將具有第一邏輯值的時鐘請求REQ傳輸到作為其親代的時鐘元件120e的時鐘控制電路122e，但是如果IP塊210正運行，則時鐘控制電路122e無法停用時鐘源124e。僅當IP塊210不再需要時鐘信號時，時鐘控制電路122e才可以停用時鐘源124e並且將具有第一邏輯值的時鐘請求REQ傳輸到作為其親代的時鐘控制電路120d。也就是說，僅當從時鐘控制電路122f和122g兩者接收時鐘提供停止請求時，時鐘控制電路122e才可以停用時鐘源124e。
當IP塊200和210處於休眠狀態時，可以停用所有時鐘源124a至124f。隨後，當IP塊200進入運行狀態時，CMU 100恢復將時鐘信號提供到IP塊200和210。
通道管理電路130將具有第二邏輯值(例如，邏輯高，在下文中通過參考字元“H”指示)的時鐘請求REQ傳輸到作為其親代的時鐘元件120f的時鐘控制電路122f，並且等待來自時鐘控制電路122f的確認ACK。此處，具有第二邏輯值的時鐘請求REQ是“時鐘提供請求”，並且時鐘提供請求的確認ACK指示已恢復通過時鐘源124f提供時鐘。時鐘控制電路122f無法立即啟用時鐘源124f(例如，時鐘閘控電路)，而是等待通過其親代提供時鐘信號。
隨後，時鐘控制電路122f將具有第二邏輯值的時鐘請求REQ(即，時鐘提供請求)傳輸到作為其親代的時鐘控制電路122e，並且等待來自時鐘控制電路122e的確認ACK。對於時鐘控 制電路122a至122d，可以通過相同方式執行此操作。例如，除了第一時鐘控制電路之外，級聯的每個時鐘控制電路將時鐘提供請求發送到其親代。
從時鐘控制電路122b接收具有第二邏輯值的時鐘請求REQ的第一時鐘控制電路122a(即，根時鐘元件)啟用第一時鐘源124a(例如，MUX電路)，並且將確認ACK傳輸到第二時鐘控制電路122b。第二時鐘控制電路122b響應於從第一時鐘控制電路122a接收ACK而啟用第二時鐘源124b，並且將ACK傳輸到第三時鐘控制電路122c。通過第三、第四和第五時鐘控制電路122c-122e重複所述過程。在以此方式按序啟用時鐘源124b至124e之後，第五時鐘控制電路122e最後將確認ACK傳輸到第一葉時鐘控制電路122f，所述確認ACK通知葉時鐘控制電路已恢復通過時鐘源124e提供時鐘。接收確認ACK的第一葉時鐘控制電路122f通過啟用時鐘源124f而將時鐘信號提供到IP塊200，並且將確認ACK提供到通道管理電路130。
如上所述，時鐘控制電路122a至122g根據完全握手方法(例如，同步握手)操作，其中時鐘請求REQ和時鐘請求REQ的確認ACK在親代與子代之間交換。因此，時鐘控制電路122a至122g可以通過控制時鐘源124a至124g硬體方面而控制提供到IP塊200和210的時鐘信號。
時鐘控制電路122a至122g可以將時鐘請求REQ傳輸到其親代，或通過獨立操作或在CMU控制器110的控制下操作而 控制時鐘源124a至124g。在一些實施例中，時鐘控制電路122a至122g可以分別包含有限狀態機(finite state machines,FSM)，所述有限狀態機根據親代與子代之間交換的時鐘請求REQ來控制時鐘源124a至124g。
儘管圖2示出包含五個時鐘元件和兩個葉時鐘元件的級聯的時鐘元件樹，但是本發明概念不限於此。在替代實施例中，可以省略這些時鐘元件中的一個或多個。在第一實施例中，僅存在第一時鐘元件120a和第一葉時鐘元件120f，省略第二至第五時鐘元件120b-120e，並且省略第二葉時鐘元件120g。在第二實施例中，僅存在第二時鐘元件120b和第一葉時鐘元件120f，省略第一時鐘元件120a，省略第三至第五時鐘元件120c-120e，並且省略第二葉時鐘元件120g。在第三實施例中，僅存在第三時鐘元件120c和第一葉時鐘元件120f，省略第一至第二時鐘元件120a-120b，省略第四至第五時鐘元件120d-120e，並且省略第二葉時鐘元件120g。在第四實施例中，僅存在第四時鐘元件120d和第一葉時鐘元件120f，省略第一至第三時鐘元件120a-120c，省略第五時鐘元件120e，並且省略第二葉元件120g。在第五實施例中，僅存在第五時鐘元件120e和第一葉時鐘元件120f，省略第一至第四時鐘元件120a-120d，並且省略第二葉時鐘元件120g。可以通過各種其它組合進一步改變這些實施例。例如，在第六實施例中，存在第一至第二時鐘元件120a-120b，存在第一葉時鐘元件120f，省略第三至第五時鐘元件120b-120e，並且省略第二葉時鐘元件120g。
在示例性實施例中，第一時鐘元件120a是鎖相環(phase-locked loop,PLL)控制器。
在示例性實施例中，PLL控制器從振盪器OSC中接收通過振盪器OSC振盪的恒定或可變頻率信號以及通過PLL輸出的PLL信號，並且基於特定條件輸出兩個所接收信號中的一個。當元件需要PLL信號時，PLL控制器輸出PLL信號。當元件需要振盪器信號時，PLL控制器輸出振盪器信號。當不存在使用PLL的輸出的元件時，在本發明概念的實施例中，PLL控制器關閉PLL。在替代實施例中，當不存在使用PLL的輸出的元件時，PLL控制器自動地控制PLL以進入旁路模式。在另一替代實施例中，當不存在使用PLL的輸出的元件時，PLL控制器根本不影響PLL的操作。
PLL控制器可以用產生時鐘信號的任何元件替換。例如，PLL控制器可以使用環形振盪器或晶體振盪器實施。
在本發明概念的示例性實施例中，時鐘元件120b是時鐘多工器(MUX)單元。
在實施例中，時鐘MUX單元包含時鐘控制電路122b和MUX電路124b。時鐘MUX單元的時鐘控制電路122b可以通過按序行為操作。時鐘控制電路122b可以控制時鐘信號的打開或關閉。為了在時鐘信號關閉的狀態下改變時鐘MUX單元的MUX選擇，時鐘控制電路122b產生時鐘請求信號。用於改變MUX選擇的由時鐘控制電路122b產生的時鐘請求信號可以僅提供到前一 個親代時鐘元件和下一個親代時鐘元件，或可以提供到所有可能的親代時鐘元件。在替代實施例中，時鐘控制電路122b不產生用於在時鐘信號關閉的狀態下改變MUX選擇的時鐘請求信號。例如，在此實施例中，時鐘控制電路122b僅在時鐘信號已打開時改變MUX選擇。
時鐘MUX單元的時鐘控制電路122b可以將時鐘請求信號僅傳輸到所使用的親代時鐘元件。時鐘MUX單元可以具有兩個或多於兩個輸入時鐘信號。例如，圖2示出MUX電路124b，所述MUX電路接收從第一時鐘控制電路122a輸出的第一時鐘信號CLK1以及可以從外部CMU或其它外部裝置接收的第二時鐘信號CLK2。MUX電路124b隨後可以基於特定條件而選擇第一時鐘信號CLK1和第二時鐘信號CLK2中的一個以供輸出。
在本發明概念的示例性實施例中，時鐘元件120c是時鐘分頻單元，例如，時鐘分頻器電路(例如，分頻電路)。時鐘分頻器電路獲取具有輸入頻率的輸入信號並且通過輸入頻率除以時鐘分頻比產生的輸出頻率產生輸出信號。例如，分頻比可以是大於1的整數。
在實施例中，時鐘分頻單元包含時鐘控制電路122c和分頻電路124c。時鐘分頻單元的時鐘控制電路122c可以通過按序行為操作。時鐘控制電路122c可以控制由分頻電路124c輸出的時鐘信號的打開或關閉。為了在時鐘信號關閉的狀態下改變分頻電路124c的時鐘分頻比，時鐘控制電路122c可以產生時鐘請求 信號。例如，時鐘控制電路122c可以將時鐘請求信號輸出到根時鐘元件，所述根時鐘元件使分頻電路124c開始接收時鐘信號，使得所述分頻電路可以對所接收時鐘信號執行分頻操作。在替代實施例中，時鐘控制電路122c不產生用於在時鐘信號關閉的狀態下改變分頻電路124c的時鐘分頻比的時鐘請求信號。例如，在此實施例中，時鐘控制電路122c僅在時鐘信號已打開時改變時鐘分頻比。
在示例性實施例中，時鐘元件120d是速止單元。在實施例中，速止單元在第一週期期間向時鐘信號提供多個脈衝，在第一週期之後的第二週期期間停止這些脈衝，並且在第二週期之後的第三週期期間恢復脈衝。
速止單元包含時鐘控制電路122d和時鐘閘控電路124d。在實施例中，時鐘閘控電路124d基於特定條件而選擇性地輸出時鐘信號。速止單元的時鐘控制電路122d可以通過按序行為操作。時鐘控制電路122d可以控制時鐘信號的打開或關閉。當來自子代時鐘元件的時鐘請求信號不活動時，時鐘控制電路122d可以啟動時鐘閘控電路124d。例如，即使已通知時鐘控制電路122d停止通過子代時鐘元件提供時鐘信號，當出現特定條件時，時鐘控制電路122d也可以啟動時鐘閘控電路124d。
在本發明概念的示例性實施例中，葉時鐘元件120f和120g中的每一個是時鐘閘控單元。在葉時鐘元件120f和120g是時鐘閘控單元的實施例中，每個元件包含時鐘閘控電路。
時鐘閘控單元可以根據完全握手方法與通道管理電路130和132中的至少一個通信。
參考圖1和2，在本發明概念的示例性實施例中，PMU 300回應於在待機模式下接收的喚醒信號而將電力控制信號傳輸到振盪器OSC。振盪器OSC是產生特定頻率信號並且將操作時鐘信號供應到邏輯塊(例如，時鐘元件120a)的振盪電路。晶體振盪器使用晶體XTAL的壓電振盪以準確且穩定的振盪頻率產生信號。
當電力輸入到振盪器OSC時，振盪器OSC開始振盪。振盪器OSC最初輸出精確且不穩定的信號，並且隨後逐漸開始輸出穩定的晶體時鐘信號。在從振盪器OSC輸出的晶體時鐘信號穩定化之後，CMU 100可以將操作時鐘信號供應到邏輯塊。
圖3是根據本發明概念的示例性實施例的包含在半導體裝置中的IP塊的框圖。
參考圖3，第一IP塊200包含通道適配器202和IP核心204。在圖3中，第一IP塊200說明為實例。然而，第二IP塊210和第三IP塊220可以包含與第一IP塊200基本上相同的元件。
在實施例中，通道適配器202根據完全握手方法與第一通道管理電路130通信。通過通道適配器202，第一IP塊200可以傳輸第一時鐘請求信號REQ1並且接收第一時鐘信號CLK1。例如，第一IP塊200可以將REQ1傳輸到第一通道管理電路130， 並且響應於傳輸REQ1而接收由葉時鐘元件120f輸出的時鐘信號CLK作為CLK1。或者，通過通道適配器202，第一IP塊200可以傳輸第一時鐘請求信號REQ1，接收指示時鐘信號的存在的確認信號並且直接從由通道適配器202控制的時鐘元件接收第一時鐘信號CLK1。
IP核心204可以包含，例如，處理器、圖形處理器、記憶體控制器、輸入和輸出介面塊等。
圖4說明在多個時鐘控制電路之間的信號傳輸路徑。
參考圖4，時鐘控制電路可以使用握手信號操作，所述握手信號包含時鐘請求信號REQ和作為時鐘請求信號REQ的回應信號的確認(或時鐘確認信號)ACK。時鐘請求信號REQ和時鐘確認信號ACK可以具有，例如，第一邏輯值(例如，邏輯低)或第二邏輯值(例如，邏輯高)。然而，還可以通過其它方法實施時鐘請求信號REQ和時鐘確認信號ACK。
在本發明概念的示例性實施例中，時鐘消費者將具有第二邏輯值的時鐘請求信號REQ傳輸到時鐘提供者，由此通知時鐘提供者需要時鐘信號。相反，時鐘消費者可以將具有第一邏輯值的時鐘請求信號REQ傳輸到時鐘提供者，由此通知時鐘提供者不再需要時鐘信號。
同時，時鐘提供者可以將具有第二邏輯值的時鐘確認信號ACK傳輸到時鐘消費者。具有第二邏輯值的時鐘確認信號ACK指示通過時鐘提供者將時鐘信號穩定地提供到時鐘消費者。相 反，時鐘提供者可以將具有第一邏輯值的時鐘確認信號ACK傳輸到時鐘消費者。在實施例中，具有第一邏輯值的時鐘確認信號ACK指示時鐘提供者無法通知時鐘消費者提供時鐘信號。例如，提供具有第一邏輯電位的ACK的時鐘提供者可以指示時鐘提供者僅瞭解時鐘消費者對時鐘信號的需求，而不能夠在穩定地提供時鐘信號時通知時鐘消費者。
在實例中，作為時鐘消費者的時鐘控制電路122b可以將例如具有第二邏輯值的時鐘請求信號PARENT_CLK_REQ傳輸到作為時鐘提供者的時鐘控制電路122a，由此通知時鐘控制電路122a需要時鐘信號。因此，包含時鐘控制電路122a的時鐘元件(即，時鐘提供者)可以將時鐘信號傳輸到包含時鐘控制電路122b的時鐘元件(即，時鐘消費者)。隨後，時鐘控制電路122b可以從時鐘控制電路122a接收例如具有第二邏輯值的時鐘確認信號PARENT_CLK_ACK。
同時，作為時鐘提供者的時鐘控制電路122b可以從時鐘控制電路122f接收例如具有第二邏輯值的時鐘請求信號CHILD_CLK_REQ。通過接收具有第二邏輯值的時鐘請求信號CHILD_CLK_REQ，時鐘控制電路122b可以瞭解作為時鐘消費者的時鐘控制電路122f需要時鐘信號。因此，包含時鐘控制電路122b的時鐘元件(即，時鐘提供者)可以將時鐘信號提供到包含時鐘控制電路122f的時鐘元件(即，時鐘消費者)。同時，作為時鐘提供者的時鐘控制電路122b可以將例如具有第二邏輯值的時鐘確 認信號CHILD_CLK_ACK傳輸到時鐘控制電路122f。
在另一實例中，作為時鐘消費者的時鐘控制電路122b可以將例如具有第一邏輯值的時鐘請求信號PARENT_CLK_REQ傳輸到作為時鐘提供者的時鐘控制電路122a，由此通知時鐘控制電路122a不再需要時鐘信號。因此，時鐘控制電路122b可以從時鐘控制電路122a接收例如具有第一邏輯值的時鐘確認信號PARENT_CLK_ACK。具有第一邏輯值的時鐘確認信號PARENT_CLK_ACK指示不保證通過時鐘提供者提供時鐘。
同時，作為時鐘提供者的時鐘控制電路122b可以從時鐘控制電路122f接收例如具有第一邏輯值的時鐘請求信號CHILD_CLK_REQ。具有第一邏輯值的時鐘請求信號CHILD_CLK_REQ指示作為時鐘消費者的時鐘控制電路122f不再需要時鐘信號。因此，時鐘控制電路122b可以將例如具有第二邏輯值的時鐘確認信號CHILD_CLK_ACK傳輸到時鐘控制電路122f。具有第二邏輯值的時鐘確認信號CHILD_CLK_ACK指示不保證通過時鐘提供者提供時鐘。
應注意，這些時鐘控制電路之間的組合路徑可以包含第一路徑(例如，第一導線或通信通道)，通過所述第一路徑，時鐘控制電路122b將時鐘請求信號PARENT_CLK_REQ傳輸到作為其親代的時鐘控制電路122a，並且隨後從作為其親代的時鐘控制電路122a接收時鐘確認信號PARENT_CLK_ACK；以及第二路徑(例如，第二導線或通信通道)，通過所述第二路徑，時鐘控制電路122b 從作為其子代的時鐘控制電路122f接收時鐘請求信號CHILD_CLK_REQ，並且隨後將時鐘確認信號CHILD_CLK_ACK傳輸到作為其子代的時鐘控制電路122f，但是所屬組合路徑不包含路徑(在圖4中通過參考字元“X”指示)。例如，如果存在路徑X，則從時鐘控制電路122a接收的時鐘確認信號PARENT_CLK_ACK可以穿過路徑X或時鐘請求信號PARENT_CLK_REQ可以穿過路徑X。
根據完全握手方法實施時鐘請求信號REQ和時鐘確認信號ACK，並且時鐘提供者和時鐘消費者可以屬於單個時鐘域或不同時鐘域。當時鐘提供者和時鐘消費者屬於單個時鐘域時，所述時鐘提供者和所述時鐘消費者回應於同一參考時鐘信號而操作。當時鐘提供者和時鐘消費者屬於不同時鐘域時，所述時鐘提供者和所述時鐘消費者回應於不同參考時鐘信號而操作。
在示例性實施例中，分別連接到時鐘控制電路以用於通信的時鐘MUX電路、時鐘分頻電路、時鐘閘控電路等使用來自時鐘控制電路的不同時鐘域。也就是說，傳輸時鐘請求信號的信號線中的時鐘頻率可以不同於實際上提供的操作時鐘信號的時鐘頻率。
圖5A說明本文使用的時鐘請求信號REQ和時鐘確認信號ACK。圖5B說明用於本文使用的時鐘請求信號REQ和時鐘確認信號ACK的時鐘級過渡。
參考圖5A，時鐘請求信號REQ在時間T1處過渡到第 二邏輯值。這可以指示時鐘消費者通知時鐘提供者：時鐘消費者需要時鐘信號CLK。在時間T1之後，時鐘提供者可以將時鐘信號CLK提供到時鐘消費者。
在時間T2處，時鐘提供者將具有第二邏輯值的時鐘確認信號ACK傳輸到時鐘消費者。這指示通過時鐘提供者(參看部分I)將時鐘信號CLK穩定地提供到時鐘消費者。
在時間T3處，時鐘請求信號REQ過渡到第一邏輯值。這可以指示時鐘消費者通知時鐘提供者不再需要時鐘信號CLK。在時間T3處，時鐘提供者可以停止將時鐘信號CLK提供到時鐘消費者，或仍可以繼續提供時鐘信號CLK。
在時間T4處，時鐘提供者可以將具有第一邏輯值的時鐘確認信號ACK傳輸到時鐘消費者。這指示時鐘提供者無法通知時鐘消費者提供時鐘信號CLK。
也就是說，在圖5A中，其中保證通過時鐘提供者將時鐘信號CLK穩定地提供到時鐘消費者的部分僅是部分I。在另一部分II中，無法知道是否通過時鐘提供者將時鐘信號CLK提供到時鐘消費者。
在圖5B中，在第二邏輯值表達為“1”且第一邏輯值表達為“0”的情況下，說明時鐘請求信號REQ和時鐘確認信號ACK的可能組合以及其間的可能過渡。
另外，狀態S2時從時間T2至時間T3，並且狀態S3時從時間T3至時間T4。時鐘請求信號REQ和時鐘確認信號ACK 的值的組合依序從狀態S0改變到狀態S1、狀態S2、狀態S3，且隨後改變到狀態S0(參看實線箭頭)。
如果實施電路，使得在時間T1處，時鐘請求信號REQ和時鐘確認信號ACK同時傳輸到第二邏輯值，則時鐘請求信號REQ和時鐘確認信號ACK的值的組合可以直接從狀態S0切換到狀態S2。類似地，如果實施電路，使得在時間T3處，時鐘請求信號REQ和時鐘確認信號ACK同時過渡到第一邏輯值，則時鐘請求信號REQ和時鐘確認信號ACK的值的組合可以直接從狀態S2切換到狀態S0(參看虛線箭頭)。
現將再次參考圖1、2和4描述完全握手方法。
根據完全握手方法，當第一IP塊200需要時鐘信號時，所述第一IP塊啟動第一時鐘請求信號REQ1。例如，第一IP塊200將第一時鐘請求信號REQ1設定成高狀態。
CMU 100回應於第一時鐘請求信號REQ1的啟動而啟動用於第一時鐘請求信號REQ1的第一時鐘確認信號ACK1。也就是說，CMU 100將第一時鐘確認信號ACK1設定成高狀態。
CMU 100可以在啟動第一時鐘確認信號ACK1之前將第一時鐘信號CLK1傳輸到第一IP塊200。或者，CMU 100可以在啟動第一時鐘確認信號ACK1的同時將第一時鐘信號CLK1傳輸到第一IP塊200。
當第一IP塊200不需要時鐘信號時，去啟動第一時鐘請求信號REQ1。也就是說，第一IP塊200將第一時鐘請求信號 REQ1設定成低狀態。
當第一時鐘請求信號REQ1處於低狀態時，CMU 100將第一時鐘確認信號ACK1設定成低狀態。同時，CMU 100可以去啟動第一時鐘信號CLK1。
當第一時鐘確認信號ACK1活動時，第一IP塊200可以正常地操作。例如，當第一時鐘確認ACK1處於高狀態時，第一IP塊200可以正常地操作。當第一IP塊200感測到第一時鐘確認信號ACK1已達到低狀態時，第一IP塊可以切換到休眠模式。
現將參考圖1和2描述根據本發明概念的示例性實施例的CMU 100的完全握手方法。完全握手方法將基於以下假設描述：圖2的時鐘元件120a至120f分別是PLL控制器、時鐘MUX單元、第一時鐘分頻單元、速止單元、第二時鐘分頻單元和第一時鐘閘控單元。然而，這僅僅是其中可以實施本發明概念的實例，並且本發明的範圍不限於此。在實施例中，PLL控制器回應於來自子代時鐘元件的請求信號而停用PLL，並且隨後依賴於OSC。在實施例中，速止單元包含速止電路，所述速止電路被配置成在某一時間段內臨時停止時鐘信號。例如，速止電路在第一週期期間保持時鐘信號的脈衝，在第二週期期間將時鐘信號設定成常數低(例如，停用脈衝)並且在第三週期期間恢復時鐘信號的脈衝。
PLL控制器、時鐘MUX單元、第一時鐘分頻單元、速止單元、第二時鐘分頻單元和第一時鐘閘控單元分別可以包含時鐘源124a至124f。
具體來說，PLL控制器可以包含時鐘MUX電路，所述時鐘MUX電路從振盪器OSC和PLL接收信號。時鐘MUX單元可以包含時鐘MUX電路，所述時鐘MUX電路接收多個時鐘信號。第一時鐘分頻單元可以包含第一時鐘分頻電路。速止電路可以包含第一時鐘閘控電路。第二時鐘分頻單元可以包含第二時鐘分頻電路。第一時鐘閘控單元可以包含第二時鐘閘控電路。
另外，PLL控制器可以包含時鐘控制電路122a。時鐘MUX單元可以包含時鐘控制電路122b。第一時鐘分頻單元可以包含時鐘控制電路122c。速止電路可以包含時鐘控制電路122d。第二時鐘分頻單元可以包含時鐘控制電路122e。第一時鐘閘控單元可以包含時鐘控制電路122f。
時鐘控制電路122a至122f中的每一個可以根據完全握手方法通信。例如，時鐘控制電路122a和122b中的每一個可以支援PLL控制器與時鐘MUX單元之間的完全握手方法。
時鐘控制電路122b和122c中的每一個可以支援時鐘MUX單元與第一時鐘分頻單元之間的完全握手方法。
時鐘控制電路122c和122d中的每一個可以支援第一時鐘分頻單元與速止電路之間的完全握手方法。
時鐘控制電路122d和122e中的每一個可以支援速止電路與第二時鐘分頻單元之間的完全握手方法。
時鐘控制電路122e和122f中的每一個可以支援第二時鐘分頻單元與第一時鐘閘控單元之間的完全握手方法。
同樣地，時鐘控制電路122f和通道管理電路130中的每一個可以支援第一時鐘閘控單元與通道管理單元130之間的完全握手方法。
第一IP塊200可以請求CMU 100以根據完全握手方法提供操作時鐘信號。例如，當第一IP塊200需要操作時鐘信號時，第一IP塊可以啟動時鐘請求信號。也就是說，當第一IP塊200需要操作時鐘信號時，第一IP塊可以將啟動的時鐘請求信號傳輸到CMU 100。
通道管理電路130接收啟動的時鐘請求信號。通道管理電路130將啟動的時鐘請求信號傳輸到第一時鐘閘控單元(例如，時鐘元件120f)。第一時鐘閘控單元將啟動的時鐘請求信號傳輸到第二時鐘分頻單元(例如，時鐘元件120e)。第二時鐘分頻單元將啟動的時鐘請求信號傳輸到速止電路(例如，時鐘元件120d)。速止電路將啟動的時鐘請求信號傳輸到第一時鐘分頻單元(例如，時鐘元件120c)。第一時鐘分頻單元將啟動的時鐘請求信號傳輸到時鐘MUX單元(例如，時鐘元件120b)。時鐘MUX單元將啟動的時鐘請求信號傳輸到PLL控制器(例如，時鐘元件120a)。
在示例性實施例中，PLL控制器、時鐘MUX單元、第一時鐘分頻單元、速止單元、第二時鐘分頻單元、第一時鐘閘控單元和第一通道管理電路130中的每一個實施為組合電路。因此，每次可以通過PLL控制器將啟動的時鐘請求信號傳輸到第一通道管理電路130。
PLL控制器啟動用於啟動的時鐘請求信號的時鐘確認信號。也就是說，PLL控制器將回應於啟動的時鐘請求信號產生的啟動的時鐘確認信號傳輸到時鐘MUX單元。同時，PLL控制器將時鐘信號CLK傳輸到時鐘MUX單元。例如，PLL控制器可以將時鐘信號CLK傳輸到時鐘MUX單元，同時PLL控制器傳輸啟動的時鐘確認信號。
時鐘MUX單元將啟動的時鐘確認信號傳輸到第一時鐘分頻單元。同時，時鐘MUX單元將時鐘信號CLK傳輸到第一時鐘分頻單元。例如，時鐘MUX單元可以將時鐘信號CLK傳輸到第一時鐘分頻單元，同時時鐘MUX單元傳輸啟動的時鐘確認信號。
第一時鐘分頻單元將啟動的時鐘確認信號傳輸到速止電路。同時，第一時鐘分頻單元將時鐘信號CLK傳輸到速止電路。例如，第一時鐘分頻單元可以將時鐘信號CLK傳輸到速止電路，同時第一時鐘分頻單元傳輸啟動的時鐘確認信號。
速止單元將啟動的時鐘確認信號傳輸到第二時鐘分頻單元。同時，速止單元將時鐘信號CLK傳輸到第二時鐘分頻單元。例如，速止單元可以將時鐘信號CLK傳輸到第二時鐘分頻單元，同時速止單元傳輸啟動的時鐘確認信號。
第二時鐘分頻單元將啟動的時鐘確認信號傳輸到第一時鐘閘控單元。同時，第二時鐘分頻單元將時鐘信號CLK傳輸到第一時鐘閘控單元。例如，第二時鐘分頻單元可以將時鐘信號CLK 傳輸到第二時鐘分頻單元，同時第二時鐘分頻單元傳輸啟動的時鐘確認信號。
第一時鐘閘控單元將啟動的時鐘確認信號傳輸到第一通道管理電路130。同時，第一時鐘閘控單元將時鐘信號CLK提供到第一IP塊200。例如，第一時鐘閘控單元可以將時鐘信號CLK傳輸到第一通道管理電路130，同時第一時鐘閘控單元傳輸啟動的時鐘確認信號。
在當前實施例中，每次可以通過第一通道管理電路130將時鐘確認信號傳輸到PLL控制器。
當第一IP塊200不需要時鐘信號時，第一IP塊可以去啟動時鐘請求信號。也就是說，當第一IP塊200不需要時鐘信號時，第一IP塊可以將去啟動的時鐘請求信號傳輸到CMU 100。
通道管理電路130接收去啟動的時鐘請求信號。通道管理電路130可以將去啟動的時鐘請求信號傳輸到第一時鐘閘控單元。第一時鐘閘控單元將去啟動的時鐘請求信號傳輸到第二時鐘分頻單元。第二時鐘分頻單元將去啟動的時鐘請求信號傳輸到速止電路。速止電路可以將去啟動的時鐘請求信號傳輸到第一時鐘分頻單元。第一時鐘分頻單元可以將去啟動的時鐘請求信號傳輸到時鐘MUX單元。時鐘MUX單元可以將去啟動的時鐘請求信號傳輸到PLL控制器。
PLL控制器、時鐘MUX單元、第一時鐘分頻單元、速止單元、第二時鐘分頻單元、第一時鐘閘控單元和第一通道管理 電路130中的每一個可以實施為組合電路。因此，每次可以通過PLL控制器將去啟動的時鐘請求信號傳輸到通道管理電路130。
回應於去啟動的時鐘請求信號，PLL控制器去啟動時鐘確認信號。也就是說，PLL控制器可以將去啟動的時鐘確認信號傳輸到時鐘MUX單元。同時，PLL控制器可以去啟動時鐘信號CLK或仍可以繼續將時鐘信號CLK傳輸到時鐘MUX單元。
時鐘MUX單元將去啟動的時鐘確認信號傳輸到第一時鐘分頻單元。同時，時鐘MUX單元可以傳輸去啟動的時鐘信號CLK或仍可以將時鐘信號CLK傳輸到第一時鐘分頻單元。
第一時鐘分頻單元將去啟動的時鐘確認信號傳輸到速止電路。同時，第一時鐘分頻單元可以去啟動時鐘信號CLK或仍可以將時鐘信號CLK傳輸到速止單元。
速止電路將去啟動的時鐘確認信號傳輸到第二時鐘分頻單元。同時，速止電路可以去啟動時鐘信號CLK或仍可以將時鐘信號CLK傳輸到第二時鐘分頻單元。
第二時鐘分頻單元將去啟動的時鐘確認信號傳輸到第一時鐘閘控單元。同時，第二時鐘分頻單元可以去啟動時鐘信號CLK或仍可以將時鐘信號CLK傳輸到第一時鐘閘控單元。
第一時鐘閘控單元將去啟動的時鐘確認信號傳輸到通道管理電路130。同時，第一時鐘閘控單元去啟動時鐘信號CLK。
同樣，每次可以通過第一通道管理電路130將時鐘確認信號傳輸到PLL控制器。
現將描述根據實施例的包含在半導體裝置中的各種類型的時鐘元件。
圖6說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘閘控元件的實施方案。圖7說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘閘控元件的結構。圖8是說明根據本發明的實施例的包含在半導體裝置中的時鐘閘控元件的行為的時序圖。可以通過圖6或圖7的時鐘閘控元件實施時鐘元件120f或時鐘元件120g。
參考圖6，根據本發明的實施例的包含在半導體裝置中的時鐘閘控元件包含有限狀態機(finite state machine,FSM)和時鐘閘控單元SEC_AP_RTL_CLKGATE。此處，FSM是指由有限次數的狀態和狀態之間的轉換組成的計算模型或機器。可以使用一個或多個邏輯門實施FSM和/或時鐘閘控單元SEC_AP_RTL_CLKGATE。在實施例中，時鐘控制電路122f或時鐘控制電路122g由FSM實施，並且時鐘源124f或時鐘源124g由時鐘閘控單元SEC_AP_RTL_CLKGATE實施。圖6的FSM和時鐘閘控單元SEC_AP_RTL_CLKGATE分別對應於圖7的適配器和核心時鐘閘控SEC_AP_RTL_CLKGATE。此處，FSM或適配器可以通過參考時鐘信號CLK_RF操作並且與時鐘閘控單元SEC_AP_RTL_CLKGATE執行完全握手，所述參考時鐘信號CLK_RF屬於來自通過時鐘元件產生的時鐘信號CLK的不同時鐘域。
FSM可以從子代時鐘元件接收時鐘請求信號CHILD_CLK_REQ並且將時鐘請求信號PARENT_CLK_REQ傳輸到親代時鐘元件或輸出啟用信號EN以根據FSM的狀態控制時鐘閘控單元SEC_AP_RTL_CLKGATE。例如，基於時鐘請求信號CHILD_CLK_REQ的狀態以及其回應於發送親代時鐘請求信號PARENT_CLK_REQ而接收的對應確認，FSM可以確定是時候啟動時鐘源(例如，時鐘閘控單元SEC_AP_RTL_CLKGATE)，並且因此輸出啟用信號EN以使時鐘源基於輸入時鐘信號CLK_IN而輸出時鐘信號CLK_OUT。時鐘閘控單元SEC_AP_RTL_CLKGATE回應於接收到的啟用信號EN或在其回應於接收到的啟用信號而開始輸出時鐘信號CLK_OUT之後將啟用回饋信號EN_FB發送到FSM。
時鐘閘控單元SEC_AP_RTL_CLKGATE根據從FSM輸出的啟用信號EN接收時鐘信號CLK_IN並且輸出通過閘控或繞過時鐘信號CLK_IN獲得的時鐘信號CLK_OUT。
還參考圖8，時鐘閘控元件的FSM可以包含以下狀態。
第一狀態a1是其中時鐘閘控元件根據從子代時鐘元件接收的具有第二邏輯值的時鐘請求信號CHILD_CLK_REQ將時鐘信號CLK提供到子代時鐘元件，而不執行時鐘閘控操作的狀態。假定從子代時鐘元件接收的時鐘請求信號CHILD_CLK_REQ稍後過渡到第一邏輯值。
第二狀態a2是其中時鐘閘控元件執行時鐘閘控操作的 狀態。因此，在時鐘閘控元件的時鐘閘控操作所需的本地握手時延週期之後，時鐘閘控元件將具有第一邏輯值的時鐘確認信號CHILD_CLK_ACK傳輸到子代時鐘元件。另外，時鐘閘控元件將具有第一邏輯值的時鐘請求信號PARENT_CLK_REQ傳輸到親代時鐘元件。
在第三狀態a3中，通過將具有第一邏輯值的時鐘請求信號PARENT_CLK_REQ傳輸到親代時鐘元件，時鐘閘控元件請求親代時鐘元件停止提供時鐘。在第四狀態a4中，時鐘閘控元件等待，直到所述時鐘閘控元件從親代時鐘元件接收具有第一邏輯值的時鐘確認信號PARENT_CLK_ACK。這指示由於已完成時鐘閘控元件的閘控操作，因此必要時可以執行親代元件的時鐘閘控操作。
在從親代時鐘元件接收具有第一邏輯值的時鐘確認信號PARENT_CLK_ACK之後，在第五狀態a5中完全停止將時鐘提供到時鐘閘控元件的子代時鐘元件。
此處，當從子代時鐘元件接收具有第二邏輯值的時鐘請求信號CHILD_CLK_REQ時，時鐘閘控元件將具有第二邏輯值的時鐘請求信號PARENT_CLK_REQ傳輸到親代時鐘元件，並且隨後在第六狀態a6中停止時鐘閘控操作。
在停止時鐘閘控操作所需的本地握手時延週期之後，如果時鐘閘控元件從親代時鐘元件接收具有第二邏輯值的時鐘確認信號PARENT_CLK_ACK，則時鐘閘控元件切換到第七狀態a7。 此處，第七狀態a7與第一狀態a1相同。
時鐘閘控單元SEC_AP_RTL_CLKGATE包含第一邏輯電路SYNC和第二邏輯電路PREICG。第一邏輯電路SYNC響應於啟用信號EN的接收而將啟用回饋信號EN_FB提供到FSM，並且在接收啟用信號EN之後基於輸入時鐘信號CLK_IN而將同步啟用信號SYNC_EN提供到第二邏輯電路PREICG。第二邏輯電路PREICG回應於同步啟用信號SYNC_EN而基於輸入時鐘信號CLK_IN輸出輸出時鐘輸出信號CLK_OUT。第二邏輯電路PREICG可以用於確保輸出穩定的時鐘信號。
圖9A說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘MUX元件的實施方案。在實施例中，時鐘元件120b通過圖9A的電路實施。圖9B說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘MUX元件的FSM。圖10說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘MUX元件的結構。圖11至20是說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘MUX元件的行為的時序圖。
參考圖9A，根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘MUX元件包含FSM和MUX電路SEC_AP_RTL_GFMUX。MUX電路SEC_AP_RTL_GFMUX包含用於接收第一時鐘信號CLK0和第二時鐘信號CLK1的第一和第二邏輯電路SEC_AP_RTL_CLKGATE，以及可以將STATUS信號提供到FSM的多工器MUX，所述STATUS信號指示多工器MUX目 前正輸出時鐘信號中的一個還是已從FSM接收輸出選擇信號SEL_OUT。FSM通過適配器門Adapter_CLKGATE(例如，邏輯電路)從子代時鐘元件接收時鐘請求信號CHILD_CLK_REQ，並且將時鐘請求信號PARENT_CLK_REQ0和PARENT_CLK_REQ1傳輸到親代時鐘元件。例如，第一親代時鐘請求信號PARENT_CLK_REQ0可以傳輸到時鐘元件120a，並且第二親代時鐘請求信號PARENT_CLK_REQ1可以傳輸到外部時鐘元件。
此處，時鐘MUX元件可以包含無干擾MUX。干擾是指由於雜訊產生的電腦的暫時故障。
FSM接收選擇信號SEL。當FSM確定選擇信號SEL的值已改變時，FSM比較選擇信號SEL和多工器選擇(muxsel)信號並且確定這些信號是否具有相同值。
當選擇信號SEL和多工器選擇信號不具有相同值時，FSM產生檢測變化信號。此處，可以通過將具有低狀態的檢測變化信號的值切換成高狀態或通過將具有高狀態的檢測變化信號的值切換成低狀態而產生檢測變化信號。
回應於從FSM輸出到多工器的選擇信號SEL_OUT，時鐘MUX元件輸出第一時鐘信號CLK0或第二時鐘信號CLK1作為時鐘信號CLK_OUT。子代時鐘元件從時鐘MUX元件接收時鐘輸出。第一時鐘信號CLK0可以由時鐘元件120a輸出，並且第二時鐘信號CLK1可以由外部時鐘元件輸出。
還參考圖9B，包含在時鐘MUX元件中的FSM可以包 含以下狀態。
第一狀態b1是其中通過硬體執行時鐘閘控的狀態。這是其中停止將時鐘提供到子代時鐘元件的(時鐘MUX元件的)親代時鐘元件和仍提供時鐘信號的(時鐘MUX元件的)親代時鐘元件兩者存在的狀態。然而，在此狀態中，不保證時鐘MUX元件的所有親代時鐘元件在運行。也就是說，由於不必要的親代時鐘元件的操作在此狀態中停止，因此功率消耗可能最低。因此，時鐘MUX元件無法根據選擇信號SEL改變其選擇。與時鐘閘控元件不同，即使在從子代時鐘元件接收時鐘請求信號時，時鐘MUX元件也可以保持最佳狀態。
在第二狀態b2中，時鐘MUX元件的所有親代時鐘元件被喚醒，因為時鐘MUX元件需要根據選擇信號SEL改變其選擇。
第三狀態b3是其中不執行通過硬體的時鐘閘控的狀態。也就是說，喚醒的所有親代時鐘元件正將時鐘信號提供到時鐘MUX元件。在此狀態中，時鐘MUX元件可以根據選擇信號SEL改變其選擇。
在第四狀態b4中，在時鐘MUX元件根據選擇信號SEL改變其選擇之後恢復通過硬體的時鐘閘控。因此，不需要時鐘信號的親代時鐘元件的操作在第四狀態b4中開始停止。也就是說，在第四狀態b4中，時鐘停止請求信號PARENT_CLK_REQ傳輸到不需要時鐘信號的親代時鐘元件。
在從不需要時鐘信號的親代時鐘元件接收時鐘確認信 號PARENT_CLK_ACK之後，時鐘MUX元件返回到第一狀態b1。圖11至20中所說明的第五狀態b5與第一狀態b1相同。
參考圖10，根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘MUX元件包含墊圈(例如，寄存器)、仲裁器(例如，仲裁電路)、MUX轉換器、適配器(例如，適配器電路)和時鐘MUX。墊圈、仲裁器、MUX轉換器和適配器使用參考時鐘信號CLK_RF執行信號傳輸和接收，並且適配器根據完全握手方法控制時鐘MUX。
墊圈可以通過S通道(S-CH)接收用於選擇到時鐘MUX的輸入的請求。請求可以包含多工器選擇信號。在這種情況下，多工器選擇信號可以通過在墊圈與仲裁器之間執行的四相同步完全握手進行編碼並且傳遞到適配器。
同時，仲裁器還可以通過H通道(H-CH)接收用於選擇到時鐘MUX的輸入的請求。在這種情況下，仲裁器通過H通道(H-CH)根據四相非同步完全雙握手接收請求。四相非同步完全雙握手可以包含輸入到仲裁器的鎖定請求、釋放請求、多工器選擇信號；以及從仲裁器輸出的確認。在這種情況下，多工器選擇信號可以通過在仲裁器與MUX轉換器之間執行的四相同步完全握手進行編碼並且傳遞到適配器。
適配器包含相對於圖9A和9B描述的FSM，並且多工器選擇信號可以通過在適配器與時鐘MUX之間執行的兩相非同步完全握手進行解碼並且輸入到時鐘MUX。
參考圖11，時鐘信號變化通過時鐘MUX元件在b3部分中出現。此處，如果在b1部分與b2部分之間子代的時鐘請求信號處於低狀態並且子代的時鐘確認信號處於低狀態，則當親代的時鐘確認信號變為高狀態時，子代的時鐘請求信號變為高狀態。在圖11中，傳輸到所有親代的時鐘請求信號在b2與b3部分之間變為高狀態。然而，處於高狀態的時鐘請求信號還可以僅傳輸到前一親代或下一親代。圖11說明四個親代時鐘請求PARENT_CLK_REQ_0、PARENT_CLK_REQ_1、PARENT_CLK_REQ_2和PARENT_CLK_REQ_3以示出能夠接收四個不同時鐘信號並且與提供這些時鐘信號的四個不同親代時鐘元件通信的時鐘MUX單元的實例。然而，時鐘MUX單元的實施例不限於此，因為在替代實施例中可以支持更少或額外的親代時鐘元件。
參考圖12，如果在b1部分與b2部分之間子代的時鐘請求信號處於低狀態並且子代的時鐘確認信號處於低狀態，則在親代的時鐘確認信號變為高狀態之前，子代的時鐘請求信號變為高狀態。
參考圖13，在b1部分與b2部分之間，子代的時鐘請求信號處於高狀態，並且子代的時鐘確認信號處於低狀態。
參考圖14，在b1部分與b2部分之間，子代的時鐘請求信號處於高狀態，並且子代的時鐘確認信號處於高狀態。
參考圖15，在b3部分與b4部分之間，子代的時鐘請求 信號處於低狀態，子代的時鐘確認信號處於低狀態，並且子代的時鐘請求信號保持低狀態。
參考圖16，在b3部分與b4部分之間，子代的時鐘請求信號處於低狀態，子代的時鐘確認信號處於低狀態並且子代的時鐘請求信號從低狀態切換到高狀態。
參看圖17，在b3部分與b4部分之間，子代的時鐘請求信號處於低狀態，子代的時鐘確認信號處於高狀態，並且子代的時鐘請求信號保持低狀態。
參考圖18，在b3部分與b4部分之間，子代的時鐘請求信號處於高狀態，子代的時鐘確認信號處於低狀態，並且子代的時鐘請求信號保持高狀態。
參考圖19，在b3部分與b4部分之間，子代的時鐘請求信號處於高狀態，子代的時鐘確認信號處於高狀態並且子代的時鐘請求信號從高狀態切換到低狀態。
參考圖20，在b3部分與b4部分之間，子代的時鐘請求信號處於高狀態，子代的時鐘確認信號處於高狀態，並且子代的時鐘請求信號保持高狀態。圖11至圖20包含信號Active_PARENT_CLK_REQ和Active_PARENT_CLK_ACK。
圖21A說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘分頻元件的實施方案。時鐘元件120c或時鐘元件120e可以通過圖21A的時鐘分頻元件實施。圖21B說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘分頻元 件的FSM。圖22說明根據本發明概念的示例性實施例的包含在半導體裝置中的時鐘分頻元件的結構。圖23是說明根據本發明的實施例的包含在半導體裝置中的時鐘分頻元件的行為的時序圖。
參考圖21A，根據本發明概念的實施例的包含在半導體裝置中的時鐘分頻元件包含適配器Adapter_CLKGATE(例如，邏輯門)、FSM和時鐘分頻電路SEC_AP_RTL_CLKDIV_SKEWLESS。適配器Adapter_CLKGATE從子代時鐘元件接收時鐘請求信號CHILD_CLK_REQ並且將時鐘請求信號PARENT_CLK_REQ傳輸到親代時鐘元件。適配器Adapter_CLKGATE還可以從FSM接收合併的時鐘請求CLKGATE_CLK_REQ，所述合併的時鐘請求CLKGATE_CLK_REQ是CHILD_CLK_REQ和額外時鐘請求FSM_CLK_REQ的合併。可以通過在CHILD_CLK_REQ和FSM_CLK_REQ上執行或運算來產生合併的時鐘請求CLKGATE_CLK_REQ。FSM確定時鐘分頻比DIVRATIO並且將確定的時鐘分頻比DIVRATIO提供到適配器Adapter_CLKGATE。FSM可以根據完全握手方法控制時鐘分頻電路。例如，Adapter_CLKGATE(例如，一個或多個邏輯電路)可以將停止請求信號STOPREQ發送到時鐘分頻電路SEC_AP_RTL_CLKDIV_SKEWLESS。在實施例中，時鐘分頻電路SEC_AP_RTL_CLKDIV_SKEWLESS使用時鐘分頻比DIVRATIO對輸入時鐘信號CLK_IN執行分頻操作，以在從FSM接收時鐘分頻比DIVRATIO之後產生輸出時鐘信號CLK_OUT並且將確認信 號提供到FSM。
還參考圖21B，包含在時鐘分頻元件中的FSM可以包含以下狀態。
第一狀態c1是其中通過硬體執行時鐘閘控的狀態。這是其中停止將時鐘信號提供到子代時鐘元件的(時鐘分頻元件的)親代時鐘元件和仍提供時鐘信號的(時鐘分頻元件的)親代時鐘元件兩者可以存在的狀態。然而，在此狀態中，不保證時鐘分頻元件的所有親代時鐘元件在運行。也就是說，由於不必要的親代時鐘元件的操作在此狀態中停止，因此功率消耗可能最低。因此，時鐘分頻元件無法改變時鐘分頻比DIVRATIO。例如，在狀態c1中，即使輸入改變分頻比DIVCHG_REQ的請求，時鐘分頻元件也無法改變時鐘分頻比DIVRATIO。
在第二狀態c2中，時鐘分頻元件的所有親代時鐘元件被喚醒，因為時鐘分頻元件需要改變時鐘分頻比DIVRATIO。可以通過將時鐘請求CLK_REQ輸出到親代時鐘元件而引起親代時鐘元件的喚醒。
第三狀態c3是其中不執行通過硬體的時鐘閘控的狀態。也就是說，喚醒的所有親代時鐘元件正將時鐘信號提供到時鐘分頻元件。在此狀態中，時鐘分頻元件可以改變時鐘分頻比。例如，可以輸出時鐘分頻比改變請求CLKDIV_DIVCHG_REQ以引起改變。在改變之後以及在接收輸入synchronized_CLKDIV_DIVCHG_ACK之後，輸出改變的確認DIVCHG_ACK。
在第四狀態c4中，在時鐘分頻元件改變時鐘分頻比之後恢復通過硬體的時鐘閘控。因此，不需要時鐘信號的親代時鐘元件的操作開始停止。也就是說，在第四狀態c4中，時鐘停止請求信號PARENT_CLK_REQ傳輸到不需要時鐘信號的親代時鐘元件。
在從不需要時鐘信號的親代時鐘元件接收時鐘確認信號PARENT_CLK_ACK之後，時鐘分頻元件返回到第一狀態c1。圖23中說明的第五狀態c5與第一狀態c1相同。
參考圖22，根據本發明的實施例的包含在半導體裝置中的時鐘分頻元件包含墊圈、仲裁器和適配器。墊圈、仲裁器、和適配器使用參考時鐘信號CLK_RF執行信號傳輸和接收，並且適配器根據完全握手方法控制時鐘分頻器。
墊圈可以通過S通道(S-CH)接收用於改變時鐘分頻比的請求信號。請求可以包含作為分頻比(divratio)信號的DIVRATIO。在這種情況下，請求信號可以通過在墊圈與仲裁器之間執行的同步完全握手進行編碼並且傳遞到適配器。
同時，仲裁器還可以通過H通道(H-CH)接收用於改變時鐘分頻比的請求信號。在這種情況下，仲裁器通過H通道(H-CH)根據非同步完全雙握手接收請求信號。四相非同步完全雙握手可以包含輸入到仲裁器的鎖定請求、釋放請求、分頻比信號；以及從仲裁器輸出的確認。在這種情況下，請求信號可以通過在仲裁器與適配器之間執行的同步完全握手進行編碼並且傳遞 到適配器。
適配器包含相對於圖21A和21B描述的FSM，並且請求信號可以通過在適配器與時鐘分頻器之間執行的非同步完全握手進行解碼並且輸入到時鐘分頻器。
參考圖23，時鐘分頻比DIVRATIO的改變在c3部分中出現。時鐘分頻器回應於傳輸到時鐘分頻器的時鐘分頻比改變請求CLKDIV_DIVCHG_REQ而操作。圖23包含信號ADAPTER_CLKDIV。
圖24說明根據本發明概念的示例性實施例的包含在半導體裝置中的PLL控制器的實施方案。圖25說明根據本發明的實施例的包含在半導體裝置中的PLL控制器電路的多工器MERGE_MUXSEL的結構。圖26和27是說明根據本發明概念的示例性實施例的包含在半導體裝置中的PLL控制器的行為的時序圖。
參考圖24，根據本發明概念的示例性實施例的包含在半導體裝置中的PLL控制器包含適配器、多工器等。適配器用作傳輸請求信號和確認信號的控制電路。適配器可以在存在親代時鐘元件時將REQ/ACK發送到親代時鐘元件以及從親代時鐘元件接收REQ/ACK，同時適配器可以在不存在親代時鐘元件時繞過。圖24包含信號OSCCLK和PLL_FOUT，圖24包含模組SEC_AP_RTL_GFCLKMUX、ADAPTER_CLKMUX和SEC_AP_。
參考圖25，多工器MERGE_MUXSEL根據完全握手方 法與特殊功能寄存器(special function register,SFR)和系統時鐘振盪器(SYSCLK_OSC)通信並且輸出選擇信號SEL。圖25包含信號SEL_REQ0、SEL_REQ1、SEL_ACK0和SEL_ACK1，圖25包含模組SFR I/F。
在圖26和27中，提供說明PLL控制器電路的操作的時序圖。具體而言，圖26是說明多工器MERGE_MUXSEL的操作的時序圖，並且圖27是說明TRANS_HCH2PH的操作的時序圖。圖26包含信號MUXSEL_ACK[1]、synchronized_MUXSEL_REQ[0]、synchronized_MUXSEL_REQ[1]、MUX_SEL、MUX_STATUS和MUX_SEL_sequential。圖27包含信號MUXSEL_REQ0、MUXSEL_ACK0、RefClk、Hch/Data、Hch/Request_lock和Hch/Acknowledge。
圖28說明根據本發明概念的示例性實施例的包含在半導體裝置中的PLL使用者控制器的實施方案。圖28包含信號OSCCLK和PLL_FOUT，圖28包含模組SEC_AP_RTL_GFCLKMUX、ADAPTER_CLKMUX和SEC_AP_。
參考圖28，PLL用戶控制器包含適配器、多工器等。適配器用作傳輸請求信號和確認信號的控制電路。適配器可以在存在親代時鐘元件時將REQ/ACK發送到親代時鐘元件以及從親代時鐘元件接收REQ/ACK，同時適配器可以在不存在親代時鐘元件時繞過。
圖29說明根據本發明概念的示例性實施例的包含在半導體裝置中的適配器元件的實施方案。
參考圖29，適配器元件將多個請求通道合併成一個通道。適配器元件根據完全握手方法通信。適配器元件從子代接收時鐘請求信號並且將時鐘請求信號傳輸到親代。另外，適配器元件從親代接收時鐘確認信號並且將時鐘確認信號傳輸到子代。
在圖29中，可以僅使用組合單元實施CHILD_CLK_REQ與PARENT_CLK_REQ之間的路徑。此路徑可以用於最小化請求路徑的迴圈時延。在圖29中，可以僅使用組合單元實施PARENT_CLK_ACK與CHILD_CLK_ACK之間的路徑。此路徑可以用於最小化確認路徑的迴圈時延。在圖29中，可以僅使用組合單元實施從CHILD_CLK_REQ到CHILD_CLK_ACK的路徑。此路徑可以用於最小化請求至確認路徑的迴圈時延。在圖29中，可以僅使用組合單元實施從PARENT_CLK_ACK到PARENT_CLK_REQ的路徑。此路徑可以用於最小化確認至請求路徑的迴圈時延。上述四個路徑中一些可以通過依序單元有意分離，以便防止組合環。
圖30說明根據本發明概念的示例性實施例的包含在半導體裝置中的滯後濾波器的結構。可以通過圖30的滯後濾波器實施圖24的適配器滯後濾波器ADAPTER_HYSTERESISFILTER。圖31至33是說明根據本發明的實施例的包含在半導體裝置中的滯後濾波器的行為的時序圖。
參考圖30，滯後濾波器包含在適配器中。參考圖31至33，滯後濾波器產生使用計數器濾波的請求信號。圖30包含信號 CHILD_CLK_ACK[c；0]、CHILD_CLK_REQ[c；0]、FILTER_REQ/ACK、FILTERED_REQ、ENABLE_FILTER和EXPIRE_VALUE，圖30包含模組ADAPTER_NULL。圖31包含信號EXPIRE_VALUE、FILTERED_REQ、increase_counter和clear_counter。圖32包含信號EXPIRE_VALUE、FILTERED_REQ和increase_counter。圖33包含信號EXPIRE_VALUE和FILTERED_REQ。
圖34是根據本發明概念的示例性實施例的在圖1中說明的PMU 300的實施例的框圖。圖35至39是說明PMU 150的時鐘開/關操作的實例的時序圖。
參考圖34，PMU 300可以根據完全握手方法通過CMU介面電路(CMU I/F)151與CMU 100通信。另外，PMU 300可以進一步包含供電順序管理電路152和掃描轉儲順序管理電路153。
圖35說明在啟動順序中PMU 300的操作，圖36說明在用於CMU 100的w/保持的斷電順序中PMU 300的操作，圖37說明在用於CMU 100的w/保持的通電順序中PMU 300的操作，圖38說明在用於CMU 100的w/o保持的斷電順序中PMU 300的操作，並且圖39說明在用於CMU 100的w/o保持的通電順序中PMU 300的操作。
參考圖35，在遵循啟動順序的通電狀態下，PLL操作。在PLL的操作之後，必要時在用於最小化不必要的功率消耗的環境中執行根據各種實施例的通過硬體的時鐘閘控。圖35包含信號 RefClk。
參考圖36和圖1，斷電順序如下。
首先，終止CMU 100與IP塊200至220之間的匯流排交互，並且停止通過CMU 100提供時鐘信號CLK1至CLK3。隨後，通過將PLL的使用切換到振盪器來停止PLL的使用，並且CMU 100獲得對時鐘源的控制，通過硬體的時鐘閘控尚未在所述時鐘源上執行。在保持操作之後，停止振盪器。CMU 100可以臨時地產生用於保持操作的時鐘信號。
參考圖37，通電順序如下。
首先，操作振盪器以執行保持操作。對於保持操作，CMU 100可以臨時地產生時鐘信號。接下來，除去對時鐘源的控制，通過硬體的時鐘閘控尚未在所述時鐘源上執行，並且操作PLL。隨後，準備執行CMU 100與IP塊200至220之間的匯流排交互。因此，完成通電順序。
參考圖38，斷電順序如下。
首先，終止CMU 100與IP塊200至220之間的匯流排交互，並且停止通過CMU 100提供時鐘信號。接下來，通過從PLL的使用切換到振盪器的使用來停止PLL的使用，並且CMU 100獲得對時鐘源的控制，通過硬體的時鐘閘控尚未在所述時鐘源上執行。隨後，停止振盪器。
參考圖39，通電順序如下。
首先，操作振盪器，去除對時鐘源的控制，通過硬體的 時鐘閘控尚未在所述時鐘源上執行，並且操作PLL。隨後，準備執行CMU 100與IP塊200至220之間的匯流排交互。因此，完成通電順序。圖36至圖39包含信號RefClk和FORCE_AUTOMATIC_CLKGATING。
圖40是根據本發明概念的示例性實施例的半導體裝置的框圖。
參考圖40，半導體裝置700包含中央處理單元(central processing unit,CPU)710、時鐘產生器720、CMU 730、隨機存取記憶體(random access memory,RAM)740、唯讀記憶體(read only memory,ROM)750和記憶體控制單元760。振盪器OSC可以提供於半導體裝置700的外部以提供振盪信號。CMU 730可以用圖1的CMU 100替換。然而，這僅僅是實施例，並且根據實施例的半導體裝置700可以包含各種不同的其它功能塊。另外，振盪器OSC還可以包含在半導體裝置700中。圖40的半導體裝置700可以包含在半導體系統中作為應用處理器。
時鐘產生器720使用從振盪器OSC產生的信號來產生具有基準頻率的參考時鐘信號CLK_IN。CMU 730可以接收參考時鐘信號CLK_IN、產生具有特定頻率的操作時鐘信號CLK_OUT並且將操作時鐘信號CLK_OUT提供到每個功能塊。CMU 730可以包含一個或多個主時鐘控制器和一個或多個從時鐘控制器。時鐘控制器中的每一個可以使用參考時鐘信號CLK_IN產生操作時鐘信號CLK_OUT。
另外，由於包含在CMU 730中的時鐘控制器通過通道連接，因此可以在硬體方面執行時鐘信號的管理。此外，由於包含在CMU 730中的時鐘控制器通過通道連接到功能塊，因此可以在硬體方面執行時鐘請求和確認。
CPU 710可以處理或執行存儲於RAM 740中的代碼和/或資料。例如，CPU 710可以回應於從CMU 730輸出的操作時鐘信號而處理或執行代碼和/或資料。CPU 710可以實施為多核處理器。多核處理器是具有兩個或多於兩個獨立且大量處理器的一個計算元件，並且處理器中的每一個可以讀取和執行程式指令。由於多核處理器可以同時運行多個加速器，因此包含多核處理器的資料處理系統可以執行多加速。
RAM 740可以臨時地存儲程式碼、資料或指令。例如，存儲於內部或外部記憶體(未繪示)中的程式碼和/或資料可以在CPU 710的控制下或根據存儲於ROM 750中的啟動代碼臨時地存儲於RAM 740中。記憶體控制模組760是用於與內部或外部記憶體介接的塊。記憶體控制模組760控制記憶體的總體操作並且控制主機與記憶體之間的資料交換。
儘管已參考本發明概念的示例性實施例具體示出和描述本發明概念，但是本領域普通技術人員將理解，在不脫離本發明概念的精神和範圍的情況下可以在其中作出形式和細節上的各種變化。
1:半導體裝置
100:時鐘管理單元
110:CMU控制器
120a、120b、120c、120d、120e、120f、120g:時鐘元件
122a、122b、122c、122d、122e、122f、122g:時鐘控制電路
124a、124b、124c、124d、124e、124f、124g:時鐘源
130、132:通道管理電路
200、210:智慧財產權塊
300:電源管理單元
ACK:確認
CH:通信通道
CLK:時鐘信號
CLK1:第一時鐘信號
CLK2:第二時鐘信號
REQ:時鐘請求
OSC:振盪器
PLL:鎖相環

Claims (16)

  1. 一種系統晶片，其包括：多個智慧財產權塊；以及時鐘管理單元，其被配置成對所述智慧財產權塊中的至少一個執行時鐘閘控，其中所述智慧財產權塊中的一個被配置成將請求信號提供到所述時鐘管理單元，所述請求信號指示所述智慧財產權塊中的所述一個需要進入休眠模式和活動模式中的選定的一個，其中所述智慧財產權塊和所述時鐘管理單元使用完全握手方法彼此介接，其中所述時鐘管理單元被配置成回應於所述請求信號指示所述智慧財產權塊中的所述一個需要進入所述活動模式而將時鐘信號及確認信號輸出到所述智慧財產權塊中的所述一個，並且在確定所輸出的所述時鐘信號穩定之後，啟動所述確認信號。
  2. 如申請專利範圍第1項所述的系統晶片，其中回應於所述請求信號而將所述確認信號提供到所述智慧財產權塊的所述一個。
  3. 如申請專利範圍第1項所述的系統晶片，其中回應於所述確認信號，所述智慧財產權塊中的所述一個進入所選定模式。
  4. 如申請專利範圍第1項所述的系統晶片，其進一步包括電源管理單元，所述電源管理單元被配置成在給定週期期間當已 不通過所述智慧財產權塊發送請求信號時切斷到所述時鐘管理單元的供電。
  5. 如申請專利範圍第1項所述的系統晶片，其中所述時鐘管理單元包括控制器，所述控制器被配置成從晶體振盪器接收第一信號以及從鎖相環接收第二信號，並且回應於所述請求信號而將所接收信號中的一個提供為所輸出的所述時鐘信號和所述確認信號。
  6. 如申請專利範圍第1項所述的系統晶片，其中所述時鐘管理單元包括：多工器，其被配置成接收內部時鐘信號和外部時鐘信號，並且將所接收時鐘信號中的一個提供為所輸出的所述時鐘信號；以及控制器，其被配置成回應於所述請求信號而提供所述確認信號。
  7. 如申請專利範圍第1項所述的系統晶片，其中所述時鐘管理單元包括：分頻電路，其被配置成將輸入時鐘信號分頻以產生分頻後的時鐘信號，並且將所述分頻後的時鐘信號提供為所輸出的所述時鐘信號；以及控制器，其被配置成回應於所述請求信號而提供所述確認信號。
  8. 如申請專利範圍第1項所述的系統晶片，其中所述時鐘管理單元包括：速止電路，其被配置成對輸入時鐘信號執行操作以產生所得時鐘信號，所述所得時鐘信號包括在第一週期期間的多個脈衝以及在第二週期期間的恒定電位，並且將所述所得時鐘信號提供為所輸出的所述時鐘信號；以及控制器，其被配置成回應於所述請求信號而提供所述確認信號。
  9. 如申請專利範圍第1項所述的系統晶片，其中所述時鐘管理單元包括：控制電路，其被配置成回應於所述請求信號而輸出控制信號和所述確認信號；以及時鐘源，其被配置成回應於所述控制信號而輸出所述時鐘信號。
  10. 如申請專利範圍第1項所述的系統晶片，其中所述時鐘管理單元包括：第一時鐘元件，其被配置成提供指示所述智慧財產權塊中的第一個需要進入睡眠模式和活動模式中的一個的第一請求信號；第二時鐘元件，其被配置成提供指示所述智慧財產權塊中的第二個需要進入睡眠模式和活動模式中的一個的第二請求信號；以及 第三時鐘元件，其被配置成當所述請求信號中的一個指示需要進入所述活動模式時開始將時鐘信號提供到兩個元件，並且當所述請求信號兩者指示需要進入所述睡眠模式時停止提供所述時鐘信號。
  11. 一種時鐘閘控元件，其包括：時鐘控制電路，其被配置成產生操作時鐘信號；以及通道管理電路，其被配置成從外部裝置接收跨越通信通道的請求信號，並且將所述請求信號轉發到所述時鐘控制電路，其中所述時鐘控制電路基於所述請求信號而將時鐘請求傳輸到親代控制電路，從所述親代控制電路接收第一確認信號，根據從來自所述親代控制電路的所述第一確認信號選擇性地將所述操作時鐘信號提供到所述外部裝置，並且將指示所述時鐘控制電路已接收所述請求信號的第二確認信號提供到所述通道管理電路，其中當所述第一確認信號指示所述操作時鐘信號穩定時，所述時鐘控制電路提供所述操作時鐘信號到所述外部裝置。
  12. 如申請專利範圍第11項所述的時鐘閘控元件，其中所述時鐘控制電路被配置成當所述請求信號指示所述外部裝置需要所述操作時鐘信號時，將所述操作時鐘信號提供到所述外部裝置，以及 其中所述時鐘控制電路被配置成當所述請求信號指示所述外部裝置不再需要所述操作時鐘信號時，停止將所述操作時鐘信號提供到所述外部裝置。
  13. 一種時鐘多工器元件，其包括：時鐘控制電路，其被配置成基於第一選擇信號而選擇第一時鐘信號和第二時鐘信號中的一個，基於所選定時鐘信號而產生操作時鐘信號；以及通道管理電路，其被配置成從外部裝置接收跨越通信通道的請求信號，並且將所述請求信號轉發到所述時鐘控制電路，其中所述時鐘控制電路被配置成基於所述請求信號而將時鐘請求傳輸到親代控制電路，從所述親代控制電路接收第一確認信號，回應於所述第一確認信號而選擇性地輸出所述操作時鐘信號，並且輸出指示所述時鐘控制電路已接收所述請求信號的第二確認信號到所述通道管理電路，其中當所述第一確認信號指示所述操作時鐘信號穩定時，所述時鐘控制電路提供所述操作時鐘信號到所述外部裝置。
  14. 如申請專利範圍第13項所述的時鐘多工器元件，其中所述時鐘電路包含有限狀態機，所述有限狀態機被配置成將所述請求信號輸出到提供所述第一時鐘信號的第一時鐘源以及提供所述第二時鐘信號的第二時鐘源。
  15. 一種時鐘分頻元件，其包括： 時鐘控制電路，其被配置成對輸入時鐘信號執行分頻操作以產生分頻後的時鐘信號，基於所述分頻後的時鐘信號而產生操作時鐘信號；以及通道管理電路，其被配置成從所述外部裝置接收跨越通信通道的所述請求信號，並且將所述請求信號轉發到所述時鐘控制電路，其中所述時鐘控制電路基於所述請求信號而將時鐘請求傳輸到親代控制電路，從所述親代控制電路接收第一確認信號，回應於所述第一確認信號而選擇性地輸出所述操作時鐘信號，並且輸出指示所述時鐘控制電路已接收所述請求信號的第二確認信號到所述通道管理電路，其中當所述第一確認信號指示所述操作時鐘信號穩定時，所述時鐘控制電路提供所述操作時鐘信號到所述外部裝置。
  16. 如申請專利範圍第15項所述的時鐘分頻元件，其中所述時鐘控制電路包括：時鐘分頻電路；以及有限狀態機，其被配置成確定分頻比並且回應於所述請求信號而將所述分頻比輸出到所述時鐘分頻電路，其中所述時鐘分頻電路響應於所述分頻比而使用所述分頻比將所述輸入時鐘信號分頻。
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