JP2008041106A - 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 - Google Patents
半導体集積回路装置、クロック制御方法及びデータ転送制御方法 Download PDFInfo
- Publication number
- JP2008041106A JP2008041106A JP2007234079A JP2007234079A JP2008041106A JP 2008041106 A JP2008041106 A JP 2008041106A JP 2007234079 A JP2007234079 A JP 2007234079A JP 2007234079 A JP2007234079 A JP 2007234079A JP 2008041106 A JP2008041106 A JP 2008041106A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- internal
- module
- bus
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 238000012546 transfer Methods 0.000 title claims abstract description 119
- 238000000034 method Methods 0.000 title claims abstract description 73
- 238000012545 processing Methods 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 41
- 230000006870 function Effects 0.000 description 34
- 230000001360 synchronised effect Effects 0.000 description 32
- 101000821257 Homo sapiens Syncoilin Proteins 0.000 description 11
- 102100021919 Syncoilin Human genes 0.000 description 11
- 101100368146 Arabidopsis thaliana SYNC2 gene Proteins 0.000 description 10
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 7
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 7
- 230000004044 response Effects 0.000 description 7
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 6
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Power Sources (AREA)
- Information Transfer Systems (AREA)
Abstract
【解決手段】半導体集積回路装置は、第1の内部モジュールと、第1の内部モジュールと内部バスを介してデータ転送を行う第2の内部モジュールと、第1の基準クロックを生成して第1の内部モジュールに供給し、第2の基準クロック及び第1の基準クロックのクロックエッジの位置に対応する第2の基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成して第2の内部モジュールに供給するクロック生成部とを備え、第1の内部モジュールは、第1の基準クロックのクロックエッジに従ってデータ転送を行い、第2の内部モジュールは、第2の基準クロックとクロック同期信号に基づいて有効なクロックエッジに従ってデータ転送を行う。
【選択図】図14
Description
上述の方法は、この式における動作周波数F(又は、負荷容量のスイッチング確率)に注目して、電力削減を図る方法である。電源電圧Vを制御することにより、低消費電力化を図る方法も多数実施されているが、近年では、主に動作を要求されていない周辺モジュールへのクロック供給を制御する方法が注目されている。
上式において、「+」は論理ORを示す。各モジュールへのゲーテッドクロック(module_clk)は、次式のように表すことができる。
ここで、「cnt」は、様々なクロック制御要因を示す。例えば、各同期制御モジュール内において対象モジュールがクロック供給を必要としている期間等を示したものである。「&」は論理ANDを示す。「*」は必要に応じて任意の論理をとることを意味する。
(付記1)
内部バスと、前記内部バスに接続され、所定の機能を実現するモジュール本体を有する複数の内部モジュールと、基準クロック及び前記基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成し、前記複数の内部モジュールの少なくとも1つに供給するクロック生成部とを備える半導体集積回路装置であって、前記複数の内部モジュールの少なくとも1つは、前記基準クロックと前記クロック同期信号に基づいて前記内部モジュールに供給される内部クロックを生成する同期制御モジュールを備えることを特徴とする半導体集積回路装置。
(付記2)
付記1記載の半導体集積回路装置であって、前記クロック生成部は、異なるクロック周波数を有する複数の前記基準クロックと前記複数の基準クロックに対応する複数の前記クロック同期信号からなる複数の信号対を生成し、前記複数の信号対をそれぞれ異なる前記内部モジュールに供給することを特徴とする半導体集積回路装置。
(付記3)
付記1記載の半導体集積回路装置であって、前記内部クロックのクロックエッジの位置は、前記有効なクロックエッジの位置に一致することを特徴とする半導体集積回路装置。
(付記4)
付記1記載の半導体集積回路装置であって、前記同期制御モジュールは、前記内部モジュールの動作可否を示す内部クロック制御信号を生成する制御部を備え、前記内部クロック制御信号に基づいて前記クロック同期信号の供給、停止及びマスク処理の少なくとも1つを行うことを特徴とする半導体集積回路装置。
(付記5)
付記1記載の半導体集積回路装置であって、前記同期制御モジュールは、前記内部モジュールへの前記クロック同期信号の供給及び停止を制御するゲート部を更に備え、前記ゲート部は前記内部モジュールの動作が不要であるとき前記クロック同期信号の出力を停止することを特徴とする半導体集積回路装置。
(付記6)
付記1記載の半導体集積回路装置であって、前記同期制御モジュールは、前記内部モジュールへの前記クロック同期信号の供給及びマスク処理を制御するマスク部を更に備え、前記マスク部は前記内部モジュールの動作が必要であるとき前記クロック同期信号を所定のレベルにマスクして出力することを特徴とする半導体集積回路装置。
(付記7)
付記1記載の半導体集積回路装置であって、前記クロック生成部は、複数のクロック周波数を示す複数の前記クロック同期信号を生成して前記内部モジュールに供給し、前記同期制御モジュールは、前記複数のクロック同期信号を受け、前記内部モジュールの動作周波数に応じて前記複数のクロック同期信号と前記基準クロックに基づいて前記内部クロックを生成することを特徴とする半導体集積回路装置。
(付記8)
付記1記載の半導体集積回路装置であって、前記同期制御モジュールは、前記基準クロックを受けてカウント動作を行いカウント値に従ってマスク信号を生成するカウンタと、前記マスク信号に基づいて前記クロック同期信号を所定の割合で間引くことにより内部クロック生成制御信号を生成するゲート部と、前記内部クロック生成制御信号と前記基準クロックに基づいて前記内部クロックを生成する内部クロック生成部を備えることを特徴とする半導体集積回路装置。
(付記9)
所定の機能を実現するモジュール本体をそれぞれ有する複数のバスマスタと複数のバススレーブとを含む複数の内部モジュールと、前記複数のバスマスタと前記複数のバススレーブをパイプライン方式で接続するバスユニットと、基準クロック及び前記基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成し、前記バスユニットに供給するクロック生成部とを備える半導体集積回路装置であって、前記バスユニットは、前記基準クロックと前記クロック同期信号に基づいて前記複数のバスマスタ及び前記複数のバススレーブの少なくとも1つに供給される内部クロックを生成する同期制御モジュールを備えることを特徴とする半導体集積回路装置。
(付記10)
付記9記載の半導体集積回路装置であって、前記バスユニットは、前記複数のバスマスタ及び前記複数のバススレーブの間の接続を制御するバス制御部を備え、前記バス制御部は前記同期制御モジュールを備えることを特徴とする半導体集積回路装置。
(付記11)
所定の機能を実現するモジュール本体をそれぞれ有する複数のバスマスタと複数のバススレーブとを含む複数の内部モジュールと、前記複数のバスマスタと前記複数のバススレーブをクロスバー方式で接続するバスユニットと、基準クロック及び前記基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成し、前記バスユニットに供給するクロック生成部とを備える半導体集積回路装置であって、前記バスユニットは、前記基準クロックと前記クロック同期信号に基づいて前記複数のバスマスタ及び前記複数のバススレーブの少なくとも1つに供給される内部クロックを生成する同期制御モジュールを備えることを特徴とする半導体集積回路装置。
(付記12)
付記11記載の半導体集積回路装置であって、前記バスユニットは、前記複数のバスマスタ及び前記複数のバススレーブに対応する複数のバスインターフェイス部を備え、前記複数のバスインターフェイス部の少なくとも1つは前記同期制御モジュールを備えることを特徴とする半導体集積回路装置。
(付記13)
付記11記載の半導体集積回路装置であって、前記同期制御モジュールは、対応するバスインターフェイス部への前記クロック同期信号の供給及びマスク処理を制御するマスク部を更に備え、前記マスク部は対応するバスマスタ又はバススレーブの動作が必要であるとき前記クロック同期信号を所定のレベルにマスクして出力することを特徴とする半導体集積回路装置。
(付記14)
付記1記載の半導体集積回路装置であって、前記内部モジュールは、前記内部バスに対するバスインターフェイス部を備え、前記同期制御モジュールは、前記モジュール本体と前記バスインターフェイス部に対してそれぞれ異なる前記内部クロックを生成することを特徴とする半導体集積回路装置。
(付記15)
付記4記載の半導体集積回路装置であって、前記同期制御モジュールの前記制御部は、前記内部モジュールへの割り込み要求信号、DMAリクエストの要求信号、前記モジュール本体から供給されるクロック制御信号、及び前記内部バスのバス・プロトコルで定義されるバスリクエスト信号とバスアクノリッジ信号のいずれかに基づいて前記内部クロック制御信号を生成することを特徴とする半導体集積回路装置。
(付記16)
内部バスと、前記内部バスに接続され、所定の機能を実現するモジュール本体を有する複数の内部モジュールとを備える半導体集積回路装置で、前記内部モジュールに供給される内部クロックを制御するためのクロック制御方法であって、基準クロック及び前記基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成し、前記複数の内部モジュールの少なくとも1つに供給するクロック生成ステップと、前記複数の内部モジュールの少なくとも1つにおいて、前記基準クロックと前記クロック同期信号に基づいて前記内部クロックを生成する同期制御ステップとを有することを特徴とするクロック制御方法。
(付記17)
内部バスと、前記内部バスに接続され、所定の機能を実現する第1のモジュール本体を有する第1の内部モジュールと、前記内部バスに接続され、所定の機能を実現する第2のモジュール本体を有し、前記第1の内部モジュールと前記内部バスを介してデータ転送を行う第2の内部モジュールと、第1の基準クロックを生成して前記第1の内部モジュールに供給するとともに、第2の基準クロック及び前記第1の基準クロックのクロックエッジの位置に対応する前記第2の基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成して前記第2の内部モジュールに供給するクロック生成部とを備える半導体集積回路装置であって、前記第1の内部モジュールは、前記第1のモジュール本体において前記第1の基準クロックに従って所定の処理を行うとともに、前記第1の基準クロックのクロックエッジに従ってデータ転送を行い、前記第2の内部モジュールは、前記第2のモジュール本体において前記第2の基準クロックに従って所定の処理を行うとともに、前記第2の基準クロックと前記クロック同期信号に基づいて前記有効なクロックエッジに従ってデータ転送を行うことを特徴とする半導体集積回路装置。
(付記18)
付記17記載の半導体集積回路装置であって、前記第1の基準クロックのクロック周波数は、前記第2の基準クロックのクロック周波数よりも低いことを特徴とする半導体集積回路装置。
(付記19)
付記17記載の半導体集積回路装置であって、前記第2の基準クロックのクロックエッジの配置は等間隔であり、前記第1の基準クロックのクロックエッジの配置は等間隔でないことを特徴とする半導体集積回路装置。
(付記20)
付記17記載の半導体集積回路装置であって、前記第1の基準クロックのクロックエッジの位置は、すべて前記第2の基準クロックのクロックエッジの位置と一致していることを特徴とする半導体集積回路装置。
(付記21)
付記17記載の半導体集積回路装置であって、前記第2の基準クロックのクロック周波数は、前記第1の基準クロックのクロック周波数の非整数倍の周波数であることを特徴とする半導体集積回路装置。
(付記22)
付記17記載の半導体集積回路装置であって、前記第1の内部モジュールと前記第2の内部モジュールの間のデータ転送は、前記第1の基準クロックのクロック周波数に等しい動作周波数で行われることを特徴とする半導体集積回路装置。
(付記23)
内部バスと、前記内部バスに接続され、所定の機能を実現する第1のモジュール本体を有する第1の内部モジュールと、前記内部バスに接続され、所定の機能を実現する第2のモジュール本体を有し、前記第1の内部モジュールと前記内部バスを介してデータ転送を行う第2の内部モジュールと、基準クロック及び前記基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成して、前記第1の内部モジュール及び前記第2の内部モジュールに供給するクロック生成部とを備える半導体集積回路装置であって、前記第1の内部モジュールは、前記基準クロック及び前記クロック同期信号に基づいて前記第1のモジュール本体に供給される内部クロックを生成する内部クロック生成部を有し、前記第1のモジュール本体において前記内部クロックに従って所定の処理を実行するとともに、前記内部クロックのクロックエッジに従ってデータ転送を行い、前記第2の内部モジュールは、前記第2のモジュール本体において前記基準クロックに従って所定の処理を実行するとともに、前記基準クロックと前記クロック同期信号に基づいて前記有効なクロックエッジに従ってデータ転送を行うことを特徴とする半導体集積回路装置。
(付記24)
付記23記載の半導体集積回路装置であって、前記基準クロックのクロックエッジの配置は等間隔であり、前記内部クロックのクロックエッジの配置は等間隔でないことを特徴とする半導体集積回路装置。
(付記25)
付記23記載の半導体集積回路装置であって、前記基準クロックのクロック周波数は、前記内部クロックのクロック周波数の非整数倍の周波数であることを特徴とする半導体集積回路装置。
(付記26)
付記23記載の半導体集積回路装置であって、前記内部クロック生成部は、付記1乃至付記15のいずれか1つに記載の同期制御モジュールであることを特徴とする半導体集積回路装置。
(付記27)
付記23記載の半導体集積回路装置であって、前記基準クロックの有効なクロックエッジの位置を示す前記クロック同期信号のクロックエッジの位置は、前記基準クロックの有効なクロックエッジの位置の1周期前であることを特徴とする半導体集積回路装置。
(付記28)
付記23記載の半導体集積回路装置であって、前記第1の内部モジュールと前記第2の内部モジュールの間のデータ転送は、前記内部クロックのクロック周波数に等しい動作周波数で行われることを特徴とする半導体集積回路装置。
(付記29)
付記23記載の半導体集積回路装置であって、前記内部クロックのクロックエッジの位置は、前記有効なクロックエッジの位置に一致することを特徴とする半導体集積回路装置。
(付記30)
内部バスと、前記内部バスに接続され、所定の機能を実現する第1のモジュール本体を有する第1の内部モジュールと、前記内部バスに接続され、所定の機能を実現する第2のモジュール本体を有し、前記第1の内部モジュールと前記内部バスを介してデータ転送を行う第2の内部モジュールとを備える半導体集積回路装置で、前記第1の内部モジュールと前記第2の内部モジュールの間のデータ伝送を制御するデータ転送制御方法であって、第1の基準クロックを生成して前記第1の内部モジュールに供給する第1のクロック生成ステップと、第2の基準クロック及び前記第1の基準クロックのクロックエッジの位置に対応する前記第2の基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成して前記第2の内部モジュールに供給する第2のクロック生成ステップと、前記第1の内部モジュールにおいて、前記第1の基準クロックのクロックエッジに従ってデータ転送を行うように制御する第1のデータ転送制御ステップと、前記第2の内部モジュールにおいて、前記第2の基準クロックと前記クロック同期信号に基づいて前記有効なクロックエッジに従ってデータ転送を行うように制御する第2のデータ転送制御ステップとを有することを特徴とするデータ転送制御方法。
(付記31)
内部バスと、前記内部バスに接続され、所定の機能を実現する第1のモジュール本体を有する第1の内部モジュールと、前記内部バスに接続され、所定の機能を実現する第2のモジュール本体を有し、前記第1の内部モジュールと前記内部バスを介してデータ転送を行う第2の内部モジュールとを備える半導体集積回路装置で、前記第1の内部モジュールと前記第2の内部モジュールの間のデータ伝送を制御するデータ転送制御方法であって、基準クロック及び前記基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成して前記第1の内部モジュール及び前記第2の内部モジュールに供給するクロック生成ステップと、前記第1の内部モジュールにおいて、前記基準クロック及び前記クロック同期信号に基づいて前記第1のモジュール本体に供給される内部クロックを生成する内部クロック生成ステップと、前記第2のモジュール本体において、前記内部クロックに従って所定の処理を実行するとともに、前記内部クロックのクロックエッジに従ってデータ転送を行うように制御する第1のデータ転送制御ステップと、前記第2のモジュール本体において前記基準クロックに従って所定の処理を実行するとともに、前記基準クロックと前記クロック同期信号に基づいて前記有効なクロックエッジに従ってデータ転送を行うように制御する第2のデータ転送制御ステップとを有することを特徴とするデータ転送制御方法。
(付記32)
内部バスと、前記内部バスに接続され、所定の機能を実現する第1のモジュール本体を有する第1の内部モジュールと、前記内部バスに接続され、所定の機能を実現する第2のモジュール本体を有し、前記第1の内部モジュールと前記内部バスを介してデータ転送を行う第2の内部モジュールと、第1の基準クロック及び前記第1の基準クロックの有効なクロックエッジの位置を示す第1のクロック同期信号を生成して前記第1の内部モジュールに供給するとともに、第2の基準クロック及び前記第2の基準クロックの有効なクロックエッジの位置を示す第2のクロック同期信号を生成して前記第2の内部モジュールに供給するクロック生成部とを備える半導体集積回路装置であって、前記第1の内部モジュールは、前記第1のモジュール本体において前記第1の基準クロックに従って所定の処理を実行するとともに、前記第1の基準クロック及び前記第1のクロック同期信号に基づいて前記第1の基準クロックのクロックエッジに従ってデータ転送を行い、前記第2の内部モジュールは、前記第2のモジュール本体において前記第2の基準クロックに従って所定の処理を実行するとともに、前記第2の基準クロックと前記第2のクロック同期信号に基づいて前記第2の基準クロックの有効なクロックエッジに従ってデータ転送を行うことを特徴とする半導体集積回路装置。
(付記33)
付記32記載の半導体集積回路装置であって、前記第1の内部モジュールと前記第2の内部モジュールの間のデータ転送は、前記第1の基準クロックのクロック周波数と前記第2の基準クロックのクロック周波数の最大公約数に等しい動作周波数で行われることを特徴とする半導体集積回路装置。
(付記34)
付記32記載の半導体集積回路装置であって、前記第1の基準クロックの有効なクロックエッジの位置と、前記第2の基準クロックの有効なクロックエッジの位置とは互いに一致していることを特徴とする半導体集積回路装置。
(付記35)
付記32記載の半導体集積回路装置であって、前記第1のクロック同期信号と前記第2のクロック同期信号の間で、立上りエッジ又は立下りエッジの少なくとも一方が互いに一致していることを特徴とする半導体集積回路装置。
(付記36)
付記32記載の半導体集積回路装置であって、前記第1の基準クロックと前記第2の基準クロックの双方において、クロックエッジの配置が等間隔であることを特徴とする半導体集積回路装置。
(付記37)
付記32記載の半導体集積回路装置であって、前記第1の内部モジュール及び前記第2の内部モジュールは、前記内部バス上のデータ信号を取り込むとき、前記第1のクロック同期信号又は前記第2のクロック同期信号に基づいて、前記内部バスに出力されたデータ信号の有効又は無効を示すバスコントロール信号を生成し、前記バスコントロール信号に従って前記データ信号を取り込むインターフェイス部を備えることを特徴とする半導体集積回路装置。
(付記38)
付記37記載の半導体集積回路装置であって、前記バスコントロール信号は、前記内部バスに出力されたデータ信号の有効を示す信号と無効を示す信号を交互に出力することを特徴とする半導体集積回路装置。
(付記39)
付記37記載の半導体集積回路装置であって、前記第1の内部モジュールのデータバス幅と前記第2の内部モジュールのデータバス幅が異なっており、前記第1の内部モジュール及び前記第2の内部モジュールのデータバス幅の小さい方の内部モジュールは、大きい方の内部モジュールから前記内部バス上に出力されたデータ信号を前記バスコントロール信号に従って分割して取り込むことを特徴とする半導体集積回路装置。
(付記40)
付記39記載の半導体集積回路装置であって、前記バスコントロール信号は、前記データ信号の分割数に応じたサイクル数だけ連続して、前記内部バスに出力されたデータ信号の有効を示す信号を出力することを特徴とする半導体集積回路装置。
(付記41)
付記37記載の半導体集積回路装置であって、前記第1の内部モジュールのデータバス幅と前記第2の内部モジュールのデータバス幅が異なっており、前記第1の内部モジュール及び前記第2の内部モジュールのデータバス幅の小さい方の内部モジュールは、複数の前記インターフェイス部を有し、大きい方の内部モジュールから前記内部バス上に出力されたデータ信号を前記複数のインターフェイス部を介して並列的に取り込むことを特徴とする半導体集積回路装置。
(付記42)
内部バスと、前記内部バスに接続され、所定の機能を実現する第1のモジュール本体を有する第1の内部モジュールと、前記内部バスに接続され、所定の機能を実現する第2のモジュール本体を有し、前記第1の内部モジュールと前記内部バスを介してデータ転送を行う第2の内部モジュールとを備える半導体集積回路装置で、前記第1の内部モジュールと前記第2の内部モジュールの間のデータ伝送を制御するデータ転送制御方法であって、第1の基準クロック及び前記第1の基準クロックの有効なクロックエッジの位置を示す第1のクロック同期信号を生成して前記第1の内部モジュールに供給する第1のクロック生成ステップと、第2の基準クロック及び前記第2の基準クロックの有効なクロックエッジの位置を示す第2のクロック同期信号を生成して前記第2の内部モジュールに供給する第2のクロック生成ステップと、前記第1のモジュール本体において前記第1の基準クロックに従って所定の処理を実行するとともに、前記第1の基準クロック及び前記第1のクロック同期信号に基づいて前記第1の基準クロックの有効なクロックエッジに従ってデータ転送を行うように制御する第1のデータ転送制御ステップと、前記第2のモジュール本体において前記第2の基準クロックに従って所定の処理を実行するとともに、前記第2の基準クロックと前記第2のクロック同期信号に基づいて前記第2の基準クロックの有効なクロックエッジに従ってデータ転送を行うように制御する第2のデータ転送制御ステップとを有することを特徴とするデータ転送制御方法。
(付記43)
内部バスと、前記内部バスに接続され、所定の機能を実現するモジュール本体を有する複数の内部モジュールと、基準クロック及び前記基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成し、前記複数の内部モジュールの少なくとも1つに供給するクロック生成部とを備える半導体集積回路装置であって、前記複数の内部モジュールの少なくとも1つは、前記基準クロックと前記クロック同期信号に基づいて、所定の内部処理を行うことを特徴とする半導体集積回路装置。
(付記44)
付記43記載の半導体集積回路装置であって、前記所定の内部処理は、前記内部モジュールに供給される内部クロックを生成する内部クロック生成処理であることを特徴とする半導体集積回路装置。
(付記45)
付記43記載の半導体集積回路装置であって、前記所定の内部処理は、前記複数の内部モジュール間で前記内部バスを介してデータ転送が行われるとき、前記データ転送に関与し、異なる動作周波数で動作する2つの内部モジュール間でデータ信号の同期制御を行う信号同期処理であることを特徴とする半導体集積回路装置。
(付記46)
付記43記載の半導体集積回路装置であって、前記複数の内部モジュールの少なくとも1つは、前記基準クロックの有効なクロックエッジに従って、前記所定の内部処理を実行するモジュールを有することを特徴とする半導体集積回路装置。
2 外部入力端子信号
3 PLL回路
4 クロック生成部
5 CPUコア
6、7 内部モジュール
8 クロック制御レジスタ
9 内部オンチップバス
10 高速の基準クロック
11、13 クロック同期信号
12 低速の基準クロック
14、15 クロック制御信号
Claims (10)
- 内部バスと、
前記内部バスに接続され、所定の機能を実現する第1のモジュール本体を有する第1の内部モジュールと、
前記内部バスに接続され、所定の機能を実現する第2のモジュール本体を有し、前記第1の内部モジュールと前記内部バスを介してデータ転送を行う第2の内部モジュールと、
第1の基準クロックを生成して前記第1の内部モジュールに供給するとともに、
第2の基準クロック及び前記第1の基準クロックのクロックエッジの位置に対応する前記第2の基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成して前記第2の内部モジュールに供給するクロック生成部と
を備える半導体集積回路装置であって、
前記第1の内部モジュールは、前記第1のモジュール本体において前記第1の基準クロックに従って所定の処理を行うとともに、前記第1の基準クロックのクロックエッジに従ってデータ転送を行い、
前記第2の内部モジュールは、前記第2のモジュール本体において前記第2の基準クロックに従って所定の処理を行うとともに、前記第2の基準クロックと前記クロック同期信号に基づいて前記有効なクロックエッジに従ってデータ転送を行うことを特徴とする半導体集積回路装置。 - 内部バスと、
前記内部バスに接続され、所定の機能を実現する第1のモジュール本体を有する第1の内部モジュールと、
前記内部バスに接続され、所定の機能を実現する第2のモジュール本体を有し、前記第1の内部モジュールと前記内部バスを介してデータ転送を行う第2の内部モジュールと、
基準クロック及び前記基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成して、前記第1の内部モジュール及び前記第2の内部モジュールに供給するクロック生成部と
を備える半導体集積回路装置であって、
前記第1の内部モジュールは、前記基準クロック及び前記クロック同期信号に基づいて前記第1のモジュール本体に供給される内部クロックを生成する内部クロック生成部を有し、前記第1のモジュール本体において前記内部クロックに従って所定の処理を実行するとともに、前記内部クロックのクロックエッジに従ってデータ転送を行い、
前記第2の内部モジュールは、前記第2のモジュール本体において前記基準クロックに従って所定の処理を実行するとともに、前記基準クロックと前記クロック同期信号に基づいて前記有効なクロックエッジに従ってデータ転送を行うことを特徴とする半導体集積回路装置。 - 内部バスと、
前記内部バスに接続され、所定の機能を実現する第1のモジュール本体を有する第1の内部モジュールと、
前記内部バスに接続され、所定の機能を実現する第2のモジュール本体を有し、前記第1の内部モジュールと前記内部バスを介してデータ転送を行う第2の内部モジュールと、
第1の基準クロック及び前記第1の基準クロックの有効なクロックエッジの位置を示す第1のクロック同期信号を生成して前記第1の内部モジュールに供給するとともに、第2の基準クロック及び前記第2の基準クロックの有効なクロックエッジの位置を示す第2のクロック同期信号を生成して前記第2の内部モジュールに供給するクロック生成部と
を備える半導体集積回路装置であって、
前記第1の内部モジュールは、前記第1のモジュール本体において前記第1の基準クロックに従って所定の処理を実行するとともに、前記第1の基準クロック及び前記第1のクロック同期信号に基づいて前記第1の基準クロックのクロックエッジに従ってデータ転送を行い、
前記第2の内部モジュールは、前記第2のモジュール本体において前記第2の基準クロックに従って所定の処理を実行するとともに、前記第2の基準クロックと前記第2のクロック同期信号に基づいて前記第2の基準クロックの有効なクロックエッジに従ってデータ転送を行うことを特徴とする半導体集積回路装置。 - 請求項3記載の半導体集積回路装置であって、
前記第1の内部モジュールと前記第2の内部モジュールの間のデータ転送は、前記第1の基準クロックのクロック周波数と前記第2の基準クロックのクロック周波数の最大公約数に等しい動作周波数で行われることを特徴とする半導体集積回路装置。 - 請求項3記載の半導体集積回路装置であって、
前記第1の基準クロックの有効なクロックエッジの位置と、前記第2の基準クロックの有効なクロックエッジの位置とは互いに一致していることを特徴とする半導体集積回路装置。 - 請求項3記載の半導体集積回路装置であって、
前記第1の内部モジュール及び前記第2の内部モジュールは、前記内部バス上のデータ信号を取り込むとき、前記第1のクロック同期信号又は前記第2のクロック同期信号に基づいて、前記内部バスに出力されたデータ信号の有効又は無効を示すバスコントロール信号を生成し、前記バスコントロール信号に従って前記データ信号を取り込むインターフェイス部を備えることを特徴とする半導体集積回路装置。 - 請求項6記載の半導体集積回路装置であって、
前記第1の内部モジュールのデータバス幅と前記第2の内部モジュールのデータバス幅が異なっており、
前記第1の内部モジュール及び前記第2の内部モジュールのデータバス幅の小さい方の内部モジュールは、大きい方の内部モジュールから前記内部バス上に出力されたデータ信号を前記バスコントロール信号に従って分割して取り込むことを特徴とする半導体集積回路装置。 - 請求項6記載の半導体集積回路装置であって、
前記第1の内部モジュールのデータバス幅と前記第2の内部モジュールのデータバス幅が異なっており、
前記第1の内部モジュール及び前記第2の内部モジュールのデータバス幅の小さい方の内部モジュールは、複数の前記インターフェイス部を有し、大きい方の内部モジュールから前記内部バス上に出力されたデータ信号を前記複数のインターフェイス部を介して並列的に取り込むことを特徴とする半導体集積回路装置。 - 内部バスと、前記内部バスに接続され、所定の機能を実現する第1のモジュール本体を有する第1の内部モジュールと、前記内部バスに接続され、所定の機能を実現する第2のモジュール本体を有し、前記第1の内部モジュールと前記内部バスを介してデータ転送を行う第2の内部モジュールとを備える半導体集積回路装置で、前記第1の内部モジュールと前記第2の内部モジュールの間のデータ伝送を制御するデータ転送制御方法であって、
第1の基準クロック及び前記第1の基準クロックの有効なクロックエッジの位置を示す第1のクロック同期信号を生成して前記第1の内部モジュールに供給する第1のクロック生成ステップと、
第2の基準クロック及び前記第2の基準クロックの有効なクロックエッジの位置を示す第2のクロック同期信号を生成して前記第2の内部モジュールに供給する第2のクロック生成ステップと、
前記第1のモジュール本体において前記第1の基準クロックに従って所定の処理を実行するとともに、前記第1の基準クロック及び前記第1のクロック同期信号に基づいて前記第1の基準クロックの有効なクロックエッジに従ってデータ転送を行うように制御する第1のデータ転送制御ステップと、
前記第2のモジュール本体において前記第2の基準クロックに従って所定の処理を実行するとともに、前記第2の基準クロックと前記第2のクロック同期信号に基づいて前記第2の基準クロックの有効なクロックエッジに従ってデータ転送を行うように制御する第2のデータ転送制御ステップと
を有することを特徴とするデータ転送制御方法。 - 内部バスと、
前記内部バスに接続され、所定の機能を実現するモジュール本体を有する複数の内部モジュールと、
基準クロック及び前記基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成し、前記複数の内部モジュールの少なくとも1つに供給するクロック生成部と
を備える半導体集積回路装置であって、前記複数の内部モジュールの少なくとも1つは、前記基準クロックと前記クロック同期信号に基づいて、所定の内部処理を行うことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007234079A JP2008041106A (ja) | 2007-09-10 | 2007-09-10 | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007234079A JP2008041106A (ja) | 2007-09-10 | 2007-09-10 | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003204617A Division JP4136822B2 (ja) | 2003-07-31 | 2003-07-31 | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008041106A true JP2008041106A (ja) | 2008-02-21 |
Family
ID=39175967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007234079A Pending JP2008041106A (ja) | 2007-09-10 | 2007-09-10 | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008041106A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010074534A (ja) * | 2008-09-18 | 2010-04-02 | Nec Corp | 半導体装置及び通信方法 |
JP2012003654A (ja) * | 2010-06-21 | 2012-01-05 | Fujitsu Semiconductor Ltd | データ処理システム |
JP2012099921A (ja) * | 2010-10-29 | 2012-05-24 | Internatl Business Mach Corp <Ibm> | クロック・ドメイン・クロッシングのデータ転送回路および方法 |
CN107301262A (zh) * | 2016-04-15 | 2017-10-27 | 台湾积体电路制造股份有限公司 | 芯片上***(soc)的功耗评估方法、实施该方法的*** |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10303874A (ja) * | 1997-04-28 | 1998-11-13 | Nec Corp | 異クロック間同期エッジ検出方式 |
JPH11145942A (ja) * | 1997-11-13 | 1999-05-28 | Nec Ic Microcomput Syst Ltd | 同期回路及びその同期方法及びlsi |
-
2007
- 2007-09-10 JP JP2007234079A patent/JP2008041106A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10303874A (ja) * | 1997-04-28 | 1998-11-13 | Nec Corp | 異クロック間同期エッジ検出方式 |
JPH11145942A (ja) * | 1997-11-13 | 1999-05-28 | Nec Ic Microcomput Syst Ltd | 同期回路及びその同期方法及びlsi |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010074534A (ja) * | 2008-09-18 | 2010-04-02 | Nec Corp | 半導体装置及び通信方法 |
JP2012003654A (ja) * | 2010-06-21 | 2012-01-05 | Fujitsu Semiconductor Ltd | データ処理システム |
JP2012099921A (ja) * | 2010-10-29 | 2012-05-24 | Internatl Business Mach Corp <Ibm> | クロック・ドメイン・クロッシングのデータ転送回路および方法 |
CN107301262A (zh) * | 2016-04-15 | 2017-10-27 | 台湾积体电路制造股份有限公司 | 芯片上***(soc)的功耗评估方法、实施该方法的*** |
CN107301262B (zh) * | 2016-04-15 | 2023-11-17 | 台湾积体电路制造股份有限公司 | 芯片上***(soc)的功耗评估方法、实施该方法的*** |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10853304B2 (en) | System on chip including clock management unit and method of operating the system on chip | |
JP4136822B2 (ja) | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 | |
US7398406B2 (en) | Data processor | |
TWI519941B (zh) | 多核心微處理器之共享電源的分散式管理 | |
US8531893B2 (en) | Semiconductor device and data processor | |
JP2002133867A (ja) | 半導体メモリ装置及びこれを含むメモリモジュールを有するシステム | |
US10296065B2 (en) | Clock management using full handshaking | |
TWI747904B (zh) | 系統晶片、時鐘閘控元件、時鐘多工器元件及分頻元件 | |
JP2013106166A (ja) | クロックゲーティング回路およびバスシステム | |
US20210073166A1 (en) | System on chip including clock management unit and method of operating the system on chip | |
JP5808097B2 (ja) | 半導体装置及び半導体装置におけるリセット制御方法 | |
JP2008041106A (ja) | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 | |
CN107436856B (zh) | 具有直接控制的通信装置及相关方法 | |
JP2015530644A (ja) | 遅延ロック・ループを使用するメモリ・デバイスのための省電力の装置及び方法 | |
US10248155B2 (en) | Semiconductor device including clock generating circuit and channel management circuit | |
US8645602B2 (en) | Microcomputer | |
US20150106635A1 (en) | Semiconductor integrated circuit and method of controlling the same | |
JP2004326222A (ja) | データ処理システム | |
JP2005010958A (ja) | 半導体装置 | |
JP2000276435A (ja) | データ転送装置及びデータ転送方法 | |
JP2006164036A (ja) | 複数cpuクロック制御システム、その制御方法及びそのプログラム | |
JP4741632B2 (ja) | 半導体集積回路装置 | |
JP2010033314A (ja) | バスアクセス回路装置及びバスアクセス方法 | |
JP2018088096A (ja) | 制御装置およびその制御方法 | |
JP2006065444A (ja) | 半導体集積回路及びデータプロセッサ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100720 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100921 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110208 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110506 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110513 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110715 |