TWI740988B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI740988B
TWI740988B TW106124821A TW106124821A TWI740988B TW I740988 B TWI740988 B TW I740988B TW 106124821 A TW106124821 A TW 106124821A TW 106124821 A TW106124821 A TW 106124821A TW I740988 B TWI740988 B TW I740988B
Authority
TW
Taiwan
Prior art keywords
clock
circuit
request signal
block
control circuit
Prior art date
Application number
TW106124821A
Other languages
English (en)
Other versions
TW201828596A (zh
Inventor
金世勳
金硪燦
崔然植
李宰坤
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020170007002A external-priority patent/KR102550422B1/ko
Priority claimed from US15/415,041 external-priority patent/US10248155B2/en
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201828596A publication Critical patent/TW201828596A/zh
Application granted granted Critical
Publication of TWI740988B publication Critical patent/TWI740988B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Sources (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Electronic Switches (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一種半導體裝置包含：第一時脈產生電路，其包含第一控制電路以及第一時脈閘控電路；第一通道管理電路，其根據完全交握方法與第一時脈產生電路通信；第二時脈產生電路，其包含第二控制電路以及第二時脈閘控電路；以及第二通道管理電路，其根據完全交握方法與第二時脈產生電路通信。第一時脈閘控電路輸出第一時脈，且第二時脈閘控電路輸出與第一時脈不同的第二時脈。

Description

半導體裝置
本揭露內容的例示性實施例是關於一種包含半導體電路的半導體裝置。
隨著電腦、通信、廣播等的逐漸聚合，歸因於對於系統單晶片（system-on-chip；SoC）的需求，對於現有特殊應用積體電路（application specific integrated circuit；ASIC）以及特殊應用標準產品（application specific standard product；ASSP）的需求正在改變。另外，朝向更輕、更薄、更緊湊以及高效能資訊技術（information technology；IT）裝置的趨勢是加速SoC的發展的因素。
隨著半導體處理技術的發展，可將SoC實施成諸如智慧財產權（intellectual property；IP）區塊的習知多功能區塊整合於單晶片上的形式。
隨著SoC的整合密度以及大小增大，且隨著其操作速度改良，低功率消耗變為重要因素，這是由於高功率消耗可升高晶片的溫度，從而導致SoC故障發生或SoC被損壞。
根據本揭露內容的例示性實施例，一種半導體裝置包含：第一時脈產生電路，其包含第一控制電路以及第一時脈閘控電路；第一通道管理電路，其根據完全交握方法與所述第一時脈產生電路通信；第二時脈產生電路，其包含第二控制電路以及第二時脈閘控電路；以及第二通道管理電路，其根據所述完全交握方法與所述第二時脈產生電路通信。所述第一時脈閘控電路輸出第一時脈，且所述第二時脈閘控電路輸出與所述第一時脈不同的第二時脈。
根據本揭露內容的例示性實施例，一種半導體裝置包含：第一時脈產生電路，其包含第一控制電路以及第一時脈閘控電路；第一通道管理電路，其根據完全交握方法與所述第一時脈產生電路通信；以及第二時脈產生電路，其包含第二控制電路以及第二時脈閘控電路。所述第二時脈產生電路根據所述完全交握方法與所述第一通道管理電路通信。所述第一時脈閘控電路輸出第一時脈，且所述第二時脈閘控電路輸出與所述第一時脈不同的第二時脈。
根據本揭露內容的例示性實施例，一種半導體裝置包含：第一時脈產生電路，其包含第一控制電路以及第一時脈閘控電路；第一通道管理電路，其根據完全交握方法與所述第一時脈產生電路通信；以及第二通道管理電路，其根據所述完全交握方法與所述第一時脈產生電路通信。所述第一通道管理電路將第一時脈請求信號傳輸至所述第一時脈產生電路，且所述第二通道管理電路將第二時脈請求信號傳輸至所述第一時脈產生電路。
應理解，術語「第一」、「第二」、「第三」等在本文中用以區分一個元件與另一個元件，且元件不受此等術語限制。因此，在一例示性實施例中之「第一」元件可在另一例示性實施例中描述為「第二」元件。
另外，應理解，當將兩個過程描述為實質上同時或在彼此實質上相同的時間執行時，應理解，所述過程可在精確的相同時間或在約相同時間執行，如由一般熟習此項技術者將理解。
另外，應理解，本文中描述的單元中的每一者可實施為以及被稱作電路（例如，時脈MUX單元可被實施為電路且被稱作時脈MUX電路，時脈閘控單元可被實施為電路且被稱作時脈閘控電路，通道管理單元可被實施為電路且被稱作通道管理電路等）。
圖1為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。
參看圖1，根據本揭露內容的例示性實施例的半導體裝置可包括輸入/輸出襯墊101、時脈管理單元（clock management unit；CMU）100、電力管理單元（power management unit；PMU）300以及邏輯區塊。邏輯區塊可被實施為（例如）至少一個智慧財產權（IP）區塊200、210以及220。IP區塊亦可在本文中被稱作邏輯區塊。
時脈管理單元100可產生操作時脈信號。可分別將操作時脈信號提供至第一IP區塊200、第二IP區塊210以及第三IP區塊220。舉例來說，時脈管理單元100可產生第一時脈信號CLK1、第二時脈信號CLK2以及第三時脈信號CLK3，且分別將此等時脈信號提供至第一IP區塊200、第二IP區塊210以及第三IP區塊220。
第一IP區塊200、第二IP區塊210以及第三IP區塊220中的每一者可連接至系統匯流排。第一IP區塊200、第二IP區塊210以及第三IP區塊220可經由系統匯流排彼此通信。在本揭露內容的例示性實施例中，第一IP區塊200、第二IP區塊210以及第三IP區塊220中的每一者可包括（例如）處理器、圖形處理器、記憶體控制器、輸入/輸出介面塊等。
時脈管理單元100可將第一時脈信號CLK1提供至第一IP區塊200，將第二時脈信號CLK2提供至第二IP區塊210，且將第三時脈信號CLK3提供至第三IP區塊220。
第一IP區塊200、第二IP區塊210以及第三IP區塊220中的一者可根據完全交握方法將時脈請求信號傳輸至時脈管理單元100。
舉例來說，第一IP區塊200可根據完全交握方法將第一時脈請求信號REQ1傳輸至時脈管理單元100。時脈管理單元100可接收第一時脈請求信號REQ1，且將第一時脈應答信號ACK1傳輸至第一IP區塊200。時脈管理單元100可實質上同時將第一時脈信號CLK1傳輸至第一IP區塊200。類似地，第二IP區塊210以及第三IP區塊220可分別將第二時脈請求信號REQ2以及第三時脈請求信號REQ3傳輸至時脈管理單元100，且時脈管理單元100可分別將第二時脈應答信號ACK2以及第三時脈應答信號ACK3傳輸至第二IP區塊210以及第三IP區塊220。
在本揭露內容的例示性實施例中，時脈管理單元100與第一IP區塊200、第二IP區塊210以及第三IP區塊220之間的介面可採用完全交握方法的格式。在本揭露內容的例示性實施例中，介面可經實施以遵照ARM控股有限公司的Q通道介面或P通道介面，但本揭露內容的範疇不限於此。
時脈閘控為用於將電腦系統分群至小功能區塊且關斷不使用的區塊中的電力的技術。當使用電腦時，並非電腦系統的所有部分將皆始終操作。因此，可斷開不使用的部分中的區塊以省電，且可減少可另外從區塊產生的熱量。
根據本揭露內容的例示性實施例的時脈管理單元100可自IP區塊的後端依序對第一IP區塊200、第二IP區塊210以及第三IP區塊220當中的不需要操作時脈的IP區塊執行時脈閘控，使得在不造成IP區塊的操作的誤差的情況下自動執行時脈閘控。結果，可減少功率消耗。
電力管理單元300可控制正被供應至半導體裝置的電力。舉例來說，當半導體裝置進入待用模式時，電力管理單元300可關斷電力控制電路以便切斷正供應至半導體裝置的電力。在此情況下，電力管理單元300可連續地消耗電力，但由電力管理單元300消耗的電力可顯著小於正在整個半導體裝置中供應的電力。因此，在待用模式中，可實質上減小半導體裝置中的功率消耗。
舉例來說，當半導體裝置在待用模式中時，電力管理單元300可切斷正供應至時脈管理單元100的電力。當第一IP區塊200、第二IP區塊210以及第三IP區塊220未進行時脈請求時，此可發生。
圖2為說明在根據本揭露內容的例示性實施例的半導體裝置中包含的時脈管理單元100的方塊圖。
參看圖2，時脈管理單元100可包括時脈組件120a、120b、120c、120d、120e、120f以及120g（亦被稱作時脈產生電路）、通道管理（CM）電路130以及132以及時脈管理單元（clock management unit；CMU）控制器110。時脈組件120a、120b、120c、120d、120e、120f以及120g可產生待提供至IP區塊200以及210的時脈信號。CM電路130以及132可分別安置於時脈組件120f以及120g與IP區塊200以及210之間以便提供時脈管理單元100與IP區塊200以及210之間的通信通道CH。CMU 控制器110可使用時脈組件120a、120b、120c、120d、120e、120f以及120g將時脈信號提供至IP區塊200以及210。如圖2中所示，在例示性實施例中，時脈組件120b可接收來自時脈組件120a的時脈（例如，CLK1）或來自（例如）外部裝置（例如，來自不同於CMU 100的另一CMU）的時脈（例如，CLK2）。
在本揭露內容的例示性實施例中，由CM電路130以及132提供的通信通道CH可經實施以符合ARM控股有限公司的低功率介面（low power interface；LPI）、Q通道介面或P通道介面，但本揭露內容的範疇不限於此。舉例來說，根據例示性實施例，取決於實施的目的，可將通信通道CH實施為遵照某一預設定通信協定的通信通道。
時脈組件120a、120b、120c、120d、120e、120f以及120g可分別包括時脈源CS 124a、124b、124c、124d、124e、124f以及124g，以及用於控制各別時脈源124a、124b、124c、124d、124e、124f以及124g的時脈控制電路（CC）122a、122b、122c、122d、122e、122f以及122g（亦被稱作控制電路）。時脈源（CS）124a、124b、124c、124d、124e、124f以及124g可包括（例如）多工器（MUX）電路、時脈劃分電路、短停止電路、時脈閘控電路等。
時脈組件120a、120b、120c、120d、120e、120f以及120g可在其間形成親子關係。在圖2中繪示的實施例中，時脈組件120a可為時脈組件120b的親代，且時脈組件120b可為時脈組件120a的子代以及時脈組件120c的親代。另外，時脈組件120e可為兩個時脈組件120f以及120g的親代，且時脈組件120f以及120g可為時脈組件120e的子代。在圖2中繪示的例示性實施例中，最鄰近鎖相迴路（phase locked loop；PLL）安置的時脈組件120a可為根時脈組件，且最鄰近IP區塊200以及210安置的時脈組件120f以及120g可為葉時脈組件。亦可根據在時脈組件120a、120b、120c、120d、120e、120f以及120g當中形成的親子關係在時脈控制電路122a、122b、122c、122d、122e、122f以及122g當中以及時脈源124a、124b、124c、124d、124e、124f以及124g當中形成以上描述的親子關係。
時脈控制電路122a、122b、122c、122d、122e、122f以及122g可傳輸以及接收時脈請求REQ以及親代與子代之間的應答ACK，且將時脈信號提供至IP區塊200以及210。
舉例來說，當IP 區塊200不需要時脈信號時，例如，當IP區塊200正進入睡眠狀態時，時脈管理單元100可停止將時脈信號提供至IP 區塊200。
舉例來說，CM電路130可在時脈管理單元100或CMU控制器110的控制下將指示時脈信號的停止的第一信號傳輸至IP區塊200。已接收第一信號的IP區塊200可結束處理中的工作，且接著將指示可停止時脈信號的第二信號傳輸至CM電路130。CM電路130可自IP區塊200接收第二信號，且接著請求為其親代的時脈組件120f停止提供時脈信號。
在一個實例中，當由CM電路130提供的通信通道CH遵照Q通道介面時，CM電路130可將具有第一邏輯值（例如，邏輯低，其將在下文由L表示）的QREQn信號作為第一信號傳輸至IP區塊200。隨後，CM電路130可自IP區塊200接收具有（例如）第一邏輯值的QACCEPTn信號，作為第二信號，且接著將具有（例如）第一邏輯值的時脈請求REQ傳輸至時脈組件120f。在此情況下，具有第一邏輯值的時脈請求REQ可意謂「停止時脈提供的請求」。
已自CM電路130接收具有第一邏輯值的時脈請求REQ（例如，停止時脈提供的請求）的時脈控制電路122f可停用時脈源124f（例如，時脈閘控電路）以便停止時脈信號的提供。結果，IP區塊200可進入睡眠模式。在所述過程期間，時脈控制電路122f可將具有第一邏輯值的應答ACK提供至CM電路130。已傳輸具有第一邏輯值的停止時脈提供的請求且接著接收具有第一邏輯值的應答ACK的CM電路130不確保自時脈源124f的時脈提供的停止。然而，應答ACK指示時脈控制電路122f已認識到，為CM電路130的親代的時脈組件120f不再需要將時脈提供至CM電路130。
時脈組件120f的時脈控制電路122f可將具有第一邏輯值的時脈請求REQ傳輸至為其親代的時脈組件120e的時脈控制電路122e。若IP區塊210亦不需要時脈信號，例如，當時脈控制電路122e已接收停止自時脈控制電路122g的時脈提供的請求時，則時脈控制電路122e可停用時脈源124e（例如，時脈劃分電路）以便停止提供時脈信號。因此，IP區塊200以及210可進入睡眠模式。
可以類似方式對其他時脈控制電路122a、122b、122c以及122d執行此操作。
當時脈組件120f的時脈控制電路122f將具有第一邏輯值的時脈請求REQ傳輸至為其親代的時脈組件120e的時脈控制電路122e但IP區塊210在執行狀態中（例如，未進入睡眠狀態）時，時脈控制電路122e可不停用時脈源124e。當以後IP區塊210不再需要時脈信號時，時脈控制電路122e可接著停用時脈源124e且將具有第一邏輯值的時脈信號REQ傳輸至為其親代的時脈控制電路122d。即，僅當時脈控制電路122e已自為其子代的時脈控制電路122f以及122g兩者接收到停止時脈提供的請求時，時脈控制電路122e可停用時脈源124e。
當IP區塊200以及210在睡眠狀態中且停用所有時脈源124a、124b、124c、124d、124e以及124f且IP區塊200進入執行狀態時，時脈管理單元100可重新開始將時脈信號提供至IP區塊200以及210。
CM電路130可將具有第二邏輯值（例如，邏輯高，其將在下文中由H表示）的時脈請求REQ傳輸至為其親代的時脈組件120f的時脈控制電路122f，且等待來自時脈控制電路122f的應答ACK。在此情況下，具有第二邏輯值的時脈請求REQ可意謂「對時脈提供的請求」，且對於對時脈提供的請求的應答ACK可意謂時脈源124f已重新開始時脈提供。時脈控制電路122f可不直接啟用時脈源124f（例如，時脈閘控電路），且可等待自其親代提供時脈信號。
時脈控制電路122f可接著將具有第二邏輯值的時脈請求REQ（意即，對時脈提供的請求）傳輸至為其親代的時脈控制電路122e，且等待來自時脈控制電路122e的應答ACK。可以類似方式對時脈控制電路122a、122b、122c以及122d執行此操作。
為已自時脈控制電路122b接收具有第二邏輯值的時脈請求REQ的根時脈組件的時脈控制電路122a可停用時脈源124a（例如，多工器電路），且將應答ACK傳輸至時脈控制電路122b。當時脈源124b、124c、124d、124e以及124f藉由以上描述的方法依序停用時，時脈控制電路122e可接著將應答ACK傳輸至時脈控制電路122f，所述應答ACK對其通知時脈源124e已重新開始提供時脈。已接收應答ACK的時脈控制電路122f可接著使時脈源124f能夠將時脈信號提供至IP區塊200，且將應答ACK提供至CM電路130。
如上所述，時脈控制電路122a、122b、122c、122d、122e、122f以及122g可根據完全交握方法操作，其中親代與子代在其間傳輸以及接收時脈請求REQ以及應答ACK。意即，根據本揭露內容的例示性實施例，完全交握方法指親代與子代在其間傳輸以及接收時脈請求REQ以及應答請求ACK的操作。因此，就硬件而言，時脈控制電路122a、122b、122c、122d、122e、122f以及122g可控制時脈源124a、124b、124c、124d、124e、124f以及124g，以便控制提供至IP區塊200以及210的時脈信號。
時脈控制電路122a、122b、122c、122d、122e、122f以及122g可自主地操作以便將時脈請求REQ傳輸至其親代或控制時脈源124a、124b、124c、124d、124e、124f以及124g，且在CMU 控制器110的控制下操作。在本揭露內容的例示性實施例中，時脈控制電路122a、122b、122c、122d、122e、122f以及122g可包括有限狀態機（finite state machine；FSM），其用於根據在親代與子代之間傳輸以及接收的時脈請求REQ控制時脈源124a、124b、124c、124d、124e、124f以及124g中的每一者。
根據例示性實施例，時脈組件120f可根據完全交握方法與通道管理電路130通信，且可將第一時脈輸出至IP區塊200。另外，時脈組件120g可根據完全交握方法與通道管理電路132通信，且可將與第一時脈不同的第二時脈輸出至IP區塊210。
圖3為說明在根據本揭露內容的例示性實施例的半導體裝置中包含的智慧財產權（IP）區塊的方塊圖。
參看圖3，第一IP區塊200可包括通道配接器202以及IP核心204。圖3將IP區塊200說明為實例。應理解，第二IP區塊210與第三IP區塊220可包含實質上相同的組件。
通道配接器202可根據完全交握方法與第一CM電路130通信。通道配接器202可為（例如）Q通道配接器。第一IP區塊200可經由通道配接器202傳輸第一時脈請求信號REQ1以及接收第一時脈信號CLK1。替代地，第一IP區塊200可經由通道配接器202傳輸第一時脈請求信號REQ1以及接收指示時脈的存在的應答ACK，以及直接自由通道配接器202控制的時脈組件接收第一時脈信號CLK1。
IP核心204可包含（例如）處理器、圖形處理器、記憶體控制器、輸入/輸出介面塊等。
圖4說明根據本揭露內容的例示性實施例的在多個控制電路當中的信號傳輸路徑。
參看圖4，多個時脈控制電路可使用包含時脈請求信號REQ以及應答信號ACK（亦被稱作時脈應答信號）的交握信號操作。時脈請求信號REQ以及時脈應答信號ACK可具有（例如）第一邏輯值（例如，邏輯低）以及第二邏輯值（例如，邏輯高），但用於實施時脈請求信號REQ以及時脈應答信號ACK的方法不限於此。
在本揭露內容的例示性實施例中，時脈消耗者可藉由將具有（例如）第二邏輯值的時脈請求信號REQ傳輸至時脈提供者來將指示需要時脈的資訊傳遞至時脈提供者。替代地，時脈消耗者可藉由將具有（例如）第一邏輯值的時脈請求信號REQ傳輸至時脈提供者來將指示不再需要時脈的資訊傳遞至時脈提供者。
時脈提供者可將具有（例如）第二邏輯值的時脈應答信號傳輸至時脈消耗者，所述時脈應答信號ACK指示正將時脈信號自時脈提供者穩定地提供至時脈消耗者。替代地，時脈提供者可將具有第一邏輯值的時脈應答信號ACK傳輸至時脈消耗者，所述時脈應答信號ACK指示時脈提供者不能夠對時脈消耗者通知是否正在提供時脈信號。
舉例來說，時脈控制電路122b可自時脈消耗者的位置將具有（例如）第二邏輯值的時脈請求信號（PARENT_CLK_REQ）傳輸至時脈控制電路122a，藉此將指示需要時脈的資訊傳輸至為時脈提供者的時脈控制電路122a。包含時脈控制電路122a的時脈組件（意即，時脈提供者）可將時脈信號提供至包含時脈控制電路122b的時脈組件（意即，時脈消耗者），且時脈控制電路122b可接著自時脈控制電路122a接收具有（例如）第二邏輯值的時脈應答信號（PARENT_CLK_ACK）。
時脈控制電路122b可在時脈提供者的位置自時脈控制電路122f接收具有（例如）第二邏輯值的時脈請求信號（CHILD_CLK_REQ），所述時脈請求信號指示為時脈消耗者的時脈控制電路122f需要時脈。包含時脈控制電路122b的時脈組件（意即，時脈提供者）可接著將時脈信號提供至包含時脈控制電路122f的時脈組件（意即，時脈消耗者），且時脈控制電路122b可接著將具有（例如）第二邏輯值的時脈應答信號（CHILD_CLK_ACK）自時脈提供者的位置傳輸至時脈控制電路122f。
作為另一實例，時脈控制電路122b可自時脈消耗者的位置將具有（例如）第一邏輯值的時脈請求信號（PARENT_CLK_REQ）傳輸至時脈控制電路122a，藉此將指示不再需要時脈的資訊傳遞至為時脈提供者的時脈控制電路122a。時脈控制電路122b可接著自時脈控制電路122a接收具有（例如）第一邏輯值的時脈應答信號（PARENT_CLK_ACK），所述時脈應答信號指示不確保自時脈提供者的時脈的提供（例如，時脈控制電路122a（時脈提供者）不能夠通知時脈控制電路122b（時脈消耗者）是否正提供所請求的時脈信號）。
時脈控制電路122b可在時脈提供者的位置自時脈控制電路122f接收具有（例如）第一邏輯值的時脈請求信號（CHILD_CLK_REQ），所述時脈請求信號指示為時脈消耗者的時脈控制電路122f不再需要時脈。時脈控制電路122b可接著將具有（例如）第一邏輯值的時脈應答信號（CHILD_CLK_ACK）傳輸至時脈控制電路122f，所述時脈應答信號指示不確保自時脈提供者的時脈的提供。
以上描述的時脈控制電路當中的組合路徑可包含時脈控制電路122b將時脈請求信號（PARENT_CLK_REQ）傳輸至為其親代的時脈控制電路122a且接著時脈控制電路122b自為其親代的時脈控制電路122a接收時脈應答信號（PARENT_CLK_ACK）的路徑，以及時脈控制電路122b自為其子代的時脈控制電路122f接收時脈請求信號（CHILD_CLK_REQ）且接著時脈控制電路122b將時脈應答信號（CHILD_CLK_ACK）傳輸至為其子代的時脈控制電路122f的路徑，但可不包含時脈控制電路122b自為其親代的時脈控制電路122a接收時脈應答信號（PARENT_CLK_ACK）且接著將時脈請求信號（PARENT_CLK_REQ）傳輸至為其親代的時脈控制電路122a的路徑（在圖4中繪示為「X」）。
可根據一般完全交握方法實施以上描述的時脈請求信號REQ以及時脈應答信號ACK，且時脈提供者以及時脈消耗者可屬於相同的單一時脈域或相互不同的時脈域。當時脈提供者以及時脈消耗者屬於單一時脈域時，其回應於同一參考時脈信號而操作。當時脈提供者以及時脈消耗者屬於不同時脈域時，其回應於不同參考時脈信號而操作。
在本揭露內容的例示性實施例中，連接至各別時脈控制電路且與各別時脈控制電路通信的時脈多工器電路、時脈劃分電路、時脈閘控電路等可使用與時脈控制電路的時脈域不同的時脈域。意即，在信號線傳輸時脈請求信號中的時脈頻率與實際上提供的操作時脈的時脈頻率可相互不同。
圖5A說明在本揭露內容的例示性實施例中使用的時脈請求信號以及時脈應答信號。圖5B說明用於在本揭露內容的例示性實施例中使用的時脈請求信號以及時脈應答信號的時脈位準過渡。
參看圖5A，在時間T1處的時脈請求信號REQ至第二邏輯值的過渡可指示時脈消耗者將指示需要時脈信號CLK的資訊傳輸至時脈提供者。時脈提供者可在時間T1後將時脈信號CLK提供至時脈消耗者。
在時間T2，時脈提供者可將具有第二邏輯值的時脈應答信號ACK傳輸至時脈消耗者，時脈應答信號ACK可指示正將時脈信號CLK自時脈提供者穩定地提供至時脈消耗者（見區段I）。
在時間T3，時脈請求信號REQ至第一邏輯值的過渡可指示時脈消耗者將指示不再需要時脈信號CLK的資訊傳輸至時脈提供者。在時間T3後，時脈提供者可停止將時脈信號CLK提供至時脈消耗者，或仍然繼續提供時脈信號CLK。
在時間T4，時脈提供者可將具有第一邏輯值的時脈應答信號ACK傳輸至時脈消耗者，時脈應答信號ACK可指示時脈提供者不能夠對時脈消耗者通知是否正提供時脈信號。
因此，參看圖5A，區段I是正將時脈信號CLK自時脈提供者穩定地提供至時脈消耗者的僅有區段，且在其他區段II中，是否正將時脈信號CLK自時脈提供者提供至時脈消耗者是未知的。
圖5B表示時脈請求信號REQ與時脈應答信號ACK的可能組合，以及當第二邏輯值由1表示且第一邏輯值由0表示時的兩個信號之間的可能過渡。
參看圖5A以及圖5B兩者，狀態S0指示在時間T1前的狀態以及在時間T4後的狀態，且狀態S1指示自時間T1至時間T2的狀態。此外，狀態S2指示自時間T2至時間T3的狀態，且狀態S3指示自時間T3至時間T4的狀態。時脈請求信號REQ與時脈應答信號ACK的組合可按狀態S0、狀態S1、狀態S2、狀態S3以及狀態S0的次序改變（見實線箭頭）。
當實施電路使得在時間T1將時脈請求信號REQ過渡至第二邏輯值且實質上同時將時脈應答信號ACK過渡至第二邏輯值時，時脈請求信號REQ與時脈應答信號ACK的值的組合可直接自狀態S0過渡至至狀態S2。類似地，當實施電路使得在時間T3將時脈請求信號REQ過渡至第一邏輯值且實質上同時將時脈應答信號ACK過渡至第一邏輯值時，時脈請求信號REQ與時脈應答信號ACK的值的組合可直接自狀態S2過渡至至狀態S0（見虛線箭頭）。
將參看圖1、圖2以及圖4描述根據本發明概念的例示性實施例的完全交握方法。
完全交握方法經組態以當第一IP區塊200需要時脈時，使第一IP區塊200能夠啟動第一時脈請求信號REQ1。舉例來說，第一IP區塊200可將第一時脈請求信號REQ1轉至高狀態。
時脈管理單元100可回應於第一時脈請求信號REQ1的啟動而啟動對第一時脈請求信號REQ1的第一時脈應答信號ACK1。意即，時脈管理單元100可將第一時脈應答信號ACK1轉至高狀態。
時脈管理單元100可在第一時脈應答信號ACK1的啟動前將第一時脈信號CLK1傳輸至第一IP區塊200。替代地，時脈管理單元100可與第一時脈應答信號ACK1的啟動實質上同時將第一時脈信號CLK1傳輸至第一IP區塊200。
當第一IP區塊200不需要時脈時，第一IP區塊200可去啟動第一時脈請求信號REQ1。意即，第一IP區塊200可將第一時脈請求信號REQ1轉至低狀態。
當第一時脈請求信號REQ1在低狀態中時，時脈管理單元100可將第一時脈應答信號ACK1轉至低狀態。此外，時脈管理單元100可實質上同時去啟動第一時脈信號CLK1。
第一IP區塊200可通常在第一時脈應答信號ACK1處於經啟動狀態中時操作。
現將參看圖1、圖2描述根據本揭露內容的例示性實施例的時脈管理單元100的完全交握方法。在圖2的時脈組件120a、120b、120c、120d、120e以及120f分別為鎖相迴路（PLL）控制器、時脈MUX單元、第一時脈劃分單元、短停止電路、第二時脈劃分單元以及第一時脈閘控單元的假定下進行所述描述。然而，應理解，這僅是例示性實施例，且本揭露內容的範疇不限於此。
PLL控制器、時脈MUX單元、第一時脈劃分單元、短停止電路、第二時脈劃分單元以及第一時脈閘控單元中的每一者可包含時脈源124a、124b、124c、124d、124e以及124f。
舉例來說，PLL控制器可包含振盪器OSC以及用於將PLL作為輸入的時脈MUX電路。時脈MUX單元可包含用於將多個時脈信號作為輸入的時脈MUX電路。第一時脈劃分單元可包含第一時脈劃分電路。短停止電路可包含第一時脈閘控電路。第二時脈劃分單元可包含第二時脈劃分電路。第一時脈閘控單元可包含第二時脈閘控電路。
另外，PLL控制器可包含時脈控制電路122a。時脈MUX單元可包含時脈控制電路122b。第一時脈劃分單元可包含時脈控制電路122c。短停止電路114可包含時脈控制電路122d。第二時脈劃分單元可包含時脈控制電路122e。第一時脈閘控單元可包含時脈控制電路122f。
時脈控制電路122a、122b、122c、122d、122e以及122f中的每一者可根據完全交握方法通信。舉例來說，時脈控制電路122a以及122b中的每一者可支援PLL控制器與時脈MUX單元之間的完全交握方法。
時脈控制電路122a以及122b中的每一者可支援時脈MUX單元與第一時脈劃分單元之間的完全交握方法。
時脈控制電路122c以及122d中的每一者可支援第一時脈劃分單元與短停止電路之間的完全交握方法。
時脈控制電路122d以及122e中的每一者可支援短停止電路與第二時脈劃分單元之間的完全交握方法。
時脈控制電路122e以及122f中的每一者可支援第二時脈劃分單元與第一時脈閘控單元之間的完全交握方法。
類似地，時脈控制電路122f以及CM電路130中的每一者可支援第一時脈閘控單元與CM電路130之間的完全交握方法。
根據本揭露內容的例示性實施例，時脈請求信號可指示對應的IP區塊需要CMU 100給其提供時脈信號或需要CMU 100停止給其提供時脈信號。根據例示性實施例，在完全交握方法中，CMU 100用指示其當前正提供或將要提供請求的時脈信號或其已停止提供或將要停止提供請求的時脈信號的時脈應答信號回應時脈請求信號，且CMU 100用僅指示其承認接收到時脈請求信號而不提供關於時脈信號的狀態的資訊的時脈應答信號回應。因此，在例示性實施例中，完全交握方法可指連接的時脈組件（例如，親代時脈組件與子代時脈組件）在其間交換時脈請求信號以及時脈應答信號。
第一IP區塊200可根據完全交握方法向時脈管理單元100作出對操作時脈的請求。舉例來說，當需要操作時脈時，IP區塊200可啟動時脈請求信號。意即，當需要操作時脈時，第一IP區塊200可將啟動的時脈請求信號傳輸至時脈管理單元100。
CM電路130可接收啟動的時脈請求信號。CM電路130可將啟動的時脈請求信號傳輸至第一時脈閘控單元。第一時脈閘控單元可將啟動的時脈請求信號傳輸至第二時脈劃分單元。第二時脈劃分單元可將啟動的時脈請求信號傳輸至短停止電路。短停止電路可將啟動的時脈請求信號傳輸至第一時脈劃分單元。第一時脈劃分單元可將啟動的時脈請求信號傳輸至時脈MUX單元。時脈MUX單元可將啟動的時脈請求信號傳輸至PLL控制器。
在本揭露內容的例示性實施例中，PLL控制器、時脈MUX單元、第一時脈劃分單元、短停止電路、第二時脈劃分單元、第一時脈閘控單元以及第一CM電路130中的每一者可實施為組合電路。因此，可在某時將啟動的時脈請求信號自第一CM電路傳輸至PLL控制器。
PLL控制器可關於啟動的時脈請求信號啟動時脈應答信號。意即，PLL控制器可回應於啟動的時脈請求信號將時脈應答信號傳輸至時脈MUX單元。在實質上相同的時間，PLL控制器可將時脈信號CLK傳輸至時脈MUX單元。
時脈MUX單元可將啟動的時脈應答信號傳輸至第一時脈劃分單元。在實質上相同的時間，時脈MUX單元可將時脈信號CLK傳輸至第一時脈劃分單元。
第一時脈劃分單元可將啟動的時脈應答信號傳輸至短停止電路。在實質上相同的時間，第一時脈劃分單元可將時脈信號CLK傳輸至短停止電路。
短停止電路可將啟動的時脈應答信號傳輸至第二時脈劃分單元。在實質上相同的時間，短停止電路可將時脈信號CLK傳輸至第二時脈劃分單元。
第二時脈劃分單元可將啟動的時脈應答信號傳輸至第一閘控單元。在實質上相同的時間，第二時脈劃分單元可將時脈信號CLK傳輸至第一時脈閘控單元。
第一時脈閘控單元可將啟動的時脈應答信號傳輸至第一CM電路130。在實質上相同的時間，第一時脈閘控單元可將時脈信號CLK提供至第一IP區塊200。
因此，如可看出，在例示性實施例中，可在某時將時脈應答信號自PLL控制器傳輸至第一CM電路。
當不需要時脈時，第一IP區塊200可去啟動時脈請求信號。意即，當不需要時脈時，第一IP區塊200可將去啟動的時脈請求信號傳輸至時脈管理單元100。
CM電路130可接收去啟動的時脈請求信號。CM電路130可將去啟動的時脈請求信號傳輸至第一時脈閘控單元。第一時脈閘控單元可將去啟動的時脈請求信號傳輸至第二時脈劃分單元。第二時脈劃分單元可將去啟動的時脈請求信號傳輸至短停止電路。短停止電路可將去啟動的時脈請求信號傳輸至第一時脈劃分單元。第一時脈劃分單元可將去啟動的時脈請求信號傳輸至時脈MUX單元。時脈MUX單元可將去啟動的時脈請求信號傳輸至PLL控制器。
PLL控制器、時脈MUX單元、第一時脈劃分單元、短停止電路、第二時脈劃分單元、第一時脈閘控單元以及第一CM電路130中的每一者可實施為組合電路。因此，可在某時將去啟動的時脈請求信號自第一CM電路傳輸至PLL控制器。
PLL控制器可關於去啟動的時脈請求信號去啟動時脈應答信號。意即，PLL控制器可將去啟動的時脈應答信號傳輸至時脈MUX單元。在實質上相同的時間，PLL控制器可去啟動時脈信號CLK，且可仍然將時脈信號CLK傳輸至時脈MUX單元。
時脈MUX單元可將去啟動的時脈應答信號傳輸至第一時脈劃分單元。在實質上相同的時間，時脈MUX單元可去啟動時脈信號CLK，且可仍然將時脈信號CLK傳輸至第一時脈劃分單元。
第一時脈劃分單元可將去啟動的時脈應答信號傳輸至短停止電路。在實質上相同的時間，第一時脈劃分單元可去啟動時脈信號CLK，且可仍然將時脈信號CLK傳輸至短停止電路。
短停止電路可將去啟動的時脈應答信號傳輸至第二時脈劃分單元。在實質上相同的時間，短停止電路可去啟動時脈信號CLK，且可仍然將時脈信號CLK傳輸至第二時脈劃分單元。
第二時脈劃分單元可將去啟動的時脈應答信號傳輸至第一時脈閘控單元。在實質上相同的時間，第二時脈劃分單元可去啟動時脈信號CLK，且可仍然將時脈信號CLK傳輸至第一時脈閘控單元。
第一時脈閘控單元可將去啟動的時脈應答信號傳輸至CM電路130。在實質上相同的時間，第一時脈閘控單元可去啟動時脈信號CLK。
類似地，可在某時將時脈應答信號自PLL控制器傳輸至第一CM電路130。
圖6為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。
參看圖6，根據本揭露內容的例示性實施例的半導體裝置1中的時脈管理單元110a可包含第一PLL控制器111（亦被稱作第一PLL控制器電路）、第一時脈MUX單元112（亦被稱作第一時脈MUX電路）、第一時脈劃分單元113（亦被稱作第一時脈劃分電路或第一時脈劃分組件）、第一時脈閘控單元114（亦被稱作第一時脈閘控電路）、第一通道管理單元115（亦被稱作第一通道管理電路）、第二PLL控制器121（亦被稱作第二PLL控制器電路）、第二時脈MUX單元122（亦被稱作第二時脈MUX電路）、第二時脈劃分單元123（亦被稱作第二時脈劃分電路）以及第二時脈閘控單元124（亦被稱作第二時脈閘控電路）。根據例示性實施例，在時脈管理單元110a中可省略或複製此等組件中的一些。
圖6說明第二IP區塊172的操作取決於第一IP區塊171的操作的例示性實施例。舉例來說，圖6說明第二IP區塊172在不論何時第一IP區塊171操作時皆操作的例示性實施例。因此，根據例示性實施例，第二IP區塊172具有當第一IP區塊171操作時操作的可能性。
第一通道管理單元115可根據完全交握方法與第一時脈閘控單元114和/或第二時脈閘控單元124通信。舉例來說，當第一IP區塊171將時脈請求信號REQ傳輸至第一通道管理單元115時，第一通道管理單元115可將時脈請求信號REQ傳輸至第一時脈閘控單元114。
第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114以及第一通道管理單元115可根據完全交握方法彼此通信，且可在某時將時脈請求信號REQ自第一通道管理單元115傳輸至第一PLL控制器111。第一時脈MUX單元112可包含控制電路以及時脈多工器電路。第一時脈MUX單元112的控制電路可包含仲裁器電路、多工器轉換器電路以及配接器電路。本文中描述的其他MUX單元可包含與第一時脈MUX單元112類似的組態。
當自第一PLL控制器111傳輸時脈應答信號ACK時，可將時脈應答信號ACK傳輸至第一時脈閘控單元114，可根據第一時脈閘控單元114中包含的控制電路的控制去啟動時脈閘控電路，且可將第一時脈CLK1提供至第一IP區塊171。
當第一IP區塊171不需要第一時脈CLK1時，第一IP區塊171可去啟動時脈請求信號REQ。因此，可去啟動傳輸至第一時脈閘控單元114的時脈請求信號REQ，且可根據第一時脈閘控單元114中包含的控制電路的控制執行時脈閘控。
由於第二IP區塊172的操作取決於第一IP區塊171的操作，因此第二IP區塊172不能產生時脈請求信號，且當在第一IP區塊171中啟動時脈請求信號REQ時，可將第二時脈CLK2自第二時脈閘控單元124提供至第二IP區塊172。
第二PLL控制器121、第二時脈MUX單元122、第二時脈劃分單元123、第二時脈閘控單元124以及第一通道管理單元115可根據完全交握方法彼此通信，且可在某時將時脈請求信號REQ自第一通道管理單元115傳輸至第二PLL控制器121。
當自第二PLL控制器121傳輸時脈應答信號ACK時，可將時脈應答信號ACK傳輸至第二時脈閘控單元124，可根據第二時脈閘控單元124中包含的控制電路的控制去啟動時脈閘控電路，且可將第二時脈CLK2提供至第二IP區塊172。
參看圖6，根據示範性實施例，包含控制電路以及時脈閘控電路的時脈閘控單元114（亦被稱作時脈產生電路）根據完全交握方法與通道管理單元115（亦被稱作通道管理電路）通信且將第一時脈輸出至IP區塊171。另外，包含控制電路以及時脈閘控電路的時脈閘控單元124（亦被稱作時脈產生電路）根據完全交握方法與通道管理電路115通信且將與第一時脈不同的第二時脈輸出至IP區塊172。
圖7為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。
參看圖7，根據本揭露內容的例示性實施例的半導體裝置2中的時脈管理單元110b可包含第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114、第一通道管理單元115、第三時脈閘控單元125以及第二通道管理單元126。根據例示性實施例，在時脈管理單元110b中，可省略或複製此等組件中的一些。
圖7說明將第二通道管理單元126用作虛設單元的例示性實施例。舉例來說，替代藉由與第二IP區塊172的通信來控制時脈請求信號REQ，第二通道管理單元126可根據儲存於單獨的特殊功能暫存器（special function register；SFR）中的軟體的控制來控制時脈請求信號REQ。
儲存於SFR中的軟件可判定第二IP區塊172是否需要時脈，且可根據單獨的軟體的控制來控制時脈請求信號REQ。
第一通道管理單元115可根據完全交握方法與第一時脈閘控單元114通信，且第二通道管理單元126可根據完全交握方法與第三時脈閘控單元125通信。
舉例來說，當時脈請求信號REQ由第一IP區塊171傳輸至第一通道管理單元115時，第一通道管理單元115可將時脈請求信號REQ傳輸至第一時脈閘控單元114。然而，如上所述，第二IP區塊172不直接與第二通道管理單元126通信。
第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114以及第一通道管理單元115可根據完全交握方法彼此通信，且可在某時將時脈請求信號REQ自第一通道管理單元115傳輸至第一PLL控制器111。
當自第一PLL控制器111傳輸時脈應答信號ACK時，時脈應答信號ACK可傳輸至第一時脈閘控單元114，可根據第一時脈閘控單元114中包含的控制電路的控制去啟動第一時脈閘控單元114中包含的時脈閘控電路，且可將第一時脈CLK1提供至第一IP區塊171。
另外，第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第三時脈閘控單元125以及第二通道管理單元126可根據完全交握方法彼此通信，且可在某時將時脈請求信號REQ自第二通道管理單元126傳輸至第一PLL控制器111。第一時脈劃分單元113可包含控制電路以及時脈劃分電路。第一時脈劃分單元113中包含的控制電路可包含仲裁器電路以及配接器電路。
當自第一PLL控制器111傳輸時脈應答信號ACK時，時脈應答信號ACK可傳輸至第三時脈閘控單元125，可根據第三時脈閘控單元125中包含的控制電路的控制去啟動第三時脈閘控單元125中包含的時脈閘控電路，且可將第二時脈CLK2提供至第二IP區塊172。
當第一IP區塊171不需要第一時脈CLK1時，第一IP區塊171可去啟動時脈請求信號REQ。因此，可去啟動傳輸至第一時脈閘控單元114的時脈請求信號REQ，且可根據第一時脈閘控單元114中包含的控制電路的控制執行時脈閘控。
當第二IP區塊172不需要第二時脈CLK2時，可根據SFR中包含的軟體的控制去啟動時脈請求信號REQ，且可根據第三時脈閘控單元125中包含的控制電路的控制執行時脈閘控。
圖8為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。
參看圖8，根據本揭露內容的例示性實施例的半導體裝置3中的時脈管理單元110c可包含第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114、第一通道管理單元115、第三時脈閘控單元125以及第三通道管理單元127。根據例示性實施例，在時脈管理單元110c中，可省略或複製此等組件中的一些。
圖8說明第一IP區塊171的操作與第二IP區塊172的操作彼此獨立的例示性實施例。舉例來說，不管第二IP區塊172是否操作，第一IP區塊171操作，且反之亦然，且第一IP區塊171與第二IP區塊172可彼此獨立地執行時脈請求。
第一通道管理單元115可根據完全交握方法與第一時脈閘控單元114通信，且第三通道管理單元127可根據完全交握方法與第三時脈閘控單元125通信。
舉例來說，當第一IP區塊171將時脈請求信號REQ傳輸至第一通道管理單元115時，第一通道管理單元115將時脈請求信號REQ傳輸至第一時脈閘控單元114。另外，第二IP區塊172可獨立地將時脈請求信號REQ傳輸至第三通道管理單元127，且第三通道管理單元127可將時脈請求信號REQ傳輸至第三時脈閘控單元125。
第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114以及第一通道管理單元115可根據完全交握方法彼此通信，且可在某時將時脈請求信號REQ自第一通道管理單元115傳輸至第一PLL控制器111。
當自第一PLL控制器111傳輸時脈應答信號ACK時，可將時脈應答信號ACK傳輸至第一時脈閘控單元114，可根據第一時脈閘控單元114中包含的控制電路的控制去啟動時脈閘控電路，且可將第一時脈信號CLK1提供至第一IP區塊171。
另外，第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第三時脈閘控單元125以及第三通道管理單元127可根據完全交握方法彼此通信，且可在某時將時脈請求信號REQ自第三通道管理單元127傳輸至第一PLL控制器111。
當自第一PLL控制器111傳輸時脈應答信號ACK時，時脈應答信號ACK可傳輸至第三時脈閘控單元125，可根據第三時脈閘控單元125中包含的控制電路的控制去啟動第三時脈閘控單元125中包含的時脈閘控電路，且可將第二時脈CLK2提供至第二IP區塊172。
當第一IP區塊171不需要第一時脈CLK1時，第一IP區塊171可去啟動時脈請求信號REQ。因此，可去啟動傳輸至第一時脈閘控單元114的時脈請求信號REQ，且可根據第一時脈閘控單元114中包含的控制電路的控制執行時脈閘控。
當第二IP區塊172不需要第二時脈CLK2時，第二IP區塊172可去啟動時脈請求信號REQ。因此，可去啟動傳輸至第三時脈閘控單元125的時脈請求信號REQ，且可根據第三時脈閘控單元125中包含的控制電路的控制執行時脈閘控。
參看圖8，根據例示性實施例，包含控制電路以及時脈閘控電路的時脈閘控單元114（亦被稱作時脈產生電路）根據完全交握方法與通道管理單元115（亦被稱作通道管理電路）通信。另外，包含控制電路以及時脈閘控電路的時脈閘控單元125（亦被稱作時脈產生電路）根據完全交握方法與通道管理單元127（亦被稱作通道管理電路）通信。時脈閘控電路114將第一時脈輸出至IP區塊171，且時脈閘控電路125將與第一時脈不同的第二時脈輸出至IP區塊172。
圖9A為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。圖9B為說明根據本揭露內容的例示性實施例的圖9A的半導體裝置的操作的時序圖。
參看圖9A以及圖9B，根據本揭露內容的例示性實施例的半導體裝置4中的時脈管理單元110d可包含第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114、第一通道管理單元115以及第三時脈閘控單元125。根據例示性實施例，在時脈管理單元110d中，可省略或複製此等組件中的一些。
圖9A以及圖9B說明通道管理單元與為其親代的時脈閘控單元按1:n關係彼此連接的例示性實施例。舉例來說，圖9A以及圖9B說明多個時脈閘控單元在操作期間在其間共用一個通道管理單元的例示性實施例。
根據此組態，第二IP區塊172的操作取決於第一IP區塊171的操作，且不論何時在第一IP區塊171操作時，第二IP區塊172皆操作。因此，根據例示性實施例，第二IP區塊172具有當第一IP區塊171操作時操作的可能性。
第一通道管理單元115可根據完全交握方法與第一時脈閘控單元114和/或第三時脈閘控單元125通信。舉例來說，當第一IP區塊171將時脈請求信號REQ傳輸至第一通道管理單元115時，第一通道管理單元115可將時脈請求信號REQ傳輸至第一時脈閘控單元114。
第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114以及第一通道管理單元115可根據完全交握方法彼此通信，且可在某時將時脈請求信號REQ自第一通道管理單元115傳輸至第一PLL控制器111。
當自第一PLL控制器111傳輸時脈應答信號ACK時，可將時脈應答信號ACK傳輸至第一時脈閘控單元114，可根據第一時脈閘控單元114中包含的控制電路的控制去啟動時脈閘控電路，且可將第一時脈CLK1提供至第一IP區塊171。
由於第二IP區塊172的操作取決於第一IP區塊171的操作，因此第二IP區塊172不能產生時脈請求信號，且當在第一IP區塊171中啟動時脈請求信號REQ時，可將第二時脈CLK2自第二時脈閘控單元124提供至第二IP區塊172。
第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第三時脈閘控單元125以及第一通道管理單元115可根據完全交握方法彼此通信，且可在某時將時脈請求信號REQ自第一通道管理單元115傳輸至第一PLL控制器111。
當自第一PLL控制器111傳輸時脈應答信號ACK時，時脈應答信號ACK可傳輸至第三時脈閘控單元125，可根據第三時脈閘控單元125中包含的控制電路的控制去啟動第三時脈閘控單元125中包含的時脈閘控電路，且可將第二時脈CLK2提供至第二IP區塊172。
當第一IP區塊171不需要第一時脈CLK1時，第一IP區塊171可去啟動時脈請求信號REQ。因此，可去啟動傳輸至第一時脈閘控單元114的時脈請求信號REQ且可根據第一時脈閘控單元114中包含的控制電路的控制執行時脈閘控。在此情況下，亦可去啟動傳輸至第三時脈閘控單元125的時脈請求信號REQ且可根據第三時脈閘控單元125中包含的控制電路的控制執行時脈閘控。
圖10A為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。圖10B為說明根據本揭露內容的例示性實施例的圖10A的半導體裝置的操作的時序圖。
參看圖10A以及圖10B，根據本揭露內容的例示性實施例的半導體裝置5中的時脈管理單元110e可包含第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114、第一通道管理單元115以及第四通道管理單元128。根據例示性實施例，在時脈管理單元110e中，可省略或複製此等組件中的一些。
圖10A以及圖10B說明通道管理單元以及為其親代的時脈閘控單元按n:1關係彼此連接的例示性實施例。舉例來說，圖10A以及圖10B說明多個通道管理單元連接至一個時脈閘控單元的例示性實施例。
根據此組態，多個IP區塊可使用其中的一個時脈（例如，多個IP區塊可共用一個時脈）。舉例來說，多個IP區塊可使用同一時脈，且當存在來自多個IP區塊的時脈請求時，時脈閘控單元中包含的控制電路可執行「或」運算，以便判定是否需要時脈。
第一通道管理單元115可根據完全交握方法與第一時脈閘控單元114通信，且第四通道管理單元128可根據完全交握方法與第一時脈閘控單元114通信。舉例來說，當第一IP區塊171將時脈請求信號REQ傳輸至第一通道管理單元115時，或當第二IP區塊172將時脈請求信號REQ傳輸至第四通道管理單元128時，第一時脈閘控單元114可執行「或」運算。
第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114以及第一通道管理單元115可根據完全交握方法彼此通信，且可在某時將時脈請求信號REQ自第一通道管理單元115傳輸至第一PLL控制器111。
當自第一PLL控制器111傳輸時脈應答信號ACK時，可將時脈應答信號ACK傳輸至第一時脈閘控單元114，可根據第一時脈閘控單元114中包含的控制電路的控制去啟動時脈閘控電路，且可將第一時脈CLK1提供至第一IP區塊171。
當第一IP區塊171不需要第一時脈CLK1時，第一IP區塊171可去啟動時脈請求信號REQ。結果，可去啟動傳輸至第一時脈閘控單元114的時脈請求信號REQ。在此情況下，第一時脈閘控單元114中包含的控制電路可執行「及」運算以便判定是否執行時脈閘控。
第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114以及第四通道管理單元128可根據完全交握方法彼此通信，且可在某時間將時脈請求信號REQ自第四通道管理單元128傳輸至第一PLL控制器111。
當自第一PLL控制器111傳輸時脈應答信號ACK時，可將時脈應答信號ACK傳輸至第一時脈閘控單元114，可根據第一時脈閘控單元114中包含的控制電路的控制去啟動時脈閘控電路，且可將第一時脈CLK1提供至第二IP區塊172。意即，提供至第一IP區塊171的時脈與提供至第二IP區塊172的時脈可相同。
根據例示性實施例，參看圖10A，包含控制電路以及時脈閘控電路的時脈閘控單元114（亦被稱作時脈產生電路）根據完全交握方法與通道管理單元115（亦被稱作通道管理電路）通信。另外，通道管理單元128（亦被稱作通道管理電路）根據完全交握方法與時脈產生電路114通信。通道管理電路115將第一時脈請求信號傳輸至時脈產生電路114，且通道管理電路128將第二時脈請求信號傳輸至時脈產生電路114。當啟動第一時脈請求信號或第二時脈請求信號中的至少一者時，時脈產生電路114輸出時脈。
圖11為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。
參看圖11，根據本揭露內容的例示性實施例的半導體裝置6中的時脈管理單元110f可包含第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114a、第一通道管理單元115、第三時脈閘控單元125、第二PLL控制器121、第二時脈MUX單元122、第二時脈劃分單元123、第二時脈閘控單元124以及第二通道管理單元126。根據例示性實施例，在時脈管理單元110f中，可省略或複製此等組件中的一些。
圖11說明通道管理單元以及為其親代的時脈閘控單元按n:m關係彼此連接的例示性實施例。意即，圖11說明以上描述的1:n關係以及n:1關係皆適用的例示性實施例。
根據本揭露內容的例示性實施例的半導體裝置6中的時脈管理單元110f的操作可與以上描述的操作實質上相同。
圖12為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。
參看圖12，根據本揭露內容的例示性實施例的半導體裝置7中的時脈管理單元110g可包含第一PLL控制器111、第一時脈MUX單元112、第一時脈劃分單元113、第一時脈閘控單元114b、第一通道管理單元115、第二PLL控制器121、第二時脈MUX單元122、第二時脈劃分單元123、第二時脈閘控單元124、第二通道管理單元126以及第五通道管理單元131。根據例示性實施例，在時脈管理單元110g中，可省略或複製此等組件中的一些。
圖12說明通道管理單元以及為其親代的時脈閘控單元按n:m關係彼此連接的例示性實施例。意即，圖12說明以上描述的1:n關係以及n:1關係皆適用的例示性實施例。
根據本揭露內容的例示性實施例的半導體裝置7中的時脈管理單元110g的操作可與以上描述的操作實質上相同。
圖13為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。
參看圖13，半導體裝置700可包含經由系統匯流排彼此連接的中央處理單元710、時脈產生器720、時脈管理單元730、RAM 740、ROM 750以及記憶體控制單元760。振盪器OSC可安置於半導體裝置700外側，以便將振盪信號提供至半導體裝置700。應理解，圖13中所說明的半導體裝置700僅為例示性，且本揭露內容不限於此。舉例來說，在例示性實施例中，半導體裝置700可包含各種其他功能區塊，且振盪器OSC可提供於半導體裝置700內。圖13中繪示的半導體裝置700可作為應用程序處理器提供於半導體系統中。
時脈產生器720可藉由使用來自振盪器OSC的信號產生具有參考頻率的參考時脈信號CLK_IN。時脈管理單元730可接收參考時脈信號CLK_IN，產生具有預定頻率的操作時脈信號CLK_OUT，且將產生的操作時脈信號CLK_OUT提供至功能區塊中的每一者。時脈管理單元730可包含一或多個主時脈控制器以及從時脈控制器，且時脈控制器中的每一者可藉由使用參考時脈信號CLK_IN來產生操作時脈信號CLK_OUT。
另外，時脈管理單元730中的時脈控制器可經由通道連接，以便管理時脈信號（就硬體而言）。另外，時脈管理單元730中的時脈控制器可經由通道連接至功能區塊，以便執行時脈請求以及對請求的應答（就硬體而言）。
中央處理單元710可處理或執行儲存於RAM 740中的程式碼及/或資料。舉例來說，中央處理單元710可回應於自時脈管理單元730輸出的操作時脈處理或執行程式碼及/或資料。可將中央處理單元710實施為多核處理器。多核處理器可為具有兩個或更多個獨立大處理器的一個計算組件，且處理器中的每一者可讀取以及執行程式指令。多核處理器可在實質上相同的時間驅動多個加速器。因此，包含多核處理器的資料處理系統可執行多加速度。
RAM 740可在其中臨時儲存（例如）程式碼、資料或指令。舉例來說，儲存於內部或外部記憶體中的程式碼及/或資料可根據中央處理單元710的控制或儲存於ROM 750中的啟動程式碼而臨時儲存於RAM 740中。記憶體控制單元760可為用於與內部或外部記憶體介接的區塊，且記憶體控制單元760可控制記憶體的總體操作，且亦控制主機與記憶體之間的一般資料交換。
圖14為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。
圖14說明半導體裝置800包含用於管理供應至功能區塊的電力的電力管理單元810的例示性實施例。電力管理單元810可被設計成管理在半導體裝置800內部使用的電力。
半導體裝置800可包含電力管理單元810以及多個功能區塊821以及822。可將功能區塊821以及822分類為主功能區塊821以及從功能區塊822。為了操作主功能區塊821，將電力供應至主功能區塊821。此外，將電力供應至與主功能區塊821的操作相關聯的一或多個從功能區塊822。
主電力控制器811可經由通道與從電力控制器812以及813中的每一者通信。電力管理單元810可接收輸入電力Power_in，且控制電力以便轉換電力以適合於功能區塊中的每一者，且可產生輸出電力Power_out。另外，電力管理單元810可根據電力請求Req提供電力或切斷供應至主功能區塊821以及從功能區塊822的電力。
主電力控制器811可基於中央處理單元的程式碼處理接收電力請求Req（就軟體而言），或自主功能區塊821接收電力請求Req（就硬體而言）。另外，主功能區塊821可將通電/斷電指令Pwr On/Off提供至從電力控制器812以及813，且自從電力控制器812以及813接收電力應答Ack On/Off。
圖15為說明包含根據本揭露內容的例示性實施例的半導體裝置的半導體系統的實施例的方塊圖。
參看圖15，根據例示性實施例，半導體系統900可包含系統單晶片（SoC）901、天線910、射頻收發器920、輸入裝置930和顯示器940。射頻收發器920可經由天線910傳輸或接收射頻信號。舉例來說，射頻收發器920可將經由天線910接收的射頻信號轉換成可由SoC 901處理的信號。
因此，SoC 901可處理自射頻收發器920輸出的信號，且將經處理的信號傳輸至顯示器940。另外，射頻收發器920可將從SoC 901輸出的信號轉換成射頻信號，且經由天線910將轉換的射頻信號輸出至外部裝置。輸入裝置930可使用於控制SoC 901的操作或資料的控制信號能夠由SoC 901處理以被輸入，且可實施為（例如）指標裝置（例如，觸摸墊以及電腦滑鼠）以及小鍵盤或鍵盤。
圖16為說明包含根據本揭露內容的例示性實施例的半導體裝置的半導體系統的實施例的方塊圖。
參看圖16，記憶體系統1000可實施為例如固態磁碟機（solid state drive；SSD）之資料處理裝置。記憶體系統1000可包含多個記憶體裝置1500、能夠控制多個記憶體裝置1500中的每一者的資料處理操作的記憶體控制器1200、揮發性記憶體裝置1300（諸如，DRAM）以及SoC 1100，所述SoC用於控制將在記憶體控制器1200與主機1400之間傳輸/接收的資料儲存至揮發性記憶體裝置1300內。可根據以上描述的例示性實施例實施SoC 1100。
本揭露內容的例示性實施例提供一種半導體裝置，其中在SoC中界定通道管理單元與智慧財產權（IP）區塊之間的連接關係，以便使各種時脈消耗者能夠應用於半導體裝置。
雖然已參考本揭露內容的例示性實施例特定地說明和描述本揭露內容，但一般熟習此項技術者應理解，在不脫離如由以下申請專利範圍定義的本揭露內容的精神以及範疇的情況下，可在其中進行形式以及細節的各種改變。
1、2、3、4、5、6、7、700、800‧‧‧半導體裝置100、110a、110b、110c、110d、110e、110f、110g、730‧‧‧時脈管理單元101‧‧‧輸入/輸出襯墊110‧‧‧CMU控制器111‧‧‧第一近鎖相迴路（PLL）控制器112‧‧‧第一時脈多工器（MUX）單元113‧‧‧第一時脈劃分單元114、114a、114b‧‧‧第一時脈閘控單元115‧‧‧第一通道管理單元120a、120b、120c、120d、120e、120f、120g‧‧‧時脈組件121‧‧‧第二近鎖相迴路（PLL）控制器122‧‧‧第二時脈多工器（MUX）單元122a、122b、122c、122d、122e、122f、122g‧‧‧時脈控制電路123‧‧‧第二時脈劃分單元124‧‧‧第二時脈閘控單元124a、124b、124c、124d、124e、124f、124g‧‧‧時脈源125‧‧‧第三時脈閘控單元126‧‧‧第二通道管理單元127‧‧‧第三通道管理單元128‧‧‧第四通道管理單元130、132‧‧‧通道管理（CM）電路131‧‧‧第五通道管理單元171、200‧‧‧第一智慧財產權（IP）區塊202‧‧‧通道配接器204‧‧‧IP核心172、210‧‧‧第二智慧財產權（IP）區塊220‧‧‧第三智慧財產權（IP）區塊300、810‧‧‧電力管理單元710‧‧‧中央處理單元720‧‧‧時脈產生器740‧‧‧RAM750‧‧‧ROM760‧‧‧記憶體控制單元811‧‧‧主電力控制器812、813‧‧‧從電力控制器821‧‧‧主功能區塊822‧‧‧從功能區塊900‧‧‧半導體系統901、1100‧‧‧系統單晶片（SoC）910‧‧‧天線920‧‧‧射頻收發器930‧‧‧輸入裝置940‧‧‧顯示器1000‧‧‧記憶體系統1200‧‧‧記憶體控制器1300‧‧‧揮發性記憶體裝置1400‧‧‧主機1500‧‧‧記憶體裝置Ack On/Off‧‧‧電力應答ACK、PARENT_CLK_ACK、CHILD_CLK_ACK、CLK_ACK‧‧‧時脈應答信號ACK1‧‧‧第一時脈應答信號ACK2‧‧‧第二時脈應答信號ACK3‧‧‧第三時脈應答信號CH‧‧‧通信通道CLK‧‧‧時脈信號CLK1‧‧‧第一時脈信號CLK2‧‧‧第二時脈信號CLK3‧‧‧第三時脈信號CLK_IN‧‧‧參考時脈信號CLK_OUT‧‧‧操作時脈信號I、II‧‧‧區段OSC‧‧‧振盪器Power_out‧‧‧輸出電力Power_in‧‧‧輸入電力Pwr On/Off‧‧‧通電/斷電指令Q-CH‧‧‧Q通道Req‧‧‧電力請求REQ、PARENT_CLK_REQ、CHILD_CLK_REQ、CLK_REQ‧‧‧時脈請求信號REQ1‧‧‧第一時脈請求信號REQ2‧‧‧第二時脈請求信號REQ3‧‧‧第三時脈請求信號S0、S1、S2、S3‧‧‧狀態T1、T2、T3、T4‧‧‧時間
本揭露內容的以上以及其他特徵將藉由參看隨附圖式詳細描述其例示性實施例而變得更顯而易見。
圖1為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。 圖2為說明在根據本揭露內容的例示性實施例的半導體裝置中包含的時脈管理單元的方塊圖。 圖3為說明在根據本揭露內容的例示性實施例的半導體裝置中包含的智慧財產權（IP）區塊的方塊圖。 圖4說明根據本發明概念的例示性實施例的在多個控制電路當中的信號傳輸路徑。 圖5A說明在本揭露內容的例示性實施例中使用的時脈請求信號以及時脈應答信號。 圖5B說明用於在本揭露內容的例示性實施例中使用的時脈請求信號以及時脈應答信號的時脈位準過渡。 圖6為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。 圖7為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。 圖8為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。 圖9A為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。 圖9B為說明根據本揭露內容的例示性實施例的圖9A的半導體裝置的操作的時序圖。 圖10A為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。 圖10B為說明根據本發明概念的例示性實施例的圖10A的半導體裝置的操作的時序圖。 圖11為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。 圖12為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。 圖13為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。 圖14為說明根據本揭露內容的例示性實施例的半導體裝置的方塊圖。 圖15為說明包含根據本揭露內容的例示性實施例的半導體裝置的半導體系統的實施例的方塊圖。 圖16為說明包含根據本揭露內容的例示性實施例的半導體裝置的半導體系統的實施例的方塊圖。
100‧‧‧時脈管理單元
101‧‧‧輸入/輸出襯墊
200‧‧‧第一智慧財產權(IP)區塊
210‧‧‧第二智慧財產權(IP)區塊
220‧‧‧第三智慧財產權(IP)區塊
300‧‧‧電力管理單元
ACK1‧‧‧第一時脈應答信號
ACK2‧‧‧第二時脈應答信號
ACK3‧‧‧第三時脈應答信號
CLK1‧‧‧第一時脈信號
CLK2‧‧‧第二時脈信號
CLK3‧‧‧第三時脈信號
REQ1‧‧‧第一時脈請求信號
REQ2‧‧‧第二時脈請求信號
REQ3‧‧‧第三時脈請求信號

Claims (17)

  1. 一種半導體裝置，包括：第一時脈產生電路，其包含第一控制電路以及第一時脈閘控電路；第一通道管理電路，其根據完全交握方法與所述第一時脈產生電路通信；第二時脈產生電路，其包含第二控制電路以及第二時脈閘控電路；以及第二通道管理電路，其根據所述完全交握方法與所述第二時脈產生電路通信，其中所述第一時脈閘控電路輸出第一時脈，且所述第二時脈閘控電路輸出與所述第一時脈不同的第二時脈，其中所述第一通道管理電路回應於第一時脈請求信號將第二時脈請求信號傳輸至所述第一時脈產生電路，且所述第一時脈產生電路回應於所述第二時脈請求信號將第一時脈應答信號傳輸至所述第一通道管理電路。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第二通道管理電路回應於第三時脈請求信號將第四時脈請求信號傳輸至所述第二時脈產生電路，且所述第二時脈產生電路回應於所述第四時脈請求信號將第二時脈應答信號傳輸至所述第二通道管理電路。
  3. 如申請專利範圍第2項所述的半導體裝置，其中當啟動所述第二時脈請求信號時，所述第一控制電路去啟動所述第一時 脈閘控電路；且當啟動所述第四時脈請求信號時，所述第二控制電路去啟動所述第二時脈閘控電路。
  4. 如申請專利範圍第1項所述的半導體裝置，更包括：與所述第一通道管理電路通信的第一邏輯區塊，以及與所述第二通道管理電路通信的第二邏輯區塊。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述第一通道管理電路與所述第一邏輯區塊使用完全交握通道通信。
  6. 如申請專利範圍第4項所述的半導體裝置，其中所述第一邏輯區塊為智慧財產權(IP)區塊，且當所述智慧財產權區塊需要所述第一時脈時，所述智慧財產權區塊啟動時脈請求信號。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述第一時脈產生電路回應於所述時脈請求信號將所述第一時脈提供至所述智慧財產權區塊。
  8. 如申請專利範圍第7項所述的半導體裝置，其中當所述智慧財產權區塊不需要所述第一時脈時，所述智慧財產權區塊去啟動所述時脈請求信號。
  9. 如申請專利範圍第1項所述的半導體裝置，其中所述第一時脈產生電路與所述第一通道管理電路使用單一時脈域通信。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述第一控制電路與所述第一時脈閘控電路使用不同時脈域。
  11. 一種半導體裝置，包括：第一時脈產生電路，其包含第一控制電路以及第一時脈閘控電路；第一通道管理電路，其根據完全交握方法與所述第一時脈產 生電路通信；以及第二時脈產生電路，其包含第二控制電路以及第二時脈閘控電路，其中所述第二時脈產生電路根據所述完全交握方法與所述第一通道管理電路通信，且所述第一時脈閘控電路輸出第一時脈，且所述第二時脈閘控電路輸出與所述第一時脈不同的第二時脈，其中所述第一通道管理電路將第一時脈請求信號傳輸至所述第一時脈產生電路，且將第二時脈請求信號傳輸至所述第二時脈產生電路，其中所述第一時脈產生電路回應於所述第一時脈請求信號將第一時脈應答信號傳輸至所述第一通道管理電路。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述第二時脈產生電路回應於所述第二時脈請求信號將第二時脈應答信號傳輸至所述第一通道管理電路。
  13. 如申請專利範圍第11項所述的半導體裝置，其中當啟動所述第一時脈請求信號時，所述第一控制電路去啟動所述第一時脈閘控電路；且當啟動所述第二時脈請求信號時，所述第二控制電路去啟動所述第二時脈閘控電路。
  14. 一種半導體裝置，包括：第一時脈產生電路，其包含第一控制電路以及第一時脈閘控電路；第一通道管理電路，其根據完全交握方法與所述第一時脈產生電路通信；以及 第二通道管理電路，其根據所述完全交握方法與所述第一時脈產生電路通信，其中所述第一通道管理電路將第一時脈請求信號傳輸至所述第一時脈產生電路，且所述第二通道管理電路將第二時脈請求信號傳輸至所述第一時脈產生電路，其中所述第一時脈產生電路回應於所述第一時脈請求信號將第一時脈應答信號傳輸至所述第一通道管理電路。
  15. 如申請專利範圍第14項所述的半導體裝置，其中當啟動所述第一時脈請求信號或所述第二時脈請求信號中的至少一者時，所述第一時脈產生電路輸出第一時脈。
  16. 如申請專利範圍第15項所述的半導體裝置，進一步包括：第一邏輯區塊，其使用所述完全交握通道與所述第一通道管理電路通信；以及第二邏輯區塊，其使用所述完全交握通道與所述第二通道管理電路通信。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述第一時脈產生電路將所述第一時脈提供至所述第一邏輯區塊或所述第二邏輯區塊中的至少一者。
TW106124821A 2016-01-25 2017-07-25 半導體裝置 TWI740988B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662286860P 2016-01-25 2016-01-25
KR1020170007002A KR102550422B1 (ko) 2016-01-25 2017-01-16 반도체 장치
KR10-2017-0007002 2017-01-16
KR1020170010945A KR102467172B1 (ko) 2016-01-25 2017-01-24 반도체 장치
US15/415,041 US10248155B2 (en) 2016-01-25 2017-01-25 Semiconductor device including clock generating circuit and channel management circuit
US15/415,041 2017-01-25

Publications (2)

Publication Number Publication Date
TW201828596A TW201828596A (zh) 2018-08-01
TWI740988B true TWI740988B (zh) 2021-10-01

Family

ID=59651729

Family Applications (3)

Application Number Title Priority Date Filing Date
TW106116978A TWI747904B (zh) 2016-01-25 2017-05-23 系統晶片、時鐘閘控元件、時鐘多工器元件及分頻元件
TW106124803A TWI727075B (zh) 2016-01-25 2017-07-25 半導體裝置
TW106124821A TWI740988B (zh) 2016-01-25 2017-07-25 半導體裝置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW106116978A TWI747904B (zh) 2016-01-25 2017-05-23 系統晶片、時鐘閘控元件、時鐘多工器元件及分頻元件
TW106124803A TWI727075B (zh) 2016-01-25 2017-07-25 半導體裝置

Country Status (5)

Country Link
US (2) US11314278B2 (zh)
KR (1) KR102467172B1 (zh)
CN (2) CN108345351A (zh)
DE (1) DE102017110784A1 (zh)
TW (3) TWI747904B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102467172B1 (ko) 2016-01-25 2022-11-14 삼성전자주식회사 반도체 장치
US10637592B2 (en) * 2017-08-04 2020-04-28 Chronos Tech Llc System and methods for measuring performance of an application specific integrated circuit interconnect
KR102640922B1 (ko) * 2018-03-05 2024-02-27 삼성전자주식회사 동작 상태에 따라 기능 모듈들을 저전력 상태로 제어하는 집적 회로, 전자 장치 및 그 제어 방법
EP4182794A1 (en) * 2020-09-11 2023-05-24 Google LLC Hardware-based save-and-restore controller
KR20230000638A (ko) * 2021-06-25 2023-01-03 한국전자통신연구원 저전력 시스템 온 칩
CN116088667B (zh) * 2023-03-03 2023-06-16 此芯科技(北京)有限公司 一种***级soc芯片控制电路、方法及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110202788A1 (en) * 2010-02-12 2011-08-18 Blue Wonder Communications Gmbh Method and device for clock gate controlling

Family Cites Families (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2777291B2 (ja) 1991-04-30 1998-07-16 株式会社東芝 アナログ・ディジタル混在集積回路
US5600839A (en) 1993-10-01 1997-02-04 Advanced Micro Devices, Inc. System and method for controlling assertion of a peripheral bus clock signal through a slave device
DE69533599T2 (de) * 1994-02-02 2005-10-13 Advanced Micro Devices, Inc., Sunnyvale Leistungssteuerung in einem asynchronen Sender/Empfänger
EP0666525B1 (en) 1994-02-04 2001-09-12 Intel Corporation Method and apparatus for control of power consumption in a computer system
US5793993A (en) 1995-01-26 1998-08-11 General Magic, Inc. Method for transmitting bus commands and data over two wires of a serial bus
US5805923A (en) 1995-05-26 1998-09-08 Sony Corporation Configurable power management system having a clock stabilization filter that can be enabled or bypassed depending upon whether a crystal or can oscillator is used
JP2856177B2 (ja) 1996-10-11 1999-02-10 日本電気株式会社 クロック信号制御回路およびクロック信号制御方式
JPH11143570A (ja) 1997-11-11 1999-05-28 Kawasaki Steel Corp Ｌｓｉのクロック停止信号生成回路
JPH11184554A (ja) 1997-12-24 1999-07-09 Mitsubishi Electric Corp クロック制御タイプ情報処理装置
JP3052925B2 (ja) 1998-02-27 2000-06-19 日本電気株式会社 クロック制御方法および回路
US6654898B1 (en) 1999-07-15 2003-11-25 Apple Computer, Inc. Stable clock generation internal to a functional integrated circuit chip
JP3908445B2 (ja) 2000-08-01 2007-04-25 富士通株式会社 電子機器
EP1204016B1 (en) 2000-11-03 2007-04-11 STMicroelectronics S.r.l. Power down protocol for integrated circuits
US7174467B1 (en) 2001-07-18 2007-02-06 Advanced Micro Devices, Inc. Message based power management in a multi-processor system
JP4340536B2 (ja) 2001-08-29 2009-10-07 メディアテック インコーポレーテッド 無線システムにおけるクロックおよび電力制御の方法および装置
US7111183B1 (en) 2002-10-10 2006-09-19 Lattice Semiconductor Corporation Expansion method for complex power-sequencing applications
US7673193B1 (en) * 2005-08-18 2010-03-02 Rambus Inc. Processor-memory unit for use in system-in-package and system-in-module devices
DE10303673A1 (de) 2003-01-24 2004-08-12 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Asynchrone Hüllschaltung für eine global asynchrone, lokal synchrone (GALS) Schaltung
US7222251B2 (en) * 2003-02-05 2007-05-22 Infineon Technologies Ag Microprocessor idle mode management system
US6915438B2 (en) * 2003-04-04 2005-07-05 Arraycomm, Inc Distributed power management method for monitoring control/status signal of sub-modules to manage power of sub-modules by activating clock signal during operation of sub-modules
US7131023B2 (en) 2003-05-30 2006-10-31 Lucent Technologies Inc. Programmable clock management component reconfiguration upon receipt of one or more control signals to be able to process one or more frequency signals
US6822481B1 (en) 2003-06-12 2004-11-23 Agilent Technologies, Inc. Method and apparatus for clock gating clock trees to reduce power dissipation
US6927604B2 (en) 2003-08-21 2005-08-09 International Business Machines Corporation Clock signal selector circuit with reduced probability of erroneous output due to metastability
JP2005234932A (ja) 2004-02-20 2005-09-02 Oki Electric Ind Co Ltd マトリックス状バス接続システムとその低電力方法
US7142478B2 (en) 2004-03-19 2006-11-28 Infineon Technologies Ag Clock stop detector
US20050232218A1 (en) 2004-04-19 2005-10-20 Broadcom Corporation Low-power operation of systems requiring low-latency and high-throughput
KR20060064146A (ko) 2004-12-08 2006-06-13 어보브반도체 주식회사 저전력 마이크로 컨트롤러
US7401245B2 (en) 2005-04-29 2008-07-15 Hewlett-Packard Development Company, L.P. Count calibration for synchronous data transfer between clock domains
JP2006318380A (ja) * 2005-05-16 2006-11-24 Handotai Rikougaku Kenkyu Center:Kk 回路システム
JP4820586B2 (ja) 2005-06-29 2011-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2007065756A (ja) 2005-08-29 2007-03-15 Nec Corp クロック制御回路、クロック制御方法、半導体集積回路装置、及び電子機器
US7245161B2 (en) 2005-09-15 2007-07-17 International Business Machines Corporation Apparatus and method for verifying glitch-free operation of a multiplexer
KR100719360B1 (ko) 2005-11-03 2007-05-17 삼성전자주식회사 디지털 로직 프로세싱 회로, 그것을 포함하는 데이터 처리 장치, 그것을 포함한 시스템-온 칩, 그것을 포함한 시스템, 그리고 클록 신호 게이팅 방법
JP2007219678A (ja) 2006-02-15 2007-08-30 Oki Electric Ind Co Ltd マルチレイヤバス・システム
DE602006020640D1 (de) 2006-07-28 2011-04-21 Advanced Risc Mach Ltd Power-management in einer datenverarbeitungseinrichtung mit mastern und slaves
KR100852885B1 (ko) 2006-08-08 2008-08-19 엠텍비젼 주식회사 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및아이투씨 인터페이스 회로
JP2008097594A (ja) 2006-09-14 2008-04-24 Yaskawa Electric Corp 低消費電力システムおよび低消費電力システムにおける電力低消費方法
US7797561B1 (en) 2006-12-21 2010-09-14 Nvidia Corporation Automatic functional block level clock-gating
US7971086B2 (en) 2007-02-06 2011-06-28 D. S. P. Group Ltd. Integrated waking/while-awake power management system with breaking distance timer for high wake-up latency portion of hardware
US7813908B2 (en) 2007-04-27 2010-10-12 Freescale Semiconductor, Inc. Clock control module simulator and method thereof
US20080301604A1 (en) 2007-05-30 2008-12-04 Alexander Itskovich Apparatus for and method of estimating the quality of clock gating solutions for integrated circuit design
US8140925B2 (en) 2007-06-26 2012-03-20 International Business Machines Corporation Method and apparatus to debug an integrated circuit chip via synchronous clock stop and scan
WO2009040760A1 (en) 2007-09-27 2009-04-02 Nxp B.V. Clock generator
KR20090061515A (ko) * 2007-12-11 2009-06-16 한국전자통신연구원 Ｇａｌｓ 시스템용 접속회로 및 그의 동작방법
US8775839B2 (en) * 2008-02-08 2014-07-08 Texas Instruments Incorporated Global hardware supervised power transition management circuits, processes and systems
TWI358635B (en) * 2008-02-26 2012-02-21 Mstar Semiconductor Inc Power managing method for a multi-microprocessor s
US8112648B2 (en) 2008-03-11 2012-02-07 Globalfoundries Inc. Enhanced control of CPU parking and thread rescheduling for maximizing the benefits of low-power state
US8028185B2 (en) * 2008-03-11 2011-09-27 Globalfoundries Inc. Protocol for transitioning in and out of zero-power state
WO2009126880A2 (en) 2008-04-10 2009-10-15 University Of Southern California Power aware asynchronous circuits
JP2010021793A (ja) 2008-07-10 2010-01-28 Toshiba Corp 半導体集積回路装置および消費電力制御方法
US8112651B2 (en) 2008-09-25 2012-02-07 Intel Corporation Conserving power in a computer system
US8448001B1 (en) 2009-03-02 2013-05-21 Marvell International Ltd. System having a first device and second device in which the main power management module is configured to selectively supply a power and clock signal to change the power state of each device independently of the other device
US8255722B2 (en) * 2009-03-09 2012-08-28 Atmel Corporation Microcontroller with clock generator for supplying activated clock signal to requesting module to conserve power
US8572418B2 (en) 2009-03-12 2013-10-29 Qualcomm Incorporated Moving clock gating cell closer to clock source based on enable signal propagation time to clocked storage element
US8132144B2 (en) 2009-06-17 2012-03-06 Oracle America, Inc. Automatic clock-gating insertion and propagation technique
CN102193581B (zh) * 2010-02-12 2015-06-17 英特尔移动通信技术德累斯顿有限公司 电路***和用于连接电路***的同步时钟域的方法
JP5317356B2 (ja) 2010-02-26 2013-10-16 ルネサスエレクトロニクス株式会社 クロック制御信号生成回路、クロックセレクタ、及び情報処理装置
US8510598B2 (en) 2010-03-29 2013-08-13 Dot Hill Systems Corporation Buffer management method and apparatus for power reduction during flush operation
US8271812B2 (en) 2010-04-07 2012-09-18 Apple Inc. Hardware automatic performance state transitions in system on processor sleep and wake events
KR101790320B1 (ko) * 2010-04-09 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 분주 회로
US8289048B2 (en) 2010-04-28 2012-10-16 Intel Corporation State transitioning clock gating
US8533648B2 (en) 2010-05-13 2013-09-10 Oracle International Corporation Automatic clock-gating propagation technique
US8996906B1 (en) 2010-05-13 2015-03-31 Tabula, Inc. Clock management block
KR101603287B1 (ko) * 2010-05-17 2016-03-14 삼성전자주식회사 시스템 온 칩 및 그것의 동작 방법
US8384436B2 (en) 2011-01-10 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Clock-tree transformation in high-speed ASIC implementation
US8898502B2 (en) 2011-07-05 2014-11-25 Psion Inc. Clock domain crossing interface
US9081517B2 (en) 2011-08-31 2015-07-14 Apple Inc. Hardware-based automatic clock gating
JP5678849B2 (ja) 2011-09-14 2015-03-04 株式会社デンソー 通信システム及びトランシーバ
US9471121B2 (en) 2011-11-14 2016-10-18 Texas Instruments Incorporated Microprocessor based power management system architecture
US8959382B2 (en) 2011-12-30 2015-02-17 Silicon Laboratories Inc. Controlling communication of a clock signal to a peripheral
US8924612B2 (en) 2012-04-04 2014-12-30 Arm Limited Apparatus and method for providing a bidirectional communications link between a master device and a slave device
JP6051648B2 (ja) 2012-07-23 2016-12-27 セイコーエプソン株式会社 プロジェクター、およびその制御方法
US9218018B2 (en) 2012-09-14 2015-12-22 Oracle International Corporation Method and apparatus for distributed generation of multiple configurable ratioed clock domains within a high speed domain
CN104769841B (zh) 2012-09-19 2018-11-13 高通股份有限公司 用于降低动态功率的时钟门控电路
KR102001414B1 (ko) 2012-09-27 2019-07-18 삼성전자주식회사 데이터 트랜잭션에 따라 전력공급을 제어하는 시스템-온-칩 및 그 동작방법
US9152598B2 (en) 2012-11-28 2015-10-06 Atmel Corporation Connecting multiple slave devices to a single master controller in bus system
US9383805B2 (en) * 2013-03-12 2016-07-05 Atmel Corporation Generating clock on demand
US9766648B2 (en) 2013-07-16 2017-09-19 Ford Global Technologies, Llc Controller system coordinated using a timing signal and method of controller coordination using a timing signal
US9230647B2 (en) * 2013-12-27 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal line connection for improved RRAM reliability, semiconductor arrangement comprising the same, and manufacture thereof
JP6256067B2 (ja) 2014-02-06 2018-01-10 株式会社ソシオネクスト 半導体装置
KR101406087B1 (ko) * 2014-02-10 2014-06-11 엠텍비젼 주식회사 분주기 및 분주기의 분주 방법
JP2015215684A (ja) * 2014-05-08 2015-12-03 富士ゼロックス株式会社 情報処理装置及び情報処理プログラム
KR102290984B1 (ko) 2014-09-30 2021-08-18 삼성전자주식회사 풀 핸드세이크를 지원하는 시스템온칩 및 이를 포함하는 모바일 장치
US9582026B2 (en) * 2014-09-30 2017-02-28 Samsung Electronics Co., Ltd. System-on-chip to support full handshake and mobile device having the same
KR102197065B1 (ko) * 2014-10-23 2020-12-30 삼성전자 주식회사 클락 발생 회로 및 이를 포함하는 반도체 집적회로 장치
KR102384347B1 (ko) 2015-05-26 2022-04-07 삼성전자주식회사 클록 관리 유닛을 포함하는 시스템 온 칩 및 그 동작방법
KR20170000609A (ko) 2015-06-24 2017-01-03 이재욱 발모촉진용 조성물의 제조방법
KR102467172B1 (ko) 2016-01-25 2022-11-14 삼성전자주식회사 반도체 장치
US10296065B2 (en) 2016-01-25 2019-05-21 Samsung Electronics Co., Ltd. Clock management using full handshaking
US10303203B2 (en) 2016-01-25 2019-05-28 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system and method for operating semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110202788A1 (en) * 2010-02-12 2011-08-18 Blue Wonder Communications Gmbh Method and device for clock gate controlling

Also Published As

Publication number Publication date
TWI727075B (zh) 2021-05-11
KR20170088768A (ko) 2017-08-02
TW201828596A (zh) 2018-08-01
US20220229464A1 (en) 2022-07-21
US20210141412A1 (en) 2021-05-13
TW201826266A (zh) 2018-07-16
KR102467172B1 (ko) 2022-11-14
TW201827977A (zh) 2018-08-01
CN108345351A (zh) 2018-07-31
US11314278B2 (en) 2022-04-26
DE102017110784A1 (de) 2018-07-05
CN117075683A (zh) 2023-11-17
US11747853B2 (en) 2023-09-05
TWI747904B (zh) 2021-12-01

Similar Documents

Publication Publication Date Title
TWI740988B (zh) 半導體裝置
US10853304B2 (en) System on chip including clock management unit and method of operating the system on chip
EP3913489A1 (en) Link layer-phy interface adapter
US10296065B2 (en) Clock management using full handshaking
US11789515B2 (en) Semiconductor device
TW201931047A (zh) 行動裝置及其介接方法
US11275708B2 (en) System on chip including clock management unit and method of operating the system on chip
KR20130030683A (ko) 이종의 전력 제어와 동종의 전력 제어를 선택적으로 수행할 수 있는 시스템-온 칩과 이의 동작 방법
JP2005050030A (ja) 半導体集積回路装置、クロック制御方法及びデータ転送制御方法
TWI772300B (zh) 半導體裝置
US10248155B2 (en) Semiconductor device including clock generating circuit and channel management circuit
JP6143546B2 (ja) チップ・ツー・チップリンクを通じて共有メモリへのアクセスを支援するシステムオンチップ、その動作方法、及び該システムオンチップを含む電子システム
CN108319326B (zh) 半导体装置
TW202221464A (zh) 半導體裝置
TWI752067B (zh) 半導體裝置及半導體系統
CN108268085B (zh) 半导体装置
KR20170088750A (ko) 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
CN108268117B (zh) 半导体装置以及半导体***
KR102474620B1 (ko) 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
TW201837652A (zh) 半導體裝置及半導體系統
JP2004038796A (ja) 多機能ｉｃカード及びその制御方法