TWI727810B - 半導體裝置及連續讀出方法 - Google Patents

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Abstract

本發明的快閃記憶體的連續讀出方法包括：在輸出保持於頁面緩衝器/感測電路的鎖存器（L1）的快取記憶體（C0）的資料之後，從儲存單元陣列讀出下一頁的快取記憶體（C0）的資料，並將所讀出的快取記憶體（C0）的資料保持於鎖存器（L1），且在輸出保持於鎖存器（L1）的快取記憶體（C1）的資料之後，從儲存單元陣列讀出相同的下一頁的快取記憶體（C1）的資料，並將所讀出的快取記憶體（C1）的資料保持於鎖存器（L1）。

Description

半導體裝置及連續讀出方法
本發明是有關於一種半導體裝置，且特別是有關於快閃記憶體等的連續讀出。
在NAND型的快閃記憶體中，搭載有回應來自外部的命令而連續地讀出多頁的連續讀出功能（突發讀出功能（burst read function））。頁面緩衝器（page buffer）/感測電路例如包含兩個鎖存器，在進行連續讀出動作時，在一個鎖存器中保持從陣列讀出的資料的期間，能夠輸出另一個鎖存器所保持的資料（例如，專利文獻1、2、3等）。
專利文獻1：日本專利5323170號公報 專利文獻2：日本專利5667143號公報 專利文獻3：美國專利申請US 2014/0104947A1
發明所要解決的問題 圖1A及圖1B表示搭載了晶片級錯誤檢測校正（Error Checking and Correction，ECC）功能的NAND型快閃記憶體的概略構成。快閃記憶體包括：包含NAND串的儲存單元陣列（memory cell array）10、頁面緩衝器/感測電路20、資料傳輸電路30、資料傳輸電路32、錯誤檢測校正電路（以下稱為ECC電路）40、以及輸入輸出電路50。頁面緩衝器/感測電路20包含保持讀出資料或應程式化的輸入資料的兩個鎖存器L1、鎖存器L2（一個鎖存器例如4 KB），鎖存器L1、鎖存器L2分別包含快取記憶體C0及快取記憶體C1（一個快取記憶體例如2 KB）。快取記憶體C0及快取記憶體C1可分別進行獨立的動作。另外，ECC電路40可通過使用者選項被致能或禁能。
圖2中示出進行之前的連續讀出時的時序圖。連續讀出是從多頁連續地讀出資料，所述動作可通過命令來執行。首先，進行頁P0（頁0）的陣列讀出。此時的讀出時間tRD1大約為24 us。所讀出的頁P0的資料保持於鎖存器L1（鎖存器1）的快取記憶體C0、快取記憶體C1（P0.C0，P0.C1），接著，將鎖存器L1的快取記憶體C0和快取記憶體C1的資料傳輸到鎖存器L2（鎖存器2）的快取記憶體C0、快取記憶體C1。在快取記憶體C0、快取記憶體C1的一者進行資料輸出的期間，另一者進行ECC處理，在另一者進行資料輸出的期間，一者進行ECC處理。另外，在從鎖存器L1向鎖存器L2進行資料傳輸後，進行下一頁P1（頁1）的陣列讀出，並將其保持於鎖存器L1。
在連續讀出中，列位址自動遞增，從頁P1開始進行多頁的連續讀出。連續讀出中的陣列讀出時間tR約為18us。陣列讀出與內部時脈信號同步地進行，利用輸入輸出電路50的資料輸出與和內部時脈信號非同步的外部時脈信號ExCLK同步地進行。輸出一頁的資料的時間tDOUT依存於外部時脈信號ExCLK的頻率，例如，當外部時脈信號ExCLK為104 MHz時，tDOUT約為39.4 us。在連續讀出中，陣列讀出時間tR必須小於一頁的資料輸出時間tDOUT。
儲存單元陣列10包括儲存資料的主區域、以及儲存由ECC處理產生的錯誤檢測碼和使用者資訊等的備用區域。圖1B中，示出儲存單元陣列10的主區域與備用區域。主區域包括對應於快取記憶體C0的主要部分C0_M與對應於快取記憶體C1的主要部分C1_M，主要部分C0_M的行位址為000h～3FFh，主要部分C1_M的行位址為400h～7FFh。備用區域包括對應於快取記憶體C0的備用部分C0_S與對應於快取記憶體C1的備用部分C1_S，備用部分C0_S的行位址為800h～83Fh，備用部分C1_S的行位址為840h～87Fh。
用戶使用的快取記憶體C0、快取記憶體C1由C0=主要部分C0_M+備用部分C0_S、C1=主要部分C1_M+備用部分C1_S定義。此用戶定義與快閃記憶體在內部動作時的定義相同。再者，儲存單元陣列的行位址與頁面緩衝器/感測電路20的鎖存器L1、鎖存器L2的行位址一對一地對應，是相同的。而且，在連續讀出動作中，按照從行位址000h至87Fh的順序依序輸出資料。
當由於高集成化而一頁的大小變大時，頁面緩衝器/感測電路20的專有面積與其成比例地變大。如果能夠去除鎖存器L2，則可大幅削減頁面緩衝器/感測電路的佔有面積。圖3是設想利用單一的鎖存器L1（無鎖存器L2）進行連續讀出的時序圖。此種情況下，由於沒有使鎖存器L1的資料退避的場所，所以如果鎖存器L1的資料不為空，則無法進行陣列讀出。即，事實上不可能進行無縫讀出。
因此，研究將一頁的資料分為快取記憶體C0與快取記憶體C1的1/2頁來讀出。此種情況下，變成對同一頁進行兩次讀出，因此存在由讀出動作引起干擾的擔憂。即，在讀出動作中，由於對全部位元線進行預充電/放電，所以由位元線間電容耦合引起的不希望的電壓有可能對位元線和儲存單元產生影響。
圖4是在連續讀出動作中進行快取記憶體C0、快取記憶體C1的1/2頁的讀出（兩次的陣列讀出）時的時序圖。當讀出儲存單元陣列的選擇頁的快取記憶體C0時，如圖1B所示，讀出主要部分C0_M與備用部分C0_S，並將所述資料傳輸至鎖存器L1，當讀出快取記憶體C1時，讀出主要部分C1_M與備用部分C1_S，並將所述資料傳輸至鎖存器L1。
因此，下一頁P1的快取記憶體C0的資料傳輸必須在輸出鎖存器L1的頁P0的快取記憶體C0之後。如果在此之前進行頁P1的快取記憶體C0的資料傳輸，則頁P0的快取記憶體C0被蓋寫。快取記憶體C0的資料輸出完成是輸出快取記憶體C0的備用部分C0_S的時刻，換言之，如果在快取記憶體C1的備用部分C1_S的資料輸出中沒有進行頁P1的快取記憶體C0的資料傳輸，則無法無縫地輸出頁P1的資料。但是，快取記憶體C1的備用部分C1_S的資料輸出時間tDOUT_C1Sp約為1.2 us，在此種短的期間中，為了進行下一頁的快取記憶體C0的資料傳輸，需要嚴格的定時調整，這很難實現。
本發明提供一種能夠在削減頁面緩衝器/感測電路的規模的同時進行連續讀出的半導體裝置及連續讀出方法。
本發明的快閃記憶體的連續讀出方法包括如下步驟：在輸出保持於頁面緩衝器/感測電路的鎖存器的第一快取記憶體的第一頁資料之後，從儲存單元陣列讀出下一頁的第一頁資料，並將所讀出的第一頁資料保持於鎖存器，且在輸出保持於所述鎖存器的第二快取記憶體的第二頁資料之後，從儲存單元陣列讀出所述下一頁的第二頁資料，並將所讀出的第二頁資料保持於鎖存器。
本發明的半導體裝置包括：儲存單元陣列；頁面緩衝器/感測電路，連接於所述儲存單元陣列的各位元線；讀出部件，進行所述儲存單元陣列的選擇頁的讀出；以及輸出部件，輸出由所述讀出部件讀出的資料；且所述讀出部件在進行多頁的連續讀出時，在利用所述輸出部件輸出保持於所述頁面緩衝器/感測電路的鎖存器的第一快取記憶體的第一頁資料之後，從儲存單元陣列讀出下一頁的第一頁資料，並將所讀出的第一頁資料保持於鎖存器，且在利用所述輸出部件輸出保持於所述鎖存器的第二快取記憶體的第二頁資料之後，從儲存單元陣列讀出所述下一頁的第二頁資料，並將所讀出的第二頁資料保持於鎖存器。
根據本發明，在輸出第一頁資料之後，從儲存單元陣列讀出下一頁的第一頁資料，並將所讀出的第一頁資料保持於鎖存器，在輸出第二頁資料之後，從儲存單元陣列讀出所述下一頁的第二頁資料，並將所讀出的第二頁資料保持於鎖存器，因此能夠在削減頁面緩衝器/感測電路的電路規模的同時進行連續讀出。
參照圖式對本發明的實施形態進行詳細說明。本發明的半導體裝置例如是NAND型快閃記憶體或是嵌入這種快閃記憶體的微處理器、微控制器、邏輯、專用積體電路（Application Specific Integrated Circuits，ASIC）、對圖像或聲音進行處理的處理器、對無線信號等信號進行處理的處理器等。
圖5是表示本發明的實施例的快閃記憶體的構成的圖。本實施例的快閃記憶體100包括：儲存單元陣列110，呈矩陣狀地排列有多個儲存單元；輸入輸出電路120，可回應外部時脈信號ExCLK將資料輸出至外部，或輸入從外部輸入的資料；ECC電路130，進行資料的錯誤檢測和校正；位址暫存器140，經由輸入輸出電路120接收位址資料；控制器150，基於經由輸入輸出電路120接收的命令或施加至外部端子的控制信號來控制各部；字元線選擇電路160，從位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼，並基於解碼結果來進行區塊的選擇及字元線的選擇等；頁面緩衝器/感測電路170，保持從由字元線選擇電路160所選擇的頁讀出的資料，或者保持要程式化至所選擇的頁的資料；列選擇電路180，從位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於所述解碼結果來進行頁面緩衝器/感測電路170內的列的選擇等；以及內部電壓產生電路190，生成資料的讀出、程式化及擦除等所需的各種電壓（寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、擦除電壓Vers等）。
儲存單元陣列110例如具有沿行方向配置的m個儲存區塊BLK（0）、BLK（1）、…、BLK（m-1）。在一個儲存區塊形成有多個NAND串，所述NAND串是將多個儲存單元串聯連接而成。NAND串既可二維地形成在基板表面上，也可三維地形成在基板表面上。另外，儲存單元既可為儲存一個位元（bit）（二值資料）的單層單元（Single Level Cell，SLC）型，也可為儲存多個位的多層單元（Multi Level Cell，MLC）型。一個NAND串是將多個儲存單元（例如64個）、位元線側選擇電晶體（選擇閘極線）、以及源極線側選擇電晶體（選擇閘極線）串聯連接而構成。位元線側選擇電晶體的汲極連接於對應的一條位元線GBL，源極線側選擇電晶體的源極連接於共用的源極線。
在快閃記憶體100的讀出動作中，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線、選擇閘極線施加正電壓（例如4.5 V），使NAND串的位元線側選擇電晶體、源極線側選擇電晶體導通，對共用源極線施加0 V。在程式化（寫入）動作時，對所選擇的字元線施加高電壓的程式化電壓Vpgm（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體導通，使源極線側選擇電晶體斷開，將與資料“0”或“1”相應的電位供給至位元線。在擦除動作時，對區塊內的所選擇的字元線施加0 V，對P阱（well）施加高電壓（例如20 V），將浮動閘極（floating gate）的電子抽出至基板，由此以區塊為單位來擦除資料。
頁面緩衝器/感測電路170包含單一的鎖存器L1而構成，而非包括如圖1A及圖1B所示那樣的兩個鎖存器L1、鎖存器L2。另外，應注意在快閃記憶體100的內部的動作中，快取記憶體C0、快取記憶體C1是由行位址連續的1/2頁定義。圖6A表示儲存單元陣列上的主區域與備用區域的構成，圖6B表示內部的快取記憶體C0、快取記憶體C1的定義。
主區域包括對應於快取記憶體C0的主要部分C0_M與對應於快取記憶體C1的主要部分C1_M，主要部分C0_M的行位址為000h～3FFh，主要部分C1_M的行位址為400h～7FFh。備用區域包括對應於快取記憶體C0的備用部分C0_S與對應於快取記憶體C1的備用部分C1_S，備用部分C0_S的行位址為800h～83Fh，備用部分C1_S的行位址為840h～87Fh。
在快閃記憶體100的內部的動作中，快取記憶體C0定義為行位址000h～43Fh，快取記憶體C1定義為行位址440h～87Fh。因此，快取記憶體C0包含主要部分C0_M與一部分的主要部分C1_M，快取記憶體C1包含一部分的主要部分C1_M與備用部分C0_S、備用部分C1_S。另一方面，在用戶定義方面，快取記憶體C0包含主要部分C0_M與備用部分C0_S，快取記憶體C1包含主要部分C1_M與備用部分C1_S。
從儲存單元陣列的選擇頁讀出的資料由頁面緩衝器/感測電路170的感測節點感測，所感測到的資料被傳輸至鎖存器L1並保持在鎖存器L1。在連續讀出動作中，進行兩次同一頁的讀出，首先讀出快取記憶體C0的資料，並將其傳輸至鎖存器L1的行位址000h～43Fh，接著讀出快取記憶體C1的資料，並將其傳輸至鎖存器L1的行位址440h～87Fh。鎖存器L1的快取記憶體C0、快取記憶體C1可分別進行獨立的動作。即，在連續讀出動作中，來自陣列的讀出和資料的輸出是以1/2頁為單位獨立地進行。陣列讀出基於內部時脈信號進行，鎖存器L1與輸入輸出電路120之間的資料傳輸及來自輸入輸出電路120的資料輸出基於外部時脈信號ExCLK來進行。
列選擇電路180按照所輸入的行位址資訊Ay來選擇頁內的資料的開始讀出位置，或者不使用行位址而從頁的開頭位置自動讀出資料。進而，列選擇電路180也可以包含響應時脈信號而增加行位址的行位址計數器。
接著，對本實施例的快閃記憶體100的連續讀出動作進行說明。例如，在搭載有串列外設介面（Serial peripheral Interface，SPI）功能的快閃記憶體中執行連續讀出動作。圖7是本實施例的連續讀出動作時的時序圖。如圖7所示，在輸出頁P0的快取記憶體C0的資料後，在頁P0的快取記憶體C1的資料輸出中，進行下一頁P1的快取記憶體C0的陣列讀出，並將所讀出的快取記憶體C0的資料傳輸至鎖存器L1。在保持於鎖存器L1的資料的輸出到達至行位址43F時，控制器150開始快取記憶體C0的陣列讀出。
繼而，在輸出頁P0的快取記憶體C1的資料後，在頁P1的快取記憶體C0的資料輸出中，再次選擇頁P1，將頁P1的快取記憶體C1的資料傳輸到鎖存器L1。在保持於鎖存器L1的資料的輸出到達行位址87F時，控制器150開始快取記憶體C1的陣列讀出。
如此，在本實施例中，在鎖存器L1的快取記憶體C1輸出中，將下一頁的快取記憶體C0的資料讀出到鎖存器L1中，在快取記憶體C0輸出中，將下一頁的快取記憶體C1的資料讀出到鎖存器L1中，因此即便使用高速頻率的外部時脈信號ExCLK，也容易地滿足1/2頁的快取記憶體的資料輸出時間tDOUT>1/2頁的陣列讀出時間tR，從而可進行多頁的無縫的資料輸出。
接著，在圖8A中示出本實施例的頁面緩衝器/感測電路170的示意性佈局。圖8B是表示頁面緩衝器/感測電路PB＜0＞～＜7＞、子位元線SBL＜0＞～＜7＞、全域位元線GBL＜0＞～＜15＞的連接關係的表。如圖8A所示，頁面緩衝器/感測電路170配置成在列方向上的一個間距內為2列×4段。一個頁面緩衝器/感測電路包含一個感測電路與一個鎖存電路而構成。與一個頁面緩衝器/感測電路的感測節點連接的一根子位元線SBL經由位元線選擇電路172而連接於偶數全域位元線GBL_e與奇數全域位元線GBL_o。偶數全域位元線GBL_e和奇數全域位元線GBL_o在儲存單元陣列110的多個區塊上沿行方向延伸。因此，在一個間距內，佈局有8根子位元線，且配置連接於8根子位元線的8個頁面緩衝器/感測電路170，所述8根子位元線經由位元線選擇電路172而連接於16根偶數全域位元線GBL_e與奇數全域位元線GBL_o。通過將頁面緩衝器/感測電路佈局成2列×4段，減少頁面緩衝器/感測電路170的行方向上的段數，從而面積效率得以改善。進而，在本實施例中，由於頁面緩衝器/感測電路170不包含多個鎖存器L1、鎖存器L2，因此能夠減小高度方向上的大小。再者，在連續讀出動作中，在讀出快取記憶體C0時，讀出與連接於頁面緩衝器/感測電路PB＜0＞～＜3＞的子位元線SBL＜0、2、4、6＞對應的偶數全域位元線GBL_e或奇數全域位元線GBL_o的任一者，在讀出快取記憶體C1時，讀出與連接於頁面緩衝器/感測電路PB＜4＞～＜7＞的子位元線SBL＜1、3、5、7＞對應的偶數全域位元線GBL_e或奇數全域位元線GBL_o的任一者，此時，非選擇的偶數全域位元線或奇數全域位元線與GND電連接，進行遮罩讀出。
圖9、圖10A及圖10B、圖11表示快取記憶體C0、快取記憶體C1與圖8A及圖8B所示的頁面緩衝器/感測電路（子位元線）的連接關係。在所述圖中，Y1_PB_SA×8＜0＞、Y1_PB_SA×8＜1＞表示8個頁面緩衝器/感測電路的佈局。YAEb＜*＞信號、YAOb＜*＞信號、YBC＜*＞信號是通過列選擇電路180對行位址解碼而生成的選擇信號，圖10A中，示出行位址CA的解碼表。
在進行快取記憶體C0、快取記憶體C1的讀出時，由YBC＜*＞選擇對應的頁面緩衝器/感測電路170。圖10B中，YBC＜0＞～YBC＜67＞在快取記憶體C0的讀出時選擇頁面緩衝器/感測電路PB＜0＞～＜3＞，YBC＜68＞～YBC＜135＞在快取記憶體C1的讀出時選擇頁面緩衝器/感測電路PB＜4＞～＜7＞。YBC[0、68]、YBC[1、69]、…YBC[67、135]是Y1_PB_SA×8的頁面緩衝器/感測電路中的快取記憶體C0、快取記憶體C1的對。如此，在快取記憶體C0、快取記憶體C1的讀出中，通過交替配置行方向上被啟動的頁面緩衝器/感測電路和行方向上未被啟動的頁面緩衝器/感測電路，進行向圖6B所示的物理分離的快取記憶體C0、快取記憶體C1的連接，進而由於被激化的頁面緩衝器/感測電路物理分離（由於中間介隔未被啟動的頁面緩衝器/感測電路），因此可使在快取記憶體C0或快取記憶體C1中同時被選擇的位元線分離，從而抑制反復進行相同頁的讀出時的頁面緩衝器/感測電路之間、位元線間的電容耦合的影響。
對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，可在權利要求書記載的本發明的主旨範圍內進行各種變形和變更。
10、110:儲存單元陣列 20、170:頁面緩衝器/感測電路 30、32:資料傳輸電路 40、130:ECC電路 50、120:輸入輸出電路 100:快閃記憶體 140:位址暫存器 150:控制器 160:字元線選擇電路 172:位元線選擇電路 180:列選擇電路 190:內部電壓產生電路 Ax:列位址資訊 Ay:行位址資訊 BLK（0）、BLK（1）、…、BLK（m-1）:儲存區塊 CA:行位址 C0、C1:快取記憶體 C0_M、C1_M:主要部分 C0_S、C1_S:備用部分 Dout:資料輸出 ExCLK:外部時脈信號 GBL_e:偶數全域位元線 GBL_o:奇數全域位元線 L1、L2:鎖存器 P0、P1、P2:頁 SBL:子位元線 tDOUT_C1Sp:快取記憶體C1的備用部分C1_S的資料輸出時間 tRD1:讀出時間 tDOUT:資料輸出時間 tR:陣列讀出時間 Vers:擦除電壓 Vpass:通過電壓 Vpgm:寫入電壓/程式化電壓 Vread:讀出通過電壓
圖1A及圖1B是表示之前的NAND型快閃記憶體的概略構成的圖。 圖2是使用鎖存器L1、鎖存器L2的之前的連續讀出時的時序圖。 圖3是使用鎖存器L1的之前的連續讀出時的時序圖。 圖4是使用鎖存器L1的之前的另一連續讀出時的時序圖。 圖5是表示本發明的實施例的快閃記憶體的構成的圖。 圖6A及圖6B是說明本發明的實施例的快取記憶體C0、快取記憶體C1的定義的圖。 圖7是本發明的實施例的連續讀出動作時時序圖。 圖8A及圖8B是表示本發明的實施例的頁面緩衝器/感測電路的佈局的圖。 圖9是說明讀出本實施例的快取記憶體C0、快取記憶體C1時的頁面緩衝器/感測電路的列方向的選擇的圖。 圖10A及圖10B是說明讀出本實施例的快取記憶體C0、快取記憶體C1時的頁面緩衝器/感測電路的行方向的選擇的圖。 圖11是表示在讀出本實施例的快取記憶體C0、快取記憶體C1時所選擇的頁面緩衝器/感測電路的表。
C0、C1:快取記憶體
Dout:資料輸出
P0、P1、P2:頁
tRD1:讀出時間
tDOUT:資料輸出時間
tR:陣列讀出時間

Claims (12)

  1. 一種連續讀出方法，包括如下步驟：在輸出保持於頁面緩衝器/感測電路的鎖存器的第一頁的第一快取記憶體資料之後，從儲存單元陣列讀出下一頁的第一快取記憶體資料，並將所讀出的所述下一頁的第一快取記憶體資料保持於所述鎖存器，且在輸出保持於所述鎖存器的第一頁的第二快取記憶體資料之後，從所述儲存單元陣列讀出所述下一頁的第二快取記憶體資料，並將所讀出的所述下一頁的第二快取記憶體資料保持於所述鎖存器。
  2. 如申請專利範圍第1項所述的連續讀出方法，其中在輸出所述第一快取記憶體所保持的第一快取記憶體資料後，連續地輸出所述第二快取記憶體所保持的第二快取記憶體資料。
  3. 如申請專利範圍第1項所述的連續讀出方法，其中第一快取記憶體資料及第二快取記憶體資料分別是在所述儲存單元陣列的選擇頁的行位址方向上連續的1/2頁的資料。
  4. 如申請專利範圍第3項所述的連續讀出方法，其中第一快取記憶體資料包括用於儲存資料的主區域的資料，第二快取記憶體資料包括所述主區域的資料與備用區域的資料。
  5. 如申請專利範圍第1項所述的連續讀出方法，其中當讀出第一快取記憶體資料時，選擇m條第一組的位元線，當讀出第二快 取記憶體資料時，選擇m條第二組的位元線，且第一組的位元線與第二組的位元線交替配置。
  6. 如申請專利範圍第1項所述的連續讀出方法，其中保持於所述第一快取記憶體及所述第二快取記憶體的第一快取記憶體資料與第二快取記憶體資料和時脈信號同步地輸出至外部。
  7. 一種半導體裝置，包括：儲存單元陣列；頁面緩衝器/感測電路，連接於所述儲存單元陣列的各位元線；讀出部件，進行所述儲存單元陣列的選擇頁的讀出；以及輸出部件，輸出由所述讀出部件讀出的資料；且所述讀出部件在進行多頁的連續讀出時，在利用所述輸出部件輸出保持於所述頁面緩衝器/感測電路的鎖存器的第一頁的第一快取記憶體資料之後，從所述儲存單元陣列讀出下一頁的第一快取記憶體資料，並將所讀出的所述下一頁的第一快取記憶體資料保持於所述鎖存器，在利用所述輸出部件輸出保持於所述鎖存器的第一頁的第二快取記憶體資料後，從所儲存單元陣列讀出所述下一頁的第二快取記憶體資料，並將所讀出的所述下一頁的第二快取記憶體資料保持於所述鎖存器。
  8. 如申請專利範圍第7項所述的半導體裝置，其中所述輸出部件在輸出所述第一快取記憶體所保持的第一快取記憶體資料 後，連續地輸出所述第二快取記憶體所保持的第二快取記憶體資料。
  9. 如申請專利範圍第7項所述的半導體裝置，其中第一快取記憶體資料及第二快取記憶體資料分別是在所述儲存單元陣列的選擇頁的行位址方向上連續的1/2頁的資料。
  10. 如申請專利範圍第9項所述的半導體裝置，其中第一快取記憶體資料包括用於儲存資料的主區域的資料，第二快取記憶體資料包括所述主區域的資料與備用區域的資料。
  11. 如申請專利範圍第7項所述的半導體裝置，其中所述讀出部件在讀出第一快取記憶體資料時，選擇m條第一組的位元線，在讀出第二快取記憶體資料時，選擇m條第二組的位元線，且第一組的位元線與第二組的位元線交替配置。
  12. 如申請專利範圍第7項所述的半導體裝置，其中所述輸出部件將保持於所述第一快取記憶體及所述第二快取記憶體的第一快取記憶體資料與第二快取記憶體資料和時脈信號同步地輸出至外部。
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