TWI742686B - 半導體裝置及連續讀出方法 - Google Patents

半導體裝置及連續讀出方法 Download PDF

Info

Publication number
TWI742686B
TWI742686B TW109117217A TW109117217A TWI742686B TW I742686 B TWI742686 B TW I742686B TW 109117217 A TW109117217 A TW 109117217A TW 109117217 A TW109117217 A TW 109117217A TW I742686 B TWI742686 B TW I742686B
Authority
TW
Taiwan
Prior art keywords
page
bit line
data
reading
read
Prior art date
Application number
TW109117217A
Other languages
English (en)
Other versions
TW202105383A (zh
Inventor
妹尾真言
水藤克年
谷口務
岡部翔
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW202105383A publication Critical patent/TW202105383A/zh
Application granted granted Critical
Publication of TWI742686B publication Critical patent/TWI742686B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

關於本發明的快閃記憶體的連續讀出方法，在讀出儲存單元陣列的選擇頁的快取記憶體（C0）的資料時，利用三條非選擇位元線遮罩選擇位元線（BL0、BL4、BL8、BL12），進而在讀出同一選擇頁的快取記憶體（C1）的資料時，利用三條非選擇位元線遮罩選擇位元線（BL2、BL6、BL10、BL14），從而能夠實現連續地輸出在多個選擇頁中讀出的各第一頁資料與第二頁資料。

Description

半導體裝置及連續讀出方法
本發明是有關於一種半導體裝置，且特別是有關於快閃記憶體等的連續讀出。
在NAND型的快閃記憶體中，搭載有回應來自外部的命令而連續地讀出多頁的連續讀出功能(突發讀出功能(burst read function))。頁面緩衝器(page buffer)/感測電路例如包含兩個鎖存器，在進行連續讀出動作時，在一個鎖存器中保持從陣列讀出的資料的期間，能夠輸出另一個鎖存器所保持的資料(例如，專利文獻1、2、3等)。
專利文獻1：日本專利5323170號公報
專利文獻2：日本專利5667143號公報
專利文獻3：美國專利申請US 2014/0104947A1
發明所要解決的問題
圖1A及圖1B表示搭載了晶片級錯誤檢測校正(Error Checking and Correction，ECC)功能的NAND型快閃記憶體的概略構成。快閃記憶體包括：包含NAND串的儲存單元陣列(memory cell array)10、頁面緩衝器/感測電路20、資料傳輸電路30、資料傳輸電路32、錯誤檢測校正電路(以下稱為ECC電路)40、以及輸入輸出電路50。頁面緩衝器/感測電路20包含保持讀出資料或應程式化的輸入資料的兩個鎖存器(latch)L1、鎖存器L2(一個鎖存器例如4 KB)，鎖存器L1、鎖存器L2分別包含快取記憶體(cache)C0及快取記憶體C1(一個快取記憶體例如2 KB)。快取記憶體C0及快取記憶體C1可分別進行獨立的動作。另外，ECC電路40可通過使用者選項被致能或禁能。
圖2中示出進行之前的連續讀出時的時序圖。連續讀出是從多頁連續地讀出資料，所述動作可通過命令來執行。首先，進行頁P0(頁0)的陣列讀出。此時的讀出時間tRD1大約為24us。所讀出的頁P0的資料保持於鎖存器L1(鎖存器1)的快取記憶體C0、快取記憶體C1(P0C0，P0C1)，接著，將鎖存器L1的快取記憶體C0和快取記憶體C1的資料傳輸到鎖存器L2(鎖存器2)的快取記憶體C0、快取記憶體C1。在快取記憶體C0、快取記憶體C1的一者進行資料輸出的期間，另一者進行ECC處理，在另一者進行資料輸出的期間，一者進行ECC處理。另外，在從鎖存器L1向鎖存器L2進行資料傳輸後，進行下一頁P1(頁1)的陣列讀出，並將其保持於鎖存器L1。
在連續讀出中，列位址自動遞增，從頁P1開始進行多頁 的連續讀出。連續讀出中的陣列讀出時間tR約為18us。陣列讀出與內部時脈信號同步地進行，利用輸入輸出電路50的資料輸出與和內部時脈信號非同步的外部時脈信號ExCLK同步地進行。輸出一頁的資料的時間tDOUT依存於外部時脈信號ExCLK的頻率，例如，當外部時脈信號ExCLK為104MHz時，tDOUT約為39.4us。在連續讀出中，陣列讀出時間tR必須小於一頁的資料輸出時間tDOUT。
儲存單元陣列10包括儲存資料的主區域、以及儲存由ECC處理產生的錯誤檢測碼和使用者資訊等的備用區域。圖1B中，示出儲存單元陣列10的主區域與備用區域。主區域包括對應於快取記憶體C0的主要部分C0_M與對應於快取記憶體C1的主要部分C1_M，主要部分C0_M的行位址為000h~3FFh，主要部分C1_M的行位址為400h~7FFh。備用區域包括對應於快取記憶體C0的備用部分C0_S與對應於快取記憶體C1的備用部分C1_S，備用部分C0_S的行位址為800h~83Fh，備用部分C1_S的行位址為840h~87Fh。
用戶使用的快取記憶體C0、快取記憶體C1由C0=主要部分C0_M+備用部分C0_S、C1=主要部分C1_M+備用部分C1_S定義。此用戶定義與快閃記憶體在內部動作時的定義相同。再者，儲存單元陣列的行位址與頁面緩衝器/感測電路20的鎖存器L1、鎖存器L2的行位址一對一地對應，是相同的。而且，在連續讀出動作中，按照從行位址000h至87Fh的順序依序輸出資料。
當由於高集成化而一頁的大小變大時，頁面緩衝器/感測電路20的專有面積與其成比例地變大。如果能夠去除鎖存器L2，則可大幅削減頁面緩衝器/感測電路的佔有面積。圖3是設想利用單一的鎖存器L1(無鎖存器L2)進行連續讀出的時序圖。此種情況下，由於沒有使鎖存器L1的資料退避的場所，所以如果鎖存器L1的資料不為空，則無法進行陣列讀出。即，事實上不可能進行無縫讀出。
因此，研究將一頁的資料分為快取記憶體C0與快取記憶體C1的1/2頁來讀出。此種情況下，變成對同一頁進行兩次讀出，因此存在由讀出動作引起干擾的擔憂。即，在讀出動作中，由於對全部位元線進行預充電/放電，所以由位元線間電容耦合引起的不希望的電壓有可能對位元線和儲存單元產生影響。
圖4是在連續讀出動作中進行快取記憶體C0、快取記憶體C1的1/2頁的讀出(兩次的陣列讀出)時的時序圖。當讀出儲存單元陣列的選擇頁的快取記憶體C0時，如圖1B所示，讀出主要部分C0_M與備用部分C0_S，並將所述資料傳輸至鎖存器L1，當讀出快取記憶體C1時，讀出主要部分C1_M與備用部分C1_S，並將所述資料傳輸至鎖存器L1。
因此，下一頁P1的快取記憶體C0的資料傳輸必須在輸出鎖存器L1的頁P0的快取記憶體C0之後。如果在此之前進行頁P1的快取記憶體C0的資料傳輸，則頁P0的快取記憶體C0被蓋寫。快取記憶體C0的資料輸出完成是輸出快取記憶體C0的備用 部分C0_S的時刻，換言之，如果在快取記憶體C1的備用部分C1_S的資料輸出中沒有進行頁P1的快取記憶體C0的資料傳輸，則無法無縫地輸出頁P1的資料。但是，快取記憶體C1的備用部分C1_S的資料輸出時間tDOUT_C1Sp約為1.2us，在此種短的期間中，為了進行下一頁的快取記憶體C0的資料傳輸，需要嚴格的定時調整，這很難實現。
本發明提供一種能夠在削減頁面緩衝器/感測電路的規模的同時進行可靠性高的連續讀出的半導體裝置及連續讀出方法。
本發明的快閃記憶體的連續讀出方法中，在讀出儲存單元陣列的第一頁的第一頁資料時，在選擇位元線之間存在2條以上連接到接地電平的非選擇位元線，在讀出儲存單元陣列的第一頁的第二頁資料時，在選擇位元線之間存在2條以上連接到所述接地電平的非選擇位元線，從而能夠實現連續地輸出在多個選擇頁中讀出的各第一頁資料與第二頁資料。
本發明的半導體裝置包括：儲存單元陣列；頁面緩衝器/感測電路，連接於所述儲存單元陣列的各位元線；讀出部件，進行所述儲存單元陣列的選擇頁的讀出；以及輸出部件，輸出由所述讀出部件讀出的資料；且所述讀出部件在進行多頁的連續讀出時，在讀出所述儲存單元陣列的選擇頁的第一頁資料時，在選擇位元線之間存在2條以上連接到接地電平的非選擇位元線，且在 讀出所述儲存單元陣列的選擇頁的第二頁資料時，在選擇位元線之間存在2條以上連接到接地電平的非選擇位元線。
根據本發明，在讀出儲存單元陣列的第一頁的第一頁資料時，利用多條非選擇位元線遮罩選擇位元線，在讀出儲存單元陣列的第一頁的第二頁資料時，利用多條非選擇位元線遮罩選擇位元線，因此在連續讀出動作時，抑制對同一頁進行多次讀出時的讀出干擾，由此能夠進行可靠性高的讀出，且可削減頁面緩衝器/感測電路的電路規模。
10、110:儲存單元陣列
20、170、<0>~<7>:頁面緩衝器/感測電路
30、32:資料傳輸電路
40、130:ECC電路
50、120:輸入輸出電路
100:快閃記憶體
140:位址暫存器
150:控制器
160:字元線選擇電路
172:位元線選擇電路
174:鎖存電路
180:行選擇電路
190:內部電壓產生電路
Ax:列位址資訊
Ay:行位址資訊
BLK(0)、BLK(1)、…、BLK(m-1):儲存區塊
BLCD_U、BLCD_L、BLCN、BLCP、BLPRE、BLSEE、BLSOO、BLSEO、BLSOE:電晶體
BL0~BL15:位元線
C:電容
CA:行位址
C0、C1:快取記憶體
C0_M、C1_M:主要部分
C0_S、C1_S:備用部分
Dout:資料輸出
ExCLK:外部時脈信號
GBL_e:偶數全域位元線
GBL_o:奇數全域位元線
L1、L2:鎖存器
P0、P1、P2:頁
SA:感測電路
SBL、SBL0~SBL7:子位元線
SN:感測節點
SW:開關
tDOUT_C1Sp:快取記憶體C1的備用部分C1_S的資料輸出時間
tRD1:讀出時間
tDOUT:資料輸出時間
tR:陣列讀出時間
Vdd:電壓
Vers:擦除電壓
Vpass:通過電壓
Vpgm:寫入電壓/程式化電壓
Vread:讀出通過電壓
YAEb、YAOb、YBC:信號
Y1_PB_SA×8<0>、Y1_PB_SA×8<1>:8個頁面緩衝器/感測電路的佈局
圖1A及圖1B是表示之前的NAND型快閃記憶體的概略構成的圖。
圖2是使用鎖存器L1、鎖存器L2的之前的連續讀出時的時序圖。
圖3是使用鎖存器L1的之前的連續讀出時的時序圖。
圖4是使用鎖存器L1的之前的另一連續讀出時的時序圖。
圖5是表示本發明的實施例的快閃記憶體的構成的圖。
圖6A及圖6B是說明本發明的實施例的快取記憶體C0、快取記憶體C1的定義的圖。
圖7是本發明的實施例的連續讀出動作時時序圖。
圖8A及圖8B是表示本發明的實施例的頁面緩衝器/感測電路 的佈局的圖。
圖9是說明本實施例的讀出快取記憶體C0、快取記憶體C1時的頁面緩衝器/感測電路的列方向的選擇的圖。
圖10A及圖10B是說明本實施例的讀出快取記憶體C0、快取記憶體C1時的頁面緩衝器/感測電路的行方向的選擇的圖。
圖11是表示在讀出本實施例的快取記憶體C0、快取記憶體C1時所選擇的頁面緩衝器/感測電路的表。
圖12是表示本實施例的快閃記憶體的頁面緩衝器/感測電路的一例的圖。
圖13是表示本實施例的頁面緩衝器/感測電路與驅動電晶體BLCD_U/BLCD_L的配線的連接關係的圖。
圖14是表示本實施例的頁面緩衝器/感測電路與位元線的電性連接關係的圖。
圖15A是表示圖14所示的子位元線SBL與位元線的連接關係的圖，圖15B是表示讀出快取記憶體C0、快取記憶體C1時所選擇的位元線的圖。
圖16是表示本實施例的子位元線與位元線選擇電路的各開關(選擇電晶體)的連接關係的圖。
圖17是表示比較例的頁面緩衝器/感測電路與驅動電晶體BLCD_U/BLCD_L的配線的連接關係的圖。
圖18是表示比較例的頁面緩衝器/感測電路與位元線的電性連接關係的圖。
圖19A是表示比較例的子位元線SBL與位元線的連接關係的圖，圖19B是表示讀出快取記憶體C0、快取記憶體C1時所選擇的位元線的圖。
圖20是表示比較例的子位元線與位元線選擇電路的各開關(選擇電晶體)的連接關係的圖。
圖21是說明比較例的讀出快取記憶體C0、快取記憶體C1時的頁面緩衝器/感測電路的列方向的選擇的圖。
圖22是說明比較例的讀出快取記憶體C0、快取記憶體C1時的頁面緩衝器/感測電路的行方向的選擇的圖。
參照圖式對本發明的實施形態進行詳細說明。本發明的半導體裝置例如是NAND型快閃記憶體或是嵌入這種快閃記憶體的微處理器、微控制器、邏輯、專用積體電路(Application Specific Integrated Circuits，ASIC)、對圖像或聲音進行處理的處理器、對無線信號等信號進行處理的處理器等。
圖5是表示本發明的實施例的快閃記憶體的構成的圖。本實施例的快閃記憶體100包括：儲存單元陣列110，呈矩陣狀地排列有多個儲存單元；輸入輸出電路120，可回應外部時脈信號ExCLK將資料輸出至外部，或輸入從外部輸入的資料；ECC電路130，進行資料的錯誤檢測和校正；位址暫存器140，經由輸入輸出電路120接收位址資料；控制器150，基於經由輸入輸出電路120接收的命令或施加至外部端子的控制信號來控制各部；字元線 選擇電路160，從位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼，並基於解碼結果來進行區塊的選擇及字元線的選擇等；頁面緩衝器/感測電路170，保持從由字元線選擇電路160所選擇的頁讀出的資料，或者保持要程式化至所選擇的頁的資料；行選擇電路180，從位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於所述解碼結果來進行頁面緩衝器/感測電路170內的列的選擇等；以及內部電壓產生電路190，生成資料的讀出、程式化及擦除等所需的各種電壓(寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、擦除電壓Vers等)。
儲存單元陣列110例如具有沿行方向配置的m個儲存區塊BLK(0)、BLK(1)、...、BLK(m-1)。在一個儲存區塊形成有多個NAND串，所述NAND串是將多個儲存單元串聯連接而成。NAND串既可二維地形成在基板表面上，也可三維地形成在基板表面上。另外，儲存單元既可為儲存一個位元(bit)(二值資料)的單層單元(Single Level Cell，SLC)型，也可為儲存多個位的多層單元(Multi Level Cell，MLC)型。一個NAND串是將多個儲存單元(例如64個)、位元線側選擇電晶體(選擇閘極線)、以及源極線側選擇電晶體(選擇閘極線)串聯連接而構成。位元線側選擇電晶體的汲極連接於對應的一條位元線GBL，源極線側選擇電晶體的源極連接於共用的源極線。
在快閃記憶體100的讀出動作中，對位元線施加某正電壓，對所選擇的字元線施加某電壓(例如0V)，對非選擇字元線 施加通過電壓Vpass(例如4.5V)，對選擇閘極線、選擇閘極線施加正電壓(例如4.5V)，使NAND串的位元線側選擇電晶體、源極線側選擇電晶體導通，對共用源極線施加0V。在程式化(寫入)動作時，對所選擇的字元線施加高電壓的程式化電壓Vpgm(15V~20V)，對非選擇的字元線施加中間電位(例如10V)，使位元線側選擇電晶體導通，使源極線側選擇電晶體斷開，將與資料“0”或“1”相應的電位供給至位元線。在擦除動作時，對區塊內的所選擇的字元線施加0V，對P阱(well)施加高電壓(例如20V)，將浮動閘極(floating gate)的電子抽出至基板，由此以區塊為單位來擦除資料。
頁面緩衝器/感測電路170包含單一的鎖存器L1而構成，而非包括如圖1A及圖1B所示那樣的兩個鎖存器L1、鎖存器L2。另外，應注意在快閃記憶體100的內部的動作中，快取記憶體C0、快取記憶體C1是由行位址連續的1/2頁定義。圖6A表示儲存單元陣列上的主區域與備用區域的構成，圖6B表示內部的快取記憶體C0、快取記憶體C1的定義。
主區域包括對應於快取記憶體C0的主要部分C0_M與對應於快取記憶體C1的主要部分C1_M，主要部分C0_M的行位址為000h~3FFh，主要部分C1_M的行位址為400h~7FFh。備用區域包括對應於快取記憶體C0的備用部分C0_S與對應於快取記憶體C1的備用部分C1_S，備用部分C0_S的行位址為800h~83Fh，備用部分C1_S的行位址為840h~87Fh。
在快閃記憶體100的內部的動作中，快取記憶體C0定義為行位址000h~43Fh，快取記憶體C1定義為行位址440h~87Fh。因此，快取記憶體C0包含主要部分C0_M與一部分的主要部分C1_M，快取記憶體C1包含一部分的主要部分C1_M與備用部分C0_S、備用部分C1_S。另一方面，在用戶定義方面，快取記憶體C0包含主要部分C0_M與備用部分C0_S，快取記憶體C1包含主要部分C1_M與備用部分C1_S。
從儲存單元陣列的選擇頁讀出的資料由頁面緩衝器/感測電路170的感測節點感測，所感測到的資料被傳輸至鎖存器L1並保持在鎖存器L1。在連續讀出動作中，進行兩次同一頁的讀出，首先讀出快取記憶體C0的資料，並將其傳輸至鎖存器L1的行位址000h~43Fh，接著讀出快取記憶體C1的資料，並將其傳輸至鎖存器L1的行位址440h~87Fh。鎖存器L1的快取記憶體C0、快取記憶體C1可分別進行獨立的動作。即，在連續讀出動作中，來自陣列的讀出和資料的輸出是以1/2頁為單位獨立地進行。陣列讀出基於內部時脈信號進行，鎖存器L1與輸入輸出電路120之間的資料傳輸及來自輸入輸出電路120的資料輸出基於外部時脈信號ExCLK來進行。
行選擇電路180按照所輸入的行位址資訊Ay來選擇頁內的資料的開始讀出位置，或者不使用行位址而從頁的開頭位置自動讀出資料。進而，行選擇電路180也可以包含響應時脈信號而增加行位址的行位址計數器。
接著，對本實施例的快閃記憶體100的連續讀出動作進行說明。例如，在搭載有串列外設介面(Serial peripheral Interface，SPI)功能的快閃記憶體中執行連續讀出動作。圖7是本實施例的連續讀出動作時的時序圖。如圖7所示，在輸出頁P0的快取記憶體C0的資料後，在頁P0的快取記憶體C1的資料輸出中，進行下一頁P1的快取記憶體C0的陣列讀出，並將所讀出的快取記憶體C0的資料傳輸至鎖存器L1。在保持於鎖存器L1的資料的輸出到達至行位址43F時，控制器150開始快取記憶體C0的陣列讀出。
繼而，在輸出頁P0的快取記憶體C1的資料後，在頁P1的快取記憶體C0的資料輸出中，再次選擇頁P1，將頁P1的快取記憶體C1的資料傳輸到鎖存器L1。在保持於鎖存器L1的資料的輸出到達行位址87F時，控制器150開始快取記憶體C1的陣列讀出。
如此，在本實施例中，在鎖存器L1的快取記憶體C1輸出中，將下一頁的快取記憶體C0的資料讀出到鎖存器L1中，在快取記憶體C0輸出中，將下一頁的快取記憶體C1的資料讀出到鎖存器L1中，因此即便使用高速頻率的外部時脈信號ExCLK，也容易地滿足1/2頁的快取記憶體的資料輸出時間tDOUT>1/2頁的陣列讀出時間tR，從而可進行多頁的無縫的資料輸出。
接著，在圖8A中示出本實施例的頁面緩衝器/感測電路170的示意性佈局。圖8B是表示頁面緩衝器/感測電路PB<0>~<7>、子位元線SBL<0>~<7>、全域位元線GBL<0>~< 15>的連接關係的表。如圖8A所示，頁面緩衝器/感測電路170配置成在列方向上的一個間距內為2行×4段。一個頁面緩衝器/感測電路包含一個感測電路與一個鎖存電路而構成。與一個頁面緩衝器/感測電路的感測節點連接的一條子位元線SBL經由位元線選擇電路172而連接於偶數全域位元線GBL_e與奇數全域位元線GBL_o。偶數全域位元線GBL_e和奇數全域位元線GBL_o在儲存單元陣列110的多個區塊上沿行方向延伸。因此，在一個間距內，佈局有8根子位元線，且配置連接於8根子位元線的8個頁面緩衝器/感測電路170，所述8根子位元線經由位元線選擇電路172而連接於16根偶數全域位元線GBL_e與奇數全域位元線GBL_o。通過將頁面緩衝器/感測電路佈局成2行×4段，減少頁面緩衝器/感測電路170的行方向上的段數，從而面積效率得以改善。進而，在本實施例中，由於頁面緩衝器/感測電路170不包含多個鎖存器L1、鎖存器L2，因此能夠減小高度方向上的大小。再者，在連續讀出動作中，在讀出快取記憶體C0時，讀出與連接於頁面緩衝器/感測電路PB<0>~<3>的子位元線SBL<0、2、4、6>對應的偶數全域位元線GBL_e或奇數全域位元線GBL_o的任一者，在讀出快取記憶體C1時，讀出與連接於頁面緩衝器/感測電路PB<4>~<7>的子位元線SBL<1、3、5、7>對應的偶數全域位元線GBL_e或奇數全域位元線GBL_o的任一者，此時，非選擇的偶數全域位元線或奇數全域位元線與GND(接地)電連接，進行遮罩讀出。
圖9、圖10A及圖10B、圖11表示快取記憶體C0、快取記憶體C1與圖8A及圖8B所示的頁面緩衝器/感測電路(全域位元線)的連接關係。在所述圖中，Y1_PB_SA×8<0>、Y1_PB_SA×8<1>表示8個頁面緩衝器/感測電路的佈局。YAEb<*>信號、YAOb<*>信號、YBC<*>信號是通過行選擇電路180對行位址解碼而生成的選擇信號，圖10A中，示出行位址CA的解碼表，其中行位址CA[3：1]、CA[7：4]、CA[11：6]分別被解碼為YA[3：1]、YA[15：0]、YA[10：0]。
在進行快取記憶體C0、快取記憶體C1的讀出時，由YBC<*>選擇對應的頁面緩衝器/感測電路170。圖10B中，YBC<0>~YBC<67>在快取記憶體C0的讀出時選擇頁面緩衝器/感測電路PB<0>~<3>，YBC<68>~YBC<135>在快取記憶體C1的讀出時選擇頁面緩衝器/感測電路PB<4>~<7>。YBC[0、68]、YBC[1、69]、…YBC[67、135]是Y1_PB_SA×8的頁面緩衝器/感測電路中的快取記憶體C0、快取記憶體C1的對。如此，在快取記憶體C0、快取記憶體C1的讀出中，通過在列方向上交替配置行方向上被啟動的頁面緩衝器/感測電路和行方向上未被啟動的頁面緩衝器/感測電路，進行向圖6B所示的物理分離的快取記憶體C0、快取記憶體C1的連接，進而由於被激化的頁面緩衝器/感測電路物理分離(由於中間介隔未被啟動的頁面緩衝器/感測電路)，因此可使在快取記憶體C0或快取記憶體C1中同時被選擇的位元線分離，從而抑制反復進行相同頁的讀出時的頁面緩衝器/感 測電路之間、位元線間的電容耦合的影響。
繼而，對本實施例的連續讀出動作中的抑制讀出干擾的具體方法進行說明。圖12是表示本實施例的頁面緩衝器/感測電路170的構成的圖。如圖12所示，一個頁面緩衝器/感測電路170經由位元線選擇電路而連接於偶數位元線和奇數位元線，即一個頁面緩衝器/感測電路170被偶數位元線和奇數位元線這兩條位元線共有。
如上所述，頁面緩衝器/感測電路170在快取記憶體C0、快取記憶體C1的讀出動作中選擇性地受到驅動。因此，頁面緩衝器/感測電路170具有兩種類型，一種在快取記憶體C0時被致能，一種在快取記憶體C1時被致能。在以後的說明中，在參考符號末尾附加的“_U”表示屬於快取記憶體C0，“_L”表示屬於快取記憶體C1。
頁面緩衝器/感測電路170包括鎖存電路174，鎖存電路174保持從選擇儲存單元讀出的資料或者保持要程式化到選擇儲存單元中的資料。所有的頁面緩衝器/感測電路170的鎖存電路174構成與一頁相應的鎖存器L1。鎖存電路174經由電荷傳輸用的電晶體BLCD_U/BLCD_L而連接於感測節點SN。對感測節點SN連接用以對位元線進行預充電的電晶體BLPRE。進而，感測節點SN包括用以與子位元線連接的電晶體BLCN、及用以對位元線的電位進行鉗位的電晶體BLCP。
圖13表示本實施例的頁面緩衝器/感測電路170與驅動電 晶體BLCD_U/BLCD_L的配線的連接關係。頁面緩衝器/感測電路170在一個間距內以2行×4段佈局，此八個頁面緩衝器/感測電路170在列方向上重複配置。BLCD_U連接於在讀出快取記憶體C0時選擇的頁面緩衝器/感測電路<0>、頁面緩衝器/感測電路<1>、頁面緩衝器/感測電路<2>、頁面緩衝器/感測電路<3>，BLCD_L連接於在讀出快取記憶體C1時選擇的頁面緩衝器/感測電路<4>、頁面緩衝器/感測電路<5>、頁面緩衝器/感測電路<6>、頁面緩衝器/感測電路<7>。
圖14是表示本實施例的頁面緩衝器/感測電路與位元線的電性連接關係的圖。圖15A表示圖14所示的子位元線SBL與位元線的連接關係，圖15B表示讀出快取記憶體C0、快取記憶體C1時所選擇的位元線。再者，位元線BL0~位元線BL15與圖8A及圖8B所示的全域位元線GBL_e/GBL_o對應。另外，圖14所示的C0<0>、C0<1>、C0<2>、C0<3>表示在讀出快取記憶體C0時選擇的頁面緩衝器/感測電路，C1<4>、C1<5>、C1<6>、C1<7>表示在讀出快取記憶體C1時選擇的頁面緩衝器/感測電路。
如圖14所示，頁面緩衝器/感測電路<0>經由電晶體BLCD_U、電晶體BLCP、電晶體BLCN而連接於子位元線SBL0。子位元線SBL0經由位元線選擇電路172(參照圖8A及圖8B)而連接於偶數位元線BL0、奇數位元線BL3。在物理性佈局上相鄰於頁面緩衝器/感測電路<0>的頁面緩衝器/感測電路<4>經由 電晶體BLCD_L、電晶體BLCP、電晶體BLCN而連接於子位元線SBL1。子位元線SBL1經由位元線選擇電路172而連接於偶數位元線BL2、奇數位元線BL1。所述關係在頁面緩衝器/感測電路<1>與頁面緩衝器/感測電路<5>、頁面緩衝器/感測電路<2>與頁面緩衝器/感測電路<6>、頁面緩衝器/感測電路<3>與頁面緩衝器/感測電路<7>中也同樣。
圖16是表示子位元線與位元線選擇電路172的各開關(選擇電晶體)的連接關係的圖。頁面緩衝器/感測電路<0>經由子位元線SBL0而連接於開關SW<0>。開關SW<0>是連接於圖14所示的位元線BL0、位元線BL3的電晶體BLSEE、電晶體BLSOO。頁面緩衝器/感測電路<4>經由子位元線SBL1而連接於開關SW<4>。開關SW<4>是連接於圖14所示的位元線BL1、位元線BL2的電晶體BLSEO、電晶體BLSOE。其他的頁面緩衝器/感測電路<1>、頁面緩衝器/感測電路<5>、頁面緩衝器/感測電路<2>、頁面緩衝器/感測電路<6>、頁面緩衝器/感測電路<3>、頁面緩衝器/感測電路<7>也同樣地分別連接於位元線選擇電路172的開關SW<1>、開關SW<5>、開關SW<2>、開關SW<6>、開關SW<3>、開關SW<7>。
位元線選擇電路172在讀出快取記憶體C0的偶數頁時，選擇性地導通電晶體BLSEE，在讀出快取記憶體C0的奇數頁時，選擇性地導通電晶體BLSOO，在讀出快取記憶體C1的偶數頁時，選擇性地導通電晶體BLSOE，在讀出快取記憶體C1的奇數頁時， 選擇性地導通電晶體BLSEO。
由此，如圖15B所示，在讀出快取記憶體C0的偶數頁時，選擇位元線BL0、位元線BL4、位元線BL8、位元線BL12，在讀出奇數頁時，選擇位元線BL3、位元線BL7、位元線BL11、位元線BL15，在讀出快取記憶體C1的偶數頁時，選擇位元線BL2、位元線BL6、位元線BL10、位元線BL14，在讀出奇數頁時，選擇位元線BL1、位元線BL5、位元線BL9、位元線BL13。非選擇位元線通過位元線選擇電路172的虛擬電源而與GND電平電性連接。
如此根據本實施例，在進行快取記憶體C0、快取記憶體C1的讀出時，選擇每隔3條的位元線，換句話說，在選擇位元線之間存在3條連接到GND電平的非選擇位元線，因此能夠有效地抑制位元線之間的FG(浮閘(Floating Gate，FG))耦合。因此，在連續讀出動作中，即便對同一頁進行兩次讀出，也可極力減少由讀出干擾產生的影響，進行可靠性高的讀出。
接著，在圖17~圖22中示出本實施例的比較例。圖17~圖20分別與圖13~圖16對應，圖21、圖22分別與圖9、圖10B對應。圖17中，在比較例中，在一個間距內以2行×4段的佈局配置頁面緩衝器/感測電路時，在進行快取記憶體C0的讀出時選擇的頁面緩衝器/感測電路為列方向上的<0>、<4>、<2>、<6>，在進行快取記憶體C1的讀出時選擇的頁面緩衝器/感測電路為列方向上的<1>、<5>、<3>、<7>。但是，在比較例 中，“_U”、“_L”並不定義屬於快取記憶體C0、快取記憶體C1。圖17中，_U<0，1>、_L<1，0>屬於快取記憶體C0、_U<2，3>、_L<3，2>屬於快取記憶體C1。
在比較例中，如圖21所示，從行位址生成的YAEb信號<0>~YAEb信號<7>及YAOb信號<0>~YAOb信號<7>連接於16個頁面緩衝器/感測電路的任一者，另外，如圖22所示，從行位址生成的YBC<*>信號共同連接於8個頁面緩衝器/感測電路<0>~<7>。如此，在比較例中，使用YAEb信號、YAOb信號選擇列方向上的頁面緩衝器/感測電路，使用YBC信號選擇行方向上的8個頁面緩衝器/感測電路。在比較例中，並未如本實施例那樣考慮讀出干擾，因此在快取記憶體C0或快取記憶體C1的讀出中，會同時選擇相鄰的頁面緩衝器/感測電路。例如，在快取記憶體C0的讀出中，如後述那樣選擇頁面緩衝器/感測電路<0>、頁面緩衝器/感測電路<2>、頁面緩衝器/感測電路<4>、頁面緩衝器/感測電路<6>，且所選擇的頁面緩衝器/感測電路在列方向上相鄰。
另一方面，在本實施例中，如圖9及圖10A及圖10B所示那樣，YAEb信號<0>~YAEb信號<7>或YAOb信號<0>~YAOb信號<7>分別交替地連接於16個頁面緩衝器/感測電路，一個YAEb信號或一個YAOb信號共同連接于在列方向上相鄰的兩個頁面緩衝器/感測電路。例如，YAEb信號<0>連接於頁面緩衝器/感測電路<0>與頁面緩衝器/感測電路<4>，YAOb信號< 0>連接於相鄰的16個頁面緩衝器/感測電路中的<0>、<4>。而且，通過用以識別快取記憶體C0或快取記憶體C1的YBC信號來選擇由一個YAEb信號或一個YAOb信號選擇的相鄰的一對頁面緩衝器/感測電路的任一者。如此，在本實施例中，進行使用YAEb/YAOb信號、及YBC信號而選擇的頁面緩衝器/感測電路的重映射。其結果，在讀出快取記憶體C0、快取記憶體C1時，選擇成為在列方向上相鄰的一對快取記憶體C0與快取記憶體C1的一對頁面緩衝器/感測電路的任一者，從而抑制由對同一頁進行多次讀出導致的讀出干擾的影響。
如圖18、圖19A及圖19B所示，子位元線SBL0、子位元線SBL1、子位元線SBL2、子位元線SBL3屬於快取記憶體C0，子位元線SBL4、子位元線SBL5、子位元線SBL6、子位元線SBL7屬於快取記憶體C1。圖20中示出位元線選擇電路與頁面緩衝器/感測電路的連接關係。與之前的實施例同樣地，位元線選擇電路在讀出快取記憶體C0的偶數頁時，選擇性地導通電晶體BLSEE，在讀出快取記憶體C0的奇數頁時，選擇性地導通電晶體BLSOO，在讀出快取記憶體C1的偶數頁時，選擇性地導通電晶體BLSOE，在讀出快取記憶體C1的奇數頁時，選擇性地導通電晶體BLSEO。
由此，圖19B所示，在讀出快取記憶體C0的偶數頁時，選擇位元線BL0、位元線BL2、位元線BL4、位元線BL6，在讀出奇數頁時，選擇位元線BL1、位元線BL3、位元線BL5、位元線BL7，在讀出快取記憶體C1的偶數頁時，選擇位元線BL8、位 元線BL10、位元線BL12、位元線BL16，在讀出奇數頁時，選擇位元線BL9、位元線BL11、位元線BL13、位元線BL15。非選擇位元線通過位元線選擇電路172的虛擬電源而與GND電平電性連接。另外，在圖20所示的比較例中，由於子位元線SBL<7：0>對頁面緩衝器/感測電路的分配不同，因此對圖16所示的子位元線進行擾頻。
如此，在比較例中，當進行快取記憶體C0、快取記憶體C1的讀出時，如字面那樣，同時選擇偶數位元線或奇數位元線，換句話說，在選擇位元線之間介隔存在一條連接於GND電平的非選擇位元線，從而抑制選擇位元線之間的FG耦合。當位元線間的間距變窄時，耦合比率變高，因此在對同一頁連續兩次進行讀出時，利用一條非選擇位元線無法充分抑制FG耦合，從而有可能產生讀出干擾。
對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，可在權利要求書記載的本發明的主旨範圍內進行各種變形和變更。
BLCD_U、BLCD_L:電晶體
C0、C1:快取記憶體
<0>~<7>:頁面緩衝器/感測電路
Y1_PB_SA×8<0>、Y1_PB_SA×8<1>:8個頁面緩衝器/感測電路的佈局

Claims (11)

  1. 一種連續讀出方法，是快閃記憶體的連續讀出方法，其中在讀出儲存單元陣列的第一頁的第一快取記憶體資料時，在選擇位元線之間存在2條以上連接到接地電平的非選擇位元線，在讀出所述儲存單元陣列的所述第一頁的第二快取記憶體資料時，在選擇位元線之間存在2條以上連接到所述接地電平的非選擇位元線，而能夠實現連續地輸出在多個選擇頁中讀出的各第一快取記憶體資料與第二快取記憶體資料。
  2. 如申請專利範圍第1項所述的連續讀出方法，其中在讀出所述儲存單元陣列的所述第一頁的所述第一快取記憶體資料或所述第二快取記憶體資料時，在所述選擇位元線之間存在3條連接到所述接地電平的所述非選擇位元線。
  3. 如申請專利範圍第1項所述的連續讀出方法，其中所述第一快取記憶體資料的讀出包括偶數頁的讀出與奇數頁的讀出，在讀出所述第一快取記憶體資料的所述偶數頁時，選擇偶數位元線，在讀出所述第一快取記憶體資料的所述奇數頁時，選擇奇數位元線。
  4. 如申請專利範圍第3項所述的連續讀出方法，其中所述第二快取記憶體資料的讀出包括偶數頁的讀出與奇數頁的讀出， 在讀出所述第二快取記憶體資料的所述偶數頁時，選擇偶數位元線，在讀出所述第二快取記憶體資料的所述奇數頁時，選擇奇數位元線。
  5. 如申請專利範圍第1項所述的連續讀出方法，其中從所述儲存單元陣列讀出的第一快取記憶體資料與第二快取記憶體資料分別保持於頁面緩衝器/感測電路的資料保持部的第一保持區域與第二保持區域。
  6. 一種半導體裝置，包括：儲存單元陣列；頁面緩衝器/感測電路，連接於所述儲存單元陣列的各位元線；讀出部件，進行所述儲存單元陣列的選擇頁的讀出；以及輸出部件，輸出由所述讀出部件讀出的資料，且所述讀出部件在進行多頁的連續讀出時，在讀出所述儲存單元陣列的所述選擇頁的第一快取記憶體資料時，在選擇位元線之間存在2條以上連接到接地電平的非選擇位元線，且在讀出所述儲存單元陣列的所述選擇頁的第二快取記憶體資料時，在選擇位元線之間存在2條以上連接到接地電平的非選擇位元線。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述頁面緩衝器/感測電路在列方向上包括多個2行×m段的佈局，在進行第一快取記憶體資料的讀出時，選擇第一行的所述頁面緩衝器/感 測電路來進行動作，在進行第二快取記憶體資料的讀出時，選擇第二行的所述頁面緩衝器/感測電路來進行動作。
  8. 如申請專利範圍第7項所述的半導體裝置，其中的兩個頁面緩衝器/感測電路分別經由對應的電荷傳輸電晶體、對應的對位元線的電位進行鉗位的電晶體以及對應的與子位元線連接的電晶體連接至對應的子位元線，其中各子位元線經由對應的位元線選擇電路而連接於一條偶數位元線與一條奇數位元線。
  9. 如申請專利範圍第6項所述的半導體裝置，其中一個所述頁面緩衝器/感測電路經由位元線選擇電路而連接於一條偶數位元線與一條奇數位元線，且在讀出偶數頁或奇數頁時，在所述選擇位元線之間存在2條以上連接到所述接地電平的所述非選擇位元線。
  10. 如申請專利範圍第6項所述的半導體裝置，其中所述頁面緩衝器/感測電路包括資料保持部，所述資料保持部包括：第一保持區域，用以保持從所述儲存單元陣列讀出的第一快取記憶體資料；以及第二保持區域，用以保持第二快取記憶體資料。
  11. 如申請專利範圍第6項所述的半導體裝置，包括：多個第一電晶體，連接於在讀出所述第一快取記憶體資料時選擇的頁面緩衝器/感測電路；以及多個第二電晶體，連接於在讀出所述第二快取記憶體資料時選擇的頁面緩衝器/感測電路，所述多個第一電晶體連接的頁面緩 衝器/感測電路與所述多個第二電晶體連接的頁面緩衝器/感測電路在列方向上重複配置。
TW109117217A 2019-07-29 2020-05-22 半導體裝置及連續讀出方法 TWI742686B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019138625A JP6876755B2 (ja) 2019-07-29 2019-07-29 半導体装置および連続読出し方法
JP2019-138625 2019-07-29

Publications (2)

Publication Number Publication Date
TW202105383A TW202105383A (zh) 2021-02-01
TWI742686B true TWI742686B (zh) 2021-10-11

Family

ID=74259717

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109117217A TWI742686B (zh) 2019-07-29 2020-05-22 半導體裝置及連續讀出方法

Country Status (5)

Country Link
US (1) US11735270B2 (zh)
JP (1) JP6876755B2 (zh)
KR (1) KR102363595B1 (zh)
CN (1) CN112309477B (zh)
TW (1) TWI742686B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210099796A (ko) * 2020-02-05 2021-08-13 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 반도체 장치
JP6928698B1 (ja) * 2020-08-05 2021-09-01 ウィンボンド エレクトロニクス コーポレーション 半導体装置および読出し方法
JP7067851B1 (ja) * 2021-03-29 2022-05-16 ウィンボンド エレクトロニクス コーポレーション 半導体装置
JP7089622B1 (ja) * 2021-06-18 2022-06-22 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001184874A (ja) * 1999-12-21 2001-07-06 Sony Corp 半導体記憶装置の読み出し方法および半導体記憶装置
US20100157677A1 (en) * 2008-12-18 2010-06-24 Takaaki Furuyama Non-volatile semiconductor memory
TW201822213A (zh) * 2016-09-27 2018-06-16 華邦電子股份有限公司 半導體儲存裝置、快閃記憶體及其連續讀出方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5543183Y2 (zh) 1976-08-05 1980-10-09
JP2000020409A (ja) * 1998-07-07 2000-01-21 Seiko Epson Corp 半導体記憶装置
US8861276B2 (en) * 2011-06-21 2014-10-14 Samsung Electronics Co., Ltd. Nonvolatile memory device, memory system comprising same, and method of operating same
KR101216876B1 (ko) * 2011-09-20 2012-12-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
JP5323170B2 (ja) 2011-12-05 2013-10-23 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリおよびそのデータの読出し方法
JP5667143B2 (ja) 2012-10-11 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
JP5657079B1 (ja) 2013-10-24 2015-01-21 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6103787B1 (ja) * 2016-01-18 2017-03-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6181218B2 (ja) * 2016-02-09 2017-08-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6164713B1 (ja) 2016-08-24 2017-07-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6274589B1 (ja) * 2016-09-28 2018-02-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法
JP6239078B1 (ja) * 2016-11-04 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
KR102400098B1 (ko) 2017-01-25 2022-05-23 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 방법
US10186325B2 (en) * 2017-03-07 2019-01-22 Intel Corporation Method and apparatus for shielded read to reduce parasitic capacitive coupling
KR102402668B1 (ko) * 2018-02-26 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 저장 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001184874A (ja) * 1999-12-21 2001-07-06 Sony Corp 半導体記憶装置の読み出し方法および半導体記憶装置
US20100157677A1 (en) * 2008-12-18 2010-06-24 Takaaki Furuyama Non-volatile semiconductor memory
TW201822213A (zh) * 2016-09-27 2018-06-16 華邦電子股份有限公司 半導體儲存裝置、快閃記憶體及其連續讀出方法

Also Published As

Publication number Publication date
KR20210014589A (ko) 2021-02-09
US20210035647A1 (en) 2021-02-04
TW202105383A (zh) 2021-02-01
CN112309477A (zh) 2021-02-02
KR102363595B1 (ko) 2022-02-16
JP6876755B2 (ja) 2021-05-26
US11735270B2 (en) 2023-08-22
CN112309477B (zh) 2024-02-13
JP2021022413A (ja) 2021-02-18

Similar Documents

Publication Publication Date Title
TWI742686B (zh) 半導體裝置及連續讀出方法
US7206230B2 (en) Use of data latches in cache operations of non-volatile memories
CN109411003B (zh) 半导体存储装置
JP4012152B2 (ja) 不揮発性半導体記憶装置
US10025707B2 (en) Non-volatile semiconductor memory device
CN112309478B (zh) 半导体装置及连续读出方法
US7729178B2 (en) Non-volatile semiconductor memory device
CN111986724B (zh) 半导体装置及连续读出方法
TWI459389B (zh) 半導體記憶體裝置、記憶體裝置讀取程式以及方法
US20120151161A1 (en) Memory system and method of operating the same
CN115148262A (zh) 半导体装置及连续读出方法
CN113539339A (zh) 半导体装置及读出方法
JP7137680B2 (ja) 半導体装置および連続読出し方法
TWI776607B (zh) 半導體裝置及連續讀出方法
US20240021223A1 (en) Semiconductor device configured to store parity data and method of operating the semiconductor device
TW201532060A (zh) 半導體儲存裝置及其冗餘方法
KR20210141352A (ko) 반도체 기억 장치 및 ecc 관련 정보의 독출 방법
TW202145225A (zh) 半導體裝置及讀出方法