JP2021022412A - 半導体装置および連続読出し方法 - Google Patents
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Abstract
Description
110:メモリセルアレイ
120:入出力回路
130:ECC回路
140:アドレスレジスタ
150:コントローラ
160:ワード線選択回路
170:ページバッファ/センス回路
180:列選択回路
Claims (12)
- NAND型フラッシュメモリの連続読出し方法であって、
ページバッファ/センス回路のデータ保持部の第1の保持領域に保持された第1のページデータの出力後に、メモリセルアレイから次のページの第1のページデータを読出し、読み出した第1のページデータを第1の保持領域に保持し、
前記データ保持部の第2の保持領域に保持された第2のページデータの出力後に、メモリセルアレイから前記次のページの第2のページデータを読出し、読み出した第2のページデータを第2の保持領域に保持するステップを含む、方法。 - 第1の保持領域に保持された第1のページデータを出力後に連続的に第2の保持領域に保持された第2のページデータを出力する、請求項1に記載の方法。
- 第1および第2のページデータはそれぞれ、メモリセルアレイの選択ページの列アドレス方向に連続する1/2ページのデータである、請求項1または2に記載の方法。
- 第1のページデータは、データの記憶に利用されるメイン領域のデータを含み、第2のページデータは、メイン領域のデータとスペア領域のデータとを含む、請求項3に記載の方法。
- 第1のページデータを読み出すとき、m本の第1のグループのビット線が選択され、第2のページデータを読み出すとき、m本の第2のグループのビット線が選択され、第1のグループのビット線と第2のグループのビット線が交互に配置される、請求項1ないし4いずれか1つに記載の方法。
- 第1および第2の保持領域に保持された第1および第2のページデータは、クロック信号に同期して外部に出力される、請求項1ないし5いずれか1つに記載の方法。
- NAND型のメモリセルアレイと、
前記メモリセルアレイの各ビット線に接続されたページバッファ/センス回路と、
前記メモリセルアレイの選択ページの読出しを行う読出し手段と、
前記読出し手段によって読み出されたデータを出力する出力手段とを含み、
前記読出し手段は、複数ページの連続読出しを行うとき、前記ページバッファ/センス回路のデータ保持部の第1の保持領域に保持された第1のページデータが前記出力手段により出力された後、メモリセルアレイから次のページの第1のページデータを読出し、読み出した第1のページデータを第1の保持領域に保持し、前記データ保持部の第2の保持領域に保持された第2のページデータが前記出力手段により出力された後、メモリセルアレイから前記次のページの第2のページデータを読出し、読み出した第2のページデータを第2の保持領域に保持する、半導体装置。 - 前記出力手段は、第1の保持領域に保持された第1のページデータを出力後に連続的に第2の保持領域に保持された第2のページデータを出力する、請求項7に記載の半導体装置。
- 第1および第2のページデータはそれぞれ、メモリセルアレイの選択ページの列アドレス方向に連続する1/2ページのデータである、請求項7または8に記載の半導体装置。
- 第1のページデータは、データの記憶に利用されるメイン領域のデータを含み、第2のページデータは、メイン領域のデータとスペア領域のデータとを含む、請求項9に記載の半導体装置。
- 前記読出し手段は、第1のページデータを読み出すとき、m本の第1のグループのビット線を選択し、第2のページデータを読み出すとき、m本の第2のグループのビット線を選択し、第1のグループのビット線と第2のグループのビット線が交互に配置される、請求項7ないし10いずれか1つに記載の半導体装置。
- 前記出力手段は、第1および第2の保持領域に保持された第1および第2のページデータを、クロック信号に同期して外部に出力する、請求項7ないし11いずれか1つに記載の半導体装置。
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