JP5323170B2 - 不揮発性半導体メモリおよびそのデータの読出し方法 - Google Patents

Description

本発明は、不揮発性半導体メモリおよびそのデータの読出し方法に関し、特に、ＮＡＮＤ型フラッシュメモリの読出し方法に関する。

典型的なＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングを行列方向に配置したメモリアレイを含み、ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続されたビット選択トランジスタおよびソース線選択トランジスタとを含んでいる。図１２は、メモリブロック内に形成されるＮＡＮＤストリングの構成を示す回路図である。メモリブロック内には、複数のメモリセルを直列に接続したＮＡＮＤストリング（以下、セルユニットＮＵという）が行列方向に複数形成される。図に示す例では、１つのセルユニットＮＵは、直列に接続された３２個のメモリセルMCi(i=０、１、・・・、３１)と、その両端に接続されたビット線選択トランジスタBSTとソース線選択トランジスタSSTとを含んで構成される。ビット線選択トランジスタBSTのドレインは、対応する１つのビット線GBLに接続され、ソース線選択トランジスタSSTのソースは、共通ソース線SLに接続される。メモリセルMCiのコントロールゲートは、ワード線WLiに接続される。ビット線選択トランジスタBST、ソース線選択トランジスタSSTのゲートは、ワード線WLiと並行に延在する選択ゲート線SGD、SGSに接続される。

メモリセルは、典型的に、Ｎ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

読出し動作では、選択されたメモリセルのコントロールゲートをＬレベル（例えば、０Ｖ）を印加し、他の非選択メモリセルのコントロールゲートをＨレベル（例えば、４．５Ｖ）に印加し、ビット線選択トランジスタおよびソース線選択トランジスタをオンさせ、ビット線の電位をセンスする。メモリセルへのデータのプログラム（書込み）では、メモリセル基板のＰウエルとドレイン、チャンネルおよびソースを０Ｖにし、選択されたメモリセルのコントロールゲートに高電圧のプログラム電圧Vpgm（例えば、２０Ｖ）を印加し、非選択のメモリセルのコントロールゲートに中間電位（例えば、１０Ｖ）を印加し、ビット線選択トランジスタをオンさせ、ソース線選択トランジスタをオフさせ、「０」または「１」のデータに応じて電位をビット線に供給することにより書込みを行う。消去動作では、ブロック内の選択されたメモリセルのコントロールゲートに０Ｖを印加し、Ｐウエルに高電圧（例えば、２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

ＮＡＮＤ型フラッシュメモリでは、メモリアレイからのデータの読出し、またはメモリアレイへのデータの書込みを行うためにページバッファが用いられる。読出し動作時、メモリアレイの選択されたページのデータがビット線を介してページバッファへ並列転送され、ページバッファに格納されたデータは、クロック信号に応じてシーケンシャルに出力される。書込み動作時、ページバッファにはクロック信号に応じてシーケンシャルにデータが入力され、次いで、ページバッファからビット線を介してメモリアレイの選択されたページにデータが書込まれる。入力されたアドレス情報をセットし、当該アドレス情報に基づきページを選択し、選択されたページのデータをメモリアレイからページバッファへ転送する期間、外部からのアクセスの禁止を知らせるビジー信号を出力し、データ転送の終了後に外部からのアクセスの許可を知らせるレディ信号を出力するＮＡＮＤ型フラッシュメモリが特許文献１に開示されている。また、クロック信号に同期してバースト読出しを高速に行う半導体メモリが特許文献２に開示されている。

特開２００２−９３１７９号公報 特開２０１０−９６４６号公報

従来のＮＡＮＤ型フラッシュメモリの読出しには、特許文献１に開示されるように、アドレス情報の入力に応答してメモリアレイからページバッファにデータを転送するｔＲ期間（ビジー期間）が発生し、このビジー期間は、ページバッファからデータを読出すリードサイクル期間(ｔＲＣ)よりも非常に長い。従って、不連続な複数のページをバースト読出しする場合に、各ページを選択するためのアドレス情報を入力し、メモリアレイからページバッファへデータ転送を行うと、その都度、ビジー期間が発生してしまい、読出しに時間がかかってしまう。また、ＮＡＮＤ型フラッシュには、データの読み書きを良好に行うことができない無効なメモリブロック（Invalid Block）が存在するため、あるメモリブロックから次のメモリブロックにシーケンシャルに移行してページのバースト読出しを行うことができない場合がある。つまり、無効なメモリブロックを跨ぐようなメモリブロック間の読出しが必要となり、それらのメモリブロックの先頭ページを選択するためのアドレス情報を入力しなければならない。

さらに、従来のＮＡＮＤ型フラッシュメモリには、キャッシュレジスタを用い、キャッシュレジスタからデータをシリアル出力している間に、次に出力すべきページのデータをページバッファに取り込むものがある。このようなキャッシュ読出しでは、キャッシュレジスタのすべてのページのデータを読み出した後に、ページバッファから次のページのデータをキャッシュレジスタに転送するため、転送している期間中は、キャッシュレジスタからデータが出力されない。つまり、バーストモードで複数のページの連続読出しを行う場合に、不連続な空白期間が生じてしまうという課題がある。

本発明は、上記従来の課題を解決するものであり、データの読出しを高速に行うことができる不揮発性半導体メモリを提供することを目的とする。

本発明に係る不揮発性半導体メモリは、複数のメモリセルを含むメモリアレイと、アドレス情報に基づき前記メモリアレイの選択されたページから転送されたデータを保持するページバッファと、前記ページバッファからデータを受け取り、受け取ったデータをクロック信号に応じて直列に出力可能なデータレジスタとを備え、前記メモリアレイは、少なくとも第１および第２のメモリプレーンを有し、少なくとも第１および第２のメモリプレーンの選択されたページのデータが同時に前記ページバッファに転送されるものであって、本発明のデータの読出し方法は、前記データレジスタから第１のメモリプレーンの第１のページのデータを出力している間に、前記ページバッファから第２のメモリプレーンの第２のページのデータを前記データレジスタに転送するステップと、前記データレジスタから第２のメモリプレーンの第２のページのデータを出力している間に、前記ページバッファから第１のメモリプレーンの第２のページのデータを前記データレジスタに転送するステップとを有する。

好ましくはデータの読出し方法はさらに、少なくとも２つの不連続となるページを選択可能な少なくとも２つのアドレス情報を入力するステップと、入力された少なくとも２つのアドレス情報を保持するステップと、前記少なくとも２つのアドレス情報のうち第１のアドレス情報に基づきメモリアレイの第１および第２のメモリプレーンの第１のページを選択するステップと、選択された第１のページのデータを前記ページバッファへ転送するステップと、前記データレジスタから第１のページのデータを読出ししている期間中に、前記少なくとも２つのアドレス情報のうち第２のアドレス情報に基づき選択された第１および第２のメモリプレーンの第２のページのデータを、前記メモリアレイから前記ページバッファに転送するステップとを有する。

好ましくは前記第１のアドレス情報は、前記メモリアレイの第１および第２のメモリプレーンの第１のメモリブロック内の第１のページを選択するためのアドレス情報であり、前記第２のアドレス情報は、前記メモリアレイの第１および第２のメモリプレーンの第２のメモリブロック内の第２のページを選択するためのアドレス情報である。好ましくは前記第１のアドレス情報は、前記メモリアレイの第１および第２のメモリプレーンの第１のメモリブロック内の第１のページを選択するためのアドレス情報であり、前記第２のアドレス情報は、前記第１のメモリブロック内の第２のページを選択するためのアドレス情報である。

好ましくは読出し方法はさらに、第１および第２のメモリプレーン内の異なるメモリブロックのページを選択可能な少なくとも２つのアドレス情報を入力するステップと、入力された少なくとも２つのアドレス情報を保持するステップと、前記少なくとも２つのアドレス情報のうち第１のアドレス情報に基づきメモリアレイの第１および第２のメモリプレーンの第１のメモリブロックの第１のページを選択するステップと、第１および第２のメモリプレーンの第１のメモリブロックの第１のページから最後のページまでのデータを順に前記ページバッファへ転送するステップと、前記データレジスタから第１のメモリブロックの最後のページのデータを読出ししている期間中に、前記少なくとも２つのアドレス情報のうち第２のアドレス情報に基づき選択された第１および第２のメモリプレーンの第２のメモリブロックの第２のページのデータを、前記メモリアレイから前記ページバッファに転送するステップと。

好ましくは読出し方法はさらに、第１および第２のメモリプレーンの第１のページを選択可能な第１のアドレス情報を入力するステップと、入力された第１のアドレス情報に基づき第１および第２のメモリプレーンの第１のメモリブロックの第１のページを選択するステップと、第１のメモリブロックの最後のページが読み出される前に、第２のメモリブロックの第２のページを選択可能な第２のアドレス情報を入力するステップと、前記データレジスタから第１のメモリブロックの最後のページのデータを読出している期間中に、前記第２のアドレス情報に基づき選択された第１および第２のメモリプレーンの第２のメモリブロックの第２のページのデータを、前記メモリアレイから前記ページバッファに転送するステップとを有する。

好ましくは前記第２のアドレス情報を入力するためのコマンドが入力されたとき、前記データレジスタによるバースト読出しを中断し、前記データレジスタは、前記第２のアドレス情報が入力された後に、バースト読出しを再開する。好ましくは前記データレジスタは、所定の周波数のクロック信号の立ち上がりおよび立ち下がりの少なくとも一方に同期してデータを出力し、前記データレジスタの第１および第２のメモリプレーンのページのデータを出力するのに要する時間ｔ１は、メモリアレイからページバッファへデータを転送するのに要する時間ｔ２よりも大きい。

さらに本発明に係る不揮発性半導体メモリは、複数のメモリセルを含むメモリアレイと、アドレス情報に基づき前記メモリアレイの選択されたページから転送されたデータを保持するページバッファと、前記ページバッファからデータを受け取り、受け取ったデータをクロック信号に応じて直列に出力可能なデータレジスタとを備え、前記メモリアレイは、少なくとも第１および第２のメモリプレーンを有し、少なくとも第１および第２のメモリプレーンの選択されたページのデータが同時に前記ページバッファに転送されるものであって、アドレス情報に基づきメモリアレイの少なくとも第１および第２のメモリプレーンのページを選択する選択手段と、前記選択手段によって選択されたページのデータの読出しを制御する制御手段とを有し、前記制御手段は、前記データレジスタから第１のメモリプレーンの第１のページのデータを出力している間に、前記ページバッファから第２のメモリプレーンの第２のページのデータを前記データレジスタに転送し、前記データレジスタから第２のメモリプレーンの第２のページのデータを出力している間に、前記ページバッファから第１のメモリプレーンの第２のページのデータを前記データレジスタに転送する。

好ましくは不揮発性半導体メモリはさらに、少なくとも２つの不連続となるページを選択可能な少なくとも２つのアドレス情報が入力されたとき、当該２つのアドレス情報を保持する保持手段を有し、前記制御手段は、前記少なくとも２つのアドレス情報のうち第１のアドレス情報に基づき選択された第１および第２のメモリプレーンの第１のページのデータを前記データレジスタからバースト出力している期間中に、前記少なくとも２つのアドレス情報のうち第２のアドレス情報に基づき選択された第１および第２のメモリプレーンの第２のページのデータを前記メモリアレイから前記ページバッファに転送する。

好ましくは前記第１のアドレス情報は、前記メモリアレイの第１および第２のメモリプレーンの第１のメモリブロック内の第１のページを選択するためのアドレス情報であり、前記第２のアドレス情報は、前記メモリアレイの第１および第２のメモリプレーンの第２のメモリブロック内の第２のページを選択するためのアドレス情報である。好ましくは前記制御手段は、前記少なくとも２つのアドレス情報のうち第１のアドレス情報に基づき選択された第１および第２のメモリプレーンの第１のメモリブロックの第１のページを選択し、第１のメモリブロックの第１のページから最後のページまでのデータを連続的に読出し、第１のメモリブロックの最後のページのデータを前記データレジスタからバースト出力している期間中に、前記少なくとも２つのアドレス情報のうち第２のアドレス情報に基づき選択された第１および第２のメモリプレーンの第２のメモリブロックの第２のページのデータを前記メモリアレイから前記ページバッファに転送する。

本発明によれば、第１のメモリプレーンの第１のページのデータを出力している間に、ページバッファから第２のメモリプレーンの第２のページのデータをデータレジスタに転送し、データレジスタから第２のメモリプレーンの第２のページのデータを出力している間に、ページバッファから第１のメモリプレーンの第２のデータをデータレジスタに転送するようにしたので、第１のページから第２のページのデータの読出しを連続的に高速に行うことができる。さらに、他の発明によれば、不連続となるページを選択可能なアドレス情報を予め保持することで、メモリアレイからページバッファへのデータ転送を連続的に行うことができる。

本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。 本発明の実施例に係るフラッシュメモリのブロック内のページをバースト読出しの例を示す図である。 本発明の実施例に係るフラッシュメモリのブロック内のページをランダムに読出すモードを示している。 本発明の実施例に係るフラッシュメモリにおけるブロック間のページをバーストモードで読出す例を示している。 本発明の実施例に係るフラッシュメモリにおけるブロック間のページをランダムに読出す例を示している。 本発明の実施例に係るフラッシュメモリの第１のデータ読出し方法を説明するフローチャートである。 本発明の実施例に係るフラッシュメモリの第２のデータ読出し方法を説明するフローチャートである。 本発明の実施例に係る２プレーンキャッシュ読出し動作を説明する図である。 本発明の実施例に係る２プレーンキャッシュ読出し動作のタイミングチャートである。 本発明の第１の実施例によるブロック内バーストページ読出しの例を示す図である。 本発明の第１の実施例によるブロック内ランダムページ読出しの例を示す図である。 本発明の第１の実施例によるブロック間バーストページ読出しの例を示す図である。 本発明の第２の実施例によるブロック間バーストページ読出しの例を示す図である。 フラッシュメモリのメモリアレイの回路構成を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態は、複数のメモリプレーンを有するＮＡＮＤ型のフラッシュメモリを例示する。メモリプレーンの数は、２つ若しくはそれ以上であってもよい。メモリプレーンは、メモリバンクと同様に、メモリアレイの行が選択されたとき、複数のメモリプレーンの各ページが同時に選択される。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図１は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの概略レイアウト構成を示す図である。ここに例示される半導体メモリ１０は、行列のアレイ状に配列された複数のメモリセルを有するメモリアレイ１００と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からのアドレスデータを受け取るアドレスレジスタ１２０と、入出力されるデータを保持するデータレジスタ１３０、入出力バッファ１１０からのコマンドデータを受け取り、コマンドに基づき各部を制御するコントローラ１４０と、アドレスレジスタ１２０からの行アドレス情報Ａｘをデコードし、デコード結果に基づきメモリブロックの選択およびワード線の選択を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１２０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づき列を選択する列選択回路１７０と、データの読出し、プログラムおよび消去のために必要な電圧を生成する内部電圧発生回路１８０とを含んで構成される。

メモリアレイ１００は、２つのメモリプレーン（メモリバンク）１００Ｌ、１００Ｒに分割され、２つのメモリプレーン１００Ｌと１００Ｒの間にワード線選択回路１５０が配置される。メモリプレーン１００Ｌ、１００Ｒは、実質的に同様の構成を有しており、すなわち、メモリプレーン１００Ｌは、列方向にｍ個のメモリブロックBLK(L)1、BLK(L)2、・・・、BLK(L)mを有し、メモリプレーン１００Ｒは、列方向にｍ個のメモリブロックBLK(R)1、BLK(R)2、・・・、BLK(R)mを有し、各メモリブロックは、複数のページを含んでいる。

ページバッファ１６０は、メモリプレーン１００Ｌ、１００Ｒのビット線に接続され、メモリプレーン１００Ｌ、１００Ｒの２ページ分のデータを一時的に格納する記憶容量を有する。また、本実施例では、キャッシュ読出しを実行するため、データレジスタ１３０は、メモリプレーン１００Ｌ、１００Ｒの２ページ分のデータを記憶する容量を有し、ページバッファ１６０からのデータを並列に入力し、読出しクロックに基づきデータを直列に出力する。ページデータのバースト読出しでは、データレジスタ１３０は、ページの先頭のカラム（ビット）位置から最後のカラム（ビット）まで２ページ分のデータを連続的に出力する。また、バースト読出し以外の読出しモードでは、列選択回路１７０により選択されたカラム位置のデータを出力することができる。

次に、本実施例の半導体メモリ１０の２プレーンキャッシュ読出しについて説明する。図２Ａは、本実施例よるメモリブロック内バーストページ読出しの動作を説明する図である。メモリアレイ１００には、選択された２つのメモリプレーンのページから転送されたデータを保持するページバッファＰＢと、ページバッファＰＢから転送されたデータを保持するキャッシュレジスタＣＲとを接続される。ページバッファＰＢは、図１のページバッファ／センス回路１６０に備えられ、キャッシュレジスタＣＲは、図１のデータレジスタ１３０に備えられることができる。

図２Ａに示すメモリブロック内バースト読出しは、メモリブロック内のアドレス指定されたページから当該メモリブロック内の最後のページまでを連続的に読出すものである。メモリブロック内バースト読出しのためのコマンドが入力されると、コントローラ１４０をそれを解読し、メモリブロック内バースト読出しの制御を行う。次いで、ブロック内の読出し開始ページを指定するアドレス情報が入力される。ワード線選択回路１５０は、入力された行アドレスＡｘに基づきメモリプレーン１００Ｌ、１００ＲのメモリブロックBLK(L)1、BLK（R）1を選択し、かつ当該メモリブロック内のページを選択する。図の例では、選択されたページは、PageA、PageBである。

次のシーケンスで、選択されたPageA、PageBのデータがビット線を介してページバッファＰＢに転送される。ページバッファＰＢは、メモリプレーン１００Ｌと１００Ｒの２ページ分のデータを保持する。つまり、ページバッファＰＢのビット数は、メモリプレーン１００Ｌ、１００Ｒの列方向のビット線の数に対応する。

次のシーケンスで、ページバッファＰＢのデータがキャッシュレジスタＣＲに並列に転送される。キャッシュレジスタＣＲからデータが出力されている間、あるいはキャッシュレジスタＣＲからデータが出力される前に、次のページであるPageA+1、PageB+1のデータがページバッファＰＢに取り込まれる。本実施例の２プレーンキャッシュ読出しにおいて２ページのデータを連続的に出力させるモードでは、キャッシュレジスタＣＲから一方のメモリプレーンのページデータの読出しが開始される前に、次のページのデータがメモリアレイからページバッファＰＢに転送される。そして、キャッシュレジスタＣＲから当該一方のメモリプレーンのデータの読出しが開始されるや否や、ページバッファＰＢの他方のメモリプレーンのページのデータがキャッシュレジスタに転送され、次のデータ出力に備えられる。キャッシュレジスタＣＲは、ページバッファＰＢと同様に２ページ分のデータを保持することができ、保持したデータを読出しクロックに同期してシリアル出力する。キャッシュレジスタＣＲは、列アドレス情報Ａｙに基づき列選択回路１７０が選択するカラム位置からデータを出力することができるが、バーストモードでは、先頭のカラム位置から最終のカラム位置までのページデータを連続的にシリアル出力する。キャッシュレジスタＣＲは、読出しクロックの立ち上がりエッジまたは立下りエッジ、あるいは立ち上がりエッジと立ち下がりエッジの双方に同期してデータを出力することができる。

こうして、キャッシュレジスタＣＲがデータを出力している間に、次のページのデータがページバッファＰＢに取り込まれ、メモリブロックの最後のページであるPageAM、PageBMまでの連続的なページのバースト読出しが行われる。

図２Ｂは、メモリブロック内ランダム読出しの動作を説明する図である。この読出しモードは、メモリブロック内の不連続なページを連続的に読出すものである。当該読出しモードのためのコマンドが入力され、コントローラ１４０による読出し制御が開始される。次いで、不連続なページを選択するためのアドレス情報が外部から入力される。図の例では、アドレス情報として、PageA、PageBを選択するための行アドレス、PageA+4、PageB+4を選択するための行アドレス、PageAM-2、PageBM-2を選択するための行アドレスが入力される。キャッシュ読出し動作は、上記と同様に行われる。すなわち、キャッシュレジスタＣＲからPageA、PageBがシリアル出力されるとき、既に次のページであるPageA+4、PageB+4のデータがページバッファＰＢに保持され、最終的に、キャッシュレジスタＣＲからPageAM-2、PageBM-2のデータが出力される。

図３Ａは、ブロック間バースト読出しの動作を説明する図である。この読出しモードは、異なるメモリブロック間で連続的なページの読出しを行うものである。当該モードのコマンドが入力され、次いで、異なるメモリブロックにおける先頭ページを読出すためのアドレス情報が外部から入力される。図の例では、アドレス情報として、ブロックBLK(L)1、BLK(R)1のPageA、PageBを選択するための行アドレス、ブロックBLK(L)3、BLK(R)3のPageA+2、PageB+2を選択するための行アドレス、ブロックBLK(L)5、BLK(R)5のPageA+3、PageB+3を選択するための行アドレスが外部から入力される。先ず初めに、ブロックBLK(L)1、BLK(R)1のPageA、PageBから最後のページPageAM、PageBMまでのページが連続的に読み出され、次に、ブロックBLK(L)3、BLK(R)3のPageA+2、PageB+2から最後のページPageAM、PageBMまでのページが連続的に読み出され、次に、ブロックBLK(L)5、BLK(R)5のPageA+3、PageB+3から最後のページPageAM、PageBMまでのページが連続的に読み出される。

図３Ｂは、ブロック間ランダム読出しの動作を説明する図である。この読出しモードは、異なるブロックの任意のページを連続的に読出すものである。当該モードのコマンドが入力され、次いで、異なるブロックの任意のページを選択するためのアドレス情報が外部から入力される。図の例では、図３Ａのときと同様に、ブロックBLK(L)1、BLK(R)1のPageA、PageBを選択するための行アドレス、ブロックBLK(L)3、BLK(R)3のPageA+2、PageB+2を選択するための行アドレス、ブロックBLK(L)5、BLK(R)5のPageA+3、PageB+3を選択するための行アドレスが外部から入力される。ブロックBLK(L)1、BLK(R)1のPageA、PageBがキャッシュレジスタＣＲから出力されている間に、ブロックBLK(L)3、BLK(R)3のPageA+2、PageB+2のデータがページバッファＰＢに保持され、ブロックBLK(L)3、BLK(R)3のPageA+2、PageB+2のデータがキャッシュレジスタＣＲから出力されている間に、ブロックBLK(L)5、BLK(R)5のPageA+3、PageB+3のデータがページバッファに保持され、異なるブロック間の任意のページのバースト読出しが行われる。

図４は、本発明の実施例による第１のデータ読出し方法を示すフローチャートである。第１の読出し方法は、図２Ｂに示すブロック内ランダム読出し、図３Ａに示すブロック間バースト読出し、図３Ｂに示すブロック間ランダム読出しにおいて必要となる、不連続なページを選択するためのアドレス情報を予め入力し、保持するものである。先ず、外部のコントローラから半導体メモリ１０に対して第１の読出し方法に関するコマンドが入力され、コントローラ１４０は、当該コマンドに基づき第１の読出し方法を実行すべく各部を制御する。次いで、不連続のページを選択するためのＮ個のアドレス情報（Ｎは、２以上の自然数）が半導体メモリ１０に入力される（ステップＳ１０１）。入力されたアドレス情報は、例えば、アドレスレジスタ１２０にスタックされる形で保持される（Ｓ１０２）。

次に、ワード線選択回路１５０は、アドレス情報に蓄積されたｉ番目（ｉは、１以上の自然数）のアドレス情報に基づきメモリアレイのページを選択する（Ｓ１０３）。これは、メモリプレーン１００Ｌ、１００Ｒの両ページを同時に選択する。次に、選択されたページのデータがページバッファに転送され（Ｓ１０４）、引き続き、ページバッファＰＢのデータがキャッシュレジスタＣＲに転送され（Ｓ１０５）、キャッシュレジスタＣＲからデータが読出しクロック信号に同期してシリアル出力される。キャッシュレジスタＣＲからデータの出力が終了する前に、次のｉ＋１のアドレス情報に基づき選択されたページのデータがページバッファＰＢに転送される（Ｓ１０７）。こうして、Ｎ個のアドレス情報を用いたページデータのバースト読出しが行われる。

第１の読出し方法では、不連続なページを選択するためのＮ個のアドレス情報を予め入力しておくため、不連続なページを読み出すたびにアドレス情報を入力する必要がなくなる。従って、アドレス情報の入力に応じて選択されたページのデータを、メモリアレイからページバッファへ転送するビジー期間の発生は、最初のページの選択時のみであり、データ読出しの高速化を図ることができる。

好ましい態様では、キャッシュレジスタが２ページ分のデータを出力するのに要する時間ｔ１は、メモリアレイからページバッファへデータを転送するのに要する時間ｔ２よりも幾分だけ大きい。これにより、キャッシュレジスタからデータ出力している間に、バックグランド処理で、メモリアレイからページバッファへのデータ転送を行うことができる。

図５は、本発明の実施例による第２のデータ読出し方法を示すフローチャートである。第２の読出し方法は、図３Ａに示すブロック間バースト読出しにおいて必要となる、不連続なページを選択するためのアドレス情報を、最適なタイミングで入力するものである。初めに、第２のデータ読出しに関するコマンドが外部から入力され、次いで、アドレス情報が入力される（Ｓ２０１）。このアドレス情報は、あるメモリブロック内の読出しを開始する先頭のページを選択するためのものである。コントローラ１４０の制御のもと、ワード線選択回路１５０は、入力されたアドレス情報に基づきメモリブロック内のページを選択し、以後、当該メモリブロック内の最後のページまでのバースト読出しが開始される（Ｓ２０２）。

キャッシュレジスタＣＲからデータが出力されている期間中に、次の選択されたページのデータがページバッファＰＢに転送される（Ｓ２０３）。次いで、メモリブロックの最後のページがキャッシュレジスタＣＲから読み出される前にコマンドが入力され（Ｓ２０４）、次いで、このコマンドに応答してコントローラ１４０は読出しクロックを停止させることで、キャッシュレジスタＣＲからのデータ出力が一時中断される（Ｓ２０５）。但し、この読出しの一時中断は必須ではなく、任意のオプションであることができる。ここで、外部のコントローラから半導体メモリ１０に対して、次のメモリブロックのページを選択するためのアドレス情報が入力され、これがアドレスレジスタ１２０に保持される（Ｓ２０６）。コントローラ１４０は、アドレス情報が入力された後、キャッシュレジスタＣＲのデータの読出しを再開させる（Ｓ２０７）。そして、メモリブロックの最後のページのデータが出力される前に、コントローラ１４０は、次のメモリブロックのアドレス情報がアドレスレジスタ１２０に保持されているか否かをチェックし（Ｓ２０９）、アドレス情報が保持されている場合には、当該アドレス情報に基づき選択されたページのデータをページバッファＰＢに転送させる。このデータ転送は、キャッシュレジスタＣＲによる最後のページの読出しの開始前に行われる。他方、次のメモリブロックのアドレス情報が保持されていないと判定されたとき、読出しが終了する。

次に、本発明の実施例による２メモリプレーンのキャッシュ読出し動作について説明する。本実施例のキャッシュ読出し動作は、図２Ａに示すブロック内バースト読出し、図２Ｂに示すブロック内ランダム読出し、図３Ａに示すブロック間バースト読出し、図３Ｂに示すブロック間ランダム読出しに適用可能である。好ましくは、コントローラ１４０は、制御プログラムを含み、外部からのコマンドに基づき各部を制御するための制御信号を生成する。図６は、キャッシュ読出し動作のフローを示し、図７は、そのタイミングシーケンスを示している。

先ず、メモリアレイの選択されたページのデータがページバッファＰＢに転送される（Ｓ３０１）。図１に示す例では、メモリアレイが２つのメモリプレーンを有するので、各メモリプレーン１００Ｌ、１００Ｒの同一行のページのデータがページバッファＰＢに転送される。もし、メモリアレイが４つのメモリプレーンを有する場合には、４つのメモリプレーンのページのデータがページバッファに転送される。なお、以後の説明では、キャッシュレジスタＣＲ、ページバッファＰＢにおいて、メモリプレーン１００Ｌから転送されたデータを保持する領域をメモリプレーン０、メモリプレーン１００Ｒから転送されたデータを保持する領域をメモリプレーン１と称する。

次に、ページバッファＰＢのデータがキャッシュレジスタＣＲへ転送され、次に選択されたページのデータがページバッファＰＢに転送される（Ｓ３０２）。この状態で、キャッシュレジスタＣＲは、先に選択されたメモリプレーン０、１のページのデータを保持し、ページバッファＰＢは、次に選択されたメモリプレーン０、１のページのデータを保持している。

次に、キャッシュレジスタＣＲからメモリプレーン０のデータがシーケンシャルに出力される。列選択回路１７０は、読出しクロックに同期してキャッシュレジスタＣＲ（データレジスタ１３０）の先頭アドレス位置から順にデータをシリアル出力させる。例えば、列選択回路１７０は、読出しクロック信号に応答してインクリメントされるカウンタを含み、カウンタの計数値に応じてキャッシュレジスタＣＲのアドレス位置を選択させ、データを順次出力させる。

図７（Ｂ）は、本実施例の２メモリプレーンのキャッシュ読出し動作を示している。同図の読出しシーケンス１では、キャッシュレジスタＣＲに保持されたメモリプレーン０のページＡのデータが出力される。このとき、キャッシュレジスタＣＲには、メモリプレーン０のページＡのデータとメモリプレーン１のページＢのデータが保持され、ページバッファＰＢには、メモリプレーン０の次のページＡ＋１とメモリプレーン１のページＢ＋１のデータが保持されている。

コントローラ１４０は、キャッシュレジスタＣＲからメモリプレーン０のデータが全て出力されたか否かを判定する（Ｓ３０４）。この判定結果は、ページバッファＰＢからキャッシュレジスタＣＲへのデータ転送の制御に利用される。メモリプレーン０のデータの読出しが終了すると、次に、キャッシュレジスタＣＲからメモリプレーン１のデータの出力が行われる（Ｓ３０５）。キャッシュレジスタＣＲにおけるメモリプレーン０からメモリプレーン１へのデータの読出しは、連続的に行われる。メモリプレーン０のデータの出力が終了すると、言い換えればメモリプレーン１のデータの読出しが開始されると、コントローラ１４０の制御のもと、ページバッファＰＢのメモリプレーン０のページのデータがキャッシュレジスタＣＲに転送される（Ｓ３０６）。

図７（Ｂ）の読出しシーケンス２を参照すると、キャッシュレジスタＣＲからメモリプレーン１のページＢのデータが出力される期間に、ページバッファＰＢのメモリプレーン０の次のページＡ＋１のデータがキャッシュレジスタＣＲに転送される。

次に、コントローラ１４０は、キャッシュレジスタＣＲからメモリプレーン１のデータが全て出力されたか否かを判定する（Ｓ３０４）。この判定結果は、ページバッファＰＢからキャッシュレジスタＣＲへのデータ転送の制御に利用される。メモリプレーン１のデータの読出しが終了すると、次に、キャッシュレジスタＣＲからメモリプレーン０のデータの出力が行われる（Ｓ３０８）。キャッシュレジスタＣＲにおけるメモリプレーン１からメモリプレーン０へのデータの読出しは、連続的に行われる。メモリプレーン１のデータの出力が終了すると、言い換えればメモリプレーン０のデータの読出しが開始されると、コントローラ１４０の制御のもと、ページバッファＰＢのメモリプレーン１のページのデータがキャッシュレジスタＣＲに転送される（Ｓ３０９）。

これ以降も同様に、キャッシュレジスタＣＲにおいて一方のメモリプレーンのデータが出力されている期間中に、他方のメモリプレーンのデータがページバッファＰＢから転送され、これにより、キャッシュレジスタＣＲからは、複数のページ間のデータを連続的に読出すことができる。

図７（Ｂ）の読出しシーケンス３を参照すると、キャッシュレジスタＣＲからメモリプレーン０のページＡ＋１のデータが出力される期間に、ページバッファＰＢのメモリプレーン１の次のページＢ＋１のデータがキャッシュレジスタＣＲに転送される。また、読出しシーケンス４では、キャッシュレジスタＣＲからメモリプレーン１のページＢ＋１のデータの読出しが終了する前に、メモリプレーンからページバッファに次のページＡ＋２、Ｂ＋２のデータが転送され、かつページバッファＰＢのメモリプレーン０のページＡ＋２のデータがキャッシュレジスタＣＲに転送される。

一方、図７（Ａ）は、従来方式の読出し動作を示している。読出しシーケンス１では、図７（Ｂ）のときと同様に、ページＡのデータが出力される。読出しシーケンス２において、キャッシュレジスタＣＲのメモリプレーン１のページＢのデータが出力されるが、この期間中、ページバッファＰＢの次のページＡ＋１のデータはキャッシュレジスタＣＲに転送されない。次の読出しシーケンス３において、ページバッファＰＢのメモリプレーン０、１の次のページＡ＋１、Ｂ＋１のデータがキャッシュレジスタＣＲに転送される。この転送期間Ｔｄ、キャッシュレジスタＣＲからはデータが出力されない。読出しシーケンス４において、キャッシュレジスタＣＲからメモリプレーン０のページＡ＋１のデータが出力され、読出しシーケンス５において、キャッシュレジスタＣＲからメモリプレーン１のページＢ＋１のデータが出力される。このように、従来方式では、キャッシュレジスタＣＲのメモリプレーン０、１のデータが全て出力された後に、ページバッファＰＢからメモリプレーン０、１の次のページのデータが転送されるため、複数のページ間の読出しにおいて、期間Ｔｄの空白期間が生じ、その分だけデータ読出しの遅延が生じる。

次に、本発明の実施例による具体的な読出し動作の例を図８ないし図１１に示す。図８は、ブロック内バーストページ読出し（図２Ａ）の例を示している。先ず、外部のコントローラから半導体メモリ１０に対してコマンドが入力され、次いで、メモリブロックの読出しを開始するアドレス情報が入力される。この例では、メモリプレーン０、１のPageA、PageBを選択するためのアドレス情報が入力される。アドレス情報の入力が終了すると、再度、コマンドが入力され、半導体メモリ１０は、当該コマンドに応答してブロック内バーストページ読出しを実行する。アドレス情報によりページ選択が行われると、メモリアレイ１００からページバッファＰＢ、キャッシュレジスタＣＲにPageA、PageBのデータが転送される。この転送期間ｔＲ、半導体メモリ１０から外部のコントローラに対してビジー信号が出力される。

リードサイクルｔＲＣの期間、キャッシュレジスタＣＲからPageAのデータが出力され、その次にPageBのデータが出力され、この期間、次のPageA+1のデータがキャッシュレジスタＣＲに転送される。こうして、メモリブロックの最後のPageAM、PageBMまでキャッシュ読出しが行われる。この読出しでは、図７（Ａ）に示したように空白期間Ｔｄが生じないため、従来方式よりもデータの読出しを高速に行うことができる。

図９は、ブロック内ランダムページ読出し（図２Ｂ）の例を示している。ここでは、図４に説明した第１の読出し方法が用いられる。先ず、外部のコントローラからのコマンドが半導体メモリ１０に入力され、次に、メモリブロックの最初のページ(PageA、PageB)を選択するためのアドレス情報が入力され、これがアドレスレジスタ１２０に保持される。次に、コマンドが入力され、メモリブロックの次のページ（PageAM-1、PageBM-1）を選択するためのアドレス情報が入力され、これがアドレスレジスタ１２０に保持される。入力すべきアドレス情報が終了すると、外部のコントローラからコマンドが半導体メモリ１０に入力され、このコマンドに基づき、半導体メモリ１０は、ブロック内ランダムページの読出しを実行する。第１の読出し方法では、予めアドレス情報を入力しておくため、従来のように、不連続となるページを読出すときにアドレス情報を入力する必要がない。このことは、アドレス情報に応答して選択されたページのデータをメモリアレイからページバッファへ転送するビジー期間を発生させない。つまり、PageAM-1、PageBM-1のデータは、PageA、PageBのデータを出力している間に既にページバッファに取り込まれ、PageBのデータが読み出されている間に、PageAM-1のデータがページバッファＰＢからキャッシュレジスタＣＲに転送され、PageA、PageBの読出し終了後に、連続的にPageAM-1、PageBM-1のデータが読み出される。

図１０は、ブロック間バーストページ読出し（図３Ａ）の例を示している。この場合には、図９のときと異なり、異なるメモリブロックのページを選択するためのアドレス情報が予め入力される。この例では、メモリブロックＢＬＫ（Ｘ）のPageA、PageBからPageAM、PageBMまでのバースト読出しが行われた後に、連続的に、メモリブロックＢＬＫ（Ｙ）のPageA+1、PageB+1からPageAM、PageBMまでのバースト読出しが行われる。なお、図３Ｂのブロック間ランダムページ読出しの具体的な読出し例は省略するが、この場合にも、異なるブロックにおいて選択すべきページのアドレス情報を予め入力することで、上記と同様に高速の読出しを行うことができる。

図１１は、図５に示した第２の読み出し方法を用いたときのブロック間バーストページ読出しの例を示している。先ず、外部のコントローラからコマンドが入力された後に、メモリブロックＢＬＫ（Ｘ）のPageA、PageBを選択するためのアドレス情報が入力される。その後、コマンドが入力されると、半導体メモリ１０は、当該コマンドに応じてブロック間バーストページ読出しを実行する。

メモリブロックＢＬＫ（Ｘ）のバースト読出しが終了する前に、外部のコントローラからコマンドが入力され、次のメモリブロックＢＬＫ（Ｙ）のPageA+1、PageB+1を選択するためのアドレス情報が入力される。このとき、コントローラ１４０は、読出しクロックを停止することで、キャッシュレジスタＣＲからのデータ出力を一時停止してもよい。入力されたアドレス情報はアドレスレジスタ１２０に一時保持され、次いで、外部のコントローラからコマンドが入力されると、コントローラ１４０は、キャッシュレジスタＣＲの出力を開始させ、停止されていた次のデータから読出しが再開される。次いで、メモリブロックＢＬＫ（Ｘ）の最後のPageAM、PageBMのデータが出力される前に、次のメモリブロックＢＬＫ（Ｙ）のPageA+1、PageB+1のデータがページバッファＰＢに取り込まれる。そして、最後のPageBMが出力されている間に、ページバッファのPageA+1のデータがキャッシュレジスタＣＲに転送される。こうして、ブロック間のバーストページ読出しを高速化することができる。また、連続的なバースト読出しを行うために、最後のPageAM、PageBMの出力が開始された後の期間は、次のメモリブロックＢＬＫ（Ｙ）のページを選択するためのコマンドの入力が禁止される。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：半導体メモリ
１００：メモリアレイ
１００Ｌ、１００Ｒ：メモリプレーン
１２０：アドレスレジスタ
１３０：データレジスタ
１４０：コントローラ
１５０：ワード線選択回路
１６０：ページバッファ／センス回路
１７０：列選択回路
１８０：内部電圧発生回路

Claims (8)

1. 複数のＮＡＮＤストリングからなるメモリセルを含むメモリアレイと、アドレス情報に基づき前記メモリアレイの選択されたページから転送されたデータを保持するページバッファと、前記ページバッファからデータを受け取り、受け取ったデータをクロック信号に応じて直列に出力可能なデータレジスタとを備え、前記メモリアレイは、少なくとも第１および第２のメモリプレーンを有し、少なくとも第１および第２のメモリプレーンの選択されたページのデータが同時に前記ページバッファに転送される、ＮＡＮＤ型不揮発性半導体メモリにおけるデータの読出し方法であって、
   少なくとも２つの不連続となるページを選択可能な少なくとも２つのアドレス情報を外部から入力するステップと、
   入力された少なくとも２つのアドレス情報を保持するステップと、
   前記少なくとも２つのアドレス情報のうち第１のアドレス情報に基づきメモリアレイの第１および第２のメモリプレーンの第１のページを選択するステップと、
   選択された第１および第２のメモリプレーンの第１のページのデータを同時に前記メモリアレイから前記ページバッファへ転送するステップと、
   前記データレジスタから第１のページのデータを読出ししている期間中に、前記少なくとも２つのアドレス情報のうち第２のアドレス情報に基づきメモリアレイの第１および第２のメモリプレーンの第２のページを選択するステップと、
   選択された第１および第２のメモリプレーンの第２のページのデータを同時に前記メモリアレイから前記ページバッファに転送するステップと、
   前記データレジスタから第１のメモリプレーンの第１のページのデータを出力している間に、前記ページバッファから第２のメモリプレーンの第２のページのデータを前記データレジスタに転送するステップと、
   前記データレジスタから第２のメモリプレーンの第２のページのデータを出力している間に、前記ページバッファから第１のメモリプレーンの第２のページのデータを前記データレジスタに転送するステップとを有し、
   前記データレジスタから少なくとも第１および第２のメモリプレーンのページのデータを出力するのに要する時間は、前記メモリアレイから前記ページバッファへ少なくとも第１および第２のメモリプレーンのページのデータを転送するのに要する時間よりも大きい、データの読出し方法。
2. 前記第１のアドレス情報は、前記メモリアレイの第１および第２のメモリプレーンの第１のメモリブロック内の第１のページを選択するためのアドレス情報であり、前記第２のアドレス情報は、前記メモリアレイの第１および第２のメモリプレーンの第２のメモリブロック内の第２のページを選択するためのアドレス情報である、請求項１に記載の読出し方法。
3. 前記第１のアドレス情報は、前記メモリアレイの第１および第２のメモリプレーンの第１のメモリブロック内の第１のページを選択するためのアドレス情報であり、前記第２のアドレス情報は、前記第１のメモリブロック内の第２のページを選択するためのアドレス情報である、請求項１に記載の読出し方法。
4. 複数のＮＡＮＤストリングからなるメモリセルを含むメモリアレイと、アドレス情報に基づき前記メモリアレイの選択されたページから転送されたデータを保持するページバッファと、前記ページバッファからデータを受け取り、受け取ったデータをクロック信号に応じて直列に出力可能なデータレジスタとを備え、前記メモリアレイは、少なくとも第１および第２のメモリプレーンを有し、少なくとも第１および第２のメモリプレーンの選択されたページのデータが同時に前記ページバッファに転送される、ＮＡＮＤ型不揮発性半導体メモリにおけるデータの読出し方法であって、
   第１および第２のメモリプレーン内の異なるメモリブロックのページを選択可能な少なくとも２つのアドレス情報を外部から入力するステップと、
   入力された少なくとも２つのアドレス情報を保持するステップと、
   前記少なくとも２つのアドレス情報のうち第１のアドレス情報に基づきメモリアレイの第１および第２のメモリプレーンの第１のメモリブロックの第１のページを選択するステップと、
   第１および第２のメモリプレーンの第１のメモリブロックの第１のページから最後のページまでのデータを順に、かつ第１および第２のメモリプレーンのページのデータを同時に前記メモリアレイから前記ページバッファへ転送するステップと、
   前記データレジスタから第１のメモリブロックの最後のページのデータを読出ししている期間中に、前記少なくとも２つのアドレス情報のうち第２のアドレス情報に基づき第１および第２のメモリプレーンの第２のメモリブロックの第２のページのデータを選択するステップと、
   選択された第１および第２のメモリプレーンの第２のメモリブロックの第２のページのデータを同時に前記メモリアレイから前記ページバッファに転送するステップと、
   前記データレジスタから第１のメモリプレーンの第１のページのデータを出力している間に、前記ページバッファから第２のメモリプレーンの第２のページのデータを前記データレジスタに転送するステップと、
   前記データレジスタから第２のメモリプレーンの第２のページのデータを出力している間に、前記ページバッファから第１のメモリプレーンの第２のページのデータを前記データレジスタに転送するステップとを有し、
   前記データレジスタから少なくとも第１および第２のメモリプレーンのページのデータを出力するのに要する時間は、前記メモリアレイから前記ページバッファへ少なくとも第１および第２のメモリプレーンのページのデータを転送するのに要する時間よりも大きい、
   データの読出し方法。
5. 前記データレジスタは、所定の周波数のクロック信号の立ち上がりおよび立ち下がりの少なくとも一方に同期してデータを出力する、請求項１ないし４いずれか１つに記載の読出し方法。
6. 複数のＮＡＮＤストリングからなるメモリセルを含むメモリアレイと、アドレス情報に基づき前記メモリアレイの選択されたページから転送されたデータを保持するページバッファと、前記ページバッファからデータを受け取り、受け取ったデータをクロック信号に応じて直列に出力可能なデータレジスタとを備え、前記メモリアレイは、少なくとも第１および第２のメモリプレーンを有し、少なくとも第１および第２のメモリプレーンの選択されたページのデータが同時に前記ページバッファに転送される、不揮発性半導体メモリであって、
   少なくとも２つの不連続となるページを選択可能な少なくとも２つのアドレス情報が外部から入力されたとき、当該２つのアドレス情報を保持する保持手段と、
   アドレス情報に基づきメモリアレイの少なくとも第１および第２のメモリプレーンのページを選択する選択手段と、
   前記選択手段によって選択されたページのデータの読出しを制御する制御手段とを有し、
   前記制御手段は、前記少なくとも２つのアドレス情報のうち第１のアドレス情報に基づき選択された第１および第２のメモリプレーンの第１のページのデータを前記データレジスタからバースト出力している期間中に、前記少なくとも２つのアドレス情報のうち第２のアドレス情報に基づき選択された第１および第２のメモリプレーンの第２のページのデータを同時に前記メモリアレイから前記ページバッファに転送し、
   前記制御手段は、前記データレジスタから第１のメモリプレーンの第１のページのデータを出力している間に、前記ページバッファから第２のメモリプレーンの第２のページのデータを前記データレジスタに転送し、前記データレジスタから第２のメモリプレーンの第２のページのデータを出力している間に、前記ページバッファから第１のメモリプレーンの第２のページのデータを前記データレジスタに転送し、
   前記データレジスタから少なくとも第１および第２のメモリプレーンのページのデータを出力するのに要する時間は、前記メモリアレイから前記ページバッファへ少なくとも第１および第２のメモリプレーンのページのデータを転送するのに要する時間よりも大きい、ＮＡＮＤ型不揮発性半導体メモリ。
7. 前記第１のアドレス情報は、前記メモリアレイの第１および第２のメモリプレーンの第１のメモリブロック内の第１のページを選択するためのアドレス情報であり、前記第２のアドレス情報は、前記メモリアレイの第１および第２のメモリプレーンの第２のメモリブロック内の第２のページを選択するためのアドレス情報である、請求項６に記載のＮＡＮＤ型不揮発性半導体メモリ。
8. 前記制御手段は、前記少なくとも２つのアドレス情報のうち第１のアドレス情報に基づき選択された第１および第２のメモリプレーンの第１のメモリブロックの第１のページを選択し、第１のメモリブロックの第１のページから最後のページまでのデータを連続的に読出し、第１のメモリブロックの最後のページのデータを前記データレジスタからバースト出力している期間中に、前記少なくとも２つのアドレス情報のうち第２のアドレス情報に基づき選択された第１および第２のメモリプレーンの第２のメモリブロックの第２のページのデータを前記メモリアレイから前記ページバッファに転送する、請求項６に記載のＮＡＮＤ型不揮発性半導体メモリ。

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