TWI723398B - 高密度mim電容器結構 - Google Patents

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TWI723398B
TWI723398B TW108116938A TW108116938A TWI723398B TW I723398 B TWI723398 B TW I723398B TW 108116938 A TW108116938 A TW 108116938A TW 108116938 A TW108116938 A TW 108116938A TW I723398 B TWI723398 B TW I723398B
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王銓中
楊敦年
林榮義
施俊吉
亞歷山大 卡爾尼斯基
黃益民
廖家慶
洪昇暉
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Abstract

在一些實施例中，本揭露內容是關於一種積體晶片。積體晶片包含：介電結構，安置於基底之上。多個導電內連線層安置於介電結構內。多個導電內連線層包含多個內連線導線及多個內連線通孔的多個交替層。金屬-絕緣體-金屬（MIM）電容器配置於介電結構內。金屬-絕緣體-金屬電容器具有藉由電容器介電結構與上部導電電極間隔開的下部導電電極。金屬-絕緣體-金屬電容器垂直地延伸至超出多個導電內連線層中的兩者或多於兩者。

Description

高密度MIM電容器結構
本揭露內容是關於一種具有高密度MIM電容器結構的積體晶片。
積體晶片(Integrated chips)形成於包括數百萬或數十億個電晶體元件的半導體晶粒上。電晶體元件經配置以充當開關及/或產生功率增益(power gain)，以能夠實現積體晶片的邏輯功能性(例如，形成經配置以執行邏輯功能的處理器)。積體晶片亦包括被動元件，諸如電容器、電阻器、電感器、變容器等。被動元件廣泛用於控制積體晶片特性，諸如增益(gains)、時間常數(time constants)等。
在一些實施例中，本揭露內容是關於一種積體晶片。所述積體晶片包含：介電結構，安置於基底之上；多個導電內連線層，配置於所述介電結構內，其中所述多個導電內連線層包括具有多個內連線導線及多個內連線通孔的多個交替層；以及金屬-絕緣體-金屬電容器，配置於所述介電結構內且包括透過電容器介電結構與上部導電電極間隔開的下部導電電極，其中所述金屬-絕緣體-金 屬電容器垂直地延伸超出所述多個導電內連線層中的兩者或多於兩者。
在一些實施例中，本揭露內容是關於一種積體晶片。所述積體晶片包含：介電結構，配置於基底之上，其中所述介電結構包括由多個蝕刻終止層間隔開的多個堆疊層間介電層；多個導電內連線層，配置於所述介電結構內；下部導電電極，具有耦接至所述下部導電電極的第一底部表面的多個第一側壁；以及上部導電電極，藉由電容器介電結構與所述下部導電電極間隔開，且具有耦接至處於所述下部導電電極的所述第一底部表面之上的所述上部導電電極的第二底部表面的多個第二側壁，其中所述多個第一側壁及所述多個第二側壁垂直地延伸穿過所述多個蝕刻終止層中的至少兩者。
在一些實施例中，本揭露內容是關於一種形成積體晶片的方法。所述方法包含：在基底之上的介電結構內形成多個導電內連線層，其中所述介電結構包括藉由多個蝕刻終止層間隔開的多個堆疊層間介電層；蝕刻所述介電結構以限定垂直地延伸穿過所述多個蝕刻終止層中的至少兩者的溝渠；沉積下部導電電極層於所述溝渠內，沉積一或多個介電層於所述下部導電電極層之上及所述溝渠內，且沉積上部導電電極層於所述一或多個介電層之上及所述溝渠內；以及蝕刻所述下部導電電極層、所述一或多個介電層以及所述上部導電電極層以限定金屬-絕緣體-金屬電容器。
100、200、300、800、900、1000、1100、1200、1300:積體晶片
101a:邏輯區
101b:去耦合區
102:基底
102a:第一基底
102b:第二基底
104:介電結構
104a、1602:第一介電結構
104b、1702:第二介電結構
106、802、902、1202:電晶體元件
108:導電內連線層
108a:下部內連線層
108a1、108a2、108a3:下部內連線結構
108b:上部內連線層
110、110a:內連線導線
110u:最頂部內連線導線
112:內連線通孔
114:金屬-絕緣體-金屬電容器
114L、116L:下部表面
114u:最上部表面
116:下部導電電極
116s1:下部側壁
116s2:上部側壁
117a、117b、818、1002:水平平面
118:電容器介電結構
120:上部導電電極
122、610:第一方向
124、612:第二方向
202:層間介電層
202a:第一層間介電層
202b:第二層間介電層
202u:上部層間介電層
203:接縫
204、204a:蝕刻終止層
206:擴散障壁層
208:金屬核芯
210:障壁層
212a、1102a:第一突出部
212b、1102b:第二突出部
212c、1102c:第三突出部
214:三維視圖
400、500、600、700、704、708、1600、1700、1800、1900、2000、2100、2200、2206、2212、2300、2400、2500:橫截面圖
402:間距
404:距離
406、408、504、506、606、608:俯視圖
502:非零距離
601、701、703、709:多層電容器介電結構
602:第一介電層
604:第二介電層
702a、706a、710a:第一層
702b、706b、710b:第二層
702c、706c、710c:第三層
710d:第四層
802a、902a、1202a:閘極電極
802b、902b、1202b:閘極介電層
802d、902d、1202d:汲極區
802s、902s、1202s:源極區
804:接合襯墊
806:第一鈍化層
808:第二鈍化層
810:重佈線層
812:第三鈍化層
814:上覆凸塊下金屬層
816:焊料球
1302:第一電晶體
1304:第二電晶體
1306:示意圖
1400、1500:三維積體晶片
1402a:第一積體電路晶粒
1402b:第二積體電路晶粒
1404:混合接合介面區域
1406a:第一介電接合層
1406b:第二介電接合層
1408a:第一導電接合結構
1408b:第二導電接合結構
1701:額外的層間介電層
1704:第一經圖案化罩幕層
1706:開口
1802:第一蝕刻劑
1804:溝渠
1902:下部導電電極層
2002:介電層
2102:上部導電電極層
2202:第二經圖案化罩幕層
2204:第二蝕刻劑
2208:第三經圖案化罩幕層
2210:第三蝕刻劑
2214:第四經圖案化罩幕層
2216:第四蝕刻劑
2402:介層窗孔
2404:內連線導線溝渠
2406:上部內連線層開口
2600:方法
2602、2604、2606、2608、2610、2612、2614、2616、2618:動作
α:第一角度
β:第二角度
γ:第三角度
δ:第四角度
A-A'、B-B':橫截面線
V1:第一電壓
V2:第二電壓
d 1 :第一距離
d 2 :第二距離
d 3 :第三距離
h:高度
s 1 :第一後置
s 2 :第二後置
t 1 :第一厚度
t 2 :第二厚度
t 3 :第三厚度
w:寬度
結合附圖閱讀以下詳細描述時會最佳地理解本揭露內容 的態樣。應注意，根據業界中的標準慣例，各種特徵並未按比例繪製。事實上，可出於論述清楚起見而任意地增加或縮減各種特徵的尺寸。
圖1示出具有垂直地延伸於多個導電內連線層之上的高密度MIM電容器的積體晶片的一些實施例的橫截面圖。
圖2A至圖2B示出具有高密度MIM電容器的積體晶片的一些其他實施例。
圖3示出具有高密度MIM電容器的積體晶片的一些其他實施例的橫截面圖。
圖4A至圖4C示出具有高密度MIM電容器的積體晶片的一些其他實施例。
圖5A至圖5C示出具有高密度MIM電容器的積體晶片的一些其他實施例。
圖6A至圖6C示出具有包括多層電容器介電結構(multi-film capacitor dielectric structure)的高密度MIM電容器的積體晶片的一些其他實施例。
圖7A至圖7D示出具有包括不同多層電容器介電結構的高密度MIM電容器的積體晶片的一些其他實施例的橫截面圖。
圖8至圖15示出具有高密度MIM電容器的積體晶片的一些其他實施例。
圖16至圖25示出形成具有垂直地延伸於多個導電內連線層之上的高密度MIM電容器的積體晶片的方法的一些實施例的橫截面圖。
圖26示出形成具有垂直地延伸於多個導電內連線層之上的 高密度MIM電容器的積體晶片的方法的一些實施例的流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下描述組件及配置的具體實例以簡化本揭露內容。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵之上或第二特徵上可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清晰的目的且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，在本文中可使用空間相對術語(諸如「下方」、「之下」、「下部」、「上方」、「上部」以及類似術語)來描述一個元件或特徵與圖式中所示出的另一(些)元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
MIM(金屬-絕緣體-金屬，metal-insulator-metal或metal-insulating-metal)電容器一般包括配置於上部導電電極與下部導電電極之間的電容器介電層。上部導電電極及下部導電電極通常安置於積體晶片的後段製程(back-end-of-the-line；BEOL)上的層間介電(inter-level dielectric；ILD)層內。為實現用於積體晶片應用 之足夠高的電容，MIM電容器常常於積體晶片中佔用相對較大的面積。舉例而言，MIM電容器可具有約10平方微米(microns2)的面積。
在積體晶片的最小特徵尺寸(例如閘極尺寸、金屬內連線尺寸等)繼續縮減時，MIM電容器無法在不減少其電容的情況下以同樣方式縮放其尺寸。此是由於MIM電容器的電容與上部導電電極及下部導電電極的面積成正比。因此，隨著積體晶片的最小特徵尺寸縮減，MIM電容器按比例佔用更大的基底面積以實現相同電容，且因此變得愈來愈昂貴。
在一些實施例中，本揭露內容是關於一種積體晶片，包括具有相對較大的電容同時佔用相對較小的基底面積的MIM電容器。在一些實施例中，所述積體晶片包含安置於基底之上的介電結構內的多個導電內連線層(例如多個內連線導線及/或多個內連線通孔)。MIM電容器亦配置於所述介電結構內。MIM電容器包含藉由電容器介電結構與上部導電電極間隔開的下部導電電極。下部導電電極及上部導電電極垂直地延伸超出多個內連線層中的兩者或多於兩者。藉由垂直地延伸超出多個內連線層中的兩者或多於兩者，下部導電電極及上部導電電極可具有允許MIM電容器實現相對較大的電容同時佔用相對較小的基底面積的相對較大的表面積。
圖1示出具有垂直地延伸於多個導電內連線層之上的高密度MIM(金屬-絕緣體-金屬)電容器的積體晶片100的一些實施例的橫截面圖。
積體晶片100包括配置於基底102之上的電晶體元件 106。介電結構104亦配置於基底102之上且包圍電晶體元件106。介電結構104進一步包圍多個導電內連線層108，所述多個導電內連線層電性耦接至電晶體元件106。在一些實施例中，介電結構104包括多個堆疊的層間介電層。在一些實施例中，多個導電內連線層108包括多個交替層(alternating layers)，所述多個交替層具有多個內連線導線110及多個內連線通孔112。
MIM電容器114配置於下部內連線層108a與上部內連線層108b之間的介電結構104內。在一些實施例中，電晶體元件106可配置於基底102的邏輯區101a內，而MIM電容器114可包括配置於與邏輯區101a不同的去耦合區(decoupling region)101b內的去耦合電容器(例如經配置以將電路的一個部件與另一部件去耦合的電容器)。在其他實施例中，MIM電容器114可經配置以執行其他功能。
MIM電容器114包含藉由具有一或多個介電層的電容器介電結構118與上部導電電極120間隔開的下部導電電極116。在一些實施例中，電容器介電結構118沿第一方向122及沿與所述第一方向122垂直的第二方向124將下部導電電極116與上部導電電極120間隔開。電容器介電結構118經配置以將下部導電電極116與上部導電電極120間隔開，從而使得MIM電容器114能夠將能量儲存於下部導電電極116與上部導電電極120之間所產生的電場中。
MIM電容器114藉由介電結構104與多個導電內連線層108中的兩者或多於兩者(例如與兩者或多於兩者的內連線導線110及/或內連線通孔112)橫向(laterally)間隔開。在一些實施 例中，與基底102的上部表面平行的水平平面117a或水平平面117b沿多個導電內連線層108中的一者的頂部或底部延伸且延伸穿過MIM電容器114的側壁。在一些實施例中，MIM電容器114可垂直地延伸(即，在與基底102的下伏上部表面垂直的方向上)超出多個導電內連線層108中的兩者或多於兩者。藉由延伸超出多個導電內連線層108中的兩者或多於兩者，下部導電電極116及上部導電電極120能夠實現相對較大的表面積。由於MIM電容器114的電容與下部導電電極116及上部導電電極的表面積成比例，因此下部導電電極116及上部導電電極120的較大表面積允許MIM電容器114於基底102的相對較小的表面積上具有相對較大的電容。
圖2A示出具有高密度MIM電容器的積體晶片200的一些其他實施例的橫截面圖。
積體晶片200包括安置於基底102之上的介電結構104。介電結構104包括藉由多個蝕刻終止層204間隔開的多個堆疊的層間介電層202。在一些實施例中，多個堆疊的層間介電層202可包括二氧化矽(silicon dioxide)、經摻雜之二氧化矽(doped silicon dioxide)(例如摻碳二氧化矽(carbon doped silicon dioxide))、氮氧化矽(silicon oxynitride)、硼矽玻璃(borosilicate glass；BSG)、磷矽玻璃(phosphoric silicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟化矽玻璃(fluorinated silicate glass；FSG)或類似者中的一或多者。在一些實施例中，多個蝕刻終止層204可包括碳化矽(silicon carbide)、氮化矽(silicon nitride)、氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)或 類似者。
多個導電內連線層108配置於介電結構104內。多個導電內連線層108包括具有多個內連線導線110及多個內連線通孔112的多個交替層，所述多個內連線導線110及所述多個內連線通孔112分別由多個層間介電層202中的一者包圍。舉例而言，第一內連線導線可由第一層間介電層包圍，第二內連線導線可由第二層間介電層包圍等。在一些實施例中，內連線導線110及內連線通孔112分別包括包圍金屬核芯(metal core)208的擴散障壁層206。在一些實施例中，擴散障壁層206可包括鉭、氮化鈦或類似者。在一些實施例中，金屬核芯208可包括銅、鎢、鋁或類似者。在一些實施例中，多個導電內連線層108中的一者可具有相對於外圍層間介電層(surrounding ILD layer)202的底部以第一角度α定向的側壁。在一些實施例中，第一角度α可為銳角。舉例而言，在一些實施例中，第一角度α可在80°與90°之間的範圍內。
MIM電容器114亦配置於下部內連線層108a與上部內連線層108b之間的介電結構104內。MIM電容器114包含藉由電容器介電結構118與上部導電電極120間隔開的下部導電電極116。在一些實施例中，下部導電電極116具有處於電容器介電結構118下方的頂部表面，且電容器介電結構118具有處於上部導電電極120下方的頂部表面。在一些實施例中，下部內連線層108a及上部內連線層108b可包括金屬(例如銅、鎢、鋁或類似者)。在一些實施例中，下部導電電極116及上部導電電極120可包括與下部內連線層108a及/或上部內連線層108b的金屬不同的金屬。在一些實施例中，電容器介電結構118可包括高介電係數(high- k)介電材料。在一些實施例中，障壁層210(例如鈦、氮化鈦或類似者)可將下部導電電極116與介電結構104間隔開。在其他實施例中，障壁層210可省略。
在一些實施例中，下部導電電極116可以第一距離d 1 延伸至下部內連線層108a的頂部表面下方。在一些實施例中，上部內連線層108b可以第二距離d 2 延伸至上部導電電極120的頂部表面下方。在一些實施例中，第二距離d 2 可大於第一距離d 1 。在一些實施例中，MIM電容器114的頂部表面(例如上部導電電極120的頂部表面)可為外圍層間介電層202的頂部表面下方的第三距離d 3 。在一些實施例中，上部內連線層108b可具有接觸上部導電電極120的內側壁的最外側壁。在其他實施例(未繪示)中，上部內連線層108b可橫向延伸至超出上部導電電極120的最外側壁。在此類實施例中，上部內連線層108b的內部側壁可接觸上部導電電極120的最外側壁。
在一些實施例中，MIM電容器114可包含自MIM電容器114的下部表面向外延伸的一或多個第突出部212a-212b。在一些實施例中，一或多個第突出部212a-212b可分別具有高度h及寬度w。在一些實施例中，高度h與寬度w的比率可在大約1與大約50之間(例如1<h/w<50)的範圍內。在一些其他實施例中，高度h與寬度w的比率可在大約20與大約50之間(例如20<h/w<50)的範圍內。此類的高度h與寬度w之高比率於基底102的較小表面積上為MIM電容器114提供相對高的電容。
在圖2B的三維視圖214中繪示的一些實施例中，一或多個第突出部212a-212b可自下部導電電極116的最外側壁以非零 距離來後置(移後(set-back))。舉例而言，在一些實施例中，第一突出部212a可透過第一後置(first set-back)s 1 自下部導電電極116的第一外側壁後置且透過第二後置(second set-back)s 2 自下部導電電極116的第二外側壁後置。
一或多個第突出部212a-212b分別由自下部導電電極116的下部表面116L至下部導電電極116的底部向外延伸的下部側壁116s1限定。在一些實施例中，下部導電電極116的下部表面116L藉由層間介電層202與最接近的下伏蝕刻終止層204間隔開。在一些實施例中，下部導電電極116的下部側壁116s1可相對於外圍層間介電層202的底部以第二角度β定向。在一些實施例中，第二角度β可小於第一角度α。舉例而言，在一些實施例中，第二角度β可為在大約70°與大約90°之間的範圍內的銳角。在一些實施例中，下部導電電極116可更包括處於下部表面116L之上的上部側壁116s2。上部側壁116s2可相對於外圍層間介電層202的底部以第三角度γ定向。在一些實施例中，第三角度γ可為鈍角。舉例而言，在一些實施例中，第三角度γ可在大約90°與大約120°之間的範圍內。在一些實施例中，上部內連線層108b可包括相對於上部導電電極120的頂部以第四角度δ定向的側壁。在一些實施例中，第四角度δ可為在80°與90°之間的範圍內的銳角。在一些實施例中，第一角度α可實質上等於第四角度δ。
圖3示出具有垂直地延伸於多個導電內連線層之上的高密度MIM電容器的積體晶片300的一些其他實施例的橫截面圖。
積體晶片300包括配置於基底102之上的介電結構104內的MIM電容器114。MIM電容器114具有藉由電容器介電結構 118與上部導電電極120間隔開的下部導電電極116。
在一些實施例中，下部導電電極116將電容器介電結構118的最外側壁與介電結構104橫向間隔開，且電容器介電結構118將上部導電電極120的最外側壁與介電結構104橫向間隔開。在一些此類實施例中，下部導電電極116的最外側壁可相對於外圍層間介電層202的底部以角度α定向。角度α可為銳角(例如在大約70°與大約90°之間的範圍內)。在一些實施例中，下部導電電極116、電容器介電結構118以及上部導電電極120的頂部表面直接接觸MIM電容器114之上的蝕刻終止層204。
圖4A至圖4C示出具有高密度MIM電容器的積體晶片的一些其他實施例。圖4A示出積體晶片的橫截面圖400。圖4B示出積體晶片沿橫截面圖400的橫截面線A-A'的俯視圖406。圖4C示出積體晶片沿橫截面圖400的橫截面線B-B'的俯視圖408。
如橫截面圖400中所繪示，積體晶片包括MIM電容器114，所述MIM電容器114配置於基底102之上的介電結構104內且具有藉由電容器介電結構118與上部導電電極120間隔開的下部導電電極116。在一些實施例中，MIM電容器114可延伸至上部層間介電層202u。上部層間介電層202u可包括沿接縫(seam)203接觸第二層間介電層202b的第一層間介電層202a，所述接縫沿MIM電容器114的下部表面114L延行(延伸)且與內連線導線110a的側壁相交。在各種實施例中，第一層間介電層202a及第二層間介電層202b可包括相同介電材料或不同介電材料。
MIM電容器114包含自MIM電容器114的下部表面114L向外延伸的多個突出部212a-212c。多個突出部212a-212c自MIM 電容器114的下部表面114L垂直地延伸至多個下部內連線結構108a1-108a3。在一些實施例中，多個下部內連線結構108a1-108a3可藉由介電結構104彼此橫向間隔開。在其他實施例(未繪示)中，多個突出部212a-212c可自MIM電容器114的下部表面114L向外延伸至單個下部內連線結構，所述下部內連線結構持續延伸於多個突出部212a-212c下方。
多個突出部212a-212c透過由介電結構104彼此間隔開的多個側壁而限定。舉例而言，第一突出部212a的側壁可藉由一或多個層間介電層202及藉由一或多個蝕刻終止層204與第二突出部212b的側壁橫向間隔開。在一些實施例中，多個突出部212a-212c可透過間距402配置並間隔距離404。在一些實施例中，間距402可在大約0.1微米與大約1微米之間的範圍內。在一些實施例中，距離404可在大約0.05微米與大約0.5微米之間的範圍內。在形成MIM電容器114期間，小於大約0.05微米的距離404可導致介電結構104皺縮(collapse)(例如介電結構彎曲至相鄰側壁中)，而大於大約0.5微米的距離404縮減MIM電容器114針對基底102之給定表面積的電容。
圖5A至圖5C示出具有高密度MIM電容器的積體晶片的一些其他實施例。圖5A示出積體晶片的橫截面圖500。圖5B示出積體晶片沿橫截面圖500的橫截面線A-A'的俯視圖504。圖5C示出積體晶片沿橫截面圖500的橫截面線B-B'的俯視圖506。
如圖5A的橫截面圖500中所繪示，積體晶片包括MIM電容器114，所述MIM電容器114配置於基底102之上的介電結構104內且具有藉由電容器介電結構118與上部導電電極120間 隔開的下部導電電極116。在一些實施例中，上部導電電極120以非零距離502自下部導電電極116及電容器介電結構118的最外側壁來橫向後置。在一些實施例中，非零距離502可在大約0微米與大約0.5微米之間的範圍內。
在一些實施例中，下部導電電極116及上部導電電極120可包括相同材料。在其他實施例中，下部導電電極116可包括與上部導電電極120不同的材料。在一些實施例中，下部導電電極116及/或上部導電電極120可包括鈦、氮化鈦、鉭、氮化鉭、鉭矽氮化物(tantalum silicon nitride)、鈦矽氮化物(titanium silicon nitride)、氮化鎢(例如WN、WN2)、鎢矽氮化物(tungsten silicon nitride)、鈦鋁、銅、鋁、鈷、釕、銥、氧化銥、鉑、鎢或類似者。在一些實施例中，下部導電電極116可具有在大約0.005微米與大約0.50微米之間的範圍內的第一厚度t 1 。在一些實施例中，上部導電電極120可具有在大約0.005微米與大約0.50微米之間的範圍內的第三厚度t 3 。在一些實施例中，上部導電電極120可比下部導電電極116具有更大高度。
在一些實施例中，電容器介電結構118可包括氧化物、high-k介電材料或類似者。舉例而言，在各種實施例中，電容器介電結構118可包括二氧化矽、氮化矽(例如Si3N4)、氧化鉭(例如Ta2O5)、氧化鋁(例如Al2O3)、氧化鑭(例如La2O3)、氧化鉿(例如HfO2)、氧化鋯(例如ZrO2)、鋯鋁氧化物(例如ZrAlxOy)、鉿鋁氧化物(例如HfAlxOy)、溴鈦氧化物(例如BrTiO2)、鍶鈦氧化物(例如SrTiO2、SrTiO3)或類似者中的一或多者。在一些實施例中，電容器介電結構118可具有在大約0.001微米與大約0.30微 米之間的範圍內的第二厚度t 2 。
應瞭解，在各種實施例中，電容器介電結構(例如電容器介電結構118)可包括單個介電層或多個堆疊的介電層。圖6A至圖7D示出包括多層的電容器介電結構的一些例示性實施例。在電容器介電結構內使用多個膜層可增大MIM電容器的崩潰電壓(breakdown voltage)。應瞭解，圖6A至圖7D中示出的實施例非旨於限制，而是僅僅作為所揭露的電容器介電結構的多種實例。
圖6A至圖6C示出具有包括多層電容器介電結構的高密度MIM電容器的積體晶片的一些實施例。圖6A示出積體晶片的橫截面圖600。圖6B示出積體晶片沿橫截面圖600的橫截面線A-A'的俯視圖606。圖6C示出積體晶片沿橫截面圖600的橫截面線B-B'的俯視圖608。
如橫截面圖600中所繪示，積體晶片包括配置於基底102之上的介電結構104內的MIM電容器114。MIM電容器114具有藉由多層電容器介電結構601與上部導電電極120間隔開的下部導電電極116。在一些實施例中，多層電容器介電結構601可包括第一介電層602及第一介電層602之上的第二介電層604。在一些實施例中，第一介電層602可包括第一介電材料，且第二介電層604可包括與第一介電材料不同的第二介電材料。舉例而言，在一些實施例中，第一介電層602可包括第一high-k介電材料(例如氮化鉭、氧化鋁或類似者)，且第二介電層604可包括第二high-k介電材料(例如氧化鉿、氧化鋯或類似者)。在其他實施例中，第一介電層602可包括high-k介電材料，且第二介電層604可包括具有小於或等於二氧化矽的介電常數之介電常數的介電材料，或 第一介電層602可包括具有小於或等於二氧化矽之介電常數的介電常數的介電材料，第二介電層604可包括high-k介電材料。
如俯視圖606中所繪示，第一介電層602及第二介電層604完全包圍自MIM電容器114的下部表面向外延伸的多個突出部212a-212c內的上部導電電極120。在一些實施例中，如俯視圖608中所繪示，第二介電層604可沿第一方向610橫向延伸超出上部導電電極120且亦沿與所述第一方向610垂直的第二方向612延伸超出上部導電電極120。
圖7A至圖7D示出具有包括多層之電容器介電結構的高密度MIM電容器的積體晶片的一些其他實施例的橫截面圖。
圖7A的橫截面圖700示出包含多層電容器介電結構701的MIM電容器114的一些實施例，所述多層電容器介電結構701包括相同介電材料的多個層702a-702c。在一些實施例中，多層電容器介電結構701可包括第一介電材料的第一層702a、第一介電材料的第二層702b以及第一介電材料的第三層702c。相同介電材料的多個層702a-702c可藉由不同(即，單獨)的沉積製程形成，且因此可沿著多個層702a至層702c之間可見的邊界(例如接縫)而間隔開。相同介電材料的多個層702a-702c的使用可改良多層電容器介電結構701的品質，從而改良MIM電容器的電特性。
圖7B的橫截面圖704示出包含多層電容器介電結構703的MIM電容器114的一些替代實施例，所述多層電容器介電結構703包括具有兩種不同介電材料的多個層706a-706c。在一些實施例中，多層電容器介電結構703可包括第一介電材料的第一層706a，所述第一層706a具有接觸下部導電電極116的下部表面及 外部側壁。多層電容器介電結構703可更包括第二介電材料的第二層706b，所述第二層706b具有接觸第一層706a的下部表面及外部側壁。多層電容器介電結構703可更包括第一介電材料的第三層706c，所述第三層706c具有接觸第二層706b的下部表面及外部側壁並具有接觸上部導電電極120的上部表面及內部側壁。在一些實施例中，第一介電材料及第二介電材料可包括不同介電材料。使第一層706a及第三層706c接觸第二層706b的相對側可實現所述膜層之間的較佳介面特性，且因此改良多層電容器介電結構703的品質。
圖7C的橫截面圖708示出包含多層電容器介電結構709的MIM電容器114的一些替代實施例，所述多層電容器介電結構709包括具有三種不同介電材料的多個層710a-710d。在一些實施例中，多層電容器介電結構709可包括第一介電材料的第一層710a、第二介電材料的第二層710b、第三介電材料的第三層710c、及第一介電材料的第四層710d。第一層710a具有接觸下部導電電極116的下部表面及外部側壁。第二層710b具有接觸第一層710a的下部表面及外部側壁。第二層710b更包括接觸第三介電材料的第三層710c的上部表面及內部側壁。第三層710c具有接觸第一介電材料的第四層710d的上部表面及內部側壁。第四層710d更包括接觸上部導電電極120的上部表面及內部側壁。在一些實施例中，第一介電材料、第二介電材料以及第三介電材料可包括不同介電材料。
圖7D的橫截面圖712示出包含多層電容器介電結構713的MIM電容器114的一些替代實施例，所述多層電容器介電結構 713包括以週期性重複圖案配置的介電材料的多個層。在一些實施例中，多層電容器介電結構713可包括第一介電材料第一層714a、第二介電材料的第二層714b、第一介電材料的第三層714c、及第二介電材料的第四層714d。第一層714a具有接觸下部導電電極116的下部表面及外部側壁。第二層714b具有接觸第一層714a的下部表面及外部側壁。第二層714b包括接觸第一介電材料的第三層714c的上部表面及內部側壁。第三層714c包括接觸第二介電材料的第四層714d的上部表面及內部側壁。第四層714d包括接觸上部導電電極120的上部表面及內部側壁。在一些實施例中，第一介電材料及第二介電材料可包括不同介電材料。
圖8示出具有高密度MIM電容器的積體晶片800的一些其他實施例的橫截面圖。
積體晶片800包括配置於基底102內的電晶體元件106。電晶體元件106耦接至由基底102之上的介電結構104所包圍的多個導電內連線層108。接合襯墊(bond pad)804配置於介電結構104之上。接合襯墊804配置至多個導電內連線層108的最頂部內連線導線110u上。第一鈍化層806配置於介電結構104及接合襯墊804之上。在一些實施例中，第一鈍化層806可包括氧化物(例如二氧化矽)、氮化物(例如氮氧化矽)、碳化物(例如碳化矽)或類似者。第二鈍化層808配置於第一鈍化層806及接合襯墊804上。在一些實施例中，第二鈍化層808例如可包括聚合物，諸如聚醯亞胺(polyimide)。重佈線層810配置於第一鈍化層806之上，且將接合襯墊804電性耦接至上覆的凸塊下金屬(under bump metallurgy；UBM)層814及電性耦接至於UBM層814之上 的焊料球816。第三鈍化層812配置於第二鈍化層808及重佈線層810之上。第三鈍化層812橫向地圍繞UBM層814。
電晶體元件802亦在由介電結構104所包圍的MIM電容器114正下方的位置處配置於基底102內。在一些實施例中，電晶體元件802可包括主動元件(例如電性耦接至具有邏輯功能性的電路內的其他元件的所述主動元件)，而在其他實施例中，電晶體元件802可包括虛設元件(例如並未電性耦接至具有邏輯功能性的電路內的其他元件的所述虛設元件)。電晶體元件802包括閘極電極802a，所述閘極電極802a藉由閘極介電層802b與基底102間隔開。閘極電極802a橫向地安置於基底102內並於源極區802s與汲極區802d之間。
MIM電容器114包括自MIM電容器114的下部表面向外延伸以接觸閘極電極802a的上部表面的多個突出部212a-212c。舉例而言，多個突出部212a-212c由自MIM電容器114的下部表面垂直地延伸至閘極電極802a的上部表面的側壁來限定。在一些實施例中，閘極電極802a可比電晶體元件106的閘極電極具有更大寬度，以使得多個突出部212a-212c可接觸閘極電極802a。在一些實施例中，MIM電容器114具有沿著水平平面818配置的最上部表面114u，所述最上部表面114u與最頂部內連線導線110u相交。藉由使MIM電容器114自閘極電極802a延伸至鄰近於最頂部內連線導線110u的豎直位置，MIM電容器114能夠在佔用基底102的相對較小的表面積時實現較大電容。此外，藉由將MIM電容器114連接至主動電晶體元件的閘極電極802a，MIM電容器114可用於電佈線(例如代替導電內連線導線及/或通孔)。
圖9示出具有高密度MIM電容器的積體晶片900的一些其他實施例的橫截面圖。
積體晶片900包括在由介電結構104所包圍的MIM電容器114正下方的位置處配置於基底102內的電晶體元件902。電晶體元件902包括藉由閘極介電層902b與基底102間隔開的閘極電極902a。閘極電極902a橫向地安置於基底102內的源極區902s與汲極區902d之間。在一些實施例中，源極區902s可比汲極區902d具有更大寬度，或汲極區902d可比源極區902s具有更大寬度。在一些實施例中，MIM電容器114包括自MIM電容器114的下部表面向外延伸以接觸源極區902s的多個突出部212a-212c。在一些實施例中，MIM電容器114具有沿著水平平面818配置的最上部表面114u，所述最上部表面114u與最頂部內連線導線110u相交。藉由使多個突出部212a-212c自源極區902s垂直地延伸至鄰近於最頂部內連線導線110u的豎直位置，MIM電容器114能夠在佔用基底102的相對較小的表面積時實現較大電容。
圖10示出具有高密度MIM電容器的積體晶片1000的一些其他實施例的橫截面圖。
積體晶片1000包括配置於基底102內的電晶體元件106。電晶體元件106耦接至由基底102之上的介電結構104所包圍的多個導電內連線層108。多個導電內連線層108包括多個內連線導線110及多個內連線通孔112。MIM電容器114垂直地配置於下部內連線層108a與上部內連線層108b之間。MIM電容器114的頂部表面沿與內連線通孔112中的一者的側壁相交的水平平面1002延伸。
圖11示出具有高密度MIM電容器的積體晶片1100的一些其他實施例的橫截面圖。
積體晶片1100包括由基底102之上的介電結構104所包圍的MIM電容器114。MIM電容器114包括自MIM電容器114的下部表面向外延伸的多個突出部1102a-1102c。多個突出部1102a-1102c具有不同高度且延伸至基底102之上的不同豎直位置。舉例而言，多個突出部1102a-1102c可包括具有第一高度h 1 的第一突出部1102a、具有第二高度h 2 的第二突出部1102b以及具有第三高度h 3 的第三突出部1102c。在一些實施例中，第一突出部1102a具有接觸安置於介電結構104內的下部內連線層108a(例如導電內連線導線)的底部表面。在一些實施例中，第二突出部1102b具有接觸電晶體元件802的閘極電極802a的底部表面。在一些實施例中，第三突出部1102c具有接觸電晶體元件902的源極區902s的底部表面。
圖12示出具有高密度MIM電容器的積體晶片1200的一些其他實施例的橫截面圖。
積體晶片1200包括在由介電結構104所包圍的MIM電容器114正下方的位置處配置於基底102內的電晶體元件1202。電晶體元件1202包括藉由閘極介電層1202b與基底102間隔開的閘極電極1202a。閘極電極1202a橫向地安置於基底102內的源極區1202s與汲極區1202d之間。在一些實施例中，源極區1202s可比汲極區1202d具有更大寬度。MIM電容器114包括自MIM電容器114的下部表面向外延伸至處於源極區1202s內(即，由源極區1202s橫向包圍)的位置的多個突出部212a-212c。藉由使多個 突出部212a-212c垂直地延伸至源極區1202s內，MIM電容器114能夠在佔用基底102的相對較小的表面積時實現較大電容。
雖然圖9以及圖11至圖12示出具有接觸源極區的一或多個突出部的MIM電容器，但應瞭解，在其他實施例中，一或多個突出部可自MIM電容器的下部表面向外延伸以接觸汲極區。使多個突出部延伸至源極區、汲極區及/或閘極電極，使得MIM電容器可用於佈線(例如代替內連線導線/通孔)，且因此增強佈局靈活性及/或縮減導電內連線佈線所使用的面積。
圖13A示出具有高密度MIM電容器的積體晶片1300的一些其他實施例的橫截面圖。圖13B示出圖13A的積體晶片1300的示意圖1306。
如圖13A的橫截面圖中所繪示，積體晶片1300具有包括安置於下部導電電極116與上部導電電極120之間的電容器介電結構118的MIM電容器114。下部導電電極116耦接至第一電晶體1302，且上部導電電極120耦接至第二電晶體1304。在操作期間，第一電晶體1302可將第一電壓V1施加至下部導電電極116，而第二電晶體1304可將第二電壓V2施加至上部導電電極120。MIM電容器114具有電容CMIM且將儲存與下部導電電極116及上部導電電極120的表面積成比例的能量。
圖14示出具有垂直地延伸於多個導電內連線層之上的高密度MIM電容器的三維積體晶片(three-dimensional integrated chip；3DIC)1400的一些其他實施例。
三維積體晶片1400包括第一積體電路(integrated circuit；IC)晶粒1402a及堆疊至第一IC晶粒1402a上的第二IC晶粒 1402b。第一IC晶粒1402a包括第一基底102a及第一基底102a上的第一介電結構104a。第二IC晶粒1402b包括第二基底102b及第二基底102b上的第二介電結構104b。第一IC晶粒1402a沿混合接合介面區(hybrid bonding interface region)1404耦接至第二IC晶粒1402b。在一些實施例中，混合接合介面區1404包括包圍第一導電接合結構1408a的第一介電接合層1406a及包圍第二導電接合結構1408b的第二介電接合層1406b。在一些實施例中，第一介電接合層1406a及第二介電接合層1406b可包括氧化物、氮化物或類似者。在一些實施例中，第一導電接合結構1408a及第二導電接合結構1408b可包括鋁、銅或類似者。
MIM電容器114配置於第一介電結構104a內。MIM電容器114包括安置於下部導電電極116與上部導電電極120之間的電容器介電結構118。下部導電電極116耦接至第一基底102a內的第一電晶體1302。上部導電電極120耦接至第二基底102b內的第二電晶體1304。在操作期間，第一電晶體1302可將第一電壓V1施加至下部導電電極116，而第二電晶體1304可將第二電壓V2施加至上部導電電極120。
圖15示出具有垂直地延伸於多個導電內連線層之上的高密度MIM電容器的三維積體晶片1500的一些其他實施例。
三維積體晶片1500包括第一IC晶粒1402a及堆疊至第一IC晶粒1402a上的第二IC晶粒1402b。第一IC晶粒1402a包括第一基底102a及第一基底102a上的第一介電結構104a。第二IC晶粒1402b包括第二基底102b及第二基底102b上的第二介電結構104b。第一IC晶粒1402a沿混合接合介面區1404耦接至第 二IC晶粒1402b。
第一MIM電容器114a配置於第一介電結構104a內。第一MIM電容器114a包括安置於第一導電電極116a與第二導電電極120a之間的第一介電結構118a。第一導電電極116a耦接至第一基底102a內的第一電晶體1302。第二導電電極120a耦接至配置於第二介電結構104b內的第二MIM電容器114b。第二MIM電容器114b包括安置於第三導電電極116b與第四導電電極120b之間的第二介電結構118b。第三導電電極116b耦接至第二基底102b內的第二電晶體1304。在操作期間，第一電晶體1302可將第一電壓V1施加至第一導電電極116a，而第二電晶體1304可將第二電壓V2施加至第三導電電極116b。
圖16至圖25示出形成具有垂直地延伸於多個導電內連線層之上的高密度MIM電容器的積體晶片的方法的一些實施例的橫截面圖1600至橫截面圖2500。雖然參考方法描述了圖16至圖25，但應瞭解，圖16至圖25中所揭露的結構不限於此類方法，而反而可單獨作為獨立於所述方法的結構。
如圖16的橫截面圖1600中所繪示，多個導電內連線層108形成於基底102之上的第一介電結構1602內。在一些實施例中，第一介電結構1602可包括由多個蝕刻終止層204間隔開的多個堆疊的層間介電層202。在一些實施例中，多個導電內連線層108分別包括耦接至形成於基底102內的電晶體元件106的內連線導線110及內連線通孔112。在一些實施例中，多個導電內連線層108可更包括具有一或多個下部內連線結構108a1-108a3的下部內連線層，所述下部內連線結構108a1-108a3自多個導電內連線層108 橫向偏移。在一些實施例中，多個導電內連線層108及/或一或多個下部內連線結構108a1-108a3可分別藉由鑲嵌製程(damascene process)形成。在此類實施例中，層間介電層202形成於基底102之上。層間介電層202隨後經蝕刻以形成介層窗孔及/或溝渠，所述介層窗孔及/或溝渠經導電材料(例如鎢、銅及/或鋁)填充。隨後執行化學機械平坦化(chemical mechanical planarization；CMP)製程以自層間介電層202之上移除過量的導電材料。
如圖17的橫截面圖1700中所繪示，一或多個額外的層間介電層1701及層間介電層202a形成於基底102之上以限定第二介電結構1702。在一些實施例中，一或多個額外的層間介電層1701及層間介電層202a藉由沉積製程(例如化學氣相沉積(chemical vapor deposition；CVD)、電漿增強型化學氣相沉積(plasma enhanced chemical vapor deposition；PE-CVD)、原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)等)形成。在一些實施例中，一或多個蝕刻終止層204a可形成於一或多個額外的層間介電層1701與層間介電層202a之間。
第一經圖案化罩幕層1704形成於一或多個額外的層間介電層1701及層間介電層202a之上。在一些實施例中，第一經圖案化罩幕層1704可包括硬式罩幕，所述硬式罩幕包括鈦、碳化矽、氮氧化矽、鉭或類似者。在此類實施例中，第一經圖案化罩幕層1704可沉積於第二介電結構1702之上，且隨後使用微影製程圖案化以形成限定暴露第二介電結構1702的上部表面的一或多個開口1706的側壁。開口1706可位於一或多個下部內連線結構108a1- 108a3的正上方。在其他實施例中，第一經圖案化罩幕層1704可包括光阻。
如圖18的橫截面圖1800中所繪示，對第二介電結構1702執行第一蝕刻製程以限定(定義)延伸至第二介電結構1702中的一或多個溝渠1804。一或多個溝渠1804自第二介電結構1702的上部表面垂直地延伸超出多個導電內連線層108中的兩者或多於兩者，直至一或多個下部內連線結構108a1-108a3。在一些實施例中，藉由根據第一經圖案化罩幕層1704使第二介電結構1702暴露於一或多種第一蝕刻劑1802來執行第一蝕刻製程。在一些實施例中，一或多種第一蝕刻劑1802可包括乾式蝕刻劑。在一些實施例中，乾式蝕刻劑可具有蝕刻化學物質，所述蝕刻化學物質包括氧(O2)、氮(N2)、氫(H2)、氬(Ar)及/或氟物種(例如，CF4、CHF3、C4F8等)中的一或多者。
如圖19的橫截面圖1900中所繪示，下部導電電極層1902沿限定一或多個溝渠1804的第二介電結構1702的側壁及下部表面形成。在各種實施例中，下部導電電極層1902可包括鈦、氮化鈦、鉭、氮化鉭、鉭矽氮化物、鈦矽氮化物、氮化鎢(例如WN、WN2)、鎢矽氮化物、鈦鋁、銅、鋁、鈷、釕、銥、氧化銥、鉑、鎢或類似者。在一些實施例中，下部導電電極層1902可藉由共形沉積製程(conformal deposition process)形成。舉例而言，在各種實施例中，下部導電電極層1902可藉由ALD製程、CVD製程或PVD製程形成。
如圖20的橫截面圖2000中所繪示，一或多個介電層2002形成於一或多個溝渠1804內且沿下部導電電極層1902的側壁及 下部表面形成。在各種實施例中，一或多個介電層2002可包括二氧化矽、氮化矽(例如Si3N4)、氧化鉭(例如Ta2O5)、氧化鋁(例如Al2O3)、氧化鑭(例如La2O3)、氧化鉿(例如HfO2)、氧化鋯(例如ZrO2)、鋯鋁氧化物(例如ZrAlxOy)、鉿鋁氧化物(例如HfAlxOy)、溴鈦氧化物(例如BrTiO2)、鍶鈦氧化物(例如SrTiO2、SrTiO3)或類似者中的一或多者。在一些實施例中，一或多個介電層2002可藉由共形沉積製程(例如ALD製程、CVD製程或PVD製程)形成。
如圖21的橫截面圖2100中所繪示，上部導電電極層2102形成於一或多個溝渠1804內且沿一或多個介電層2002的側壁及下部表面形成。在各種實施例中，上部導電電極層2102可包括鈦、氮化鈦、鉭、氮化鉭、鉭矽氮化物、鈦矽氮化物、氮化鎢(例如WN、WN2)、鎢矽氮化物、鈦鋁、銅、鋁、鈷、釕、銥、氧化銥、鉑、鎢或類似者。在一些實施例中，上部導電電極層2102可藉由共形沉積製程形成。舉例而言，在各種實施例中，上部導電電極層2102可藉由ALD製程、CVD製程或PVD製程形成。
圖22A至圖22B示出繪示可用於使上部導電電極層(圖21的上部導電電極層2102)、一或多個介電層(圖21的介電層2002)以及下部導電電極層(圖21的下部導電電極層1902)圖案化以限定MIM電容器114的不同圖案化製程的一些實施例的橫截面圖。
在圖22A的橫截面圖2200中繪示的一些實施例中，第二經圖案化罩幕層2202形成於上部導電電極層(圖21的上部導電電極層2102)上。根據第二經圖案化罩幕層2202對上部導電電極 層(圖21的上部導電電極層2102)執行第二蝕刻製程以移除未經第二經圖案化罩幕層2202覆蓋的區域中的上部導電電極層(圖21的上部導電電極層2102)並定義出上部導電電極120。在一些實施例中，可藉由使在未經第二經圖案化罩幕層2202覆蓋的區域中的上部導電電極層(圖21的上部導電電極層2102)暴露於一或多種第二蝕刻劑2204來執行第二蝕刻製程。在一些實施例中，第二經圖案化罩幕層2202可包括光阻。
如橫截面圖2206中所繪示，第三經圖案化罩幕層2208隨後形成至上部導電電極120及一或多個介電層(橫截面圖2200的介電層2002)上。隨後根據第三圖案化罩幕層2208對一或多個介電層(橫截面圖2200的介電層2002)及下部導電電極層(橫截面圖2200的下部導電電極層1902)執行第三蝕刻製程以定義電容器介電結構118及下部導電電極116。第三蝕刻製程移除未經第三經圖案化罩幕層2208覆蓋的區域中的一或多個介電層(橫截面圖2200的介電層2002)及下部導電電極層(橫截面圖2200的下部導電電極層1902)。在一些實施例中，可藉由使在未經第三經圖案化罩幕層2208覆蓋的區域中的一或多個介電層(橫截面圖2200的介電層2002)及下部導電電極層(橫截面圖2200的下部導電電極層1902)暴露於一或多種第三蝕刻劑2210來執行第三蝕刻製程。在一些實施例中，第三經圖案化罩幕層2208可包括光阻。
在圖22B的橫截面圖2212繪示的一些替代實施例中，第四經圖案化罩幕層2214形成於上部導電電極層(圖21的上部導電電極層2102)上。根據第四經圖案化罩幕層2214對上部導電電極層(圖21的上部導電電極層2102)、一或多個介電層(圖21的 介電層2002)以及下部導電電極層(圖21的下部導電電極層1902)執行第四蝕刻製程。第四蝕刻製程定義上部導電電極120、電容器介電結構118以及下部導電電極116。在一些實施例中，可藉由使在未經第四經圖案化罩幕層2214覆蓋的區域中的上部導電電極層(圖21的上部導電電極層2102)、一或多個介電層(圖21的介電層2002)以及下部導電電極層(圖21的下部導電電極層1902)暴露於一或多種第四蝕刻劑2216來執行第四蝕刻製程。在一些實施例中，第四經圖案化罩幕層2214可包括光阻。
如圖23的橫截面圖2300中所繪示，第二層間介電層202b形成於第二介電結構(圖22A的第二介電結構1702)之上以限定(定義)介電結構104。在一些實施例中，第二層間介電層202b可包括與下伏第一層間介電層202a相同的材料。第一層間介電層202a與第二層間介電層202b形成自MIM電容器114下方持續延伸至MIM電容器114之上的上部層間介電層202u。在各種實施例中，第二層間介電層202b可包括介電材料，諸如氧化物、氮化物或類似者。在一些實施例中，第二層間介電層202b可藉由ALD製程、CVD製程或PVD製程形成。
如圖24的橫截面圖2400中所繪示，對介電結構104執行第五蝕刻製程。第五蝕刻製程限定介層窗孔2402及內連線導線溝渠2404，所述介層窗孔2402及內連線導線溝渠2404自介電結構104的頂部表面垂直地延伸至MIM電容器114的頂部下方的位置。第五蝕刻製程進一步限定MIM電容器114正上方的上部內連線層開口2406。在一些實施例中，上部內連線層開口2406可以以距離d延伸至MIM電容器114的頂部表面(例如上部導電電極 120的頂部表面)下方。在此類實施例中，上部內連線層開口2406可由介電結構104及上部導電電極120二者的側壁限定。在一些實施例中，可藉由根據第五經圖案化罩幕層使介電結構104選擇性地暴露於第五蝕刻劑來執行第五蝕刻製程。
如圖25的橫截面圖2500中所繪示，一或多種導電材料形成於介層窗孔(例如圖24的介層窗孔2402)、內連線導線溝渠(圖24的內連線導線溝渠2404)以及上部內連線層開口(例如圖24的上部內連線層開口2406)內。在一些實施例中，可使用沉積製程及/或鍍覆製程(例如電鍍、無電式鍍覆等)來形成一或多種導電材料。在各種實施例中，一或多種導電材料可包括鎢、銅、鋁或類似者。在一些實施例中，可在形成一或多種導電材料之後執行平坦化製程(例如化學機械平坦化(CMP)製程)以自介電結構104之上移除過量的一或多種導電材料，且以限定(定義)內連線導線110及上部內連線層108b。
圖26示出形成具有垂直地延伸於多個導電內連線層之上的高密度MIM電容器的積體晶片的方法2600的一些實施例的流程圖。
儘管在本文中之方法2600經說明且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解譯此類動作或事件的所說明之次序。舉例而言，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時出現。此外，可能需要並非所有的所示出動作來實施本文中所描述的一或多個態樣或實施例。另外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。
在動作2602中，多個導電內連線層形成於基底之上的第一介電結構內。圖16示出與動作2602對應的一些實施例的橫截面圖1600。
在動作2604中，一或多個額外層間介電層形成於第一介電結構之上以限定第二介電結構。圖17示出與動作2604對應的一些實施例的橫截面圖1700。
在動作2606中，選擇性地蝕刻第二介電結構以限定垂直地延伸穿過第二介電結構直至超出兩個或大於兩個導電內連線層的一或多個溝渠。圖18示出與動作2606對應的一些實施例的橫截面圖1800。
在動作2608中，下部導電電極層形成於一或多個溝渠內。圖19示出與動作2608對應的一些實施例的橫截面圖1900。
在動作2610中，一或多個介電層形成於下部導電電極層之上的一或多個溝渠內。圖20示出與動作2610對應的一些實施例的橫截面圖2000。
在動作2612中，上部導電電極層形成於一或多個介電層之上的一或多個溝渠內。圖21示出與動作2612對應的一些實施例的橫截面圖2100。
在動作2614中，選擇性地蝕刻下部導電電極層、一或多個介電層以及上部導電電極層以限定MIM電容器。圖22A示出與動作2614對應的一些實施例的橫截面圖2200。圖22B示出與動作2614對應的一些替代實施例的橫截面圖2200。
在動作2616中，層間介電層形成於MIM電容器之上。圖23示出與動作2616對應的一些替代實施例的橫截面圖2300。
在動作2618中，上部內連線層形成於處於橫向鄰近於MIM電容器的位置處且垂直地位於MIM電容器之上的位置處的層間介電層內。圖24至圖25示出與動作2618對應的一些替代實施例的橫截面圖2400與橫截面圖2500。
因此，在一些實施例中，本揭露內容是關於一種高密度MIM(金屬-絕緣體-金屬)電容器，所述高密度MIM電容器垂直地延伸於多個導電內連線層之上以使得能夠在相對較小的面積上實現高電容。
在一些實施例中，本揭露內容是關於一種積體晶片。所述積體晶片包含：介電結構，安置於基底之上；多個導電內連線層，配置於所述介電結構內，其中所述多個導電內連線層包括具有多個內連線導線及多個內連線通孔的多個交替層；以及金屬-絕緣體-金屬電容器，配置於所述介電結構內且包括透過電容器介電結構與上部導電電極間隔開的下部導電電極，其中所述金屬-絕緣體-金屬電容器垂直地延伸超出所述多個導電內連線層中的兩者或多於兩者。在一些實施例中，所述下部導電電極具有在所述下部導電電極的最底部表面與所述下部導電電極的下部表面之間垂直地延伸的多個側壁，所述下部表面面朝所述基底。在一些實施例中，所述下部導電電極的所述下部表面以非零距離與最接近的下伏之蝕刻終止層間隔開。在一些實施例中，所述介電結構包括層間介電層，所述層間介電層自所述下部表面正下方持續延伸至所述上部導電電極正上方。在一些實施例中，所述下部導電電極自橫向地包圍所述金屬-絕緣體-金屬電容器的層間介電層的底部表面向下突出。在一些實施例中，與所述基底的上部表面平行的水平平面沿所述多 個導電內連線層中的一者的底部延伸且延伸穿過所述金屬-絕緣體-金屬電容器的側壁。在一些實施例中，所述介電結構包括由多個蝕刻終止層垂直地間隔開的多個堆疊層間介電層；且其中所述金屬-絕緣體-金屬電容器垂直地延伸穿過所述多個蝕刻終止層中的至少兩者。在一些實施例中，所述的積體晶片更包括：上部導電內連線層，接觸所述上部導電電極，其中所述上部導電內連線層以非零距離延伸至所述上部導電電極的頂部表面的下方。在一些實施例中，所述下部導電電極具有接觸所述基底及所述介電結構二者的側壁之側壁。在一些實施例中，所述下部導電電極包括自所述下部導電電極的下部表面向外延伸的多個側壁，其中所述多個側壁具有不同長度。
在其他實施例中，本揭露內容是關於一種積體晶片。所述積體晶片包含：介電結構，配置於基底之上，其中所述介電結構包括由多個蝕刻終止層間隔開的多個堆疊層間介電層；多個導電內連線層，配置於所述介電結構內；下部導電電極，具有耦接至所述下部導電電極的第一底部表面的多個第一側壁；以及上部導電電極，藉由電容器介電結構與所述下部導電電極間隔開，且具有耦接至處於所述下部導電電極的所述第一底部表面之上的所述上部導電電極的第二底部表面的多個第二側壁，其中所述多個第一側壁及所述多個第二側壁垂直地延伸穿過所述多個蝕刻終止層中的至少兩者。在一些實施例中，所述電容器介電結構沿第一方向及沿與所述第一方向垂直的第二方向將所述下部導電電極與所述上部導電電極間隔開。在一些實施例中，所述上部導電電極的高度大於所述下部導電電極的高度。在一些實施例中，其中所述多個堆疊層間 介電層包括：第一層間介電層，橫向地包圍所述下部導電電極，所述下部導電電極自所述第一層間介電層的底部表面向外突出。在一些實施例中，所述上部導電電極具有處於所述下部導電電極的頂部表面下方的底部表面。在一些實施例中，所述上部導電電極具有多個突出部，所述多個突出部自圍繞所述多個突出部持續延伸的下部表面向外延伸。
在另外其他實施例中，本揭露內容是關於一種形成積體晶片的方法。所述方法包含：在基底之上的介電結構內形成多個導電內連線層，其中所述介電結構包括藉由多個蝕刻終止層間隔開的多個堆疊層間介電層；蝕刻所述介電結構以限定垂直地延伸穿過所述多個蝕刻終止層中的至少兩者的溝渠；沉積下部導電電極層於所述溝渠內，沉積一或多個介電層於所述下部導電電極層之上及所述溝渠內，且沉積上部導電電極層於所述一或多個介電層之上及所述溝渠內；以及蝕刻所述下部導電電極層、所述一或多個介電層以及所述上部導電電極層以限定金屬-絕緣體-金屬電容器。在一些實施例中，所述的形成積體晶片的方法更包括：在所述金屬-絕緣體-金屬電容器及所述介電結構之上形成上部層間介電層；選擇性地蝕刻所述上部層間介電層以形成透過所述上部層間介電層與所述金屬-絕緣體-金屬電容器橫向間隔開的內連線導線溝渠；以及在所述內連線導線溝渠中形成內連線導線。在一些實施例中，所述的形成積體晶片的方法更包括：選擇性地蝕刻所述介電結構以形成自所述內連線導線溝渠的底部向外延伸的介層窗孔；以及在所述介層窗孔及所述內連線導線溝渠內形成導電材料以形成內連線通孔及所述內連線導線。在一些實施例中，其中根據第一蝕刻製 程蝕刻所述上部導電電極層；且其中根據與所述第一蝕刻製程不同的第二蝕刻製程蝕刻所述下部導電電極層及所述一或多個介電層。
前文概述若干實施例的特徵，從而使得所屬技術領域中具有通常知識者可較好地理解本揭露內容的態樣。所屬技術領域具有通常知識者應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
100:積體晶片
101a:邏輯區
101b:去耦合區
102:基底
104:介電結構
106:電晶體元件
108:導電內連線層
108a:下部內連線層
108b:上部內連線層
110:內連線導線
112:內連線通孔
114:金屬-絕緣體-金屬電容器
116:下部導電電極
117a、117b:水平平面
118:電容器介電結構
120:上部導電電極
122:第一方向
124:第二方向

Claims (9)

  1. 一種積體晶片，包括：介電結構，安置於基底之上；多個導電內連線層，配置於所述介電結構內，其中所述多個導電內連線層包括具有多個內連線導線及多個內連線通孔的多個交替層；以及金屬-絕緣體-金屬電容器，配置於所述介電結構內且包括透過電容器介電結構與上部導電電極間隔開的下部導電電極，其中所述金屬-絕緣體-金屬電容器垂直地延伸超出所述多個導電內連線層中的兩者或多於兩者，其中所述電容器介電結構沿第一方向及沿與所述第一方向垂直的第二方向將所述下部導電電極與所述上部導電電極間隔開。
  2. 如申請專利範圍第1項所述的積體晶片，其中所述下部導電電極具有在所述下部導電電極的最底部表面與所述下部導電電極的下部表面之間垂直地延伸的多個側壁，所述下部表面面朝所述基底。
  3. 如申請專利範圍第1項所述的積體晶片，其中所述下部導電電極自橫向地包圍所述金屬-絕緣體-金屬電容器的層間介電層的底部表面向下突出。
  4. 如申請專利範圍第1項所述的積體晶片，其中所述介電結構包括由多個蝕刻終止層垂直地間隔開的多個堆疊層間介電層；且其中所述金屬-絕緣體-金屬電容器垂直地延伸穿過所述多個蝕刻終止層中的至少兩者。
  5. 如申請專利範圍第1項所述的積體晶片，其中所述下部導電電極包括自所述下部導電電極的下部表面向外延伸的多個側壁，其中所述多個側壁具有不同長度。
  6. 一種積體晶片，包括：介電結構，配置於基底之上，其中所述介電結構包括由多個蝕刻終止層間隔開的多個堆疊層間介電層；多個導電內連線層，配置於所述介電結構內；下部導電電極，具有耦接至所述下部導電電極的第一底部表面的多個第一側壁；以及上部導電電極，藉由電容器介電結構與所述下部導電電極間隔開，且具有耦接至處於所述下部導電電極的所述第一底部表面之上的所述上部導電電極的第二底部表面的多個第二側壁，其中所述多個第一側壁及所述多個第二側壁垂直地延伸穿過所述多個蝕刻終止層中的至少兩者，其中所述電容器介電結構沿第一方向及沿與所述第一方向垂直的第二方向將所述下部導電電極與所述上部導電電極間隔開。
  7. 如申請專利範圍第6項所述的積體晶片，其中所述多個堆疊層間介電層包括：第一層間介電層，橫向地包圍所述下部導電電極，所述下部導電電極自所述第一層間介電層的底部表面向外突出。
  8. 一種形成積體晶片的方法，包括：在基底之上的介電結構內形成多個導電內連線層，其中所述介電結構包括藉由多個蝕刻終止層間隔開的多個堆疊層間介電層； 蝕刻所述介電結構以限定垂直地延伸穿過所述多個蝕刻終止層中的至少兩者的溝渠；沉積下部導電電極層於所述溝渠內，沉積一或多個介電層於所述下部導電電極層之上及所述溝渠內，且沉積上部導電電極層於所述一或多個介電層之上及所述溝渠內；以及蝕刻所述下部導電電極層、所述一或多個介電層以及所述上部導電電極層以限定金屬-絕緣體-金屬電容器，其中所述一或多個介電層沿第一方向及沿與所述第一方向垂直的第二方向將所述下部導電電極層與所述上部導電電極層間隔開。
  9. 如申請專利範圍第8項所述的形成積體晶片的方法，更包括：在所述金屬-絕緣體-金屬電容器及所述介電結構之上形成上部層間介電層；選擇性地蝕刻所述上部層間介電層以形成透過所述上部層間介電層與所述金屬-絕緣體-金屬電容器橫向間隔開的內連線導線溝渠；以及在所述內連線導線溝渠中形成內連線導線。
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