KR100650192B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
반도체 소자 및 그의 형성 방법 Download PDFInfo
- Publication number
- KR100650192B1 KR100650192B1 KR1020040116984A KR20040116984A KR100650192B1 KR 100650192 B1 KR100650192 B1 KR 100650192B1 KR 1020040116984 A KR1020040116984 A KR 1020040116984A KR 20040116984 A KR20040116984 A KR 20040116984A KR 100650192 B1 KR100650192 B1 KR 100650192B1
- Authority
- KR
- South Korea
- Prior art keywords
- mim capacitor
- forming
- mim
- metal wiring
- metal
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims abstract description 84
- 239000002184 metal Substances 0.000 claims abstract description 58
- 229910052751 metal Inorganic materials 0.000 claims abstract description 58
- 239000010410 layer Substances 0.000 claims description 48
- 239000011229 interlayer Substances 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- 229910004140 HfO Inorganic materials 0.000 claims description 2
- -1 Ta 2 O 5 Inorganic materials 0.000 claims description 2
- 229910004200 TaSiN Inorganic materials 0.000 claims description 2
- 229910008482 TiSiN Inorganic materials 0.000 claims description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 본 발명은 MIM 트렌치를 사용하는 MIM 캐패시터가 공정이 복잡하고, 차지하는 면적이 증가하는 문제를 해결하기 위하여, 하부 금속 배선과 직접 접속되는 제 1 MIM 캐패시터를 형성한 후 그 상부 층에 상기 제 1 MIM 캐패시터와 오버랩되는 제 2 MIM 캐패시터를 형성함으로써 반도체 소자의 형성 공정을 단순화 하면서도, 그 크기를 감소시킬 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
Description
도 1은 종래 기술에 따른 MIM 캐패시터를 도시한 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 본 발명은 MIM 트렌치를 사용하는 MIM 캐패시터가 공정이 복잡하고, 차지하는 면적이 증가하는 문제를 해결하기 위하여, 하부 금속 배선과 직접 접속되는 제 1 MIM 캐패시터를 형성한 후 그 상부 층에 상기 제 1 MIM 캐패시터와 오버랩되는 제 2 MIM 캐패시터를 형성함으로써 반도체 소자의 형성 공정을 단순화 하면서도, 그 크기를 감소시킬 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
반도체 소자 중 고집적 반도체 소자에 사용되는 캐패시터의 구조로는 폴리실리콘 대 폴리실리콘(Polysilicon to Polysilicon), 폴리실리콘 대 실리콘(Polysilicon to Silicon), 금속층 대 실리콘(Metal to Silicon), 금속층 대 폴리 실리콘(Metal to Polysilicon) 및 금속층 대 금속층(Metal to Metal)의 다양한 캐패시터 구조들이 사용되어 왔다. 이들 캐패시터 구조들 중 금속층 대 금속층(Metal to Metal) 또는 금속층/유전막/금속층(Metal Insulator Metal : 이하 MIM) 구조는 직렬 저항(Series Resistance)이 낮아 높은 저장 용량을 갖는 캐패시터를 만들 수 있으며, 열적 안정성 및 VCC가 낮은 장점으로 인하여 현재 캐패시터의 구조로 널리 이용되고 있다.
상기 MIM 캐패시터는 일반적으로 금속 배선 사이에 위치하게 되는데, 그 형성 공정이 복잡하고, 대용량의 MIM 캐패시터가 요구 되면서 그 면적이 점점 증가하여 반도체 소자의 고집적화에 저해가 되는 문제가 있다.
종래 기술에 따른 Cu 금속 배선에 사용되는 MIM 캐패시터의 경우, 다마신(damascene) 공정을 이용하여 형성된 제 1 금속 배선 및 ILD(Inter Layer Dielectric) 절연막 상부에, MIM 캐패시터 형성을 위한 하부 전극층, 유전층 및 상부 전극층을 순차적으로 증착한다.
다음에는, MIM 캐패시터 상부에 식각정지막을 형성한 후 IMD 절연막을 형성한 후, IMD 절연막에 다마신 패턴을 형성하고 제 2 금속 배선을 형성한다.
이때, MIM 캐패시터를 패터닝하는 식각 공정이나, 후속의 각 공정 단계에서 반도체 기판을 습식 세정하는 공정에서 제 1 금속 배선에 심각하게 산화가 진행되어 단락이나 단선 등과 같은 치명적인 문제가 발생할 수 있다. 따라서, 반도체 소자의 신뢰성이 저하되는 문제가 있다.
이를 해결하기 위하여, 제 1 금속 배선 상부에 배리어층을 형성한 후 배리어 층 상부에 MIM 캐패시터를 형성하는 방법을 사용하였다.
도 1은 종래 기술에 따른 MIM 캐패시터를 도시한 단면도이다.
도 1을 참조하면, 제 1 금속 배선(10) 상부에 금속 배선을 보호하는 확산방지막(15) 및 산화막(20)을 형성하고, MIM 캐패시터가 형성될 영역에 트렌치를 형성하여 제 1 금속 배선(10)을 노출시킨다.
다음에는, 트렌치에 금속 배선과 동일한 물질을 매립하여 캐패시터와 금속 배선을 접속시키는 MIM 트렌치(25)를 형성한다.
그 다음에는, MIM 캐패시터 형성을 위한 하부 전극층(30), 유전층(40), 상부 전극층(50) 및 식각정지막(60)을 순차적으로 증착한다.
그 다음에는, 상기 하부 구조를 포함하는 전면에 IMD 절연막(70)을 형성한 후, 제 1 금속 배선(10) 및 MIM 캐패시터와 접속되는 비아 콘택(75) 및 제 2 금속 배선(90)을 형성 한다.
상술한 바와 같이 안정적인 MIM 캐패시터를 형성 하기 위해서는 MIM 트렌치를 형성하는 공정이 더 추가되어 공정의 효율을 저하시키게 된다. 또한, 고집적반도체 소자에서 캐패시터의 용량은 점점 더 커져야 하는데, 반도체 칩의 크기는 오히려 감소하기 때문에 캐패시터의 면적을 증가시켜 용량을 증가시키는 데는 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 제 1 금속 배선을 형성한 후 배리어 절연막을 형성하고 상부 전극층을 투명할 정도로 얇게 형성함으 로써, 반도체 소자의 MIM 캐패시터 형성 공정을 단순화하고 반도체 소자의 특성을 향상 시킬 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는 제 1 금속 배선 표면에 구비된 제 1 MIM 캐패시터와,
상기 제 1 캐패시터와 층간절연막을 개재한 타층에 구비되되, 상기 제 1 MIM 캐패시터와 부분적으로 오버랩되는 제 2 MIM 캐패시터 및
상기 제 1 금속 배선, 제 1 MIM 캐패시터 및 제 2 MIM 캐패시터와 접속되는 제 2 금속 배선을 포함하는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 형성 방법은,
(a) 제 1 금속 배선 상부에 제 1 MIM 캐패시터 예정 영역을 노출시키는 확산방지막을 형성하는 단계와,
(b) 상기 노출된 제 1 금속배선 상부에 제 1 MIM 캐패시터를 형성하는 단계와,
(c) 상기 제 1 MIM 캐패시터를 포함하는 전면에 제 1 층간절연막을 형성하는 단계와,
(d) 상기 제 1 층간절연막을 식각하여 상기 제 1 금속 배선에 접속되는 비아 콘택을 형성하는 단계와,
(e) 상기 비아 콘택과 접속되며, 제 1 MIM 캐패시터와 부분적으로 오버랩되 는 제 2 MIM 캐패시터를 형성하는 단계와,
(f) 상기 제 2 MIM 캐패시터를 포함하는 전면에 제 2 층간절연막을 형성하는 단계 및
(g) 상기 제 1 금속 배선, 제 1 MIM 캐패시터 및 제 2 MIM 캐패시터와 접속되는 제 2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 게이트 및 비트라인 등 소정의 하부 구조를 구비한 반도체 기판(미도시) 상에 제 1 금속 배선(100)을 형성한다. 다음에는 제 1 금속 배선 상부에 제 1 MIM 캐패시터 예정 영역을 노출시키는 확산방지막(115)을 형성한다. 이때, 제 1 금속 배선은(100) Al 또는 Cu 배선인 것이 바람직하다.
도 2b를 참조하면, 노출된 제 1 금속 배선(100) 상부에 제 1 MIM 캐패시터를 형성하는 제 1 하부 전극층(130), 제 1 유전층(140), 제 1 상부 전극층(150) 및 제 1 식각정지막(160)의 적층 구조를 형성한다. 여기에서, 제 1 상부 및 제 1 하부 전극층(130, 150)은 TiN, TaN, W, Ti/TiN, Ti, Ta, TiSiN 및 TaSiN막 중 선택된 어느 하나를 사용하여 형성 하며, 제 1 상부 전극 및 제 1 하부 전극은 서로 같은 종류이거나 다른 종류의 비대칭 구조로 형성될 수 있다.
제 1 하부 전극층(130)은 제 1 금속 배선(100)과 직접 접속되며, 제 1 상부 전극층은 10 ~ 3000Å의 두께로 형성하는 것이 바람직하다.
또한, 제 1 유전층(140)은 Si3N4, SiO2, SiON, HfO2, Al2
O3, Ta2O5, ZrO2, Y2O3 및 BST막 중 선택된 어느 하나를 이용하며, PECVD, ALD, PEALD 및 MOCVD 중 선택된 어느 한 가지 방법으로, 10 ~ 1000Å의 두께로 형성하고, 제 1 식각정지막(160)은 SiC, SiN, SiO2 및 폴리머 중 선택된 어느 하나를 이용하여 10 ~ 5000Å의 두께로 형성하는 것이 바람직하다.
도 2c를 참조하면, 상기 적층구조 상부에 제 1 MIM 캐패시터를 정의하는 제 1 감광막 패턴(120)을 형성하고, 제 1 감광막 패턴(120)을 식각마스크로 제 1 식각정지막(160), 제 1 상부 전극층(150), 제 1 유전층(140) 및 제 1 하부 전극층(130)을 식각하여 제 1 MIM 캐패시터를 완성한다. 이때, 확산방지막(115)이 식각 배리어 역할을 하여 하부 제 1 금속 배선(100)이 손상되지 않으며, 종래의 MIM 트렌치를 형성하지 않고 바로 MIM 캐패시터의 하부 전극과 금속 배선을 접속함으로써 공정단계를 효율적으로 절약할 수 있다.
도 2d를 참조하면, 제 1 MIM 캐패시터를 포함하는 전면에 제 1 층간절연막(170)을 형성하고, 제 1 층간절연막(170)을 식각하여 상기 제 1 금속 배선(100)에 접속되는 비아 콘택(175)을 형성한다. 이때, 비아 콘택(175)은 W 플러그를 사용하여 상기 제 1 및 제 2 MIM 캐패시터와 접속되도록 형성하는 것이 바람직하다.
다음에는, 비아 콘택(175)을 포함하는 제 1 금속 배선(100) 상부에 제 1 MIM 캐패시터를 형성하는 공정과 동일하게 제 2 하부 전극층(135), 제 2 유전층(145), 제 2 상부 전극층(155) 및 제 2 식각정지막(165)을 순차적으로 형성하고, 비아 콘택(175)과 접속되며, 제 1 MIM 캐패시터와 부분적으로 오버랩되는 제 2 MIM 캐패시터를 형성하기 위한 제 2 감광막 패턴(125)을 형성한다. 이때, 본 도면에서는 제 2 MIM 캐패시터가 제 1 MIM 캐패시터의 양측에 형성된 비아 콘택과 접속되도록 형성한 것을 도시한 것이다.
도 2e를 참조하면, 제 2 감광막 패턴(125)을 식각마스크로 제 2 식각정지막(165), 제 2 상부 전극층(155), 제 2 유전층(145) 및 제 1 하부 전극층(135)을 식각하여 제 2 MIM 캐패시터를 형성한다.
도 2f를 참조하면, 제 2 MIM 캐패시터를 포함하는 전면에 제 2 층간절연막(180)을 형성하고, 제 2 층간절연막(180) 내에, 제 1 금속 배선(100), 제 2 MIM 캐패시터 상부 전극 및 제 1 MIM 캐패시터의 상부 전극과 연결되는 비아 콘택홀을 형성한다.
도 2g를 참조하면, 제 1 금속 배선(100), 제 1 MIM 캐패시터 및 제 2 MIM 캐패시터와 접속되는 제 2 금속 배선(190)을 형성한다. 이때, 제 2 금속 배선도 Al 또는 Cu 배선을 사용하며, W 플러그를 통하여 연결되는 것이 바람직하다.
또한, 도 2 내지 도 2e의 공정을 2회 이상 수행하여 MIM 캐패시터가 포함된 층간 구조를 3층 이상의 다층 구조로 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 하부 금속 배선과 직접 접속되는 제 1 MIM 캐패시터를 형성하여 MIM 트렌치 형성 공정을 생략할 수 있고, 다층 구조에 제 1 MIM 캐패시터와 오버랩되는 제 2 MIM 캐패시터를 형성함으로써, 캐패시터가 차지하는 면적을 효율적으로 사용할 수 있다. 따라서, 본 발명은 반도체 소자의 형성 공정을 단순화 하면서도, 그 크기를 감소시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 제 1 금속 배선표면에 구비된 제 1 MIM 캐패시터;상기 제 1 캐패시터와 층간절연막을 개재한 타층에 구비되되, 상기 제 1 MIM 캐패시터와 부분적으로 오버랩되는 제 2 MIM 캐패시터; 및상기 제 1 금속 배선, 제 1 MIM 캐패시터 및 제 2 MIM 캐패시터와 접속되는 제 2 금속 배선을 포함하는 것을 특징으로 하는 반도체 소자.
- (a) 제 1 금속 배선 상부에 제 1 MIM 캐패시터 예정 영역을 노출시키는 확산방지막을 형성하는 단계;(b) 상기 노출된 제 1 금속배선 상부에 제 1 MIM 캐패시터를 형성하는 단계;(c) 상기 제 1 MIM 캐패시터를 포함하는 전면에 제 1 층간절연막을 형성하는 단계;(d) 상기 제 1 층간절연막을 식각하여 상기 제 1 금속 배선에 접속되는 비아 콘택을 형성하는 단계;(e) 상기 비아 콘택과 접속되며, 제 1 MIM 캐패시터와 부분적으로 오버랩되는 제 2 MIM 캐패시터를 형성하는 단계;(f) 상기 제 2 MIM 캐패시터를 포함하는 전면에 제 2 층간절연막을 형성하는 단계; 및(g) 상기 제 1 금속 배선, 제 1 MIM 캐패시터 및 제 2 MIM 캐패시터와 접속 되는 제 2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 2 항에 있어서,상기 제 1 및 제 2 MIM 캐패시터는 각각 하부 전극층, 유전층, 상부 전극층 및 식각정지막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3 항에 있어서,상기 상부 및 하부 전극층은 TiN, TaN, W, Ti/TiN, Ti, Ta, TiSiN 및 TaSiN막 중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3 항에 있어서,상기 상부 전극층은 10 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3 항에 있어서,상기 유전층은 Si3N4, SiO2, SiON, HfO2, Al2O 3, Ta2O5, ZrO2, Y2O3 및 BST막 중 선택된 어느 하나를 이용하며, PECVD, ALD, PEALD 및 MOCVD 중 선택된 어느 한 가지 방법으로, 10 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3 항에 있어서,상기 식각정지막은 SiC, SiN, SiO2 및 폴리머 중 선택된 어느 하나를 이용하여 10 ~ 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 2 항에 있어서,상기 제 1 및 제 2 금속 배선은 Cu 또는 Al 금속 배선인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 2 항에 있어서,상기 제 2 금속 배선은 W 비아 콘택 플러그를 개재하여 상기 제 1 및 제 2 MIM 캐패시터와 접속되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116984A KR100650192B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자 및 그의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116984A KR100650192B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자 및 그의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060078672A KR20060078672A (ko) | 2006-07-05 |
| KR100650192B1 true KR100650192B1 (ko) | 2006-11-27 |
Family
ID=37170533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040116984A KR100650192B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자 및 그의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100650192B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816246B1 (ko) * | 2006-12-27 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자용 커패시터 및 이의 제조 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100661372B1 (ko) * | 2005-11-03 | 2006-12-27 | 매그나칩 반도체 유한회사 | Ｍｉｍ 캐패시터를 구비한 반도체 소자 및 그 제조방법 |
| KR100948295B1 (ko) * | 2007-11-26 | 2010-03-17 | 주식회사 동부하이텍 | 반도체 소자 제조 방법 |
| KR101380309B1 (ko) | 2012-05-23 | 2014-04-02 | 주식회사 동부하이텍 | 커패시터 및 그 형성 방법 |
| KR102293187B1 (ko) | 2015-05-07 | 2021-08-25 | 에스케이하이닉스 주식회사 | 스위치드 커패시터 디씨-디씨 컨버터 |
-
2004
- 2004-12-30 KR KR1020040116984A patent/KR100650192B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816246B1 (ko) * | 2006-12-27 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자용 커패시터 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060078672A (ko) | 2006-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7332764B2 (en) | Metal-insulator-metal (MIM) capacitor and method of fabricating the same | |
| JP3895126B2 (ja) | 半導体装置の製造方法 | |
| US8390038B2 (en) | MIM capacitor and method of making same | |
| US11239230B2 (en) | IC with larger and smaller width contacts | |
| JP5388768B2 (ja) | ローカルインターコネクトを備えた半導体装置 | |
| US20120193794A1 (en) | Semiconductor device and method of fabricating the same | |
| US8445991B2 (en) | Semiconductor device with MIM capacitor and method for manufacturing the same | |
| KR100306202B1 (ko) | 반도체장치 및 그의 제조방법 | |
| KR100835409B1 (ko) | 다마신 ｍｉｍ형 커패시터를 갖는 반도체 소자의 제조방법 | |
| KR100533971B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100650192B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| US6858442B2 (en) | Ferroelectric memory integrated circuit with improved reliability | |
| JP3525788B2 (ja) | 半導体装置の製造方法 | |
| JPWO2008114609A1 (ja) | 半導体装置及びその製造方法 | |
| JP2003007850A (ja) | 半導体装置及びその製造方法 | |
| US20040004054A1 (en) | Method to form both high and low-k materials over the same dielectric region, and their application in mixed mode circuits | |
| KR101044612B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100457044B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20060074715A (ko) | 반도체메모리장치 및 그 제조 방법 | |
| KR100613282B1 (ko) | 반도체 장치의 캐패시터 및 그의 제조 방법 | |
| JP2001156270A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100569571B1 (ko) | 반도체 소자 제조 방법 | |
| KR100787707B1 (ko) | 구리 다층 배선과 메탈 절연막 메탈 캐퍼시터를 가지는반도체 장치 형성 방법 | |
| KR100667903B1 (ko) | 반도체 소자의 형성 방법 | |
| KR20100079205A (ko) | Ｍｉｍ 커패시터를 가지는 반도체 소자 및 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141020 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151019 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20161020 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20171020 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20181016 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20191016 Year of fee payment: 14 |