JP6263093B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えばキャパシタを有する半導体装置に適用可能な技術である。
キャパシタは、電荷を蓄える電子素子であり、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられる。このようなキャパシタには、高い静電容量が要求される場合がある。そしてキャパシタの静電容量は、キャパシタの表面積が大きいほど大きいものになる。このためキャパシタが高い静電容量を有するようにするために、キャパシタの表面積を大きくすることがある。
一方で、現在、半導体チップの面積を小さくすることが求められている。このような半導体チップにキャパシタを形成する場合、キャパシタの平面形状を小さくする必要がある。そこで現在、例えば特許文献１〜５に記載されているように、配線層の凹部にキャパシタを形成することがある。このようなキャパシタは、凹部の内側面で大きな表面積を得ることができるとともに、平面形状を小さいものにすることができる。
上記したキャパシタは、容量絶縁膜を挟む２つの電極を備えている。そしてこれら２つの電極のうち一方の電極（例えば、上記した凹部を用いて形成されたキャパシタであれば、上部電極）を接地電位に電気的に接続することがある。この場合においてキャパシタが絶縁膜（例えば、層間絶縁膜）によって覆われているときは、この絶縁膜に接続孔を形成する必要がある。そして接続孔を形成する段階で、キャパシタは、接続孔の下端が接する電極が電気的に浮遊している状態にあることがある。
特許文献６には、上記したように電気的に浮遊している電極は、接続孔を形成する際の反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により帯電する可能性があることが記載されている。この場合、容量絶縁膜を挟む２つの電極の間には、上記した帯電によって電界が発生する。そして特許文献６には、このような電界によって容量絶縁膜の耐圧が低下する可能性があることが記載されている。そこで特許文献６には、接続孔の底部に紫外線を照射することが記載されている。特許文献６には、電気的に浮遊している電極が上記したように帯電しても、この電極に蓄積された電子が紫外線によって除去される、と記載されている。
特開２００５−１０１６４７号公報 特開２０１１−１４７３１号公報 特開２０１１−５４９２０号公報 特開２０１３−５５２０３号公報 特開２０１３−８９７１２号公報 特開２００７−１２８９８０号公報
上記したようにキャパシタが絶縁膜（例えば、層間絶縁膜）によって覆われている場合、この絶縁膜に接続孔を形成することがある。そして上記したように、接続孔を形成する段階において、キャパシタは、接続孔の下端に位置する電極が電気的に浮遊している状態にあることがある。本発明者らは、このような電極が接続孔の下端で溶出する場合があることを見出した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、キャパシタは、第１電極及び第２電極を含んでいる。第１電極は、トランジスタと電気的に接続している。第２電極は、第１電極から分離している。さらに第２電極は、被覆絶縁膜によって覆われている。そして被覆絶縁膜には、複数の接続孔が形成されている。複数の接続孔は、下端が第２電極に接している。そして第２電極のキャパシタンスをＣ［ｎＦ］、複数の接続孔の下端の面積の合計をＡ［μｍ２］としたとき、下記式（１）が満たされている。
Ｃ／Ａ≦１．９８［ｎＦ／μｍ２］ （１）
前記一実施の形態によれば、第２電極が接続孔の下端において溶出することが抑制される。
実施形態に係る半導体装置の構成を示す平面図である。 図１の破線αで囲んだ領域を拡大した図である。 実施形態に係る半導体装置の構成を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 式（１）のＣ／Ａと接続孔での第２電極の溶出の発生確率の関係を示すグラフである。 図１の変形例を示す平面図である。 図３の変形例を示す断面図である。 図３の変形例を示す断面図である。 キャパシタの変形例を示す断面図である。 図１９に示した半導体装置の全体を示す平面図である。 キャパシタの変形例を示す断面図である。 キャパシタの変形例を示す平面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１の破線αで囲んだ領域を拡大した図である。図３は、本実施形態に係る半導体装置ＳＤの構成を示す断面図である。なお、図３の左側は、図２のＡ−Ａ´断面図に相当する。
図３に示すように、半導体装置ＳＤは、基板ＳＵＢ、トランジスタＴＲ１、及びキャパシタＣＰを備えている。トランジスタＴＲ１は基板ＳＵＢに形成されている。キャパシタＣＰはトランジスタＴＲ１に電気的に接続している。キャパシタＣＰは、第１電極ＥＬ１（下部電極）、第２電極ＥＬ２（上部電極）、及び容量絶縁膜ＣＤＬを含んでいる。第１電極ＥＬ１は、トランジスタＴＲ１と電気的に接続している。第２電極ＥＬ２は、第１電極ＥＬ１から分離している。容量絶縁膜ＣＤＬは、第１電極ＥＬ１と第２電極ＥＬ２の間に位置している。そして第２電極ＥＬ２は、層間絶縁膜ＩＬＤ３（被覆絶縁膜）によって覆われている。そして図１及び図３に示すように、この層間絶縁膜ＩＬＤ３には複数の接続孔ＣＨが形成されている。図３に示すように、各接続孔ＣＨは、下端が第２電極ＥＬ２に接している。そして複数の接続孔ＣＨそれぞれには、ビアＣＶＡが埋め込まれている。そして第２電極ＥＬ２のキャパシタンスをＣ［ｎＦ］、複数の接続孔ＣＨの下端の面積の合計をＡ［μｍ２］としたとき、下記式（１）が満たされている。以下、詳細に説明する。
Ｃ／Ａ≦１．９８［ｎＦ／μｍ２］ （１）
まず、図３を用いて半導体装置ＳＤの断面構造を説明する。半導体装置ＳＤは、基板ＳＵＢ上にメモリセル及びロジック回路が混載したものである。具体的には、基板ＳＵＢは、メモリ領域ＭＲ及びロジック領域ＬＲを有している。そして半導体装置ＳＤは、メモリ領域ＭＲにメモリセルを有し、ロジック領域ＬＲにロジック回路を有している。なお、基板ＳＵＢは、例えば、半導体基板（例えば、シリコン基板）又はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板である。
上記したメモリセルはトランジスタＴＲ１及びキャパシタＣＰを含んでいる。キャパシタＣＰは、トランジスタＴＲ１のソース及びドレインの一方（拡散層ＤＩＦ１）に電気的に接続している。そしてトランジスタＴＲ１のソース及びドレインの他方（拡散層ＤＩＦ１）には、ビット線ＢＬが電気的に接続している。これに対して上記したロジック回路はトランジスタＴＲ２を含んでいる。本図に示す例において、トランジスタＴＲ１及びトランジスタＴＲ２は、フィールド酸化膜ＦＯＸ（素子間分離層）によって分離されている。なお、フィールド酸化膜ＦＯＸは、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）により形成されている。
なお、トランジスタＴＲ２はロジック回路を構成するトランジスタに限定されるものではない。トランジスタＴＲ２は、メモリ領域ＭＲの周辺回路を構成してもよい。言い換えると、トランジスタＴＲ２は、トランジスタＴＲ１を制御する回路を構成していてもよい。このような回路には、上記したロジック回路と同様の構造のトランジスタが用いられる。
トランジスタＴＲ１は、コンタクトＣＣＴ１，ＣＣＴ２を介してキャパシタＣＰと接続している。トランジスタＴＲ１（基板ＳＵＢ）とキャパシタＣＰの間には、エッチングストップ層ＢＥＳＴ、絶縁膜ＤＬ１、絶縁膜ＢＤＬ、及び絶縁膜ＤＬ２が基板ＳＵＢ側からこの順に積層されている。そしてコンタクトＣＣＴ１は絶縁膜ＤＬ１に形成され、絶縁膜ＤＬ１及びエッチングストップ層ＢＥＳＴを貫通している。コンタクトＣＣＴ２は絶縁膜ＤＬ２に形成され、絶縁膜ＤＬ２及び絶縁膜ＢＤＬを貫通している。ビット線ＢＬは絶縁膜ＤＬ２に形成されている。さらにビット線ＢＬは、絶縁膜ＤＬ１，ＢＤＬにそれぞれ形成されたコンタクトＢＣＴ１，ＢＣＴ２を介してトランジスタＴＲ１と接続している。
絶縁膜ＤＬ２上には、配線層ＩＬが形成されている。配線層ＩＬでは、層間絶縁膜ＩＬＤ及びエッチングストップ層ＥＳＴがこの順に繰り返し積層されている。詳細を後述するように、配線層ＩＬには、凹部ＲＥＣ１及び凹部ＲＥＣ２が形成されている。そして凹部ＲＥＣ１及び凹部ＲＥＣ２を用いてキャパシタＣＰが形成されている。さらに詳細を後述するように配線層ＩＬは、メモリ領域ＭＲ上にビアＣＶＡ及び配線ＣＷＲを有するとともにロジック領域ＬＲ上に配線ＬＷＲを有している。
本図に示す例では、配線層ＩＬの最下層の層間絶縁膜ＩＬＤ（層間絶縁膜ＩＬＤ１）に配線ＬＷＲ（配線ＬＷＲ１）が形成されている。配線ＬＷＲ１は、トランジスタＴＲ２とともに上記したロジック回路を構成している。さらに配線ＬＷＲ１は、絶縁膜ＤＬ１，ＤＬ２（配線層ＩＬの下に位置する絶縁膜）にそれぞれ形成されたコンタクトＬＣＴ１，ＬＣＴ２を介してトランジスタＴＲ２のソース又はドレイン（拡散層ＤＩＦ２）と電気的に接続している。なお、配線ＬＷＲ１上の各層間絶縁膜ＩＬＤ（例えば、層間絶縁膜ＩＬＤ２，ＩＬＤ３）には、例えばデュアルダマシンにより形成されたビア及び配線が設けられている。これらのビア及び配線も上記したロジック回路を構成する。ただし、説明のため、本図では、これらのビア及び配線は図示していない。
なお、層間絶縁膜ＩＬＤは、例えば、シリコン酸化膜（ＳｉＯ２）又はｌｏｗ−ｋ膜（例えば、ＳｉＯＣＨ系膜）によって形成されている。エッチングストップ層ＥＳＴは、例えば、シリコン窒化膜（ＳｉＮ）又はシリコン炭窒化膜（ＳｉＣＮ）により形成されている。
本図に示す例では、配線層ＩＬの最下層に位置する二層の層間絶縁膜ＩＬＤ（層間絶縁膜ＩＬＤ１，ＩＬＤ２）に凹部ＲＥＣ１，ＲＥＣ２が形成されている。ただし凹部ＲＥＣ１，ＲＥＣ２が形成される位置は本図に示す例に限定されるものではない。例えば、凹部ＲＥＣ１，ＲＥＣ２は層間絶縁膜ＩＬＤ１，ＩＬＤ２よりも上層に形成されていてもよい。
凹部ＲＥＣ１は、層間絶縁膜ＩＬＤ２を貫通している。さらに凹部ＲＥＣ１の底部は、層間絶縁膜ＩＬＤ１，ＩＬＤ２の間に位置するエッチングストップ層ＥＳＴを貫通している。ただし、凹部ＲＥＣ１の底部はエッチングストップ層ＥＳＴを貫通していなくてもよい。例えば、凹部ＲＥＣ１は、エッチングストップ層ＥＳＴに入り込んでいるだけでもよいし、又は底部がエッチングストップ層ＥＳＴの上面よりも上側に位置していてもよい。
凹部ＲＥＣ２は、凹部ＲＥＣ１の底面に開口を有している。そして凹部ＲＥＣ２は、層間絶縁膜ＩＬＤ１を貫通している。さらに本図に示す例において凹部ＲＥＣ２は、底部が絶縁膜ＤＬ２（配線層ＩＬの下に位置する絶縁膜）に入り込んでいる。ただし、凹部ＲＥＣ２の底部は、絶縁膜ＤＬ２に入り込んでいなくてもよい。例えば、凹部ＲＥＣ２の底部は、絶縁膜ＤＬ２の上面よりも上側に位置していてもよい。言い換えると、凹部ＲＥＣ２は、層間絶縁膜ＩＬＤを貫通していなくてもよい。
キャパシタＣＰは、凹部ＲＥＣ１，ＲＥＣ２を用いて形成されている。具体的には、キャパシタＣＰは、第１電極ＥＬ１、容量絶縁膜ＣＤＬ、及び第２電極ＥＬ２を有している。本図に示す例において、第２電極ＥＬ２は、導電膜ＵＣＦ１及び導電膜ＵＣＦ２が容量絶縁膜ＣＤＬ側からこの順に積層した積層膜である。
第１電極ＥＬ１は、底部ＢＰ及び側壁部ＳＷを有している。底部ＢＰは、凹部ＲＥＣ２の底部に沿って形成されている。なお底部ＢＰには、コンタクトＣＣＴ２が接続している。側壁部ＳＷは、上端が凹部ＲＥＣ２の側面に沿って凹部ＲＥＣ２の開口から突出している。そしてこの上端は、凹部ＲＥＣ２の上記した開口と層間絶縁膜ＩＬＤ２の上面の間に達している。なお、第１電極ＥＬ１は、例えば、窒化チタン（ＴｉＮ）により形成されている。ただし、第１電極ＥＬ１の材料はこれに限定されるものではない。
容量絶縁膜ＣＤＬは、第１電極ＥＬ１の底部ＢＰ及び第１電極ＥＬ１の側壁部ＳＷの内壁を覆っている。さらに容量絶縁膜ＣＤＬは、第１電極ＥＬ１の側壁部ＳＷのうち凹部ＲＥＣ２の開口から突出している部分の外壁も覆っている。本図に示す例において容量絶縁膜ＣＤＬは、第１電極ＥＬ１の底部ＢＰ並びに第１電極ＥＬ１の側壁部ＳＷの上記した内壁及び外壁に沿って形成されている。なお、容量絶縁膜ＣＤＬは、例えば、ｈｉｇｈ−ｋ材料（例えば、ジルコニア（ＺｒＯ２））により形成されている。ただし、容量絶縁膜ＣＤＬの材料はこれに限定されるものではない。
第２電極ＥＬ２は、容量絶縁膜ＣＤＬを覆っている。本図に示す例において第２電極ＥＬ２は、容量絶縁膜ＣＤＬと同様、第１電極ＥＬ１の底部ＢＰ並びに第１電極ＥＬ１の側壁部ＳＷの上記した内壁及び外壁に沿って形成されている。本実施形態では、導電膜ＵＣＦ１が窒化チタン（ＴｉＮ）により形成され、導電膜ＵＣＦ２がタングステン（Ｗ）により形成されている。言い換えると、第２電極ＥＬ２は、容量絶縁膜ＣＤＬ側から窒化チタン（ＴｉＮ）及びタングステン（Ｗ）がこの順に積層した積層膜（Ｗ／ＴｉＮ）である。ただし、第２電極ＥＬ２の材料はこれに限定されるものではない。
図１を用いて詳細を後述するように、１つの凹部ＲＥＣ１の底部には、複数の凹部ＲＥＣ２が形成されている。そして複数の凹部ＲＥＣ２それぞれに対して第１電極ＥＬ１が設けられている。この場合に各凹部ＲＥＣ２の第１電極ＥＬ１は、互いに分離している。一方、容量絶縁膜ＣＤＬ及び第２電極ＥＬ２は、複数の凹部ＲＥＣ２を跨って形成されている。言い換えると、複数の第１電極ＥＬ１に対して１つの容量絶縁膜ＣＤＬ及び１つの第２電極ＥＬ２が設けられている。
さらに本図に示す例では、第２電極ＥＬ２の導電膜ＵＣＦ２（上側の導電膜）が、第１電極ＥＬ１の側壁部ＳＷの上端よりも上側においてプレートＰＬとなっている。これにより本図に示す例では、プレートＰＬが複数の凹部ＲＥＣ２を覆うことになる。詳細を後述するように、プレートＰＬの膜厚は例えば１０ｎｍ以上とすることができる。ただし、プレートＰＬの膜厚はこれに限定されるものではない。
第２電極ＥＬ２上の層間絶縁膜ＩＬＤ（層間絶縁膜ＩＬＤ３）には、配線ＣＷＲ及びビアＣＶＡが形成されている。配線ＣＷＲ及びビアＣＶＡは、例えばデュアルダマシンにより形成されており、配線ＣＷＲの底面にビアＣＶＡが形成されている。そして配線ＣＷＲ及びビアＣＶＡは、層間絶縁膜ＩＬＤ３に形成された溝ＴＲＥ及び接続孔ＣＨにそれぞれ埋め込まれた導電部材（例えば、銅（Ｃｕ）又はタングステン（Ｗ）といった金属）により形成されている。この場合に接続孔ＣＨの下端が第２電極ＥＬ２の最表面（導電膜ＵＣＦ２）に接している。
接続孔ＣＨは、層間絶縁膜ＩＬＤ３の上面から下面に向かって幅が狭くなっている。接続孔ＣＨの上端の平面形状は特に限定されるものではないが、例えば半導体装置ＳＤのプロセスルールに基づいて決定してもよい。例えば、半導体装置ＳＤに形成される配線（例えば、ワード線ＷＬ（図２）、ビット線ＢＬ（図２）、又は配線ＬＷＲ１（配線層ＩＬの最下層の配線））の幅が２８ｎｍ以下である場合、接続孔ＣＨの上端の平面形状を直径４５ｎｍ以下の円としてもよい。ただし、接続孔ＣＨの上端の平面形状はこの例に限定されるものではない。
配線ＣＷＲ及びビアＣＶＡは、例えば接地電位に電気的に接続している。これにより、キャパシタＣＰは、第２電極ＥＬ２（上部電極）が接地電位に電気的に接続することになる。ただし、配線ＣＷＲ及びビアＣＶＡは、接地電位と異なる電位と電気的に接続していてもよい。
次に、図１を用いて凹部ＲＥＣ２、第２電極ＥＬ２（キャパシタＣＰの上部電極）、及び接続孔ＣＨの平面レイアウトを説明する。なお、説明のため、本図では、凹部ＲＥＣ２に対する接続孔ＣＨの相対的な大きさが実際の当該大きさよりも大きい。このため本図に示される接続孔ＣＨの大きさと本図に示される凹部ＲＥＣ２の大きさの比は、接続孔ＣＨの実際の大きさと凹部ＲＥＣ２の実際の大きさの比を示唆するものではない。
本図に示すように、凹部ＲＥＣ２の平面形状は六角形である。そして複数の凹部ＲＥＣ２が同一の平面形状を有しており、平面視で規則的に配列されている。詳細には、各凹部ＲＥＣ２の平面形状は、第１辺、第２辺、第３辺、第４辺、第５辺、及び第６辺がこの順に並んだ六角形である。そして第１辺と第４辺が互いに平行かつ等しい長さを有している。同様に第２辺と第５辺が互いに平行かつ等しい長さを有している。同様に第３辺と第６辺が互いに平行かつ等しい長さを有している。
より詳細には、一の凹部ＲＥＣ２（中央凹部）が、この中央凹部と並進対称な６つの凹部ＲＥＣ２によって囲まれている。これら６つの凹部ＲＥＣ２は、第１凹部、第２凹部、第３凹部、第４凹部、第５凹部、及び第６凹部であり、この順に中央凹部の第１辺、第２辺、第３辺、第４辺、第５辺、及び第６辺が並ぶ方向に並んでいる。そして中央凹部は、第１辺が第１凹部の第４辺と平行に対向し、第２辺が第２凹部の第５辺と平行に対向し、第３辺が第３凹部の第６辺と平行に対向し、第４辺が第４凹部の第１辺と平行に対向し、第５辺が第５凹部の第２辺と平行に対向し、第６辺が第５凹部の第３辺と平行に対向している。言い換えると、各凹部ＲＥＣ２の平面形状が正六角形である場合、複数の凹部ＲＥＣ２はハニカム構造を形成することになる。
第２電極ＥＬ２の平面形状は、出隅を構成する第１辺及び第２辺を有している。この出隅は第１辺及び第２辺に比して外側に突出している。そして第２電極ＥＬ２は、複数の凹部ＲＥＣ２を平面視で内側に含んでいる。さらに上記した出隅には、複数の接続孔ＣＨ（図３に示した例においてキャパシタＣＰの上層の層間絶縁膜ＩＬＤ（層間絶縁膜ＩＬＤ３）に形成された接続孔）が位置している。本図に示す例では、複数の接続孔ＣＨは、上記した第１辺及び第２辺に沿った方向に２次元マトリクス状に配置されている。
複数の接続孔ＣＨは、平面視で複数の凹部ＲＥＣ２と重ならない領域に位置している。詳細には、複数の接続孔ＣＨは、上記した第１辺に沿った方向で見て複数の凹部ＲＥＣ２よりも第１辺側に位置し、かつ上記した第２辺に沿った方向で見て複数の凹部ＲＥＣ２よりも第２辺側に位置している。この場合、複数の接続孔ＣＨのうち少なくとも１つの接続孔ＣＨが、第１辺に沿った方向から見て第１辺の外側に位置していてもよいし、又は第２辺に沿った方向から見て第２辺の外側に位置していてもよい。
なお、第２電極ＥＬ２の具体的な平面形状は、例えば、矩形の四隅のうちの少なくとも１つの出隅を、この出隅を構成する２辺よりも外側に突出させた形状である。また複数の接続孔ＣＨが配置される領域は、上記した出隅に限定されるものではない。例えば、複数の接続孔ＣＨは、上記した第１辺又は第２辺に沿って配置されていてもよい。
そして本図に示す例では、第２電極ＥＬ２及び接続孔ＣＨが上記した式（１）を満たすように形成されている。具体的には、第２電極ＥＬ２（上部電極）の下にｎ個（ただし、ｎは１以上の整数である。）の凹部ＲＥＣ２が設けられ、かつ各凹部ＲＥＣ２に形成されるキャパシタのキャパシタンスをＣ１，Ｃ２，・・・，Ｃｎ［ｎＦ］としたとき、Ｃ［ｎＦ］（第２電極ＥＬ２のキャパシタンス）は、下記式（２）によって与えられる。
Ｃ＝Ｃ１＋Ｃ２＋・・・＋Ｃｎ［ｎＦ］ （２）
一方、ｍ個（ただし、ｍは１以上の整数である。）の接続孔ＣＨが第２電極ＥＬ２に接し、かつ各接続孔ＣＨの下端の面積をＡ１，Ａ２，・・・，Ａｍ［μｍ２］としたとき、Ａ［μｍ２］（複数の接続孔ＣＨの下端の面積の合計）は、下記式（３）によって与えられる。
Ａ＝Ａ１＋Ａ２＋・・・＋Ａｍ［μｍ２］ （３）
なお本図に示す例では、複数の凹部ＲＥＣ２及び複数の接続孔ＣＨが形成されているが、凹部ＲＥＣ２の数及び接続孔ＣＨの数は、本図に示す例に限定されるものではない。例えば、凹部ＲＥＣ２は１つのみ形成されていてもよい。同様に、接続孔ＣＨも１つのみ形成されていてもよい。
次に、図２を用いて半導体装置ＳＤのメモリ領域ＭＲの平面レイアウトを説明する。本図に示すように、半導体装置ＳＤは、複数のビット線ＢＬ、複数のワード線ＷＬ、及び複数の活性領域ＡＲを備えている。
各ビット線ＢＬは、平面視で第１方向（本図中ｘ軸方向）に延伸している。そして複数のビット線ＢＬが、平面視で第１方向に直交する第２方向（本図中ｘ軸方向と直交するｙ軸方向）に沿って並んでいる。各ワード線ＷＬは、第２方向に延伸している。そして複数のワード線ＷＬが、第１方向に沿って並んでいる。このようにして複数のビット線ＢＬ及び複数のワード線ＷＬは、平面視で格子を構成している。なお、ビット線ＢＬは導電材料（例えば、タングステン、銅、又はアルミニウムといった金属）により形成されている。ワード線ＷＬも同様に導電材料（例えば、ポリシリコン又は金属）により形成されている。
各活性領域ＡＲは、基板ＳＵＢの表面に形成されている。さらに基板ＳＵＢの表層にはフィールド酸化膜ＦＯＸ（素子間分離層）が形成されている。フィールド酸化膜ＦＯＸは平面視で各活性領域ＡＲを囲んでいる。これにより、各活性領域ＡＲがフィールド酸化膜ＦＯＸによって互いに分離されている。
各活性領域ＡＲの平面形状は、長手方向及び短手方向を有する島状である。本図に示す例において、各活性領域ＡＲの平面形状は楕円となっている。各活性領域ＡＲの平面形状は、長手方向が同じ方向を向いており、平面視で第１方向（本図中ｘ軸方向）に対して傾いている。そして活性領域ＡＲは、隣り合う２本のワード線ＷＬによって平面視で３つの領域に区分されている。この場合にこれらの３つの領域のうちの中央の領域には、ビット線ＢＬが平面視で重なっている。
活性領域ＡＲとビット線ＢＬが平面視で重なる領域には、コンタクトＢＣＴ１，ＢＣＴ２が設けられている。活性領域ＡＲは、コンタクトＢＣＴ１，ＢＣＴ２を介してビット線ＢＬと電気的に接続している。さらに上記した３つの領域のうち両端の領域の各々には、コンタクトＣＣＴ１，ＣＣＴ２が設けられている。活性領域ＡＲは、コンタクトＣＣＴ１，ＣＣＴ２を介してキャパシタＣＰと接続している。
各活性領域ＡＲには、トランジスタＴＲ１が形成されている。詳細には、ワード線ＷＬの一部がゲート電極ＧＥ１となっている。この場合ワード線ＷＬは、平面視で活性領域ＡＲと重なる領域でゲート電極ＧＥ１として機能する。これにより、トランジスタＴＲ１は、活性領域ＡＲが平面視でワード線ＷＬと斜交する領域に形成される。言い換えると、活性領域ＡＲでは、互いに隣り合う２本のワード線ＷＬによって２つのトランジスタＴＲ１が形成されている。
拡散層ＤＩＦ１（トランジスタＴＲ１のソース又はドレイン）は、活性領域ＡＲの表面に形成されている。各活性領域ＡＲの拡散層ＤＩＦ１は、平面視でワード線ＷＬによって３つの領域に区分されている。３つの領域のうち中央の拡散層ＤＩＦ１は、上記した２つのトランジスタＴＲ１が共通して使用する領域である。一方残り２つの拡散層ＤＩＦ１は、上記した２つのトランジスタＴＲ１が別々に使用する領域である。
基板ＳＵＢの表面では、複数の活性領域ＡＲが平面視で規則的に配列されている。具体的には、各活性領域ＡＲのコンタクトＢＣＴ１，ＢＣＴ２が、複数のビット線ＢＬ及び後述する複数の傾斜直線の交点上に位置するようになっている。傾斜直線は、複数のビット線ＢＬ及びワード線ＷＬからなる格子の中で互いに隣り合うビット線ＢＬ及び互いに隣り合うワード線ＷＬによって囲まれた領域が角を突き合わせて一列をなしている方向に延伸している直線である。互いに隣り合う傾斜直線は、ビット線ＢＬ線と交差している部分が、第１方向（本図中ｘ軸方向）に４本のワード線ＷＬを介して隣り合うようになっている。そして活性領域ＡＲの長手方向は、第１方向（本図中ｘ軸方向）に対する傾きの正負が傾斜直線の傾きと逆になっている。
図４〜図１４は、図１〜図３に示した半導体装置ＳＤの製造方法を示す断面図である。まず、図４に示すように、基板ＳＵＢにトランジスタＴＲ１，ＴＲ２を形成する。
詳細には、まず、基板ＳＵＢにフィールド酸化膜ＦＯＸを形成する。次いで、基板ＳＵＢ上に、絶縁膜及びポリシリコン膜をこの順に積層する。この絶縁膜は、ゲート絶縁膜ＧＩ１，ＧＩ２になる絶縁膜である。一方上記したポリシリコン膜は、ゲート電極ＧＥ１，ＧＥ２になる導電膜である。次いで、上記した絶縁膜及びポリシリコン膜をパターニングする。これにより、メモリ領域ＭＲにゲート電極ＧＥ１及びゲート絶縁膜ＧＩ１が形成されるとともに、ロジック領域ＬＲにゲート電極ＧＥ２及びゲート絶縁膜ＧＩ２が形成される。
次いで、基板ＳＵＢ上及びゲート電極ＧＥ１，ＧＥ２上に、絶縁膜を形成する。この絶縁膜は、サイドウォールＳＷ１，ＳＷ２になる絶縁膜である。次いで、この絶縁膜をエッチバックする。これにより、ゲート電極ＧＥ１の側面にサイドウォールＳＷ１が形成されるとともに、ゲート電極ＧＥ２の側面にサイドウォールＳＷ２が形成される。
次いで、ゲート電極ＧＥ１，ＧＥ２、サイドウォールＳＷ１，ＳＷ２、及びフィールド酸化膜ＦＯＸ上にレジスト膜のマスクを構成して、基板ＳＵＢの表面にイオン注入をする。イオン注入後、レジスト膜は、例えばアッシングにより除去する。これにより、メモリ領域ＭＲに拡散層ＤＩＦ１（トランジスタＴＲ１のソース及びドレイン）が形成されるとともに、ロジック領域ＬＲに拡散層ＤＩＦ２（トランジスタＴＲ２のソース及びドレイン）が形成される。
次いで、基板ＳＵＢ上、ゲート電極ＧＥ１，ＧＥ２上、サイドウォールＳＷ１，ＳＷ２上に、エッチングストップ層ＢＥＳＴ及び絶縁膜ＤＬ１をこの順に形成する。次いで、絶縁膜ＤＬ１に、コンタクトＢＣＴ１、コンタクトＣＣＴ１、及びコンタクトＬＣＴ１を形成する。次いで、絶縁膜ＤＬ１上に絶縁膜ＢＤＬを形成する。次いで、絶縁膜ＢＤＬにコンタクトＢＣＴ２を形成するとともに、コンタクトＢＣＴ２上にビット線ＢＬを形成する。この場合、コンタクトＢＣＴ２及びビット線ＢＬは、例えば一体に形成されている。次いで、絶縁膜ＢＤＬ上及びビット線ＢＬ上に絶縁膜ＤＬ２を形成する。次いで、絶縁膜ＤＬ２にコンタクトＣＣＴ２及びコンタクトＬＣＴ２を形成する。
次いで、絶縁膜ＤＬ２上、コンタクトＣＣＴ２，ＬＣＴ２上に、層間絶縁膜ＩＬＤ１（配線層ＩＬの第１層の層間絶縁膜ＩＬＤ）を形成する。次いで、層間絶縁膜ＩＬＤ１に配線ＬＷＲ１を形成する。次いで、層間絶縁膜ＩＬＤ１上及び配線ＬＷＲ１上にエッチングストップ層ＥＳＴを形成する。次いで、エッチングストップ層ＥＳＴ上に層間絶縁膜ＩＬＤ２（配線層ＩＬの第２層の層間絶縁膜ＩＬＤ）を形成する。
次いで、図５に示すように、メモリ領域ＭＲ上の層間絶縁膜ＩＬＤ２の表面に凹部ＲＥＣ１を形成する。本図に示す工程では、凹部ＲＥＣ１は、層間絶縁膜ＩＬＤ２を貫通せず、底部が層間絶縁膜ＩＬＤ２に入り込んでいるだけである。次いで、平面視で凹部ＲＥＣ１の内側に凹部ＲＥＣ２を形成する。本図に示す例では、凹部ＲＥＣ２の底部は、エッチングストップ層ＥＳＴ及び層間絶縁膜ＩＬＤ１を貫通して絶縁膜ＤＬ２に入り込んでいる。
次いで、図６に示すように、メモリ領域ＭＲ上に導電膜ＬＣＦを、例えばスパッタにより形成する。これにより、凹部ＲＥＣ１，ＲＥＣ２の底面及び内側面に沿って導電膜ＬＣＦが形成される。なお、導電膜ＬＣＦは、第１電極ＥＬ１となる導電膜である。次いで、リソグラフィにより、凹部ＲＥＣ２の内側にレジスト膜ＲＦ１を埋め込む。
次いで、図７に示すように、レジスト膜ＲＦ１をマスクとして凹部ＲＥＣ１の底部をエッチングする。これにより、導電膜ＬＣＦは、凹部ＲＥＣ１の底部に位置していた部分（図６）が除去される。このようにして、各凹部ＲＥＣ２に第１電極ＥＬ１が形成される。次いで、レジスト膜ＲＦ１を、例えばアッシングにより除去する。
次いで、図８に示すように、リソグラフィにより、凹部ＲＥＣ２の内側にレジスト膜ＲＦ２を埋め込む。次いで、レジスト膜ＲＦ２をマスクとして、凹部ＲＥＣ１の底部をエッチングする。これにより、凹部ＲＥＣ１の底部が層間絶縁膜ＩＬＤ２及びエッチングストップ層ＥＳＴを貫通し、層間絶縁膜ＩＬＤ１に達する。次いで、レジスト膜ＲＦ２を、例えばアッシングにより除去する。
次いで、図９に示すように、第１電極ＥＬ１上に、容量絶縁膜ＣＤＬ及び第２電極ＥＬ２を形成する。これによりキャパシタＣＰが形成される。
次いで、図１０に示すように、層間絶縁膜ＩＬＤ２上及びキャパシタＣＰ上に、エッチングストップ層ＥＳＴ及び層間絶縁膜ＩＬＤ３（配線層ＩＬの第３層の層間絶縁膜ＩＬＤ）をこの順に形成する。次いで、層間絶縁膜ＩＬＤ３上に、絶縁ハードマスクＩＨＭ及び金属ハードマスクＭＨＭをこの順に形成する。本図に示す例において、絶縁ハードマスクＩＨＭは、例えばシリコン酸化膜（ＳｉＯ２）により形成されている。一方、金属ハードマスクＭＨＭは、例えば窒化チタン（ＴｉＮ）により形成されている。
次いで、図１１に示すように、リソグラフィにより、金属ハードマスクＭＨＭに開口ＭＯＰを形成する。後述するように、開口ＭＯＰの平面形状に基づいて、配線ＣＷＲ（図３）の平面形状が規定される。次いで、金属ハードマスクＭＨＭ上及び開口ＭＯＰ上に、レジスト膜ＲＦ３を形成する。次いで、リソグラフィにより、レジスト膜ＲＦ３に開口ＲＯＰを形成する。後述するように、開口ＲＯＰの平面形状に基づいて、ビアＣＶＡ（図３）の平面形状が規定される。
次いで、図１２に示すように、レジスト膜ＲＦ３をマスクとして、絶縁ハードマスクＩＨＭ及び層間絶縁膜ＩＬＤ３をエッチングする。この場合、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｖｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いてエッチングを実施する。これにより、絶縁ハードマスクＩＨＭには開口ＩＯＰが形成される。さらに層間絶縁膜ＩＬＤ３には接続孔ＣＨが形成される。本図に示す工程では、接続孔ＣＨは層間絶縁膜ＩＬＤ３を貫通しておらず、底部が層間絶縁膜ＩＬＤ３に入り込んでいるだけである。
次いで、図１３に示すように、例えばアッシングにより、レジスト膜ＲＦ３を除去する。次いで、絶縁ハードマスクＩＨＭ及び層間絶縁膜ＩＬＤ３をエッチバックする。この場合、例えば、ＲＩＥを用いてエッチバックを実施する。これにより、絶縁ハードマスクＩＨＭは、金属ハードマスクＭＨＭの開口ＭＯＰの内側に位置する部分が除去される。さらに、接続孔ＣＨは、底部が第２電極ＥＬ２の表面に達する。そして接続孔ＣＨ上には、金属ハードマスクＭＨＭの開口ＭＯＰの形状に基づいて、溝ＴＲＥが形成される。次いで、金属ハードマスクＭＨＭ及び絶縁ハードマスクＩＨＭを除去する。なお、溝ＴＲＥ及び接続孔ＣＨの形成方法は本図に示す例に限定されるものではない。例えば、溝ＴＲＥを形成した後に接続孔ＣＨを形成してもよい。
本図に示す例では、上記したエッチバックを実施する際、金属ハードマスクＭＨＭ上にレジスト膜が形成されていない。このため、レジスト膜を除去するためのアッシングを、溝ＴＲＥ及び接続孔ＣＨを形成した後に実施する必要がない。このようなアッシングは、層間絶縁膜ＩＬＤ３にダメージを与えることがある。特に層間絶縁膜ＩＬＤ３がｌｏｗ−ｋ材料により形成されている場合、上記したダメージによって、層間絶縁膜ＩＬＤ３の誘電率を上昇させることがある。これに対して本図に示す例によれば、このようなダメージを層間絶縁膜ＩＬＤ３に与えることが防止される。
次いで、図１４に示すように、例えばノズルを用いて層間絶縁膜ＩＬＤ３の表面に洗浄液ＣＬを吹き付ける。洗浄液ＣＬは、例えば有機アミンを含んでいる。これにより、層間絶縁膜ＩＬＤ３の表面、溝ＴＲＥの内側面及び底面、並びに接続孔ＣＨの内側面及び底面を洗浄する。このような洗浄は、溝ＴＲＥ及び接続孔ＣＨを形成する際のエッチングで生じる残留物質を除去するために実施される。特に図１３に示した例においては、金属ハードマスクＭＨＭに由来する金属が残留する。このため図１３に示した例のエッチングをした際は、本図に示す洗浄が強く必要とされる。
詳細を後述するように、本発明者らは、本図に示すように層間絶縁膜ＩＬＤ３の表面を洗浄すると、キャパシタＣＰの第２電極ＥＬ２（導電膜ＵＣＦ２）の表面が溶出し得ることを見出した。そして詳細を後述するように、本発明者らは、上記した式（１）を満たすようにキャパシタＣＰ及び接続孔ＣＨを形成した場合、導電膜ＵＣＦ２の溶出を抑制することができることを見出した。
次いで、導電部材（例えば、銅（Ｃｕ））を溝ＴＲＥ及び接続孔ＣＨに埋め込む。これにより、配線ＣＷＲ及びビアＣＶＡが形成される。次いで、層間絶縁膜ＩＬＤ３上及び配線ＣＷＲ上に、エッチングストップ層ＥＳＴを形成する。このようにして、図１〜図３に示した半導体装置ＳＤが製造される。
図１５は、上記した式（１）のＣ／Ａと接続孔ＣＨでの第２電極ＥＬ２の溶出の発生確率の関係を示すグラフである。なお、溶出の発生確率とは、複数の接続孔ＣＨのうち、下端で第２電極ＥＬ２（キャパシタＣＰの上部電極）の溶出が確認された接続孔ＣＨの数の割合を意味する。
本発明者らは、接続孔ＣＨ及び凹部ＲＥＣ２（例えば、図１）について、種々の大きさの平面レイアウトを形成した。その結果、本図に示す複数のプロットの結果を得た。そしてこれら複数のプロットのフィッティングにより、本図に示す直線を得た。本図から明らかなように、上記した式（１）を満たす場合、上記した溶出の発生確率が０％となる。これにより、上記した式（１）を満たしている場合、接続孔ＣＨの下端で第２電極ＥＬ２（キャパシタＣＰの上部電極）が溶出することを抑制することができるといえる。
なお、Ｃ／Ａについて上記した発生確率が０％となるための閾値（式（１）であれば１．９８ｎＦ／μｍ２）は多少揺らぐ場合がある。このため、上記した発生確率を確実に０％とする観点からすると、Ｃ／Ａは、Ｃ／Ａ≦１．５０［ｎＦ／μｍ２］を満たしていることが好ましい。
第２電極ＥＬ２（導電膜ＵＣＦ２）が溶出する原因としては、次の可能性がある。本実施形態では、図１２及び図１３に示したように、例えばＲＩＥにより、層間絶縁膜ＩＬＤ３に溝ＴＲＥ及び接続孔ＣＨを形成している。そしてこの段階において第２電極ＥＬ２（キャパシタＣＰの上部電極）は電気的に浮遊している。このため、この段階において第２電極ＥＬ２は、外部からの電荷を帯電しやすい状態にある。したがって第２電極ＥＬ２がＲＩＥに起因する電荷を帯電している可能性がある。具体的にはこの場合、第２電極ＥＬ２が正に帯電し得、層間絶縁膜ＩＬＤ３が負に帯電し得る。
さらに本実施形態では、図１４に示したように、洗浄液ＣＬを層間絶縁膜ＩＬＤ３に吹き付けている。これにより、洗浄液ＣＬと層間絶縁膜ＩＬＤ３の表面で摩擦が生じる。このため、層間絶縁膜ＩＬＤ３が負に帯電する可能性がある。そしてこの場合、第２電極ＥＬ２に正の電荷が誘起される。
上記したように、本実施形態では、洗浄液ＣＬを層間絶縁膜ＩＬＤ３に吹き付けている場合（図１４）に、第２電極ＥＬ２が正に帯電し、かつ層間絶縁膜ＩＬＤ３が負に帯電している可能性がある。そしてこの場合に溝ＴＲＥ及び接続孔ＣＨ（図１４）に洗浄液ＣＬが張られると、洗浄液ＣＬ、第２電極ＥＬ２、及び層間絶縁膜ＩＬＤ３によって電池が寄生的に構成され得る。これにより、第２電極ＥＬ２が溶出している可能性がある。
これに対して本実施形態では、上記した式（１）を満たすように第２電極ＥＬ２及び接続孔ＣＨが形成されている。式（１）は、各接続孔ＣＨの下端での第２電極ＥＬ２の帯電量がある程度小さいことを意味している。このため式（１）が満たされている場合、各接続孔ＣＨで上記した寄生的な電池が形成されにくいといえる。これにより、第２電極ＥＬ２の溶出が抑制されているといえる。
以上、本実施形態によれば、キャパシタＣＰの第２電極ＥＬ２（上部電極）上に接続孔ＣＨが形成されている。接続孔ＣＨは、下端が第２電極ＥＬ２に接している。そして第２電極ＥＬ２及び接続孔ＣＨは、上記した式（１）を満たすように形成されている。これにより、接続孔ＣＨの下端で第２電極ＥＬ２が溶出することが抑制される。
なお、上記した式（１）が満たされている場合に第２電極ＥＬ２の溶出が抑制されることは、例えば図１に示したように第２電極ＥＬ２の一部の領域に複数の接続孔ＣＨが集中している場合だけでなく、例えば第２電極ＥＬ２の全体に複数の接続孔ＣＨが均等に配置されている場合にも実現される。この原因について本発明者らが検討したところ、溝ＴＲＥ及び接続孔ＣＨを形成する工程（図１４）で、第２電極ＥＬ２の表面全体の電位がほぼ均一となっていることが可能性として挙がった。これにより、本実施形態では接続孔ＣＨのレイアウトが制限されることなく式（１）を満たすことができる。
上記したように、溝ＴＲＥ及び接続孔ＣＨを形成する工程（図１４）で第２電極ＥＬ２の表面全体の電位がほぼ均一となっている場合、接続孔ＣＨのレイアウトを制限することなく上記した式（１）を満たすことができる。そこで第２電極ＥＬ２の表面全体の電位を確実にほぼ均一にするために、例えば、プレートＰＬ（第２電極ＥＬ２の最表面）（図３）を、電気抵抗の低い金属（例えば、タングステン（Ｗ）又は銅（Ｃｕ））により形成してもよい。より具体的には、プレートＰＬは、２５℃における電気抵抗率が１．６８μΩ・ｃｍ以上２８．００μΩ・ｃｍ以下である金属により形成してもよい。あるいは、プレートＰＬの膜厚を１０ｎｍ以上としてもよい。
なお、本実施形態では、上記したように、キャパシタＣＰの第２電極ＥＬ２（上部電極）が接地電位と電気的に接続している。そして第２電極ＥＬ２に接地電位を与えるために接続孔ＣＨが形成されている。この場合、通常の設計思想で接続孔ＣＨのレイアウトを設計する際は、第２電極ＥＬ２に接地電位を与えることが専ら考慮される。言い換えると、第２電極ＥＬ２が電気的に浮遊し、かつ帯電することを考慮して接続孔ＣＨのレイアウトを設計することは、上記した通常の設計思想には含まれないものである。これに対して上記した式（１）に基づいて接続孔ＣＨのレイアウトを設計することが、本実施形態において本発明者らが新たに得た知見である。
（変形例１）
図１６は、図１の変形例を示す平面図である。本変形例は、凹部ＲＥＣ２の平面形状を除いて、実施形態と同様である。詳細には、本変形例では、凹部ＲＥＣ２の平面形状が矩形となっている。そして実施形態と同様にして、第２電極ＥＬ２は、複数の接続孔ＣＨが位置する出隅を構成する第１辺及び第２辺を平面視で有している。そして複数の凹部ＲＥＣ２が、同一の平面形状を有し、かつ上記した第１辺及び第２辺に沿った２次元マトリクス状に配置されている。なお、凹部ＲＥＣ２の平面形状は矩形に限定されるものではなく、例えば、楕円、円、又は八角形であってもよい。
本変形例においても、接続孔ＣＨの形成の際に第２電極ＥＬ２が電気的に浮遊する。このため実施形態と同様の方法で接続孔ＣＨを形成することで、実施形態と同様の効果を得ることができる。
（変形例２）
図１７は、図３の変形例を示す断面図である。本変形例は、キャパシタＣＰの形状を除いて、実施形態と同様である。
詳細には、実施形態と同様に、配線層ＩＬの最下層に位置する二層の層間絶縁膜ＩＬＤ（層間絶縁膜ＩＬＤ１，ＩＬＤ２）に凹部ＲＥＣ１，ＲＥＣ２が形成されている。そして凹部ＲＥＣ１は、層間絶縁膜ＩＬＤ２に形成されている。この場合に凹部ＲＥＣ１の底面は、層間絶縁膜ＩＬＤ２の下面よりも上側に位置している。言い換えると、凹部ＲＥＣ１は、層間絶縁膜ＩＬＤ２を貫通していない。そして凹部ＲＥＣ１の底面には凹部ＲＥＣ２が形成されている。凹部ＲＥＣ２は、層間絶縁膜ＩＬＤ２を貫通するとともに、層間絶縁膜ＩＬＤ１を貫通している。
キャパシタＣＰは、実施形態と同様、第１電極ＥＬ１（下部電極）、容量絶縁膜ＣＤＬ、第２電極ＥＬ２（上部電極）を有している。キャパシタＣＰは、凹部ＲＥＣ１，ＲＥＣ２を用いて形成されている。
第１電極ＥＬ１は、実施形態と同様、底部ＢＰ及び側壁部ＳＷを有している。底部ＢＰは、凹部ＲＥＣ２の底面に沿って形成されている。側壁部ＳＷは凹部ＲＥＣ２の内側面に沿って形成されている。そして本図に示す例において側壁部ＳＷの上端は、凹部ＲＥＣ１の底面と揃っている。なお側壁部ＳＷの上端は、凹部ＲＥＣ１の底面よりも下側に位置していてもよい。なお、第１電極ＥＬ１は、実施形態と同様の材料（例えば、窒化チタン（ＴｉＮ））により形成されている。
容量絶縁膜ＣＤＬは、凹部ＲＥＣ２の内部で第１電極ＥＬ１を覆うとともに凹部ＲＥＣ１の底部を覆っている。本図に示す例において容量絶縁膜ＣＤＬは、第１電極ＥＬ１の底部ＢＰ、第１電極ＥＬ１の側壁部ＳＷの内壁、及び凹部ＲＥＣ１の底部に沿って形成されている。なお、容量絶縁膜ＣＤＬは、実施形態と同様の材料（例えば、ジルコニア（ＺｒＯ２）といったｈｉｇｈ−ｋ材料）により形成されている。
第２電極ＥＬ２は、実施形態と同様、導電膜ＵＣＦ１及び導電膜ＵＣＦ２が容量絶縁膜ＣＤＬ側からこの順に積層した積層膜である。そして第２電極ＥＬ２は、容量絶縁膜ＣＤＬを覆っている。本図に示す例において第２電極ＥＬ２は、第１電極ＥＬ１の底部ＢＰ、第１電極ＥＬ１の側壁部ＳＷの内壁、及び凹部ＲＥＣ１の底部に沿って形成されている。なお、導電膜ＵＣＦ１は実施形態と同様の材料（例えば、窒化チタン（ＴｉＮ））により形成され、導電膜ＵＣＦ２も実施形態と同様の材料（例えば、タングステン（Ｗ））により形成されている。なお、導電膜ＵＣＦ２は、平面視で凹部ＲＥＣ２の外側の領域においてプレートＰＬとなっている。
本変形例においても、接続孔ＣＨの形成の際に第２電極ＥＬ２が電気的に浮遊する。このため実施形態と同様の方法で接続孔ＣＨを形成することで、実施形態と同様の効果を得ることができる。
（変形例３）
図１８は、図３の変形例を示す断面図である。本変形例は、キャパシタＣＰの形状を除いて、実施形態と同様である。
詳細には、本図に示す例では、キャパシタＣＰは、配線層ＩＬの最下層の３層（層間絶縁膜ＩＬＤ１，ＩＬＤ２，ＩＬＤ３）を用いて形成されている。凹部ＲＥＣ１は、層間絶縁膜ＩＬＤ３の表面に開口を有している。そして凹部ＲＥＣ１の底部は、層間絶縁膜ＩＬＤ３を貫通し、層間絶縁膜ＩＬＤ２に入り込んでいる。凹部ＲＥＣ２は、凹部ＲＥＣ１の底面に開口を有している。そして凹部ＲＥＣ２の底部は、層間絶縁膜ＩＬＤ２，ＩＬＤ１を貫通して絶縁膜ＤＬ２に入り込んでいる。
キャパシタＣＰの上層には層間絶縁膜ＩＬＤ４が形成されている。層間絶縁膜ＩＬＤ４には、配線ＣＷＲ及びビアＣＶＡが形成されている。配線ＣＷＲ及びビアＣＶＡは、実施形態と同様にして、溝ＴＲＥ及び接続孔ＣＨをそれぞれ用いて形成されている。そしてビアＣＶＡは、キャパシタＣＰの第２電極ＥＬ２（上部電極）と接続している。
本変形例では、接続孔ＣＨは、実施形態よりも上層で第２電極ＥＬ２と接している。一方で本変形例においても、接続孔ＣＨの形成の際に第２電極ＥＬ２が電気的に浮遊する。このため実施形態と同様の方法で接続孔ＣＨを形成することで、実施形態と同様の効果を得ることができる。このように上記した効果は、接続孔ＣＨが第２電極ＥＬ２と接する層の位置によらず同様に得ることができる。
（変形例４）
図１９は、キャパシタＣＰの変形例を示す断面図である。本変形例は、以下の点を除いて、実施形態と同様である。本変形例では、キャパシタＣＰは、第１電極ＥＬ１（下部電極）及び第２電極ＥＬ２（上部電極）が平板状である。そしてキャパシタＣＰは、例えば図３に示した半導体装置ＳＤの配線層ＩＬに形成されている。なお、第１電極ＥＬ１及び第２電極ＥＬ２の平面形状は、例えば矩形である。さらに本変形例では、第１電極ＥＬ１は、平面視で第２電極ＥＬ２を内側に含んでいる。
詳細には、層間絶縁膜ＩＬＤ１、エッチングストップ層ＥＳＴ、層間絶縁膜ＩＬＤ２、エッチングストップ層ＥＳＴ、及び層間絶縁膜ＩＬＤ３が下層からこの順に並んでいる。これらの層は、例えば図３に示したように、配線層ＩＬを用いて形成される。なお、本図に示す層間絶縁膜ＩＬＤ１は、図３に示した層間絶縁膜ＩＬＤ１の高さ（配線層ＩＬの最下層）に形成されている必要はない。例えば、本図に示す層間絶縁膜ＩＬＤ１は、図３に示した層間絶縁膜ＩＬＤ１よりも上層に位置していてもよい。
層間絶縁膜ＩＬＤ１には、複数の配線ＷＲ１が形成されている。そしてエッチングストップ層ＥＳＴを介して層間絶縁膜ＩＬＤ１上には、絶縁膜ＬＤＬが形成されている。そして絶縁膜ＬＤＬ上には、キャパシタＣＰが形成されている。さらにキャパシタＣＰは、絶縁膜ＵＤＬによって覆われている。なお、絶縁膜ＬＤＬは、例えば、第１電極ＥＬ１（キャパシタＣＰの下部電極）と配線ＷＲ１の間の距離をとるための層として機能する。この場合、キャパシタＣＰの第１電極ＥＬ１（下部電極）と配線ＷＲ１によってキャパシタが寄生的に形成されることが防止される。
エッチングストップ層ＥＳＴを介して層間絶縁膜ＩＬＤ２上には、層間絶縁膜ＩＬＤ３が形成されている。そして層間絶縁膜ＩＬＤ３には、配線ＷＲ３及び配線ＣＷＲが形成されている。配線ＣＷＲは、ビアＶＡ１を介して第１電極ＥＬ１（キャパシタＣＰの下部電極）と電気的に接続し、かつビアＶＡ２を介して配線ＷＲ１を電気的に接続している。一方、配線ＣＷＲはビアＣＶＡを介して第２電極ＥＬ２（キャパシタＣＰの上部電極）と電気的に接続している。配線ＣＷＲ及びビアＣＶＡは、実施形態と同様にして、溝ＴＲＥ及び接続孔ＣＨをそれぞれ用いて形成されている。
本変形例においては、図３に示した例と同様にして、層間絶縁膜ＩＬＤ１の下方においてトランジスタが形成されている。そして層間絶縁膜ＩＬＤ１に形成された配線ＷＲ１が、導電部材（例えば、ビア又は配線）を介して、上記したトランジスタのソース又はドレインと電気的に接続している。この場合実施形態と同様にして、第１電極ＥＬ１（キャパシタＣＰの下部電極）が上記したトランジスタと電気的に接続する。さらに実施形態と同様にして、接続孔ＣＨの形成の際に第２電極ＥＬ２（キャパシタＣＰの上部電極）が電気的に浮遊する。このため実施形態と同様の方法で接続孔ＣＨを形成することで、実施形態と同様の効果を得ることができる。
図２０は、図１９に示した半導体装置ＳＤの全体を示す平面図である。本図に示すように、半導体装置ＳＤは、基板ＳＵＢに、アナログ回路ＡＮＣ及びデジタル回路ＤＧＣを備えている。アナログ回路ＡＮＣ及びデジタル回路ＤＧＣは平面視で互いに分離した領域に設けられている。アナログ回路ＡＮＣは例えば高周波回路であり、例えば８００ＭＨｚ以上の高周波信号がアナログ回路ＡＮＣに入力される。
本図に示す例において、基板ＳＵＢの平面形状は矩形である。そして基板ＳＵＢの縁に沿って複数の端子が設けられている。そしてアナログ回路ＡＮＣは、配線（不図示）を介して電力供給端子ＡＰＴと電気的に接続し、かつ他の配線（不図示）を介して接地端子ＡＧＴと電気的に接続している。一方、デジタル回路ＤＧＣは、他の配線（不図示）を介して電極供給端子ＤＰＴと電気的に接続し、かつ他の配線（不図示）を介して接地端子ＤＧＴと電気的に接続している。このようにアナログ回路ＡＮＣとデジタル回路ＤＧＣで電源が分離されている。
図１９に示したキャパシタＣＰは、本図に示すアナログ回路ＡＮＣを構成している。なお、キャパシタＣＰは、実施形態と同様、メモリセル及びロジック回路が混載した装置（例えば、図３）に用いてもよい。
（変形例５）
図２１は、キャパシタＣＰの変形例を示す断面図である。本変形例は、キャパシタＣＰが層間絶縁膜ＩＬＤを容量絶縁膜ＣＤＬとして用いている点を除いて、実施形態と同様である。なお、本変形例に係るキャパシタＣＰは、変形例４と同様、図２０に示したアナログ回路ＡＮＣに適用してもよい。
キャパシタＣＰは、配線層ＩＬの最下層の２層の層間絶縁膜ＩＬＤ（層間絶縁膜ＩＬＤ１，ＩＬＤ２）を用いて形成されている。具体的には、第１電極ＥＬ１（キャパシタＣＰの下部電極）は、層間絶縁膜ＩＬＤ１の表面に開口を有する凹部に形成されている。一方、第２電極ＥＬ２（キャパシタＣＰの上部電極）は、層間絶縁膜ＩＬＤ２の表面に開口を有する凹部に形成されている。この場合に第２電極ＥＬ２の底部は層間絶縁膜ＩＬＤ２を貫通していない。そして第２電極ＥＬ２は、第２電極ＥＬ２の下方の層間絶縁膜ＩＬＤ２を介して第１電極ＥＬ１と対向している。この場合、第１電極ＥＬ１と第２電極ＥＬ２の間には、層間絶縁膜ＩＬＤ２及びエッチングストップ層ＥＳＴが位置する。これにより、層間絶縁膜ＩＬＤ２及びエッチングストップ層ＥＳＴがキャパシタＣＰの容量絶縁膜ＣＤＬとして機能する。
なお、キャパシタＣＰが形成される層間絶縁膜ＩＬＤは、本図に示す例に限定されるものではない。例えば、キャパシタＣＰは、層間絶縁膜ＩＬＤ１，ＩＬＤ２よりも上層の層間絶縁膜ＩＬＤを用いて形成されていてもよい。
本図に示す例では、第１電極ＥＬ１（キャパシタＣＰの下部電極）は、実施形態と同様にして、コンタクトＣＣＴ１，ＣＣＴ２を介してトランジスタＴＲ１の拡散層ＤＩＦ１（ソース又はドレイン）と電気的に接続している。一方、第２電極ＥＬ２（キャパシタＣＰの上部電極）は、実施形態と同様にして、第２電極ＥＬ２上の層間絶縁膜ＩＬＤ（層間絶縁膜ＩＬＤ３）に形成された配線ＣＷＲ及びビアＣＶＡと電気的に接続している。配線ＣＷＲ及びビアＣＶＡは、実施形態と同様にして、溝ＴＲＥ及び接続孔ＣＨをそれぞれ用いて形成されている。
本変形例においても、接続孔ＣＨの形成の際に第２電極ＥＬ２が電気的に浮遊する。このため実施形態と同様の方法で接続孔ＣＨを形成することで、実施形態と同様の効果を得ることができる。
（変形例６）
図２２は、キャパシタＣＰの変形例を示す平面図である。本変形例は、キャパシタＣＰの形状を除いて、実施形態と同様である。具体的には、キャパシタＣＰは、第１電極ＥＬ１及び第２電極ＥＬ２を有している。そして第１電極ＥＬ１及び第２電極ＥＬ２は櫛形状に交互に設けられている。そして第１電極ＥＬ１及び第２電極ＥＬ２の間には容量絶縁膜ＣＤＬが位置している。そして第１電極ＥＬ１は、実施形態と同様にして、トランジスタ（本図には不図示）と電気的に接続している。一方、第２電極ＥＬ２上には、実施形態と同様にして接続孔ＣＨが形成されている。接続孔ＣＨは、下端が第２電極ＥＬ２に接している。
本変形例に係るキャパシタＣＰは、例えば、図３に示した配線層ＩＬを用いて形成される。例えば、パターニングにより、層間絶縁膜ＩＬＤ（配線層ＩＬの中の１層）に第１電極ＥＬ１及び第２電極ＥＬ２を形成する。この場合に上記した層間絶縁膜ＩＬＤは、第１電極ＥＬ１及び第２電極ＥＬ２の間に位置する部分が容量絶縁膜ＣＤＬとして機能することになる。
本変形例においても、接続孔ＣＨの形成の際に第２電極ＥＬ２が電気的に浮遊する。このため実施形態と同様の方法で接続孔ＣＨを形成することで、実施形態と同様の効果を得ることができる。なお、本変形例に係るキャパシタＣＰは、変形例４と同様、図２０に示したアナログ回路ＡＮＣに適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＧＴ 接地端子
ＡＮＣ アナログ回路
ＡＰＴ 電力供給端子
ＡＲ 活性領域
ＢＣＴ１ コンタクト
ＢＣＴ２ コンタクト
ＢＤＬ 絶縁膜
ＢＥＳＴ エッチングストップ層
ＢＬ ビット線
ＢＰ 底部
ＣＣＴ１ コンタクト
ＣＣＴ２ コンタクト
ＣＤＬ 容量絶縁膜
ＣＨ 接続孔
ＣＬ 洗浄液
ＣＰ キャパシタ
ＣＷＲ 配線
ＤＧＣ デジタル回路
ＤＧＴ 接地端子
ＤＩＦ１ 拡散層
ＤＩＦ２ 拡散層
ＤＬ１ 絶縁膜
ＤＬ２ 絶縁膜
ＤＰＴ 電極供給端子
ＥＬ１ 第１電極
ＥＬ２ 第２電極
ＥＳＴ エッチングストップ層
ＦＯＸ フィールド酸化膜
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＩ１ ゲート絶縁膜
ＧＩ２ ゲート絶縁膜
ＩＨＭ 絶縁ハードマスク
ＩＬ 配線層
ＩＬＤ 層間絶縁膜
ＩＬＤ１ 層間絶縁膜
ＩＬＤ２ 層間絶縁膜
ＩＬＤ３ 層間絶縁膜
ＩＬＤ４ 層間絶縁膜
ＩＯＰ 開口
ＬＣＦ 導電膜
ＬＣＴ１ コンタクト
ＬＣＴ２ コンタクト
ＬＤＬ 絶縁膜
ＬＲ ロジック領域
ＬＷＲ 配線
ＬＷＲ１ 配線
ＭＨＭ 金属ハードマスク
ＭＯＰ 開口
ＭＲ メモリ領域
ＰＬ プレート
ＲＥＣ１ 凹部
ＲＥＣ２ 凹部
ＲＦ１ レジスト膜
ＲＦ２ レジスト膜
ＲＦ３ レジスト膜
ＲＯＰ 開口
ＳＤ 半導体装置
ＳＵＢ 基板
ＳＷ 側壁部
ＳＷ１ サイドウォール
ＳＷ２ サイドウォール
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
ＴＲＥ 溝
ＵＣＦ１ 導電膜
ＵＣＦ２ 導電膜
ＵＤＬ 絶縁膜
ＶＡ１ ビア
ＶＡ２ ビア
ＷＬ ワード線
ＷＲ１ 配線
ＷＲ３ 配線

Claims (6)

  1. 基板と、
    前記基板に形成されたトランジスタと、
    前記トランジスタと電気的に接続されたキャパシタと、
    を備え、
    前記キャパシタは、
    前記トランジスタと電気的に接続した第１電極と、
    前記第１電極から分離している第２電極と、
    前記第１電極と前記第２電極の間に位置する容量絶縁膜と、
    を含み、
    前記第２電極を覆う被覆絶縁膜と、
    前記被覆絶縁膜に形成され、下端が前記第２電極に接している複数の接続孔と、
    前記複数の接続孔それぞれに埋め込まれたビアと、
    をさらに備え、
    前記第２電極のキャパシタンスをＣ［ｎＦ］、前記複数の接続孔の下端の面積の合計をＡ［μｍ２］としたとき、下記式（１）を満たす半導体装置。
    Ｃ／Ａ≦１．９８［ｎＦ／μｍ２］ （１）
  2. 請求項１に記載の半導体装置において、
    前記第２電極は、２５℃における電気抵抗率が１．６８μΩ・ｃｍ以上２８．００μΩ・ｃｍ以下である金属により形成されている半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記金属はタングステンである半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記金属は銅である半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記基板上に位置する層間絶縁膜をさらに備え、
    前記キャパシタは、前記層間絶縁膜に形成された凹部を用いて形成されている半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記接続孔の上端の幅が４５ｎｍ以下である半導体装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10084035B2 (en) * 2015-12-30 2018-09-25 Teledyne Scientific & Imaging, Llc Vertical capacitor contact arrangement
JP6602698B2 (ja) * 2016-03-11 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2019121640A (ja) 2017-12-28 2019-07-22 ルネサスエレクトロニクス株式会社 半導体装置
WO2019193787A1 (ja) * 2018-04-04 2019-10-10 パナソニックＩｐマネジメント株式会社 電子デバイス
US11139367B2 (en) 2018-10-30 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. High density MIM capacitor structure
US10896873B2 (en) * 2018-11-16 2021-01-19 Google Llc Massive deep trench capacitor die fill for high performance application specific integrated circuit (ASIC) applications
TWI710820B (zh) * 2019-03-28 2020-11-21 友達光電股份有限公司 顯示裝置
TWI710823B (zh) * 2019-03-28 2020-11-21 友達光電股份有限公司 顯示裝置
KR20210089278A (ko) 2020-01-07 2021-07-16 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US11502085B2 (en) * 2020-03-26 2022-11-15 Micron Technology, Inc. Integrated memory with redistribution of capacitor connections, and methods of forming integrated memory
JP2022143282A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体装置及びその製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01100947A (ja) * 1987-10-14 1989-04-19 Oki Electric Ind Co Ltd スルーホール構造
JPH0685170A (ja) * 1992-09-02 1994-03-25 Fujitsu Ltd 半導体装置の製造方法
JP3287181B2 (ja) * 1995-08-15 2002-05-27 ソニー株式会社 多層配線の接続構造
JP3697044B2 (ja) 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6004857A (en) * 1998-09-17 1999-12-21 Taiwan Semiconductor Manufacturing Company Method to increase DRAM capacitor via rough surface storage node plate
US6844583B2 (en) * 2001-06-26 2005-01-18 Samsung Electronics Co., Ltd. Ferroelectric memory devices having expanded plate lines
US6656785B2 (en) * 2001-10-15 2003-12-02 Taiwan Semiconductor Manufacturing Co. Ltd MIM process for logic-based embedded RAM
JP2004111711A (ja) * 2002-09-19 2004-04-08 Renesas Technology Corp 半導体装置
JP2004152864A (ja) * 2002-10-29 2004-05-27 Renesas Technology Corp 半導体装置
JP2005252027A (ja) * 2004-03-04 2005-09-15 Nec Electronics Corp 多層配線構造の半導体装置
JP3892867B2 (ja) 2004-11-19 2007-03-14 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP4303709B2 (ja) * 2005-07-11 2009-07-29 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2007128980A (ja) 2005-11-01 2007-05-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2007149857A (ja) * 2005-11-25 2007-06-14 Nec Electronics Corp 半導体装置の設計方法および半導体装置
TWI321842B (en) * 2006-12-05 2010-03-11 Via Tech Inc Capacitor structure for integrated circuit
KR100875161B1 (ko) * 2007-06-26 2008-12-22 주식회사 동부하이텍 금속 절연체 금속 캐패시터 제조 방법
US8624328B2 (en) * 2008-11-19 2014-01-07 Renesas Electronics Corporation Semiconductor device
JP5464928B2 (ja) * 2009-07-02 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101095823B1 (ko) * 2010-01-06 2011-12-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP5613033B2 (ja) * 2010-05-19 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2012160492A (ja) * 2011-01-28 2012-08-23 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP5689392B2 (ja) * 2011-09-02 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5863381B2 (ja) 2011-10-17 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8896521B2 (en) * 2012-04-24 2014-11-25 Qualcomm Mems Technologies, Inc. Metal-insulator-metal capacitors on glass substrates
KR101934421B1 (ko) * 2012-11-13 2019-01-03 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
TWI549168B (zh) * 2014-01-20 2016-09-11 華亞科技股份有限公司 電容器結構之製造方法及半導體裝置

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