TWI720524B - 用於執行記憶體內乘法與累加函數的方法及電路 - Google Patents

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Abstract

記憶體內乘法與累加電路包括記憶陣列，例如反或(NOR)快閃陣列，以儲存權重Wi,n。行解碼器耦接到一組字元線，並且被配置為施加字元線電壓以選擇此組中的字元線。位元線偏壓電路產生各個位元線的位元線偏壓電壓，作為相應輸入上的輸入數值Xi,n的函數。電流感測電路被連接以從此組位元線中的多個位元線的相應多數子集合接收並行的電流，且回應於此些電流之和以產生輸出。

Description

用於執行記憶體內乘法與累加函數的方法及電 路
本發明是有關於一種可用於執行記憶體內計算之電路，例如乘積與累加或其他如乘積和(sum-of-products)的計算。
在神經形態計算系統中，機器學習系統及用於基於線性代數的某些類型的計算電路中，乘法與累加或乘積和函數可以是重要的組成部分。這些函數可表達如下：
Figure 108123025-A0305-02-0003-1
在此算式中，每個乘積項目是可變輸入Xi和權重Wi的乘積。權重Wi可以在此些項目之間變化，例如對應於可變輸入Xi的係數。
乘積和函數可以實現為使用交叉點陣列架構的電路操作，其中陣列胞的電性特性實現此功能。由於計算中使用的記憶體位置之間的資料流複雜性，可能涉及大張量(tensor)的輸入變數的和大量權重，因此出現了與這種類型的大量計算相關聯的一個問題。
一種期望在於提供適於在記憶體內實現乘積和操作的結構，以減少所需的資料移動操作的數量。
描述一種用於記憶體內乘法與累加函數的技術。在一個方面，此技術提供了一種使用記憶胞陣列的方法，例如反或(NOR)快閃架構記憶胞。
所描述的一種方法包括依數值Wi,n(i從0至M-1)編程在特定字元線WLn上和在多條位元線BLi(i從0至M-1)上的陣列之一行中的M個記憶胞，或存取已編程的記憶胞，例如控制控行解碼器以選擇字元線而用於特定一行的編程胞。數值Wi,n可以為使用字元線WLn上及位元線BLi上的胞而對應之乘積和或乘法與累加函數中的權重、係數、或項目。數值Wi,n可以基於每個胞的多個位元。在NOR快閃記憶體實施例中，數值Wi,n對應於記憶胞的臨界值。再者，此方法包括依輸入數值Xi,n分別偏壓位元線BLi(i從0至M-1)，以用於字元線WLn上的此些胞。輸入數值可以是類比偏壓電壓，其係回應於針對乘積和函數的每個項目的多位元數位輸入訊號，使用數位至類比轉換器而產生。此方法包括將字元線電壓施加到特定字元線WLn，使得此行上的記憶胞傳導對應於來自此行中各個胞的乘積Wi,n*Xi,n的電流。由此行中的胞所傳導的電流表示乘積和函數的對應項目，並且被相加以產生表示項目之和的輸出電流。輸出電流係被感測以提供乘積和函數的記憶體內計算的結果。
在一些實施例中，陣列中此行記憶胞可以被配置為P組每組M個胞，且M大於1。來自P組M個胞的每組的輸出電流可以並行地相和。
在一些實施例中，可以編程或存取陣列的多行，並根據應用於配置操作的控制電路和命令，依次為每行計算結果。再者，在一些實施 例中，可以在單個感測操作中編程或存取陣列的多行，並根據控制電路和用於配置操作的命令為每條位元線計算結果。
再者，描述記憶體內乘法與累加電路。在本文描述的示例中，此電路包括記憶體陣列，此記憶體陣列包括在例如NOR快閃陣列一組字元線上和一組位元線上的記憶胞，其儲存相應的權重Wi,n。行解碼器耦接到此組字元線，且配置為施加字元線電壓以選擇此組中的字元線。多個位元線偏壓電路係被包括。位元線偏壓電路具有連接到輸入資料路徑的相應輸入，且具有連接到此組位元線中對應之位元線的輸出。位元線偏壓電路產生位元線偏壓電壓用於對應之位元線，作為相應輸入上的輸入數值Xi,n的函數。電路包括多個電流感測電路，多個電流感測電路中的每一個被連接以從此組位元線中對應之多數子集合位元線接收並行的電流，並回應於來自相應的多數子集合位元線的此些電流相加而產生輸出。在一些實施例中，多數子集合位元線可以是整組位元線。在其他實施例中，電路可以包括並行使用的複數個多數子集合。
在其他實施例中，行解碼器耦接到此組字元線，且被配置為施加字元線電壓以選擇此組中的多個字元線，以並行存取多個記憶胞。多個位元線偏壓電路係被包括。位元線偏壓電路具有連接到輸入資料路徑的相應輸入，且具有連接到此組位元線中對應之位元線的輸出。位元線偏壓電路產生位元線偏壓電壓用於對應之位元線，作為相應輸入上的輸入數值Xi,n的函數。電路包括多個電流感測電路，多個電流感測電路中的每一個直接或通過開關連接，以從選定的一個位元線接收電流，並回應於來自所選位元線上相應之多個記憶胞的電流相加而產生輸出。
在一些實施例中，位元線偏壓電路可包括數位至類比(digital-to-analog,DAC)轉換器。
再者，在本文描述的一個電路中，陣列中的一些或所有記憶胞係連接在相應的位元線和公共參考線之間，公共參考線可被稱為與NOR快閃陣列連接而作為公共來源線。源極偏壓控制電路可以連接到公共來源線，並連接到位元線偏壓電路，以補償公共來源線上的電壓變化。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
10、20:陣列
11:字元線電路
12:位元線電路
13、85、86、215:節點
14、90、91、590、591、SA、SA0~SA127:感測放大器
15:控制電路
21:公共來源線
22:源極偏壓控制電路
23、92、93、592、593:線
50、51:記憶胞區塊
55、555:行解碼器
58、59、60、61:電晶體
68、69、70、71:記憶胞
75、76、77、78:位元線箝位電晶體
80、81、82、83、580、581、582、583:數位至類比轉換器
100、101、102、103、104:分布
150:暫存器
151:多工器
152:梯形電阻器
153、160:運算放大器
154:p通道電晶體
155、163:回授
161:n通道電晶體
162:電阻器
200:電流
201:感測節點
210、211、212、213:電晶體組
220:參考電流產生器
221、222、223:致能電晶體
225、226、227:電流源電晶體
235:控制邏輯
240、241、242:及閘
230、231、232:閂鎖器
300~304:流程步驟
550、551:區塊
558、559、560、561、568、569、570、571、I_cell 1、I_cell 2:記憶胞
565、566、567、568:位元線箝位電晶體
585、586:開關
B0、B1、B2:三位元輸出數值
Bit0、Bit1、Bit2:三位元輸出
BL0、BL1~BL511:位元線
BLT0~BLT15:區塊選擇線
BGREF:帶隙參考電壓
clk:感測時鐘訊號
EN0、EN1、EN2、Sense0、Sense1、Sense2:控制訊號
EN[2：0]:致能訊號
I-ref:參考電流
ISENSE:輸出電流
MPA[2：0]、MSA[2：0]、MSB[2：0]:電晶體組
MPB[2：0]:電晶體
VREF:參考電壓
W0,0；W1,0；W0,1；W1,1:權重
WL0、WL1~WL511、WLn、WL480:字元線
X0,n、X1,n~X511,n:輸入
第1圖繪示依照本文所述實施例之記憶體內乘積和電路之簡易示意圖。
第2圖繪示依照本文所述實施例之記憶體內乘積和電路的替代實施之簡易示意圖。
第3圖繪示依照本文所述實施例之乘積和電路之詳細示意圖。
第4圖繪示依照本文所述實施例之記憶胞所儲存之權重或係數所對應之臨界電壓分布圖。
第5圖繪示依照本文所述實施例之可用於位元線偏壓電路之範例性數位至類比轉換器之示意圖。
第6圖繪示依照本文所述實施例之適用於感測電流總和之範例性感測放大器之示意圖。
第7圖繪示第6圖之感測放大器之運作的時序圖。
第8圖繪示第6圖之感測放大器之運作的邏輯表格。
第9圖繪示依照本文所述實施例之記憶體內乘積和操作之流程圖。
第10圖繪示依照本文所述實施例之替代性乘積和電路之詳細示意圖。
參考第1至10圖提供本發明實施例的詳細描述。
第1圖繪示記憶體內乘積和電路。此電路包括NOR快閃單元陣列10。陣列10包括多條位元線BL0和BL1以及多條字元線WL0和WL1。
陣列中的記憶胞係設置在多個位元線和多個字元線上。每個記憶胞儲存權重W0,0；W1,0；W0,1；W1,1，其做為乘積和函數的項目係數。
可以包括字元線解碼器和驅動器的字元線電路11被配置為在所選字元線上施加字元線電壓以支持乘積和函數。
位元線電路12包括用偏壓電壓偏壓多個位元線中的每個位元線的電路，此偏壓電壓對應於乘積和函數的每個項目的輸入數值，其中輸入X0,n和X1,n對應於特定字元線WLn上的胞所儲存之位元線BL0和位元線BL1的輸入數值。
位元線BL0和BL1的位元線電路的輸出係於第1圖中表示為：記憶胞I_cell 1和記憶胞I_cell 2耦接到相加節點13，以產生多個胞的輸出電流ISENSE。輸出電流ISENSE連接到感測放大器14，感測放大器14輸出對應於項目W0,n*X0,n+W1,n* X1,n之和的數值。
控制電路15被配置為執行操作以對陣列胞的權重進行編程，並執行乘積和操作。可以使用適於對陣列中的特定類型的記憶胞進行編程的狀態機(state machines)和邏輯電路來實現編程。在本文描述的實施例中，利用多位元編程或多位準編程來儲存的權重可具有2位元、3位元、4位元或更多位元數值，或有效地類比值。為了支持編程，可以包括例如頁面緩衝器、編程電壓產生器、及編程脈衝和驗證序列邏輯的電路。
支持執行乘積和操作的控制電路15可以包括定序器或解碼器，其選擇與要在特定計算週期中使用之此些行的權重相應的字元線。在一個示例中，計算序列的執行，可通過將字元線電壓依次施加到陣列中的字元線來存取對應行的胞，且對應於每行的輸入數值係並行地應用於位元線電路上的每個序列。乘積和的計算可以包括多個位元線上的一個或多個所選記憶胞中的電流之和，或者在其他實施例中，是一個位元線上的多個記憶胞中的電流之和。
控制電路15還可以包括用於控制感測放大器14之定時和功能的邏輯，用於回應於輸出電流ISENSE產生多位元輸出。
在第1圖所示的範例中，陣列中的記憶胞可以包括電荷儲存記憶胞，例如浮動閘胞或介電電荷捕捉胞，具有耦接到對應位元線的汲極，以及耦接到地的源極。在其他實施例中可以使用其他類型的記憶胞，包括但不限於許多類型的可編程電阻性記憶胞，例如基於相變化記憶胞、基於磁阻之記憶胞、基於金屬氧化物之記憶胞、或其它胞。
第2圖繪示替代實施例，其中的組件與第1圖所對應之組件具有相似的標號，且不再描述。在第2圖的實施例中，陣列20中的記憶胞係耦 接在相應的位元線和公共來源線21之間。公共來源線21耦接到源極偏壓控制電路22，源極偏壓控制電路22還連接到位元線電路12。源極偏壓控制電路22基於公共來源線21上的電壓變化而於線23上提供回授訊號至位元線電路。位元線電路12可以調整由位元線電路12回應於線23上的回授訊號而施加至位元線之偏壓電壓的位準。這可以用於補償來源擁擠效應。如果公共來源線上的源極電壓增加，會引起位元線偏壓電壓的相應增加。
第3圖繪示記憶體內乘積和電路之示意圖，此電路包括擴展記憶胞陣列，例如NOR快閃記憶胞。擴展陣列包括多個記憶胞區塊(例如，50、51)。在此示例中，陣列包括512個字元線WL0至WL511，其中每個記憶胞區塊包括32行。因此，區塊50包括字元線WL0至WL31上的記憶胞，並且區塊51包括字元線WL480至WL511上的記憶胞。再者，在此示例中，陣列包括512個位元線BL0至BL511。
每個區塊包括對應的區域位元線，其通過區塊選擇線BLT0至BLT15上的對應區塊選擇電晶體(例如，58、59、60、61)耦接到全域位元線BL0至BL511。
行解碼器55(標記為XDEC)耦接到字元線，並回應於定址或排序電路，以一次選擇一個或多個區塊中的一個或多個字元線，以適合特定操作。再者，行解碼器55包括字元線驅動器以施加字元線電壓以支持乘積和操作。
每個特定字元線WLn耦接到陣列中的一行記憶胞。所示範例中，WLn耦接到記憶胞(例如，68、69、70、71)。對應於WLn的此行中 的每個記憶胞用類比或多位元數值Wi,n而被編程，其中索引i對應於陣列中的位元線或列，且索引n對應於陣列中的字元線或行。
每個位元線耦接到位元線偏壓電路，包括對應的位元線箝位電晶體(75、76、77、78)。每個位元線箝位電晶體的閘極耦接到相應的數位至類比轉換器(DAC)(80、81、82、83)。每個數位至類比轉換器具有對應於輸入變量Xi,n的數位輸入，其中索引i對應於位元線編號，索引n對應於所選擇的字元線編號。因此，位元線BL0上的數位至類比轉換器DAC 80上的輸入數值在對應於字元線WLn此行的乘積和計算期間接收數位輸入X0,n。在其他實施例中，可以通過改變連接到區塊選擇線BLT0到BLT15上的區塊選擇電晶體(例如，58、59、60、61)的區塊選擇線電壓來施加輸入變數。在此實施例中，區塊選擇電晶體是部分的位元線偏壓電路。
在所示範例中，陣列包括一組位元線BL0至BL511，其佈置在128個子集合中，每個子集合有四條位元線。每個子集合的四條位元線通過相應的位元線箝位電晶體耦接到相加節點(例如85、86)，此相加節點又轉而耦接到相應的電流感測的感測放大器SA0(90)和SA127(91)。線92、93上的感測放大器的輸出是表示字元線WLn上相應的四條位元線上的胞所代表的項目總和的數位數值。基於128個四項目乘積和計算的記憶體內計算，可以將這些數位數值提供給數位相加電路以產生表示512項目乘積和計算的輸出。
在其他實施例中，每個子集合中的位元線數量可以是任何數量，直到並包括陣列中的此組位元線中的所有位元線。可以基於所使用的感測放大器的範圍來限制每個子集合中的位元線數量。感測放大器的範圍 是各種因素之間的折衷，包括所需電路的複雜性和給定實現所需的操作速度。
如上所述，每個記憶胞用權重Wi,n而被編程。在記憶胞是快閃胞的範例中，權重可以由臨界值電壓表示，此臨界值電壓通過電荷穿隧到胞的電荷捕捉結構中而被編程。可以利用多位準編程或類比編程算法，其中為了編程數值於記憶胞中而施加的功率根據期望的臨界值電壓而被調整。
第4圖繪示可用於在每個胞中儲存四個不同權重的代表性臨界電壓分佈圖。例如，儲存在給定胞中的權重可以具有落入分佈100內的第一數值且被編程為具有2.5V的最小臨界值、落入分佈101內的第二數值且被編程為具有3.5V的最小臨界值、落入分佈102內的第三數值且被編程為具有4.5V的最小臨界值、及落入分佈103的第四數值且被編程為具有5.5V的最小臨界值。為了對具有此些臨界值範圍內之權重的記憶胞執行乘積和運算，可以施加約6.5V的字元線電壓104。接收字元線電壓的記憶胞的電流輸出是儲存在胞中的字元線電壓和臨界值之間的差異、與位元線電路所施加之偏壓電壓所施加於線上的位元線偏壓電壓的函數。
在一些實施例中，在編程操作期間達成的臨界值電壓可以使用類比技術來實現，此類比技術不依賴於每個編程操作的最小或最大臨界值位準，而是依賴於在編程操作期間在一個脈衝或多個脈衝中所施加的功率，其可以基於類比或數位輸入而被確定。
第5圖繪示數位至類比轉換器的範例，其接受儲存在暫存器150中的三位元輸入數值(X0,n)，B0、B1、B2為暫存器三位元輸出數值。 暫存器150的輸出耦接到多工器151，並選擇其中一個輸入到多工器。對於三位元輸入數值，多工器從八個輸入中進行選擇。此範例中的輸入Q1至Q8由梯形電阻器152產生。梯形電阻器152包括使用運算放大器153實現的電流源，運算放大器153具有輸出以驅動p通道電晶體154的閘極。p通道電晶體154的源極耦接到梯形電阻器152。運算放大器153具有耦接到帶隙(bandgap)參考電壓BGREF的第一輸入，其例如可以是大約0.8V，且第二輸入以回授155連接到p通道電晶體154的源極。多工器151的輸出以單位增益配置耦接到運算放大器，其輸出連接到n通道電晶體161的閘極，其源極經由電阻器162連接到地，且以回授163連接到運算放大器160的第二輸入端。
在類似於第3圖的實施例中的每個位元線上的位元線電路可具有對應之三位元暫存器(例如，暫存器150)耦接至三位元數位至類比轉換器。當然，可以使用更高或更低精度的轉換器以適合特定實現。
第6圖繪示類似於第3圖之電路中的感測放大器的範例。例如，類似於第6圖的感測放大器可被配置為感測在大約4μA至大約128μA的範圍內的電流，並將這些數值轉換為三位元數位輸出Bit0、Bit1、Bit2。
在此圖中，來自陣列子集合之位元線的輸出所對應之輸入相加節點的電流ISENSE，係由電流ISENSE 200表示。電流ISENSE 200耦接到電流感測電路，此電路具有包括電晶體組210、211的輸入側，及包括電晶體組212、213的參考側。
輸入側電晶體組210、211包括電晶體MSB[2：0]210，其具有連接到相應之致能訊號EN[2：0]的輸入，其在如下所述的感測序列期間 被宣稱(assert)。再者，輸入側電晶體組210、211包括與電晶體組MSB[2：0]210中的對應電晶體串聯配置的電晶體MPB[2：0]211。
參考側電晶體組212、213包括電晶體MSA[2：0]212，其具有連接到對應之致能訊號EN[2：0]的輸入，其在如下所述的感測序列期間被宣稱。再者，參考側電晶體組212、213包括與電晶體組MSA[2：0]中的相應電晶體串聯配置的電流鏡參考電晶體MPA[2：0]。電晶體MPA[2：0]的閘極連接到電晶體的源極，且以電流鏡配置連接到電晶體MPB[2：0]的閘極。
參考電流I-ref被施加到參考側電晶體組，並使用參考電流產生器220產生。參考電流產生器220包括電流源電晶體225、226、227，其閘極由參考電壓VREF所控制。電流源電晶體225、226、227的尺寸被設計成產生16μA、32μA和64μA的相應電流。
電流源電晶體225、226、227的輸出連接到相應的致能電晶體221、222、223，其分別由控制訊號EN0、EN1和EN2控制，控制訊號EN0，EN1和EN2也控制電晶體MSA[2：0]212及MSB[2：0]210。致能電晶體221、222、223將電流源電晶體225、226、227連接到節點215，在節點215處提供電流I-ref。
感測放大器包括感測節點201，感測節點201根據電流ISENSE 200和參考電流I-ref之間的差異而波動，如藉由相對於參考側的輸入側上的電流鏡電晶體的縮放所調整的。感測節點201連接到三個閂鎖器230、231、232的D輸入。閂鎖器230、231、232由對應及(AND)閘240、241、242的輸出上的訊號所計時(clock)。及閘240、241、242分別接收控制訊號sense2、sense1、sense0和感測時鐘訊號clk作為輸入。閂鎖器230、231、232的輸出 提供感測放大器的三位元輸出Bit0、Bit1、Bit2。輸出Bit1和Bit2(其中Bit2是最高有效位元)耦接到控制邏輯235，控制邏輯235產生控制訊號EN[2：0]。
第7圖繪示第6圖的電路時序圖。由圖可知，控制訊號Sense0到Sense2依次被宣稱。在宣稱控制訊號Sense0時，致能訊號EN2被宣稱。在這種情況下，參考電流I-ref將等於通過電晶體227的電流或64μA。MSB閂鎖器232將儲存指示電流是高於還是低於64μA的位元。
在宣稱控制訊號Sense1時，如果Bit2為1，則控制訊號EN2和控制訊號EN1都被宣稱，對應於64μA以上的值，而若Bit2為零，則控制訊號EN1不被宣稱。在第一種情況下，這導致所產生的電流I-ref等於來自電晶體226和227的電流之和，或者在此範例中為96μA。在第二種情況下，這導致所產生的電流I-ref等於來自單個電晶體226的電流，或者在此範例中為32μA。閂鎖器231將儲存數值Bit1，其指示在第一種情況下電流是高於還是低於96μA，或者在第二種情況下高於或低於32μA。
在宣稱控制訊號Sense2時，若Bit2和Bit1都是1，在第一種情況下，所有三個控制訊號EN2、EN1和EN0在此情況下被宣稱，示出導致電流I-ref等於112μA。若Bit1為0(情況資料=(1,0,x)未示出)，則控制訊號EN1不被宣稱，導致電流I-ref等於80μA。
在第二種情況下宣稱控制訊號Sense2時，僅宣稱控制訊號EN0，若Bit2和Bit1均為零，則導致電流I-ref等於16μA。如果Bit1為1(情況資料=(0,1,x)未示出)，則EN1和EN0都被宣稱，導致電流I-ref等於48μA。
第8圖中所示的表格示出邏輯，其可以由第1圖中所示的控制電路執行。
第9圖繪示利用包括多個位元線和多個字元線的記憶陣列(例如NOR快閃陣列)的記憶體內乘積和計算方法的流程圖。
所示方法包括對於乘積和操作中所使用的每一行，在陣列的一行中編程P組記憶胞，每組中具有M個記憶胞，P組記憶胞在字元線WLn和位元線BLi上，對於i從0至P*M-1，其值為Wi,n，i從0至P*M-1(步驟300)。再者，此方法包括分別使用數值Xi,n偏壓位元線BLi，i從0至P * M-1(步驟301)。為了執行乘積和計算，此方法包括將字元線電壓施加到字元線WLn，以使此行上的記憶胞傳導的電流對應於來自Wi,n*Xi,n行中對應胞的乘積(步驟302)。在施加字元線電壓時，此方法包括對連接到P組記憶胞中的每一組的M個位元線上的電流相加，以產生P個輸出電流(步驟303)。藉由感測P個輸出電流產生乘積和操作的輸出(304)。
第9圖繪示由記憶體控制器或由記憶體內乘積和裝置所執行的邏輯。此邏輯的實現可藉由使用電腦程式所編程的處理器，電腦程式可儲存於電腦系統所存取之記憶體內，並由處理器、由專用邏輯硬體(包括現場可編程積體電路)、及專用邏輯硬體和電腦程式的任何組合所執行。應當理解，許多步驟可以組合，並行執行或以不同順序執行，而不會影響所實現的功能。在某些情況下，正如讀者將理解的那樣，只有在進行某些其他改變時，步驟的重新排列才能實現相同的結果。在其他情況下，如讀者將理解的，僅當滿足某些條件時，步驟的重新排列將實現相同的結果。此外，應當理解，此流程圖僅示出與所呈現的技術的理解相關的步驟，且 請理解，可以在所示的那些之前、之後和之間執行用於實現其他功能的許多附加步驟。
第10圖繪示記憶體內乘積和電路之示意圖，其包括擴展的記憶胞陣列，例如NOR快閃記憶胞，可配置以用於在多個字元線上施加輸入數值，及在位元線偏壓電路上施加權重，可操作以逐次相加來自一個位元線上的多個胞的電流。擴展陣列包括多個記憶胞區塊(例如550、551)。在此例中，陣列包括512個字元線WL0至WL511，其中每個記憶胞區塊包括32行。因此，區塊550包括字元線WL0至WL31上的記憶胞，且區塊551包括字元線WL480至WL511上的記憶胞。再者，在此例中，陣列包括512個位元線BL0至BL511。
每個區塊包括對應的區域位元線，其藉由區塊選擇線BLT0至BLT15上的對應區塊選擇電晶體(例如，558、559、560、561)耦接到全域位元線BL0至BL511。
行解碼器555(標記為XDEC)耦接到字元線，且回應於定址或排序電路，以逐次在一個或多個區塊中選擇多個字元線以適合特定操作。再者，行解碼器555包括字元線驅動器以施加字元線電壓以支持乘積和操作。
每個特定字元線WLn耦接到陣列中的一行記憶胞。示出的範例WLn耦接到記憶胞(例如，568、569、570、571)。對應於WLn行中的每個記憶胞用類比或多位元數值Wi,n編程，其中索引i對應於陣列中的位元線或列，而索引n對應於陣列中的字元線或行。
每個位元線耦接到位元線偏壓電路，包括對應的位元線箝位電晶體(565、566、567、568)。每個位元線箝位電晶體的閘極耦接到相應的數位至類比轉換器(DAC)(580、581、582、583)。每個數位至類比轉換器具有對應於輸入變量Xi,n的數位輸入，其中索引i對應於位元線編號，索引n對應於所選擇的字元線編號。因此，位元線BL0上的數位至類比轉換器DAC 580上的輸入數值在對應於字元線WLn之此行的乘積和計算期間接收數位輸入X0,n。在其他實施例中，可以藉由改變連接到區塊選擇線BLT0到BLT15上的區塊選擇電晶體(例如，558、559、560、561)的區塊選擇線電壓來施加輸入變量。在此實施例中，區塊選擇電晶體是部分的位元線偏壓電路。
在所示之範例中，陣列包括一組位元線BL0至BL511，其佈置在128個子集合中，每個子集合有四條位元線。每個子集的四條位元線通過相應的位元線箝位電晶體耦接到開關(例如585、586)，可操作以從相應的子集合中選擇一個位元線，並將所選擇的位元線連接到相應電流感測的感測放大器SA0(590)和SA127(591)。線592、593上的感測放大器的輸出是表示在一個所選位元線上的多個胞中表示電流的項目之和的數位數值。可以基於128個乘積和計算的記憶體內計算，將這些數位數值提供給數位相加電路，以產生表示乘積和計算的輸出。可以操作開關以從位元線到位元線依次切換，以產生表示相應位元線上電流之和的數位輸出序列。在其他實施例中，感測放大器可以連接到每個位元線，並可以去除開關585、586。
在其他實施例中，每個子集合中的位元線的數量可以是任何數量，直到並包括陣列中此組位元線中的所有位元線。可以基於所使用的感測放大器的範圍來限制每個子集合中位元線的數量。感測放大器的範圍是各種因素之間的折衷，包括所需電路的複雜性和給定實現所需的操作速度。
如上所述，每個記憶胞用權重Wi,n編程。在記憶胞是快閃胞的範例中，權重可以由臨界值電壓表示，此臨界值電壓通過電荷穿隧而被編程到胞的電荷捕捉結構中。可以利用多位準編程或類比編程演算法，其中為了編程記憶胞中的數值而施加的功率根據期望的臨界值電壓來調整。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300~304:流程步驟

Claims (20)

  1. 一種用於執行記憶體內乘法與累加函數的方法，使用一陣列之記憶胞，包括：施加一字元線電壓至一字元線WLn，以存取複數個位元線BLi上之該陣列的一行中的M個記憶胞，i從0至M-1，該些M個記憶胞儲存數值Wi,n，i從0至M-1；分別以多個輸入值Xi,n偏壓該些位元線BLi，i從0到M-1，使得該字元線WLn上的該些記憶胞傳導對應於來自Wi,n*Xi,n之該行中各個記憶胞的乘積的電流；將來自複數個記憶胞的該些電流相加以產生一輸出電流；以及感測該輸出電流。
  2. 如申請專利範圍第1項所述之方法，其中將該複數個記憶胞之該些電流相加包括將該些位元線BLi上的該些電流相加，i從0至M-1。
  3. 如申請專利範圍第1項所述之方法，其中將該複數個記憶胞之該些電流相加包括並行地將字元線電壓施加到複數個字元線，使得在該些位元線BLi之一者上的該電流係包含來自該複數記憶胞之複數個電流的該輸出電流。
  4. 如申請專利範圍第1項所述之方法，其中該些記憶胞包含複數個多位準非揮發性記憶胞。
  5. 如申請專利範圍第1項所述之方法，其中偏壓該些位元線包含將複數個多位元數位輸入Xi,n轉換為複數個類比偏壓電壓，及將該些偏壓電壓施加至對應的該些位元線BLi。
  6. 如申請專利範圍第1項所述之方法，包括：施加該字元線電壓至該字元線WLn，以存取該陣列一行中的P組記憶胞，各該組中有M個記憶胞，該P組記憶胞在該字元線WLn上及該些位元線BLi上，i從0至P*M-1，儲存多個數值Wi,n，i從0至P*M-1，該P組之一者包含該些M個記憶胞；分別以該些輸入值xi,n偏壓該些位元線BLi，i從0到P*M-1，使得該行上的該些記憶胞傳導對應於來自Wi,n*Xi,n之該行中對應該些胞的乘積的電流；將各該P組記憶胞所連接之該M個位元線上的該些電流相加以產生P個輸出電流；及感測該些P個輸出電流。
  7. 如申請專利範圍第1項所述之方法，包括以該些權重Wi,n編程該行上的該些記憶胞。
  8. 如申請專利範圍第1項所述之方法，包括回應於至少部分該陣列之該些記憶胞所耦接之一來源線上的電壓變化，調整該些位元線上的該偏壓。
  9. 一種記憶體內乘積與累加電路，包括：一記憶陣列，包括複數個記憶胞，位在一組字元線及一組位元線上； 一行解碼器，耦接至該組字元線，被配置以施加複數個字元線電壓至該組中一個或多個被選字元線；複數個位元線偏壓電路，該複數個位元線偏壓電路中的該些位元線偏壓電路具有複數個對應的輸入連接至一輸入資料路徑，且具有複數個輸出連接至該組位元線中對應的複數個位元線，及為對應之該複數個位元線產生複數個位元線偏壓電壓以作為該些相應輸入上之複數個輸入數值的函數；以及複數個電流感測電路，各該複數個電流感測電路被連接以接收來自該組位元線之一個或多個位元線的複數個電流，且回應於來自對應之複數個記憶胞之一電流和產生一輸出。
  10. 如申請專利範圍第9項所述之電路，其中該組位元線的複數個多數(multi-member)子集合被連接至一電流相加節點，且該複數個電流感測電路中的複數個電流感測電路係連接至對應的複數個相加節點。
  11. 如申請專利範圍第9項所述之電路，其中該複數個電流感測電路的複數個電流感測電路係被配置以從該組位元線中的該些位元線之一者感測電流，而該行解碼器並行地施加複數個字元線電壓至複數個字元線，使得該些位元線之一者上的該電流包含來自該複數個記憶胞的複數個電流。
  12. 如申請專利範圍第9項所述之電路，其中該複數個位元線偏壓電路中的該些位元線偏壓電路包含複數個數位至類比轉換器。
  13. 如申請專利範圍第9項所述之電路，包括複數個電路，用於以複數個權重Wi,n編程該陣列中的該些記憶胞，位於該組字元線之一字元線WLn上及該組位元線的複數個位元線BLi上之該陣列一行中的複數個記憶胞中，以用於儲存複數個數值。
  14. 如申請專利範圍第9項所述之電路，其中該些記憶胞包含複數個多位準非揮發性記憶胞。
  15. 如申請專利範圍第9項所述之電路，其中該些位元線偏壓電路包含複數個數位至類比轉換器以將複數個多位元數位輸入Xi,n轉換為複數個類比偏壓電壓，及施加該些偏壓電壓至對應的該些位元線BLi。
  16. 如申請專利範圍第9項所述之電路，其中該記憶陣列具有一反或(NOR)架構。
  17. 如申請專利範圍第16項所述之電路，其中該記憶陣列包含複數個介電電荷補捉記憶胞。
  18. 如申請專利範圍第16項所述之電路，其中該記憶陣列包含複數個浮動閘記憶胞。
  19. 如申請專利範圍第9項所述之電路，其中該複數個位元線係配置於P組位元線，各該組位元線具有M個成員，其中M係大於一，且該複數個感測電路係連接至該P組位元線中的複數個對應組。
  20. 如申請專利範圍第9項所述之電路，其中該記憶胞之陣列包含於一反或(NOR)架構中之複數個電荷補捉記憶胞，具 有一來源線耦接至該陣列中之至少一些記憶胞，且包含一源極偏壓控制電路耦接至該些位元線偏壓電路，以回應於該來源線上的電壓變化而提供回饋。
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