TWI427636B - 於一記憶積體電路上進行抹除操作之方法與裝置 - Google Patents

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Description

於一記憶積體電路上進行抹除操作之方法與裝置
本發明係關於記憶積體電路，特別是關於一非揮發記憶積體電路的抹除操作。
改善抹除操作中的過度抹除效應已經變成一個十分重要的課題。因為越來越高的記憶陣列密度，浮動閘極耦合效應就變得越來越重要了。
然而，現今處理非揮發記憶胞抹除操作的方案並不夠有效。舉例而言，在第1到5圖中所示的抹除操作會導致記憶胞的過度抹除。在另一個範例中，如美國專利申請公開號第20080175069，因為抹除驗證的錯誤發生而在一抹除區段中隨意地劃分為兩個群組，之後再將其進一步劃分成更多的群組，如此會導致相對複雜地抹除操作。而在另一個範例中，如美國專利號第7417895，大量地使用假字元線及假記憶胞會浪費了許多可用的記憶胞。
本發明的實施例係解決與邊緣字元線浮動閘極耦合效應相關的過度抹除問題。此處所討論的方案甚至可以在不需要增加陣列尺寸的情況下使用。改善的記憶胞持久性及抹除時間表現可以由解決抹除操作時的過度抹除而產生。
此處所討論的不同方案包括對一抹除操作時的抹除驗證及抹除子操作之抹除群組的邊緣字元線及中央字元線的改良分組。在另一種方案中，改變邊緣字元線的電壓階級以解決此抹除群組的過度抹除問題，且也可以改善其抹除時間表現。其他的解決方案使用假位元線。
本發明之一目的為提供一種裝置，包含：一記憶積體電路，其包含複數個記憶胞，複數條字元線存取該複數個記憶胞，以及控制電路。
這些字元線分割成複數個抹除群組，如此響應自該複數個抹除群組中選取一抹除群組的一抹除命令，控制電路對該抹除群組的字元線所存取之記憶胞進行一抹除操作。這些抹除群組通常稱為區段或區塊。該抹除群組的該些字元線包括外側字元線(例如：邊緣字元線，第一和最後字元線)，存取該抹除群組的外側記憶胞，以及內側字元線(例如：介於第一和最後字元線之間的中央字元線)，存取該抹除群組的內側記憶胞。該些內側記憶胞由該些外側記憶胞所圍住，與該複數個抹除群組中的未選取抹除群組的字元線所存取之記憶胞分開。
該控制電路具有由該控制電路為了響應而選取該抹除群組的該抹除命令進行該抹除操作，該抹除操作包括於該抹除群組的該些外側字元線上執行的一第二抹除驗證子操作之前，在該抹除群組的該些內側字元線上執行的一第一抹除驗證子操作。
在某些實施例中，該第一抹除驗證子操作係以一群組的方式施加於該些內側字元線。
在某些實施例中，該第二抹除驗證子操作係以一群組的方式施加於該些外側字元線。
在某些實施例中，該控制電路所執行於該些外側字元線的抹除驗證係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側。
在某些實施例中，該抹除操作包括一抹除子操作。為了響應該控制電路的該第二抹除驗證子操作之一失敗結果，而進行該抹除子操作於該抹除群組的該些字元線，並施加一非抹除調整偏壓至該些內側字元線。
在另一實施例中，該控制電路所執行於該些外側字元線的抹除驗證係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側。由該控制電路所執行的該抹除操作包括於執行該些外側字元線的該第二外側群組的一第三抹除驗證子操作之前，執行一第二抹除驗證子操作於該些外側字元線的該第一外側群組。為了響應該控制電路的該第二抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線的該第二外側群組進行該抹除子操作，並施加一非抹除調整偏壓至該些外側字元線的該第二外側群組。
而在另一實施例中，該控制電路所執行於該些外側字元線的抹除驗證係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側。由該控制電路所執行的該抹除操作包括於執行該第二外側群組的該些外側字元線的一第三抹除驗證子操作之前，執行一第二抹除驗證子操作於該些外側字元線的該第一外側群組。為了響應該控制電路的該第二抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線的該第二外側群組進行該抹除子操作，並施加一非抹除調整偏壓至該些外側字元線的該第二外側群組及該些內側字元線。
而在又一個實施例中，該控制電路所執行於該些外側字元線的抹除驗證係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側。由該控制電路所執行的該抹除操作包括於執行該些外側字元線的該第二外側群組的一第三抹除驗證子操作之前，執行一第二抹除驗證子操作於該些外側字元線的該第一外側群組。為了響應該控制電路的該第三抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線的該第二外側群組進行該抹除子操作，並施加一非抹除調整偏壓至該些外側字元線的第三外側群組。
而在又一實施例中，該控制電路所執行於該些外側字元線的抹除驗證係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側。由該控制電路所執行的該抹除操作包括於執行該些外側字元線的該第二外側群組的一第三抹除驗證子操作之前，執行一第二抹除驗證子操作於該些外側字元線的該第一外側群組。為了響應該控制電路的該第三抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線的該第二外側群組進行該抹除子操作，並施加一非抹除調整偏壓至該些外側字元線的第三外側群組及該些內側字元線。
本發明之另一目的為提供包含以下步驟的方法：於一具有分割成複數個抹除群組之複數條字元線的記憶積體電路執行選取一抹除群組的一抹除命令，包括：於該抹除群組的外側字元線上執行的一第二抹除驗證子操作之前，在該抹除群組的內側字元線上執行的一第一抹除驗證子操作，且其中該些內側字元線，存取該抹除群組的內側記憶胞，該些內側記憶胞由該些外側記憶胞所圍住，與該複數個抹除群組中的未選取抹除群組的字元線所存取之記憶胞分開。
許多其他不同的實施例討論如下。
本發明之又一目的為提供一種裝置，包含：一記憶積體電路，其包含複數個記憶胞，複數條字元線存取該複數個記憶胞，以及控制電路。
該複數條字元線分割成複數個抹除群組，如此以響應自該複數個抹除群組中選取一抹除群組的一抹除命令，控制電路對該抹除群組的字元線所存取之記憶胞進行一抹除操作。
該抹除群組的該些字元線包括外側字元線，存取該抹除群組的外側記憶胞。該些外側記憶胞於該記憶積體電路正常操作時用來儲存資料(不是只有假細胞)。該些內側記憶胞由該些外側記憶胞所圍住，與該複數個抹除群組中的未選取抹除群組的字元線所存取之記憶胞分開。
該控制電路具有由該控制電路為了響應選取該抹除群組的該抹除命令進行該抹除操作，該抹除操作包括施加於該抹除群組的該些內側字元線上的一第一抹除調整偏壓及施加於該抹除群組的該些外側字元線上的一第二抹除調整偏壓，該第一抹除調整偏壓與該第二抹除調整偏壓不同。
在某些實施例中，該控制電路所施加的該第一抹除調整偏壓包括一第一字元線電壓至該些內側字元線的至少一者，該控制電路所施加的該第二抹除調整偏壓包括一第二字元線電壓至該些外側字元線的至少一者，且該第一抹除調整偏壓是比該第二抹除調整偏壓更小絕對值的負電壓。
在某些實施例中，該複數條字元線更包括複數條假字元線，以及該些外側字元線包括一第一外側字元線與一假字元線鄰接。
在某些實施例中，該複數條字元線更包括複數條假字元線，及該些外側字元線包括一第一外側字元線與一假字元線鄰接，及一第二外側字元線與一未被選取抹除群組的未被選取字元線鄰接。該控制電路所施加的該第二抹除調整偏壓包括一第一字元線電壓至該第一外側字元線，及一第二字元線電壓至該第二外側字元線，且該第一字元線電壓是比該第二字元線電壓更小絕對值的負電壓。
在某些實施例中，該控制電路施加正電壓至該複數個抹除群組中未被選取抹除群組的未被選取字元線，及施加負電壓至被該抹除命令所選取的該抹除群組中的字元線。
本發明之再一目的為提供包含以下步驟的方法：於一具有分割成複數個抹除群組之複數條字元線的記憶積體電路執行選取一抹除群組的一抹除命令，包括：施加於該抹除群組的該些內側字元線上的一第一抹除調整偏壓及施加於該抹除群組的該些外側字元線上的一第二抹除調整偏壓，該第一抹除調整偏壓與該第二抹除調整偏壓不同，且其中該些外側字元線存取該抹除群組的外側記憶胞，其中該些內側字元線存取該抹除群組的內側記憶胞，如此該些內側記憶胞由該些外側記憶胞所圍住，與該複數個抹除群組中的未選取抹除群組的字元線所存取之記憶胞分開，且該些外側記憶胞於該記憶積體電路正常操作時用來儲存資料(不是只有假細胞)。
許多其他不同的實施例討論如下。
第1圖顯示一具有多重抹除群組的記憶陣列一部分之方塊示意圖，在其中顯示介於相鄰抹除群組之間的浮動閘極耦合效應。一抹除群組的共同範例包含一抹除區段及抹除區塊，其包含可以存取被一起抹除記憶胞的字元線，響應一指定一特定抹除區塊或區段即將要抹除的抹除命令。
特別是，第1圖顯示相鄰記憶胞會在相鄰記憶胞由不同電壓階級之字元線WLs存取時具有耦合效應。因此，一抹除群組邊緣的字元線於一抹除操作時會有浮動閘極耦合效應。此效應會由假字元線或是一相鄰抹除群組的邊緣字元線而影響了抹除操作後的臨界電壓一致性。
第2圖和第3圖顯示浮動閘極耦合效應，其藉由施加至相鄰字元線不同的調整偏壓來做比較，第2圖顯示相鄰字元線接收相同的負電壓，而第3圖顯示相鄰字元線接收不同的電壓，包括一負電壓施加至被選取進行抹除族群的字元線及一正電壓施加至未被選取進行抹除族群的字元線。在第2圖和第3圖中，VFG是一記憶胞的浮動閘極電壓，而CFF則是此記憶胞的寄生電容。
第4圖顯示考量浮動閘極耦合效應後之浮動閘極電壓的方程式，及利用此方程式來顯示第2圖和第3圖中不同的調整偏壓所產生之浮動閘極耦合效應。
此變數α的值代表浮動閘極與一相鄰節點間的耦合。更特別的是，α1是CFW(字元線)的耦合值、α2是CFF(相鄰浮動閘極)的耦合值、α3是CFB(本體)的耦合值、而α4是CFD(汲極)的耦合值。Q是儲存於個別浮動閘極中的電荷，而CT則是浮動閘極中的電容值。當WL1的電壓與WL31的電壓相同時，WL32的電壓也會與WL2的電壓相同，則當電壓VFG1與電壓VFG31相同時，CFG (耦合電容值，QT =CFG *VFG )不會改變。但是，WL32的電壓比WL2的電壓還大，所以電壓VFG1會比電壓VFG31還小。
第5圖顯示一具有抹除和抹除確認子操作之一抹除操作的多重步驟，以顯示於此抹除群組之一邊緣字元線的抹除確認子操作依賴性，對此抹除群組之所有字元線進行的抹除子操作，結果是此抹除群組之中央字元線的過度抹除。
在510，圖中所示的此抹除群組之中央字元線的這些字元線係介於此抹除群組之邊緣字元線之間。在520，顯示中央字元線及邊緣字元線的臨界電壓分布。在530，對所有字元線進行n次抹除操作。在540所顯示中央字元線及邊緣字元線的臨界電壓分布中，此抹除群組之中央字元線通過抹除驗證，但是邊緣字元線因為浮動閘極耦合效應的關係卻無法通過抹除驗證。在550，對所有字元線進行m次抹除操作。在560所顯示中央字元線及邊緣字元線的臨界電壓分布中，雖然邊緣字元線通過了抹除驗證，但是中央字元線區域卻過度抹除。因此，浮動閘極耦合效應造成了臨界電壓分佈對中央字元線區域的過度抹除。
第6圖顯示一具有多重抹除群組的記憶陣列一部分之方塊示意圖，其將一抹除群組分割多個群組，包括邊緣字元線群組、介於邊緣字元線群組之間的中央字元線群組，如此邊緣字元線群組會將中央字元線群組與其他抹除群組的字元線區隔開。
第6圖顯示在一抹除操作時將邊緣字元線群組分成群組A和群組C，而中央字元線群組則是群組B。這些群組會在抹除操作時分別地驗證。
第7圖顯示一具有抹除和抹除確認子操作之一抹除操作的多重步驟，以顯示於此抹除群組之中央字元線群組的抹除確認子操作依賴性，對此抹除群組之所有字元線進行的抹除子操作，之後再於此抹除群組之邊緣字元線群組的抹除確認子操作依賴性、以對此抹除群組之邊緣字元線群組進行的抹除子操作，結果是此抹除群組之中央字元線並沒有過度抹除。
在710，圖中所示的此抹除群組之中央字元線的這些字元線係介於此抹除群組之邊緣字元線之間。在720，顯示中央字元線及邊緣字元線的臨界電壓分布。在730，對所有字元線進行n次抹除操作，但僅對中央字元線進行抹除驗證。在740所顯示中央字元線及邊緣字元線的臨界電壓分布中，此抹除群組之中央字元線通過抹除驗證，但是邊緣字元線尚未進行抹除驗證。在750，對邊緣字元線進行m次抹除操作。在760所顯示中央字元線及邊緣字元線的臨界電壓分布中，此抹除群組之邊緣字元線通過抹除驗證，且中央字元線區域並未被過度抹除。因此，浮動閘極耦合效應並未造成了臨界電壓分佈對中央字元線區域的過度抹除。
用另一種描述方式，對中央字元線群組B進行的抹除驗證，且在失敗時，對所有的字元線群組進行抹除。當中央字元線群組通過抹除驗證，則之後對邊緣字元線群組A和C進行抹除驗證及抹除。
第8圖顯示進行一抹除操作的流程圖，其分割成許多的子操作，如此邊緣字元線多重群組係分別處理。
在此流程圖中，邊緣字元線群組A和C是分別進行抹除驗證及抹除。於預程式化之後，第一群組B進行的抹除驗證。假如抹除驗證失敗，則對所有的字元線群組進行抹除。當群組B通過抹除驗證，則之後對邊緣字元線群組A進行抹除驗證。假如抹除驗證失敗，則僅對群組A進行抹除；之後將群組B和C標示為抹除抑制群組，如此於抹除子操作時，施加抑制字元線階級的2V至這些抹除抑制區域(即使是在被選取抹除群組中)。當群組A通過抹除驗證，然後對群組C進行抹除驗證。假如抹除驗證失敗，則僅對群組C進行抹除；之後將群組A和B標示為抹除抑制群組，如此於抹除子操作時，施加抑制字元線階級的2V至這些抹除抑制區域(即使是在被選取抹除群組中)。最後，軟程式化結束此抹除操作。
第9圖顯示進行一抹除操作的流程圖，其分割成許多的子操作，如此邊緣字元線多重群組係一起處理。
在此流程圖中，邊緣字元線群組是合併處理的。雖然與第8圖中的流程圖類似，邊緣字元線群組A和C是一起進行抹除驗證。當群組B通過抹除驗證之後，則僅有將群組B標示為抹除抑制群組。
第10圖顯示一具有多重抹除群組的記憶陣列一部分之方塊示意圖，在其中顯示介於相鄰抹除群組之間的浮動閘極耦合效應，及分割一抹除群組的字元線為許多群組，包含邊緣字元線群組，及一組中央字元線的這些字元線，係介於邊緣字元線群組之間，如此邊緣字元線群會將中央字元線群與其他抹除群組的字元線區隔開，其可以藉由施加不同的調整偏壓至中央字元線群組與邊緣字元線群組，以解決浮動閘極耦合效應。
因為一抹除群組的邊緣字元線之浮動閘極耦合效應的關係，其∣VFG∣壓降會減少。因此，邊緣字元線的負電壓大小會增加以補償相鄰字元線間VFG的變動。
第11圖和第12圖顯示浮動閘極耦合效應，其藉由施加至相鄰字元線不同的調整偏壓來做比較，第11圖顯示相鄰字元線接收相同的負電壓施加至一被選取抹除群組中的中央字元線，而第12圖顯示相鄰字元線接收不同的電壓，包括一正電壓施加至未被選取進行抹除族群的字元線及一負電壓施加至被選取進行抹除族群的邊緣字元線，如此被選取進行抹除族群的邊緣字元線較此被選取進行抹除族群的中央字元線接收更大絕對值的負電壓。
第13圖顯示考量浮動閘極耦合效應後之浮動閘極電壓的方程式，及利用此方程式來顯示第11圖和第12圖中施加不同的調整偏壓於中央字元線群組與邊緣字元線群組以解決浮動閘極耦合效應。
電壓VFG31與邊緣字元線WL32耦接。於改變WL31電壓階級以補償此VFG耦合效應，此(α1*VWL1 +α1α2*VWL2 )值會與(α1*VWL31 +α1α2*VWL32 )值相等。所以VFG1會與VFG31相等。因此邊緣字元線的電壓階級改變可以消除抹除操作中的浮動閘極耦合效應。
第14圖顯示一具有多重抹除群組的記憶陣列一部分之方塊示意圖，在其中包含假字元線於不同抹除群組之間以解決浮動閘極耦合效應。
假字元線消除浮動閘極耦合效應。在抹除操作中，假字元線的電壓階級與一邊緣字元線的電壓階級相同，所以邊緣字元線並不會受到耦合效應的影響。
第15圖顯示一具有抹除和抹除確認子操作之一抹除操作的多重步驟，以顯示包含假字元線於不同抹除群組之間，結果是此抹除群組之中央字元線並沒有過度抹除。
在1510，圖中所示的此抹除群組之中央字元線的這些字元線係介於此抹除群組之邊緣字元線之間。在1520，顯示中央字元線及邊緣字元線的臨界電壓分布。在1530，對所有字元線進行n次抹除操作。在1540所顯示中央字元線及邊緣字元線的臨界電壓分布中，此抹除群組之所有字元線皆未通過抹除驗證，且因為沒有浮動閘極耦合效應而具有相同的臨界電壓階級。在1550，對所有字元線進行m次抹除操作。在1560所顯示中央字元線及邊緣字元線的臨界電壓分布中，雖然此抹除群組之邊緣字元線通過抹除驗證，但中央字元線區域也並未被過度抹除。因此，此臨界電壓分佈並未過度抹除。
因為邊緣字元線的電壓階級改變及假自元線，臨界電壓分佈並未過度抹除。因為邊緣字元線的浮動閘極耦合效應被消除了，所有的字元線可以被驗證及抹除，而除去了過度抹除效應。
第16圖係可應用本發明具有所描述之任一改良式積體電路的方塊示意圖。
第16圖是包含一記憶體陣列1600的積體電路1660之簡要方塊示意圖。一字元線(或列)及區塊選取解碼器1601係耦接至，且與其有著電性溝通，複數條字元線1602及字串選擇線，其間係沿著記憶體陣列1600的列方向排列。一位元線(行)解碼器及驅動器1603係耦接至複數條沿著記憶體陣列1600之行排列的位元線1604，且與其有著電性溝通，以自讀取資料，或是寫入資料至，記憶胞陣列1600的記憶胞中。位址係透過匯流排1605提供至字元線解碼器及驅動器1601及位元線解碼器1603。方塊1606中的感應放大器與資料輸入結構，包含作為讀取、程式化和抹除模式的電流源，係透過匯流排1607耦接至位元線解碼器1003。資料係由積體電路1650上的輸入/輸出埠透過資料輸入線1611傳送至方塊1606之資料輸入結構。資料係由方塊1606中的感應放大器，透過資料輸出線1615，傳送至積體電路1650上的輸入/輸出埠或其他積體電路1650內或外之資料目的地。狀態機構及改良時鐘電路係於電路1609中以控制偏壓調整供應電壓1608。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
102．．．時序電路
104．．．階級切換電路
106．．．栓鎖電路
108．．．回授信號
110．．．時鐘信號
112．．．階級切換參考值
114．．．時序電路參考值
116．．．產生具有訊的溫度補償階級切換參考值及時序電路參考值之電路
118．．．選擇性地與雜訊耦接之電路
202A、202B、302A、302B、802A、802B、1102A、1102B、1602A、1602B．．．時序電路
204A、204B．．．反相電路
206、306、806、1106、1606．．．栓鎖電路
304A、304B、804A、804B．．．階級切換電路
1104A、1104B、1604A、1604B．．．階級切換電路
422、522．．．電源調節器
816A、816B．．．階級切換參考電路
1116A、1116B．．．時脈電源及階級切換參考值產生器
1616A、1616B．．．時脈電源及階級切換參考值產生器
1236．．．電源
1246、1301．．．時脈電源
1248、1302．．．階級切換參考值
1303．．．電源及參考值
1620A、1620B、1620A、1620B．．．切換開關
1650．．．積體電路
1600．．．非揮發記憶體陣列
1601．．．列解碼器及字元線驅動器
1602．．．字元線
1603．．．行解碼器
1604．．．位元線
1605、1607．．．匯流排
1606．．．感應放大器與資料輸入結構
1608．．．偏壓調整供應電壓
1609．．．程式化、抹除及讀取偏壓調整狀態機構
1611．．．資料輸入線
1615．．．資料輸出線
本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：
第1圖顯示一具有多重抹除群組的記憶陣列一部分之方塊示意圖，在其中顯示介於相鄰抹除群組之間的浮動閘極耦合效應。
第2圖和第3圖顯示浮動閘極耦合效應，其藉由施加至相鄰字元線不同的調整偏壓來做比較，第2圖顯示相鄰字元線接收相同的負電壓，而第3圖顯示相鄰字元線接收不同的電壓，包括一負電壓施加至被選取進行抹除族群的字元線及一正電壓施加至未被選取進行抹除族群的字元線。
第4圖顯示考量浮動閘極耦合效應後之浮動閘極電壓的方程式，及利用此方程式來顯示第2圖和第3圖中不同的調整偏壓所產生之浮動閘極耦合效應。
第5圖顯示一具有抹除和抹除確認子操作之一抹除操作的多重步驟，以顯示於此抹除群組之一邊緣字元線的抹除確認子操作依賴性、以進行此抹除群組之所有字元線的抹除子操作，結果是此抹除群組之中央字元線的過度抹除。
第6圖顯示一具有多重抹除群組的記憶陣列一部分之方塊示意圖，其將一抹除群組分割多個群組，包括邊緣字元線群、介於邊緣字元線群之間的中央字元線群，如此邊緣字元線群會將中央字元線群與其他抹除群組的字元線區隔開。
第7圖顯示一具有抹除和抹除確認子操作之一抹除操作的多重步驟，以顯示於此抹除群組之中央字元線群組的抹除確認子操作依賴性、以進行此抹除群組之所有字元線的抹除子操作，之後再於此抹除群組之邊緣字元線群組的抹除確認子操作依賴性、以進行此抹除群組之邊緣字元線群組的抹除子操作，結果是此抹除群組之中央字元線並沒有過度抹除。
第8圖顯示進行一抹除操作的流程圖，其分割成許多的子操作，如此邊緣字元線多重群組係分別處理。
第9圖顯示進行一抹除操作的流程圖，其分割成許多的子操作，如此邊緣字元線多重群組係一起處理。
第10圖顯示一具有多重抹除群組的記憶陣列一部分之方塊示意圖，在其中顯示介於相鄰抹除群組之間的浮動閘極耦合效應，及分割一抹除群組的字元線為許多群組，包含邊緣字元線群組，及一組中央字元線的這些字元線，係介於邊緣字元線群組之間，如此邊緣字元線群會將中央字元線群與其他抹除群組的字元線區隔開，其可以藉由施加不同的調整偏壓至中央字元線群組與邊緣字元線群組，以解決浮動閘極耦合效應。
第11圖和第12圖顯示浮動閘極耦合效應，其藉由施加至相鄰字元線不同的調整偏壓來做比較，第11圖顯示相鄰字元線接收相同的負電壓施加至一被選取抹除群組中的中央字元線，而第12圖顯示相鄰字元線接收不同的電壓，包括一正電壓施加至未被選取進行抹除族群的字元線及一負電壓施加至被選取進行抹除族群的邊緣字元線，如此被選取進行抹除族群的邊緣字元線較此被選取進行抹除族群的中央字元線接收更大絕對值的負電壓。
第13圖顯示考量浮動閘極耦合效應後之浮動閘極電壓的方程式，及利用此方程式來顯示第11圖和第12圖中施加不同的調整偏壓於中央字元線群組與邊緣字元線群組以解決浮動閘極耦合效應。
第14圖顯示一具有多重抹除群組的記憶陣列一部分之方塊示意圖，在其中包含假字元線於不同抹除群組之間以解決浮動閘極耦合效應。
第15圖顯示一具有抹除和抹除確認子操作之一抹除操作的多重步驟，以顯示包含假字元線於不同抹除群組之間，結果是此抹除群組之中央字元線並沒有過度抹除。
第16圖係可應用本發明具有所描述之任一改良式抹除操作的記憶陣列之積體電路的方塊示意圖。

Claims (20)

  1. 一種記憶裝置，包含：複數個記憶胞；複數條字元線存取該複數個記憶胞，該複數條字元線分割成複數個抹除群組，藉由一抹除命令，自該複數個抹除群組中選取一抹除群組，該抹除群組的該些字元線包括：外側字元線，存取該抹除群組的外側記憶胞；以及內側字元線，存取該抹除群組的內側記憶胞，該些內側記憶胞由該些外側記憶胞所圍住，與該複數個抹除群組中的未選取抹除群組的字元線所存取之記憶胞分開，其中，至少一外側字元線鄰近該未選取抹除群組中的至少一字元線，該至少一字元線於該裝置正常操作時存取記憶胞儲存資料；以及控制電路對該抹除群組的字元線所存取之記憶胞進行一抹除操作，其中該抹除操作包括於該抹除群組的該些外側字元線上執行一第二抹除驗證子操作之前，在該抹除群組的該些內側字元線上執行一第一抹除驗證子操作。
  2. 如申請專利範圍第1項所述之記憶裝置，其中該抹除操作包括一抹除子操作，其中響應該控制電路的該第二抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線進行該抹除子操作，並施加一非抹除調整偏壓至該些內側字元線。
  3. 如申請專利範圍第1項所述之記憶裝置，其中該抹除操作包括一抹除子操作，其中由該控制電路執行於該些外側字元線的第二抹除子驗證 係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側，其中由該控制電路所執行的該抹除操作包括於執行該些外側字元線的該第二外側群組的一第三抹除驗證子操作之前，執行該第二抹除驗證子操作於該些外側字元線的該第一外側群組，以及其中，響應該控制電路的該第二抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線的該第一外側群組進行該抹除子操作，並施加一非抹除調整偏壓至該些外側字元線的該第二外側群組及該些內側字元線。
  4. 如申請專利範圍第1項所述之記憶裝置，其中該抹除操作施加一第一抹除調整偏壓至該抹除群組的該些內側字元線及一第二抹除調整偏壓至該抹除群組的該些外側字元線，該第一抹除調整偏壓與該第二抹除調整偏壓不同，該些外側字元線於該記憶裝置的正常操作時用來儲存資料。
  5. 如申請專利範圍第4項所述之記憶裝置，其中該控制電路所施加的該第一抹除調整偏壓包括一第一字元線電壓至該些內側字元線的至少一者，該控制電路所施加的該第二抹除調整偏壓包括一第二字元線電壓至該些外側字元線的至少一者，且該第一抹除調整偏壓是比該第二抹除調整偏壓更小絕對值的負電壓。
  6. 如申請專利範圍第4項所述之記憶裝置，其中該複數條字元線更包括複數條假字元線，及其中該些外側字元線包括一第一外側字元線與一假字元線鄰接。
  7. 如申請專利範圍第4項所述之記憶裝置，其中該複數條字元線更包括複數條假字元線，及其中該些外側字元線包括一第一外側字元線與一假字元線鄰接，以及一第二外側字元線與一未被選取抹除群組的未被選取字元線鄰接，及其中該控制電路所施加的該第二抹除調整偏壓包括一第一字元線電壓至該第一外側字元線，及一第二字元線電壓至該第二外側字元線，及其中該第一字元線電壓是比該第二字元線電壓更小絕對值的負電壓。
  8. 一種操作一記憶體的方法，包含下列步驟：於一具有分割成複數個抹除群組之複數條字元線的記憶積體電路執行選取一抹除群組的一抹除命令，包括：於該抹除群組的外側字元線上執行一第二抹除驗證子操作之前，在該抹除群組的內側字元線上執行一第一抹除驗證子操作，其中該些外側字元線存取該抹除群組的外側記憶胞，且其中該些內側字元線存取該抹除群組的內側記憶胞，如此該些內側記憶胞由該些外側記憶胞所圍住，與該複數個抹除群組中的未選取抹除群組的字元線所存取之記憶胞分開，其中，至少一外側字元線鄰近該未選取抹除群組中的至少一字元線，該至少一字元線於該記憶積體電路正常操作時存取記憶胞儲存資料。
  9. 如申請專利範圍第8項所述之方法，其中該第一抹除驗證子操作係以一群組的方式施加於該些內側字元線。
  10. 如申請專利範圍第8項所述之方法，其中該第二抹除驗證子操作係以一群組的方式施加於該些外側字元線。
  11. 如申請專利範圍第8項所述之方法，其中執行該些外側字元線的第二抹除子驗證係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側。
  12. 如申請專利範圍第8項所述之方法，其中該抹除操作包括一抹除子操作，以及其中，響應該第二抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線進行該抹除子操作，並施加一非抹除調整偏壓至該些內側字元線。
  13. 如申請專利範圍第8項所述之方法，其中該抹除操作包括一抹除子操作，其中執行該些外側字元線的第二抹除子驗證係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側，其中由該控制電路所執行的該抹除操作包括於執行該些外側字元線的該第二外側群組的一第三抹除驗證子操作之前，執行該第二抹除驗證子操作於該些外側字元線的該第一外側群組，以及其中，響應該第二抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線的該第一外側群組進行該抹除子 操作，並施加一非抹除調整偏壓至該些外側字元線的該第二外側群組。
  14. 如申請專利範圍第8項所述之方法，其中該抹除操作包括一抹除子操作，其中執行該些外側字元線的第二抹除子驗證係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側，其中該抹除操作包括於執行該些外側字元線的該第二外側群組的一第三抹除驗證子操作之前，執行該第二抹除驗證子操作於該些外側字元線的該第一外側群組，以及其中，響應該第二抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線的該第一外側群組進行該抹除子操作，並施加一非抹除調整偏壓至該些外側字元線的該第二外側群組及該些內側字元線。
  15. 如申請專利範圍第8項所述之方法，其中該抹除操作包括一抹除子操作，其中執行該些外側字元線的第二抹除子驗證係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側，其中由該控制電路所執行的該抹除操作包括於執行該些外側字元線的該第二外側群組的一第三抹除驗證子操作之前，執行該第二抹除驗證子操作於該些外側字元線的該第一外側群組，以及其中，響應該第三抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線的該第二外側群組進行該抹除子操作，並施加一非抹除調整偏壓至該些外側字元線的一第三外側群組。
  16. 如申請專利範圍第8項所述之方法，其中該抹除操作包括一抹除子操作，其中執行該些外側字元線的第二抹除子驗證係以多重群組的方式進行，包括一第一外側群組於該抹除群組的一第一側，及一第二外側群組於該抹除群組的一第二側，其中由該控制電路所執行的該抹除操作包括於執行該些外側字元線的該第二外側群組的一第三抹除驗證子操作之前，執行該第二抹除驗證子操作於該些外側字元線的該第一外側群組，以及其中，響應該控制電路的該第三抹除驗證子操作之一失敗結果，而於該抹除群組的該些外側字元線的該第二外側群組進行該抹除子操作，並施加一非抹除調整偏壓至該些外側字元線的一第三外側群組及該些內側字元線。
  17. 一種操作一記憶體的方法，包含下列步驟：於一具有分割成複數個抹除群組之複數條字元線的記憶積體電路執行選取一抹除群組的一抹除命令，包括：施加於該抹除群組的該些內側字元線上的一第一抹除調整偏壓及施加於該抹除群組的該些外側字元線上的一第二抹除調整偏壓，該第一抹除調整偏壓與該第二抹除調整偏壓不同，其中該些外側字元線存取該抹除群組的外側記憶胞，且其中該些內側字元線存取該抹除群組的內側記憶胞，如此該些內側記憶胞由該些外側記憶胞所圍住，與該複數個抹除群組中的未選取抹除群組的字元線所存取之記憶胞分開，且該些外側記憶胞於該記憶積體電路正常操作時用於存取記憶胞儲存資料，其中，至少一外側字元線鄰近該未選取抹除群組中的至少 一字元線，該至少一字元線於該記憶積體電路正常操作時存取記憶胞儲存資料。
  18. 如申請專利範圍第17項所述之方法，其中施加該第一抹除調整偏壓包括一第一字元線電壓至該些內側字元線的至少一者，該控制電路所施加的該第二抹除調整偏壓包括一第二字元線電壓至該些外側字元線的至少一者，且該第一抹除調整偏壓是比該第二抹除調整偏壓更小絕對值的負電壓。
  19. 如申請專利範圍第17項所述之方法，其中該複數條字元線更包括複數條假字元線，及其中該些外側字元線包括一第一外側字元線與一假字元線鄰接。
  20. 如申請專利範圍第17項所述之方法，其中該複數條字元線更包括複數條假字元線，及其中該些外側字元線包括一第一外側字元線與一假字元線鄰接，以及一第二外側字元線與一未被選取抹除群組的未被選取字元線鄰接，及其中施加該第二抹除調整偏壓包括一第一字元線電壓至該第一外側字元線，及一第二字元線電壓至該第二外側字元線，及其中該第一字元線電壓是比該第二字元線電壓更小絕對值的負電壓。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI427636B (zh) * 2009-11-27 2014-02-21 Macronix Int Co Ltd 於一記憶積體電路上進行抹除操作之方法與裝置
US8259499B2 (en) * 2010-06-29 2012-09-04 Macronix International Co., Ltd. Method and apparatus of performing an erase operation on a memory integrated circuit
KR20140026144A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102065665B1 (ko) 2013-10-17 2020-01-13 삼성전자 주식회사 더미 워드라인을 포함하는 불휘발성 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작방법
US9286984B2 (en) 2014-07-07 2016-03-15 Macronix International Co., Ltd. Reduced size semiconductor device and method for manufacture thereof
CN105825887B (zh) * 2015-01-04 2019-06-14 旺宏电子股份有限公司 存储器阵列及其操作方法
US9343171B1 (en) 2015-02-09 2016-05-17 Sandisk Technologies Inc. Reduced erase-verify voltage for first-programmed word line in a memory device
US9449698B1 (en) 2015-10-20 2016-09-20 Sandisk Technologies Llc Block and zone erase algorithm for memory
US9830963B1 (en) 2016-05-24 2017-11-28 Sandisk Technologies Llc Word line-dependent and temperature-dependent erase depth
US10957392B2 (en) 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US11132176B2 (en) * 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US10861559B1 (en) * 2019-12-20 2020-12-08 Sandisk Technologies Llc Controlled string erase for nonvolatile memory
JP2022144361A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 半導体記憶装置
US11848059B2 (en) * 2021-11-18 2023-12-19 Sandisk Technologies Llc Techniques for erasing the memory cells of edge word lines

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200532697A (en) * 2004-03-25 2005-10-01 Elite Semiconductor Esmt Circuit and method for preventing nonvolatile memory from over-erasing
US6958513B2 (en) * 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
TW200537506A (en) * 2004-04-26 2005-11-16 Macronix Int Co Ltd Method and system for self-convergent erase in charge trapping memory cells
US6979857B2 (en) * 2003-07-01 2005-12-27 Micron Technology, Inc. Apparatus and method for split gate NROM memory
US7050336B2 (en) * 2003-09-04 2006-05-23 Renesas Technology Corp. Nonvolatile semiconductor memory device having reduced erasing time
US7079437B2 (en) * 2002-09-30 2006-07-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having configuration of NAND strings with dummy memory cells adjacent to select transistors
TW200635042A (en) * 2005-03-21 2006-10-01 Powerchip Semiconductor Corp Split gate flash memory and manufacturing method thereof
US7400537B2 (en) * 2005-03-31 2008-07-15 Sandisk Corporation Systems for erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506941B1 (ko) * 2003-08-19 2005-08-05 삼성전자주식회사 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들
US6987696B1 (en) 2004-07-06 2006-01-17 Advanced Micro Devices, Inc. Method of improving erase voltage distribution for a flash memory array having dummy wordlines
KR100749737B1 (ko) 2006-01-25 2007-08-16 삼성전자주식회사 노어 플래시 메모리 및 그것의 소거 방법
KR101297283B1 (ko) * 2006-07-10 2013-08-19 삼성전자주식회사 낸드형 셀 스트링을 가지는 비휘발성 기억 장치
US7733706B2 (en) * 2006-09-29 2010-06-08 Hynix Semiconductor Inc. Flash memory device and erase method thereof
US7633813B2 (en) 2007-01-23 2009-12-15 Hynix Semiconductor Inc. Method of performing an erase operation in a non-volatile memory device
KR101392431B1 (ko) * 2007-08-14 2014-05-08 삼성전자주식회사 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법
US7872917B2 (en) 2007-12-25 2011-01-18 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device and memory system including the same
JP2009252278A (ja) * 2008-04-04 2009-10-29 Toshiba Corp 不揮発性半導体記憶装置及びメモリシステム
US8072811B2 (en) * 2008-05-07 2011-12-06 Aplus Flash Technology, Inc, NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS NOR flash memory array
JP2009301607A (ja) * 2008-06-10 2009-12-24 Toshiba Corp 不揮発性半導体記憶装置およびその制御方法
JP5159477B2 (ja) * 2008-07-08 2013-03-06 株式会社東芝 不揮発性半導体記憶装置およびその消去検証方法
TWI427636B (zh) * 2009-11-27 2014-02-21 Macronix Int Co Ltd 於一記憶積體電路上進行抹除操作之方法與裝置
US8274827B2 (en) * 2010-05-17 2012-09-25 Robustflash Technologies Ltd. Memory device and operating method thereof
US8259499B2 (en) * 2010-06-29 2012-09-04 Macronix International Co., Ltd. Method and apparatus of performing an erase operation on a memory integrated circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7079437B2 (en) * 2002-09-30 2006-07-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having configuration of NAND strings with dummy memory cells adjacent to select transistors
US6958513B2 (en) * 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
US6979857B2 (en) * 2003-07-01 2005-12-27 Micron Technology, Inc. Apparatus and method for split gate NROM memory
US7050336B2 (en) * 2003-09-04 2006-05-23 Renesas Technology Corp. Nonvolatile semiconductor memory device having reduced erasing time
TW200532697A (en) * 2004-03-25 2005-10-01 Elite Semiconductor Esmt Circuit and method for preventing nonvolatile memory from over-erasing
TW200537506A (en) * 2004-04-26 2005-11-16 Macronix Int Co Ltd Method and system for self-convergent erase in charge trapping memory cells
TW200635042A (en) * 2005-03-21 2006-10-01 Powerchip Semiconductor Corp Split gate flash memory and manufacturing method thereof
US7400537B2 (en) * 2005-03-31 2008-07-15 Sandisk Corporation Systems for erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells

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