TWI716011B - 鐵電記憶體單元 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 495
- 238000000034 method Methods 0.000 claims abstract description 25
- 230000000295 complement effect Effects 0.000 claims description 18
- 230000010287 polarization Effects 0.000 claims description 15
- 230000008859 change Effects 0.000 claims description 12
- 230000003213 activating effect Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 10
- 239000013256 coordination polymer Substances 0.000 description 104
- 239000004065 semiconductor Substances 0.000 description 95
- 239000000463 material Substances 0.000 description 63
- 239000003989 dielectric material Substances 0.000 description 40
- 238000010586 diagram Methods 0.000 description 27
- 239000000758 substrate Substances 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 230000005669 field effect Effects 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000005259 measurement Methods 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 10
- 239000004020 conductor Substances 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- -1 etc.) Substances 0.000 description 3
- 150000001247 metal acetylides Chemical class 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910003781 PbTiO3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000011575 calcium Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
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Abstract
本發明揭示包含鐵電記憶體單元之裝置及方法。一例示性鐵電記憶體單元包含兩個電晶體及兩個電容器。另一例示性鐵電記憶體單元包含三個電晶體及兩個電容器。另一例示性鐵電記憶體單元包含四個電晶體及兩個電容器。
Description
記憶體器件廣泛用於將資訊儲存於各種電子器件中，諸如電腦、無線通信器件、相機、數位顯示器及類似者。藉由程式化一記憶體器件之不同狀態而儲存資訊。例如，二進位器件具有兩個狀態，其等通常藉由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存兩個以上狀態。為存取所儲存之資訊，電子器件可讀取或感測記憶體器件中之儲存狀態。為儲存資訊，電子器件可將狀態寫入(或程式化)於記憶體器件中。
存在各種類型之記憶體器件，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體等等。記憶體器件可係揮發性或非揮發性。非揮發性記憶體(例如，快閃記憶體)可甚至在不存在一外部電源之情況下儲存資料達延長時段。揮發性記憶體器件(例如，DRAM)可隨時間丟失其等儲存狀態，除非其等藉由一外部電源週期性刷新。一二進位記憶體器件可(例如)包含一充電或放電電容器。然而，一充電電容器可透過洩漏電流隨時間變成放電，從而導致儲存資訊之丟失。揮發性記憶體之特定特徵可提供效能優勢，諸如更快之讀取或寫入速度，而非揮發性記憶體之特徵(諸如在無週期性刷新之情況下儲存資料之能力)可係有利的。
FeRAM可使用類似於揮發性記憶體之器件架構，但可歸因於使用一鐵電電容器作為一儲存器件而具有非揮發性性質。因此，相較於其他非揮發性及揮發性記憶體器件，FeRAM器件可具有經改良效能。然而，期望改良FeRAM器件之操作。例如，可期望具有記憶體單元感測期間之經改良抗雜訊性、更緊緻電路及減小的佈局大小，及用於FeRAM器件之操作之經改良時序。
本發明描述包含鐵電記憶體單元之裝置及用於存取一記憶體單元之方法。一例示性裝置包含第一電容器及第二電容器，以及第一電晶體及第二電晶體。第一電容器包含一第一板極、一第二板極及經安置在該第一板極與該第二板極之間之一鐵電材料，該第一板極耦合至一板極線結構。第二電容器包含一第一板極、一第二板極及經安置在該第一板極與該第二板極之間之一鐵電材料，該第一板極耦合至板極線結構。第一電晶體相對於第一電容器垂直錯位且耦合至第一電容器之第二板極。第二電晶體相對於第二電容器垂直錯位且耦合至第二電容器之第二板極。
一例示性方法包含啟動記憶體單元之第一電晶體及第二電晶體及將一電壓施加至耦合至第一鐵電電容器及第二鐵電電容器之一板極線。第一鐵電電容器耦合至第一電晶體且相對於第一電晶體垂直錯位。第二鐵電電容器耦合至第二電晶體且相對於第二電晶體垂直錯位。比較在耦合至第一鐵電電容器之一第一數位線處產生之一第一電壓與在耦合至第二鐵電電容器之一第二數位線處產生之一第二電壓。
相關申請案之交叉參考
本申請案主張2016年8月31日申請之美國臨時申請案第62/381,942號之申請權利。本申請案以其全文引用的方式且出於全部目的併入本文中。
下文中陳述特定細節以提供對本發明之實施例之一充分理解。然而，熟習此項技術者將明白，可在無此等特定細節之情況下實踐本發明之實施例。此外，本文中描述之本發明之特定實施例藉由實例提供且不應用於將本發明之範疇限於此等特定實施例。在其他例項中，尚未詳細展示熟知電路、控制信號、時序協定及軟體操作以避免不必要地混淆本發明。
圖1繪示根據本發明之各種實施例之支撐鐵電記憶體之一例示性記憶體陣列10。記憶體陣列10亦可被稱為一電子記憶體裝置。記憶體陣列10包含可程式化以儲存不同狀態之記憶體單元105。各狀態可表示不同邏輯值。例如，對於儲存兩個狀態之一記憶體，邏輯值可表示為一邏輯0及一邏輯1。在一些情況中，記憶體單元105經組態以儲存兩個以上邏輯值。一記憶體單元105可包含用以儲存表示可程式化狀態之一電荷之複數個電容器。例如，充電及未充電電容器可分別表示兩個邏輯值。
一鐵電記憶體單元可包含具有作為介電材料之一鐵電體之電容器。一鐵電電容器之電荷之不同位準可表示不同邏輯值。鐵電記憶體單元105可具有可導致相對於其他記憶體架構之經改良效能(例如，邏輯值在無需週期性刷新操作的情況下永久儲存)之有益性質。
可藉由啟動或選擇適當存取線12及數位線15對記憶體單元105執行諸如讀取及寫入之操作。存取線12亦可被稱為字線12。啟動或選擇一字線12或一數位線15可包含將一電壓施加至各自線。字線12及數位線15由導電材料製成。例如，字線12及數位線15可由金屬(諸如銅、鋁、金、鎢等)、金屬合金、摻雜半導體、其他導電材料或類似者製成。根據圖1之實例，各列記憶體單元105耦合至一字線12 WL，且各行記憶體單元105耦合至數位線15 BL-T及BL-C。藉由啟動各自字線12及數位線15 (例如，將一電壓施加至字線12或數位線15)，可在其等交叉點處存取一記憶體單元105。存取記憶體單元105可包含讀取或寫入記憶體單元105。一字線12及數位線15之交叉點可被稱為一記憶體單元之一位址。
在一些架構中，一單元之邏輯儲存器件(例如，電容器)可藉由選擇組件與數位線電隔離。一字線12可耦合至選擇組件且可控制該等選擇組件。例如，選擇組件可為電晶體且字線12可耦合至電晶體之閘極。啟動字線12導致一記憶體單元105之電容器與對應數位線15之間之一電耦合或閉合電路。接著，可存取數位線以讀取或寫入記憶體單元105。
可透過一列解碼器20及一行解碼器30控制存取記憶體單元105。在一些實例中，一列解碼器20自記憶體控制器40接收一列位址且基於所接收之列位址啟動適當字線12。類似地，一行解碼器30自記憶體控制器40接收一行位址且啟動適當數位線15。例如，記憶體陣列10可包含多個字線12及多個數位線15。因此，藉由啟動字線12 WL及數位線15 BL-T及BL-C，可存取在其等交叉點處之記憶體單元105。
在存取後，可藉由感測組件25讀取或感測一記憶體單元105以判定該記憶體單元105之經儲存狀態。例如，在存取記憶體單元105之後，記憶體單元105之鐵電電容器可放電至對應數位線15上。將鐵電電容器放電可基於加偏壓或施加一電壓於鐵電電容器。放電可引起數位線15之電壓之一變化，感測組件25可比較該電壓與一參考電壓(未展示)以便判定記憶體單元105之經儲存狀態。例如，若一數位線15具有高於參考電壓之一電壓，則感測組件25可判定記憶體單元105中之經儲存狀態係一邏輯1且反之亦然。感測組件25可包含各種電晶體或放大器以便偵測(例如，比較)且放大信號之差，此可包含鎖存經放大差。可針對各對數位線BL-T及BL-C提供一單獨感測組件25。接著，記憶體單元105之經偵測邏輯狀態可透過行解碼器30輸出為輸出35。
可藉由啟動相關字線12及數位線15程式化或寫入一記憶體單元105。如上文中論述，啟動字線12將記憶體單元105之對應列耦合至其等各自數位線15。藉由在啟動字線12時控制相關數位線15，可寫入一記憶體單元105，例如，可將一邏輯值儲存在記憶體單元105中。行解碼器30可接受將寫入至記憶體單元105之資料(例如，輸入35)。可藉由跨鐵電電容器施加一電壓而寫入一鐵電記憶體單元105。在下文中更詳細地論述此程序。
在一些記憶體架構中，存取記憶體單元105可使經儲存邏輯狀態降級或損毀，且可執行重寫(例如，還原)操作以將原始邏輯狀態傳回至記憶體單元105。例如，電容器可在一感測操作期間部分或完全放電，從而毀壞經儲存邏輯狀態。故可在一感測操作之後重寫邏輯狀態。此外，啟動字線12可導致列中之全部記憶體單元之放電。因此，可需要重寫列中之數個或全部記憶體單元105。
記憶體控制器40可透過各種組件(諸如列解碼器20、行解碼器30及感測組件25)控制記憶體單元105之操作(例如，讀取、寫入、還原等)。記憶體控制器40可產生列及行位址信號以便啟動所要字線12及數位線15。記憶體控制器40亦可產生且控制在記憶體陣列10之操作期間所使用之各種電壓電位。一般而言，本文中論述之一所施加電壓之振幅、形狀或持續時間可經調整或變更且可針對用於操作記憶體陣列10之各種操作而不同。此外，可同時存取記憶體陣列10內之一個、多個或全部記憶體單元105。例如，在其中將全部記憶體單元105或一群組記憶體單元105設定至一單一邏輯狀態之一重設操作期間可同時存取記憶體陣列10之多個或全部單元。
圖2A繪示根據本發明之一實施例之包含一行記憶體單元之一例示性電路20。圖2繪示根據本發明之各種實施例之包含記憶體單元105之一例示性電路20。電路20包含記憶體單元105 MC(0)至MC(n)，其中「n」取決於陣列大小。電路20進一步包含字線WL(0)至WL(n)、數位線BL-T及BL-C及感測組件25。數位線BL-T耦合至感測組件25之一感測節點A且數位線BL-C耦合至感測組件25之一感測節點B。字線、數位線及感測組件可分別係如參考圖1描述之記憶體單元105、字線12、數位線15及感測組件25之實例。雖然在圖2A中展示記憶體單元105之一個行及n個列，但一記憶體陣列可包含如展示之記憶體單元之許多行及列。
記憶體單元105可包含一邏輯儲存組件，諸如電容器及選擇組件(圖2A中未展示)。記憶體單元105之電容器可係鐵電電容器。鐵電電容器在耦合至數位線BL-T及BL-C時可不放電。如先前描述，可藉由將記憶體單元105之電容器充電或放電而儲存各種狀態。可藉由一各自字線WL啟動記憶體單元105之選擇組件。各記憶體單元105耦合至可在記憶體單元105之存取期間使用之一板極線CP。
可藉由操作電路20中表示之各種元件而讀取或感測一記憶體單元105之經儲存狀態。記憶體單元105可與數位線BL-T及BL-C電子連通。例如，如下文中將更詳細地描述，當撤銷啟動記憶體單元105之選擇組件時，記憶體單元105之電容器可與數位線BL-T及BL-C隔離，且當啟動選擇組件時，電容器可耦合至數位線BL-T及BL-C。啟動記憶體單元105之選擇組件可被稱為選擇記憶體單元105。在一些情況中，選擇組件係電晶體且藉由將電壓施加至電晶體閘極而控制操作，其中電壓量值大於電晶體之臨限電壓。字線WL可啟動選擇組件。例如，將施加至字線WL之一電壓施加至記憶體單元105之選擇組件之電晶體閘極。因此，選定記憶體單元105之電容器分別耦合至數位線BL-T及BL-C。字線WL(0)至WL(n)分別與記憶體單元105 MC(0)至MC(n)之選擇組件電子連通。因此，啟動一各自記憶體單元105之字線WL可啟動記憶體單元105。例如，啟動WL(0)啟動記憶體單元MC(0)，啟動WL(1)啟動記憶體單元MC(1)等等。
為感測藉由一記憶體單元105儲存之邏輯值，字線WL可經加偏壓以選擇一各自記憶體單元105，且可將一電壓施加至板極線CP。加偏壓於板極線CP可導致跨一記憶體單元105之電容器之一電壓差，此可產生電容器上之儲存電荷之一變化。儲存電荷之變化之量值可取決於各電容器之初始狀態，例如，儲存之初始狀態對應於一邏輯1或一邏輯0。當藉由字線WL啟動記憶體單元105之選擇組件時，歸因於加偏壓於板極線CP之儲存電荷之變化可基於儲存於記憶體單元105之電容器上之電荷而引起數位線BL-T及BL-C之電壓之一變化。數位線BL-T及BL-C之電壓之變化可分別引起感測組件25之感測節點A及B上之一變化。數位線BL-T及BL-C之所得電壓可藉由感測組件25相互比較以便判定藉由各記憶體單元105之儲存狀態所表示之邏輯值。
感測組件25可包含各種電晶體或放大器以偵測且放大信號之差，此可包含鎖存經放大差。感測組件25可包含一感測放大器，其接收且比較其感測節點(例如，感測節點A及B)之電壓。感測節點A及B之電壓可分別受數位線BL-T及BL-C之電壓之影響。感測放大器輸出(例如，感測節點A)可基於比較而經驅動至一較高(例如，一正)或較低(例如，負或接地)供應電壓。另一感測節點(例如，感測節點B)可經驅動至一互補電壓(例如，正供應電壓與負或接地電壓互補，且負或接地電壓與正供應電壓互補)。例如，若感測節點A具有高於感測節點B之一電壓，則感測放大器可將感測節點A驅動至一正供應電壓且將感測節點B驅動至一負或接地電壓。感測組件25可鎖存感測放大器之狀態(例如，感測節點A及/或感測節點B之電壓及/或數位線BL-T及BL-C之電壓)，其可用於判定記憶體單元105之儲存狀態及邏輯值(例如，邏輯1)。替代地，若感測節點A具有低於感測節點B之一電壓，則感測放大器可將感測節點A驅動至一負或接地電壓且將感測節點B驅動至一正供應電壓。感測組件25亦可鎖存感測放大器狀態以用於判定記憶體單元105之儲存狀態及邏輯值(例如，邏輯0)。
儲存狀態可表示記憶體單元105之一邏輯值，其接著可(例如)透過行解碼器30輸出為參考圖1之輸出35。在其中感測組件25亦將數位線BL-T及BL-C驅動至互補電壓之實施例中，可將互補電壓施加至記憶體單元105以還原讀取之原始資料狀態。藉由還原資料，一單獨還原操作係不必要的。
圖2B繪示根據本發明之一實施例之一感測組件25。感測組件25包含p型場效電晶體52及56以及n型場效電晶體62及66。電晶體56及電晶體66之閘極耦合至感測節點A。電晶體52及電晶體62之閘極耦合至感測節點B。電晶體52及56以及電晶體62及66表示一感測放大器。一p型場效電晶體58經組態以耦合至一電源供應器(例如，VREAD電壓電源供應器)且耦合至電晶體52及56之一共同節點。藉由一有效PSA信號(例如，低態有效邏輯)啟動電晶體58。一n型場效電晶體68經組態以耦合至一感測放大器參考電壓(例如，接地)且耦合至電晶體62及66之一共同節點。藉由一有效NSA信號(例如，高態有效邏輯)啟動電晶體68。
在操作中，藉由啟動PSA及NSA信號以將感測放大器耦合至電源供應器之電壓及感測放大器參考電壓而啟動感測放大器。在啟動時，感測放大器比較感測節點A及B之電壓，且藉由將感測節點A及B驅動至互補電壓位準(例如，將感測節點A驅動至VREAD且將感測節點B驅動至接地，或將感測節點A驅動至接地且將感測節點B驅動至VREAD)而放大一電壓差。當已將感測節點A及B驅動至互補電壓位準時，感測節點A及B之電壓藉由感測放大器鎖存且保持鎖存，直至撤銷啟動感測放大器。
參考圖2A，為寫入記憶體單元105，可跨記憶體單元105之電容器施加一電壓。可使用各種方法。在一些實例中，可透過字線WL分別啟動選擇組件以便將電容器耦合至數位線BL-T及BL-C。對於鐵電電容器，可藉由控制數位線BL-T及BL-C之電壓以跨電容器施加一正或負電壓而跨記憶體單元105之電容器施加一電壓。在一些實施例中，將一互補電壓施加至記憶體單元105之電容器以(例如)使用數位線BL-T及BL-C及板極線CP來寫入記憶體單元105。作為一非限制實例，在一些實施例中，為將一第一邏輯值寫入至記憶體單元105，將一第一電壓施加至電容器之一個板極且將與該第一電壓互補之一第二電壓施加至電容器之另一板極，且為將一第二邏輯值寫入至記憶體單元105，將第二電壓施加至電容器之一個板極且將第一電壓施加至電容器之另一板極。
在一些實例中，可在感測之後執行一還原操作。如先前論述，感測操作可使記憶體單元105之最初儲存狀態降級或損毀。在感測之後，可將狀態回寫至記憶體單元105。例如，感測組件25可判定記憶體單元105之儲存狀態且接著可(例如)透過數位線BL-T及BL-C回寫相同狀態。
鐵電材料具有非線性極化性質。圖3A及圖3B使用根據本發明之各種實施例之用於鐵電記憶體之一記憶體單元之磁滯曲線300-a (圖3A)及300-b (圖3B)繪示非線性電性質之實例。磁滯曲線300-a及300-b分別繪示一例示性鐵電記憶體單元寫入及讀取程序。磁滯曲線300描繪依據一電壓差V而變化之儲存於一鐵電電容器(例如，圖1及圖2A之電容器105)上之電荷Q。
一鐵電材料之特徵為一自發電極化，例如，其在不存在一電場之情況下維持一非零電極化。例示性鐵電材料包含鈦酸鋇(BaTiO3)、鈦酸鉛(PbTiO3)、鋯鈦酸鉛(PZT)及鉍鉭酸鍶(SBT)。本文中描述之鐵電電容器可包含此等或其他鐵電材料。一鐵電電容器內之電極化導致鐵電材料之表面處之一凈電荷且透過電容器終端吸引相反電荷。因此，將電荷儲存在鐵電材料與電容器終端之介面處。由於可在不存在一外部施加之電場之情況下相對長時間甚至無限地維持電極化，故相較於(例如)揮發性記憶體陣列中所採用之電容器，可顯著減少電荷洩漏。此可降低執行如上文中針對一些揮發性記憶體架構描述之刷新操作之需要。
可自一電容器之一單一終端之視角瞭解磁滯曲線300。藉由實例，若鐵電材料具有一負極化，則正電荷累積在終端處。同樣地，若鐵電材料具有一正極化，則負電荷累積在終端處。此外，應瞭解，磁滯曲線300中之電壓表示跨電容器之一電壓差且係方向性的。例如，可藉由將一正電壓施加至所述終端且使第二終端維持於接地(或近似零伏特(0 V))而實現一正電壓。可藉由使所述終端維持於接地且將一正電壓施加至第二終端而施加一負電壓，例如，可施加正電壓以使所述終端負極化。類似地，可將兩個正電壓、兩個負電壓或正電壓及負電壓之任何組合施加至適當電容器終端以產生磁滯曲線300中展示之電壓差。
如磁滯曲線300-a中描繪，鐵電材料可使用一零電壓差維持一正或負極化，從而導致兩個可能充電狀態：電荷狀態305及電荷狀態310。根據圖3之實例，電荷狀態305表示一邏輯0且電荷狀態310表示一邏輯1。在一些實例中，各自電荷狀態之邏輯值可經反轉而不損失理解。
可藉由憑藉施加電壓控制鐵電材料之電極化及因此電容器終端上之電荷而將一邏輯0或1寫入至記憶體單元。例如，跨電容器施加一凈正電壓315導致電荷累積，直至達到電荷狀態305-a。在移除電壓315後，電荷狀態305-a沿著路徑320，直至其達到零電壓電位之電荷狀態305。類似地，藉由施加一凈負電壓325而寫入電荷狀態310，此導致電荷狀態310-a。在移除負電壓325之後，電荷狀態310-a沿著路徑330，直至其達到零電壓之電荷狀態310。電荷狀態305及電荷狀態310亦可被稱為殘餘極化(Pr)值，其係在移除外部偏壓(例如，電壓)後餘留之極化(或電荷)。
為讀取或感測鐵電電容器之經儲存狀態，可跨電容器施加一電壓。作為回應，經儲存電荷Q改變且改變程度取決於初始電荷狀態，且因此，最終儲存電荷(Q)取決於最初是否儲存電荷狀態305-b或310-b。例如，磁滯曲線300-b繪示兩個可能儲存電荷狀態305-b及310-b。可跨如先前論述之電容器施加電壓335。儘管描繪為一正電壓，然電壓335可為負的。回應於電壓335，電荷狀態305-b可沿著路徑340。同樣地，若最初儲存電荷狀態310-b，則其沿著路徑345。電荷狀態305-c及電荷狀態310-c之最終位置取決於若干因數，包含特定感測方案及電路。
在一些情況中，最終電荷可取決於耦合至記憶體單元之數位線之本質電容。例如，若電容器耦合至數位線且施加電壓335，則數位線之電壓可歸因於其本質電容而增加。故在一感測組件處量測之一電壓可不等於電壓335且代替地可取決於數位線之電壓。因此，磁滯曲線300-b上之最終電荷狀態305-c及310-c之位置可取決於數位線之電容且可透過一負載線分析進行判定。可相對於數位線電容定義電荷狀態305-c及310-c。因此，電容器之電壓(電壓350或電壓355)可為不同且可取決於電容器之初始狀態。
藉由比較數位線電壓與一參考電壓，可判定電容器之初始狀態。數位線電壓可為電壓335與跨電容器之最終電壓(電壓350或電壓355)之間之差(例如，電壓335－電壓350)或(例如，電壓335－電壓355)。可產生一參考電壓使得其量值介於兩個可能數位線電壓之間以便判定經儲存邏輯狀態，例如，數位線電壓是否高於或低於參考電壓。例如，參考電壓可為兩個量((電壓335－電壓350)及(電壓335－電壓355))之一平均值。在另一實例中，可藉由以下各者提供參考電壓：隔離一感測組件之第一感測節點上之一電壓；接著透過一數位線引起感測組件之一第二感測節點上之一電壓變化；及比較第二感測節點之所得電壓與第一感測節點之隔離電壓。在藉由感測組件比較後，可判定感測之數位線電壓高於或低於參考電壓，且可判定鐵電記憶體單元之經儲存邏輯值(例如，一邏輯0或1)。
圖4A係根據本發明之一實施例之兩個記憶體單元105(0)及105(1)之一示意圖。一虛線劃分記憶體單元105之一近似邊界。各記憶體單元105包含兩個選擇組件T1及T2以及兩個電容器C1及C2。電容器C1及C2可為鐵電電容器。選擇組件T1及T2可為電晶體，例如，n型場效電晶體。在此一實例中，各記憶體單元105包含兩個電晶體及兩個電容器(例如，2T2C)。
藉由將電壓施加至電晶體閘極而控制選擇組件T1及T2之操作。一各自字線WL可啟動選擇組件(例如，WL0可啟動記憶體單元105(0)之選擇組件T1及T2，且WL1可啟動記憶體單元105(1)之選擇組件T1及T2)。
電容器C1具有耦合至一板極線CP之一第一板極且具有一第二板極。電容器C2具有耦合至板極線CP之一第一板極且具有一第二板極。電容器C1之第二板極耦合至選擇組件T1且電容器C2之第二板極耦合至選擇組件T2。選擇組件T1進一步耦合至一數位線BL-T且選擇組件T2進一步耦合至一數位線BL-C。在(諸如)藉由各自字線WL啟動時，電容器C1之第二板極及電容器C2之第二板極分別耦合至數位線BL-T及BL-C。如先前論述，在耦合至數位線BL-T及BL-C時，可存取記憶體單元105。例如，可讀取記憶體單元105之一儲存狀態及/或可寫入記憶體單元105以儲存一新狀態或相同狀態。可經由數位線BL-T及BL-C以及板極線CP將各種電壓(例如，在一些實施例中互補電壓)施加至電容器C1及C2之板極以存取(例如，讀取及/或寫入)記憶體單元105。
圖4B展示根據本發明之一實施例之包含圖4A之例示性記憶體單元105(0)及105(1)之一記憶體陣列10之一區域。在圖4B之實施例中，記憶體單元105(0)及105(1)相對於彼此橫向錯位。一虛線劃分一記憶體單元105之一近似邊界。在一些實施例中，記憶體單元105之組態可被視為包括一4F2
架構內之記憶體單元，其中F指示一給定技術之一最小特徵大小。
藉由一基底(未展示)支撐記憶體陣列10之繪示部分。基底可包括半導體材料；且可(例如)包括單晶矽、基本上由單晶矽組成或由單晶矽組成。基底可被稱為一半導體基板。術語「半導體基板」意謂包括半導體材料之任何構造，包含(但不限於)塊狀半導體材料，諸如一半導體晶圓(單獨或在包括其他材料之總成中)，及半導體材料層(單獨或在包括其他材料之總成中)。術語「基板」係指任何支撐結構，包含(但不限於)上文中描述之半導體基板。在一些應用中，基底可對應於含有與積體電路製造相關聯之一或多個材料之一半導體基板。此等材料可包含(例如)耐火金屬材料、障壁材料、擴散材料、絕緣體材料等之一或多者。
鄰近記憶體單元105(0)及105(1)處在記憶體陣列內彼此共同之一行中。沿著數位線BL-T及BL-C展示記憶體單元105(0)及105(1)。數位線BL-T及BL-C可與上文中參考圖1及圖2描述之類型之一感測組件25耦合。
記憶體單元105(0)包括第一電晶體T1及第二電晶體T2，且包括介於第一電晶體與第二電晶體之間之第一電容器C1及第二電容器C2。第一電容器C1包括一第一板極114、一第二板極116及介於第一板極114與第二板極116之間之一鐵電材料118。類似地，第二電容器C2包括一第一板極120、一第二板極122及介於第一板極120與第二板極122之間之一鐵電材料124。
在所展示之實施例中，第二板極116及122係容器形外板極，且第一板極114及120係延伸至容器形外板極中之內板極。在其他實施例中，第二板極116及122可具有其他組態，且第一板極114及120亦可具有其他組態。
第一板極114及120與一板極線結構CP耦合。在繪示之實施例中，第一板極114及120與板極線結構CP具有一共同成分。在其他實施例中，板極線結構CP可包括相較於第一板極114及120不同之一成分。
第一電容器C1及第二電容器C2相對於彼此垂直錯位，其中第二電容器C2在第一電容器C1上方。第一電晶體T1介於第一電容器C1與數位線BL-T之間且相對於第一電容器C1垂直錯位，且第二電晶體T2介於第二電容器C2與數位線BL-C之間且相對於第二電容器C2垂直錯位。
在展示之實施例中，一第一半導體柱128從數位線BL-T向上延伸至第一電容器C1之第二板極116，且第一電晶體T1沿著此第一半導體柱。第一電晶體T1具有一導電電晶體閘極130，其藉由閘極介電材料132而與半導體柱128隔開。第一電晶體T1具有在半導體柱128內且沿著閘極介電材料132之一通道區，且具有在半導體柱內且在通道區之相對側上之源極/汲極區136及138。源極/汲極區136與第一電容器C1之第二板極116耦合，且源極/汲極區138與數位線BL-T耦合。在展示之實施例中，源極/汲極區136延伸至第一電容器C1之第二板極116。在其他實施例中，源極/汲極區136可延伸至一電互連件，其繼而延伸至第一電容器C1之第二板極116。再者，在展示之實施例中，源極/汲極138延伸至數位線BL-T。在其他實施例中，源極/汲極區138可延伸至一電互連件，其繼而延伸至數位線BL-T。
一第二半導體柱140從數位線BL-C向下延伸至第二電容器C2之第二板極122，且第二電晶體T2沿著此第二半導體柱。第二電晶體T2具有一第二導電電晶體閘極142，其藉由閘極介電材料144而與半導體柱140隔開。第二電晶體T2具有在半導體柱140內且沿著閘極介電材料144之一第二通道區，且具有在半導體柱內且在通道區之相對側上之源極/汲極區148及150。源極/汲極區148與第二電容器C2之第二板極122耦合，且源極/汲極區150與數位線BL-C耦合。在展示之實施例中，源極/汲極區148延伸至第二電容器C2之第二板極122。在其他實施例中，源極/汲極區148可延伸至一電互連件，其繼而延伸至第二電容器C2之第二板極122。再者，在展示之實施例中，源極/汲極區150延伸至數位線BL-C。在其他實施例中，源極/汲極區150可延伸至一電互連件，其繼而延伸至數位線BL-C。
第一電晶體T1及第二電晶體T2之導電閘極130及142與一第一字線WL0耦合。此第一字線可相對於圖4B之橫截面區段延伸進出頁面。
記憶體單元105(0)及105(1)彼此實質上相同，其中術語「實質上相同」意謂記憶體單元在製造及量測之合理容限內相同。記憶體單元105(1)包括第一電容器C1及第二電容器C2以及第一電晶體T1及第二電晶體T2。第一電晶體T1及第二電晶體T2包括與一第二字線WL1耦合之導電閘極130及142。相應地，第二記憶體單元105(1)沿著記憶體陣列10內與記憶體單元105(0)不同之一列(即，字線)。
在圖4B之繪示實施例中，板極線結構CP係沿著藉由數位線BL-T及BL-C定義之行水平延伸之一軌道。此軌道由記憶體單元105(0)及105(1)，以及由沿著此行之全部其他記憶體單元共用。在其他實施例中，板極線結構CP可被細分成複數個單獨結構。
在圖4B之繪示實施例中，記憶體單元105(0)之第一電晶體T1及第二電晶體T2相對於彼此垂直錯位，如第一電容器C1及第二電容器C2般。此外，第一電容器C1及第二電容器C2以及第一電晶體T1及第二電晶體T2彼此處於一共同垂直平面中(即，垂直堆疊於彼此之頂部上)。在其他實施例中，可以不同組態提供第一電容器C1及第二電容器C2及/或第一電晶體T1及第二電晶體T2。
圖5A係根據本發明之一實施例之兩個記憶體單元105(0)及105(1)之一示意圖。一虛線劃分記憶體單元105之一近似邊界。各記憶體單元105包含兩個選擇組件T1及T2以及兩個電容器C1及C2。電容器C1及C2可為鐵電電容器。選擇組件T1及T2可為電晶體，例如，n型場效電晶體。在此一實例中，各記憶體單元105包含兩個電晶體及兩個電容器(例如，2T2C)。
藉由將電壓施加至電晶體閘極而控制選擇組件T1及T2之操作。一各自字線WL可啟動選擇組件(例如，WL0可啟動記憶體單元105(0)之選擇組件T1及T2，且WL1可啟動記憶體單元105(1)之選擇組件T1及T2)。
電容器C1具有耦合至一板極線CP之一第一板極且具有一第二板極。電容器C2具有耦合至板極線CP之一第一板極120及一第二板極。電容器C1之第二板極耦合至選擇組件T1且電容器C2之第二板極耦合至選擇組件T2。選擇組件T1進一步耦合至一數位線BL-T且選擇組件T2進一步耦合至一數位線BL-C。在(諸如)藉由各自字線WL啟動時，電容器C1之第二板極及電容器C2之第二板極分別耦合至數位線BL-T及BL-C。如先前論述，在耦合至數位線BL-T及BL-C時，可存取記憶體單元105。例如，可讀取記憶體單元105之一儲存狀態及/或可寫入記憶體單元105以儲存一新狀態或相同狀態。可經由數位線BL-T及BL-C以及板極線CP將各種電壓(例如，在一些實施例中互補電壓)施加至電容器C1及C2之板極以存取(例如，讀取及/或寫入)記憶體單元105。
圖5B展示根據本發明之一實施例之包含圖5A之例示性記憶體單元105(0)及105(1)之一記憶體陣列10之一部分。在圖5B之實施例中，記憶體單元105(0)經垂直堆疊在記憶體單元105(1)上方。一虛線劃分記憶體單元105(0)及105(1)之一近似邊界。與在一些實施例中包括一4F2
架構內之記憶體單元之圖4A之記憶體單元105(0)及105(1)相比，在一些實施例中，圖5A之記憶體單元105可被視為包括一8F2
架構內之記憶體單元，其中F指示一給定技術之一最小特徵大小。
可藉由類比於圖4B之基底之一基底(未展示)支撐記憶體陣列10之繪示部分。記憶體單元105(0)及105(1)彼此處於記憶體陣列內之一共同行中。數位線BL-T及BL-C介於記憶體單元105(0)與105(1)之間，且相對於圖5B之橫截面延伸進出頁面。數位線BL-T及BL-C可與先前參考圖1及圖2描述之類型之一感測組件25耦合。藉由記憶體單元105(0)及105(1)共用數位線BL-T及BL-C。
記憶體單元105(0)包括相對於彼此橫向錯位之第一電晶體T1及第二電晶體T2。記憶體單元105(0)包括第一電晶體T1上方之第一電容器C1，且包括第二電晶體T2上方之第二電容器C2。第一電晶體T1相對於第一電容器C1垂直錯位且第二電晶體T2相對於第二電容器C2垂直錯位。第一電容器C1包括一第一板極114、一第二板極116及介於該第一板極114與該第二板極116之間之鐵電材料118。第二電容器C2包括一第一板極120、一第二板極122及介於該第一板極120與該第二板極122之間之鐵電材料124。
在展示之實施例中，第二板極116及122係容器形外板極，且第一板極114及120係延伸至容器形外板極中之內板極。在其他實施例中，第二板極116及122可具有其他組態，且第一板極114及120亦可具有其他組態。
第一板極114及120與提供在記憶體單元105(0)之第一電容器C1及第二電容器C2上方之一板極線結構CP耦合。在繪示之實施例中，第一板極114及120與板極線結構CP具有一共同成分。在其他實施例中，板極線結構CP可包括相較於第一板極114及120之一不同成分。
第一電容器C1及第二電容器C2相對於彼此橫向錯位，且在展示之實施例中彼此處於一相同水平面中(即，彼此水平對準)。第一電晶體T1介於第一電容器C1與數位線BL-T之間，且第二電晶體T2介於第二電容器C2與數位線BL-C之間。在展示之實施例中，第一電晶體T1及第二電晶體T2彼此處於一共同水平面中，且字線WL0沿著此水平面延伸且包括第一電晶體T1之閘極130及第二電晶體T2之閘極142。
一第一半導體柱128從數位線BL-T向上延伸至第一電容器C1之第二板極116，且第一電晶體T1沿著此第一半導體柱。一第二半導體柱140從數位線BL-C向上延伸至第二電容器C2之第二板極122，且第二電晶體T2沿著第二半導體柱140。
第一電晶體T1包含閘極介電材料132，且進一步包含在半導體柱128內且沿著閘極介電材料132之第一通道區，及在半導體柱內且在通道區之相對側上之源極/汲極區136及138。源極/汲極區136與第一電容器C1之第二板極116耦合，且源極/汲極區138與數位線BL-T耦合。第二電晶體T2包含閘極介電材料144，且進一步包含在半導體柱140內且沿著閘極介電材料144之第二通道區，及在半導體柱內且在通道區之相對側上之源極/汲極區148及150。源極/汲極區148與第二電容器C2之第二板極122耦合，且源極/汲極區150與數位線BL-C耦合。
記憶體單元105(1)類似於記憶體單元105(0)，且包括第一電容器C1及第二電容器C2以及第一電晶體T1及第二電晶體T2。第一電晶體T1及第二電晶體T2包括與一第二字線WL1耦合之導電閘極130及142。第一電容器C1之第一板極114及第二電容器C2之第一板極120與提供在電容器C1及C2下面之板極線結構CP耦合。
記憶體單元105(1)包括相對於彼此橫向錯位之第一電晶體T1及第二電晶體T2。記憶體單元105(1)包括第一電晶體T1下方之第一電容器C1，且包括第二電晶體T2下方之第二電容器C2。第一電容器C1包括一第一板極114、一第二板極116及介於該第一板極114與該第二板極116之間之鐵電材料118。第二電容器C2包括一第一板極120、一第二板極122及介於該第一板極120與該第二板極122之間之鐵電材料124。
在繪示之實施例中，數位線BL-T及BL-C彼此處於一共同水平面中。延伸通過數位線BL-T及BL-C之一軸159可被視為界定一鏡平面。記憶體單元105(1)可被視為記憶體單元105(0)跨鏡平面之一實質上鏡像。利用術語「實質上鏡像」來指示記憶體單元105(1)可為製造及量測之合理容限內之記憶體單元105(0)之一鏡像。
在圖5B之繪示實施例中，由記憶體單元105(0)及105(1)共用數位線BL-T及BL-C。在其他實施例中，可由記憶體單元105(0)及105(1)共用一板極線結構CP，記憶體單元105(0)及105(1)在板極線結構CP之相對側上彼此垂直錯位。圖6A及圖6B繪示此等其他實施例之一實例。
圖6A係根據本發明之一實施例之兩個記憶體單元105(0)及105(1)之一示意圖。一虛線劃分記憶體單元105之一近似邊界。各記憶體單元105包含兩個選擇組件T1及T2以及兩個電容器C1及C2。電容器C1及C2可為鐵電電容器。選擇組件T1及T2可為電晶體，例如，n型場效電晶體。在此一實例中，各記憶體單元105包含兩個電晶體及兩個電容器(例如，2T2C)。圖6A之記憶體單元105(0)及105(1)共用一板極線結構CP且耦合至不同數位線BL-T及不同數位線BL-C。相比之下，圖5A之記憶體單元105(0)及105(1)共用數位線BL-T且共用數位線BL-C且耦合至不同板極線CP。
圖6A之記憶體單元105(0)及105(1)之操作類似於先前描述之圖5A之記憶體單元105(0)及105(1)之操作，且為了簡潔起見將不重複。
圖6B展示根據本發明之一實施例之包括圖6A之一對記憶體單元105(0)及105(1)之一記憶體陣列10之一部分。在圖6B之實施例中，記憶體單元105(0)經垂直堆疊在記憶體單元105(1)上方。一虛線劃分記憶體單元105(0)及105(1)之一近似邊界。在一些實施例中，圖6B之記憶體單元105可被視為包括一8F2
架構內之記憶體單元，其中F指示一給定技術之一最小特徵大小。與圖5B之記憶體單元相比，圖6B之記憶體單元105(0)及105(1)共用一板極線結構CP且耦合至不同數位線BL-T及不同數位線BL-C。
可藉由類似於圖4B之基底之一基底(未展示)支撐記憶體陣列10之繪示部分。記憶體單元105(0)及105(1)彼此處於記憶體陣列內之一共同行中。一水平延伸軌道介於記憶體單元105(0)與105(1)之間，且沿著圖6B之橫截面延伸。軌道係由記憶體單元105(0)及105(1)共用之一板極線結構CP。數位線BL-T及BL-C介於記憶體單元105(0)與105(1)之間，且相對於圖5B之橫截面延伸進出頁面。數位線BL-T及BL-C可與先前參考圖1及圖2描述之類型之一感測組件25耦合。
記憶體單元105(0)包括相對於彼此橫向錯位之第一電晶體T1及第二電晶體T2。記憶體單元105(0)包括第一電晶體T1下方之一第一電容器C1，且包括第二電晶體T2下方之一第二電容器C2。第一電容器C1包括一第一板極114、一第二板極116及介於該第一板極114與該第二板極116之間之鐵電材料118。第二電容器C2包括一第一板極120、一第二板極122及介於該第一板極120與該第二板極122之間之鐵電材料124。
第一板極114及120與板極線結構CP耦合。在繪示之實施例中，第一板極114及120與板極線結構CP具有一共同成分。在其他實施例中，板極線結構CP可包括相較於第一板極114及120不同之一成分。
第一電容器C1及第二電容器C2相對於彼此橫向錯位，其中第二電容器C2處於與第一電容器C1相同之一水平面中。第一電晶體T1介於第一電容器C1與一數位線BL-T之間，且第二電晶體T2介於第二電容器C2與一數位線BL-C之間。數位線BL-T及BL-C相對於圖6B之橫截面延伸進出頁面。在展示之實施例中，第一電晶體T1及第二電晶體T2彼此處於一共同水平面中，且字線WL0沿著此水平面延伸且包括第一電晶體T1之閘極130及第二電晶體T2之閘極142。
一第一半導體柱128從數位線BL-T向下延伸至第一電容器C1之第二板極116，且第一電晶體T1沿著此第一半導體柱。一第二半導體柱140從數位線BL-C向下延伸至第二電容器C2之第二板極122，且第二電晶體T2沿著此第二半導體柱。
第一電晶體T1包含閘極介電材料132，且進一步包含在半導體柱128內且沿著閘極介電材料132之第一通道區，及在半導體柱內且在通道區之相對側上之源極/汲極區136及138。源極/汲極區136與第一電容器C1之第二板極116耦合，且源極/汲極區138與數位線BL-T耦合。第二電晶體T2包含閘極介電材料144、第二通道區及源極/汲極區148及150。源極/汲極區148與第二電容器C2之第二板極122耦合，且源極/汲極區150與數位線BL-C耦合。
記憶體單元105(1)類似於記憶體單元105(0)，且包括第一電容器C1及第二電容器C2以及第一電晶體T1及第二電晶體T2。第一電晶體T1及第二電晶體T2包括與一第二字線WL1耦合之導電閘極130及142。在記憶體單元105(1)中之第一電容器C1及第二電容器C2之第一板極114及120與提供在電容器C1及C2之上的板極線結構CP耦合。
沿著板極線結構CP延伸之一軸161可被視為界定一鏡平面。記憶體單元105(1)可被視為記憶體單元105(0)跨鏡平面之一實質上鏡像。利用術語「實質上鏡像」來指示記憶體單元105(1)可為記憶體單元105(0)在製造及量測之合理容限內之一鏡像。相較於先前參考圖5B論述之記憶體單元105(0)及105(1)，圖6B之繪示實施例之記憶體單元105(0)及105(1)相對於板極線結構CP鏡像，而圖5B之記憶體單元105(0)及105(1)相對於數位線BL-T及BL-C鏡像。
在圖6B之繪示實施例中，記憶體單元105(0)之數位線BL-T (即，字線WL0上方之數位線BL-T)及記憶體單元105(1)之數位線BL-T (即，字線WL1下方之數位線BL-T)彼此耦合。記憶體單元105(0)之數位線BL-C (即，字線WL0上方之數位線BL-C)及記憶體單元105(1)之數位線BL-C (即，字線WL1下方之數位線BL-C)彼此耦合。使用上文中參考圖1及圖2描述之類型之感測組件25比較耦合數位線BL-T之電性質與耦合數位線BL-C之電性質。
圖7A係根據本發明之一實施例之兩個記憶體單元105(0)及105(1)之一示意圖。一虛線劃分記憶體單元105之一近似邊界。各記憶體單元105包含兩個選擇組件T1及T2以及兩個電容器C1及C2。電容器C1及C2可為鐵電電容器。選擇組件T1及T2可為電晶體，例如，n型場效電晶體。在此一實例中，各記憶體單元105包含兩個電晶體及兩個電容器(例如，2T2C)。
一各自字線WL可啟動選擇組件(例如，WL0可啟動記憶體單元105(0)之選擇組件T1及T2，且WL1可啟動記憶體單元105(1)之選擇組件T1及T2)。電容器C1具有耦合至一板極線CP之一第一板極且具有一第二板極。電容器C2具有耦合至板極線CP之一第一板極且具有一第二板極。電容器C1之第二板極耦合至選擇組件T1且電容器C2之第二板極耦合至選擇組件T2。選擇組件T1進一步耦合至一數位線BL-T且選擇組件T2進一步耦合至一數位線BL-C。記憶體單元105(0)及105(1)耦合至一共用數位線BL-T且耦合至不同數位線BL-C。在(諸如)藉由各自字線WL啟動時，電容器C1之第二板極及電容器C2之第二板極分別耦合至數位線BL-T及BL-C。如先前論述，在耦合至數位線BL-T及BL-C時，可存取記憶體單元105。例如，可讀取記憶體單元105之一儲存狀態及/或可寫入記憶體單元105以儲存一新狀態或相同狀態。可經由數位線BL-T及BL-C以及板極線CP將各種電壓(例如，在一些實施例中互補電壓)施加至電容器C1及C2之板極以存取(例如，讀取及/或寫入)記憶體單元105。
圖7B展示根據本發明之一實施例之包含圖7A之例示性記憶體單元105(0)及105(1)之一記憶體陣列10之一區域。在圖7B之實施例中，記憶體單元105(0)經垂直堆疊在記憶體單元105(1)上方。一虛線劃分記憶體單元105(0)及105(1)之一近似邊界。在一些實施例中，記憶體單元105之組態可被視為包括一4F2
架構內之記憶體單元，其中F指示一給定技術之一最小特徵大小。
記憶體單元105(0)及105(1)類似於圖4B之實施例之記憶體單元105(0)及105(1)，然而，記憶體單元105(0)及105(1)在圖7B之實施例中垂直堆疊而非如在圖4B之實施例中橫向錯位。圖7B之實施例之記憶體單元105(0)及105(1)包含與圖4B之實施例之記憶體單元105(0)及105(1)相同之元件。在適用之情況下，圖4B之實施例之記憶體單元105(0)及105(1)之元件符號用於圖7B之實施例之記憶體單元105(0)及105(1)。記憶體單元105(0)及105(1)共用一數位線BL-T。
記憶體單元105(0)包含相對於彼此垂直錯位之第一電容器C1及第二電容器C2，其中第二電容器C2在第一電容器C1上方。一第一電晶體T1介於第一電容器C1與數位線BL-T之間，且第二電晶體T2介於第二電容器C2與數位線BL-C之間。在圖7B之繪示實施例中，記憶體單元105(0)之第一電晶體T1及第二電晶體T2相對於彼此垂直錯位，如第一電容器C1及第二電容器C2般。此外，第一電容器C1及第二電容器C2以及第一電晶體T1及第二電晶體T2彼此處於一共同垂直平面中(即，垂直堆疊於彼此之頂部上)。在其他實施例中，可以不同組態提供第一電容器C1及第二電容器C2及/或第一電晶體T1及第二電晶體T2。
記憶體單元105(0)及105(1)彼此實質上相同，其中術語「實質上相同」意謂記憶體單元在製造及量測之合理容限內相同。記憶體單元105(1)包括第一電容器C1及第二電容器C2以及第一電晶體T1及第二電晶體T2。延伸通過數位線BL-T之一軸163可被視為界定一鏡平面。記憶體單元105(1)可被視為記憶體單元105(0)跨鏡平面之一實質上鏡像。利用術語「實質上鏡像」來指示記憶體單元105(1)可為記憶體單元105(0)在製造及量測之合理容限內之一鏡像。相較於先前參考圖4B論述之記憶體單元105(0)及105(1)，圖7B之繪示實施例之記憶體單元105(0)及105(1)在結構上類似於圖4B之記憶體單元，但經垂直堆疊且相對於數位線BL-T鏡像，而圖4B之記憶體單元105(0)及105(1)經橫向錯位。
圖8A係根據本發明之一實施例之四個記憶體單元105(0)至105(3)之一示意圖。一虛線劃分記憶體單元105之一近似邊界。各記憶體單元105包含兩個選擇組件T1及T2以及兩個電容器C1及C2。電容器C1及C2可為鐵電電容器。選擇組件T1及T2可為電晶體，例如，n型場效電晶體。在此一實例中，各記憶體單元105包含兩個電晶體及兩個電容器(例如，2T2C)。類似於圖6A之單元，記憶體單元105(0)及105(1)共用一板極線結構CP且耦合至不同數位線BL-T及不同數位線BL-C。記憶體單元105(2)及105(3)亦共用一板極線結構CP且耦合至不同數位線BL-T及不同數位線BL-C。類似於圖5A中之單元105(0)及105(1)，記憶體單元105(1)及105(2)共用數位線BL-T且共用數位線BL-C。如先前論述，在耦合至數位線BL-T及BL-C時，可存取記憶體單元105。例如，可讀取記憶體單元105之一儲存狀態及/或可寫入記憶體單元105以儲存一新狀態或相同狀態。可經由數位線BL-T及BL-C以及板極線CP將各種電壓(例如，在一些實施例中互補電壓)施加至電容器C1及C2之板極以存取(例如，讀取及/或寫入)記憶體單元105。
圖8B展示根據本發明之一實施例之包括圖8A之例示性記憶體單元105(0)至105(3)之一記憶體陣列之一部分。在圖8B之實施例中，記憶體單元105(0)至105(3)經垂直堆疊。一虛線劃分記憶體單元105(0)及105(1)之一近似邊界。在一些實施例中，圖8B之記憶體單元105(0)至105(3)可被視為包括一8F2
架構內之記憶體單元，其中F指示一給定技術之一最小特徵大小。
記憶體單元105(0)及105(1)具有類似於圖6B之實施例之記憶體單元105(0)及105(1)之一組態。記憶體單元105(2)及105(3)亦具有類似於圖6B之實施例之記憶體單元105(0)及105(1)之一組態。然而，相較於圖6B之記憶體單元105(0)及105(1)，兩個垂直堆疊之記憶體單元105 (例如，圖8B之記憶體單元105(0)及105(1))經堆疊在另外兩個垂直堆疊之記憶體單元105 (例如，圖8B之記憶體單元105(2)及105(3))上。圖8B之實施例之記憶體單元105(0)及105(1)以及記憶體單元105(2)及105(3)包含與圖4B之實施例之記憶體單元105(0)及105(1)相同之元件。在適用之情況下，圖4B之實施例之記憶體單元105(0)及105(1)之元件符號用於圖7B之實施例之記憶體單元105(0)及105(1)以及記憶體單元105(2)及105(3)。記憶體單元105(1)及105(2)共用一數位線BL-T且共用一數位線BL-C。
記憶體單元105(0)包括相對於彼此橫向錯位之第一電晶體T1及第二電晶體T2。記憶體單元105(0)包括第一電晶體T1下方之一第一電容器C1，且包括第二電晶體T2下方之一第二電容器C2。第一電容器C1及第二電容器C2相對於彼此橫向錯位，其中第二電容器C2處於與第一電容器C1相同之一水平面中。第一電晶體T1介於第一電容器C1與一數位線BL-T之間，且第二電晶體T2介於第二電容器C2與一數位線BL-C之間。數位線BL-T及BL-C相對於圖6B之橫截面延伸進出頁面。在展示之實施例中，第一電晶體T1及第二電晶體T2彼此處於一共同水平面中，且字線WL0沿著此水平面延伸且包括第一電晶體T1之閘極130及第二電晶體T2之閘極142。
記憶體單元105(1)類似於記憶體單元105(0)，且包括第一電容器C1及第二電容器C2以及第一電晶體T1及第二電晶體T2。第一電晶體T1及第二電晶體T2包括與一第二字線WL1耦合之導電閘極130及142。第一電容器C1之第一板極114及第二電容器C2之第一板極120與板極線結構CP耦合。記憶體單元105(2)及105(3)亦類似於記憶體單元105(0)，且各包括第一電容器C1及第二電容器C2以及第一電晶體T1及第二電晶體T2。記憶體單元105(2)之第一電晶體T1及第二電晶體T2與第三字線WL2耦合且記憶體單元105(3)之第一電晶體T1及第二電晶體T2與一第四字線WL3耦合。
在繪示之實施例中，數位線BL-T及BL-C彼此處於一共同水平面中。延伸通過由記憶體單元105(1)及105(2)共用之數位線BL-T及BL-C之一軸165可被視為界定一鏡平面。記憶體單元105(3)及105(2)可被視為記憶體單元105(0)及105(1)跨鏡平面之一實質上鏡像。利用術語「實質上鏡像」來指示記憶體單元105(3)及105(2)可為記憶體單元105(0)及105(1)在製造及量測之合理容限內之一鏡像。
圖9A係根據本發明之一實施例之兩個記憶體單元105(0)及105(1)之一示意圖。一虛線劃分記憶體單元105之一近似邊界。各記憶體單元105包含三個選擇組件T1、T2及T3以及兩個電容器C1及C2。電容器C1及C2可為鐵電電容器。選擇組件T1、T2及T3可為電晶體，例如，n型場效電晶體。在此一實例中，各記憶體單元105包含三個電晶體及兩個電容器(例如，3T2C)。
藉由將電壓施加至電晶體閘極而控制選擇組件T1、T2及T3之操作。一各自字線WL可啟動選擇組件(例如，WL0可啟動記憶體單元105(0)之選擇組件T1、T2及T3且WL1可啟動記憶體單元105(1)之選擇組件T1、T2及T3)。電容器C1具有耦合至選擇組件T3之一第一板極且具有一第二板極。電容器C2具有耦合至選擇組件T3之一第一板極及一第二板極。選擇組件T3進一步耦合至板極線CP。電容器C1之第二板極耦合至選擇組件T1且電容器C2之第二板極耦合至選擇組件T2。選擇組件T1進一步耦合至一數位線BL-T且選擇組件T2進一步耦合至一數位線BL-C。在(諸如)藉由各自字線WL啟動選擇組件T1、T2及T3時，電容器C1之第二板極及電容器C2之第二板極分別耦合至數位線BL-T及BL-C，且電容器C1之第一板極及電容器C2之第一板極耦合至板極線CP。如先前論述，在耦合至數位線BL-T及BL-C時，可存取記憶體單元105。例如，可讀取記憶體單元105之一儲存狀態及/或可寫入記憶體單元105以儲存一新狀態或相同狀態。可經由數位線BL-T及BL-C以及板極線CP將各種電壓(例如，在一些實施例中互補電壓)施加至電容器C1及C2之板極以存取(例如，讀取及/或寫入)記憶體單元105。
圖9B展示根據本發明之一實施例之包含圖9A之例示性記憶體單元105(0)及105(1)之一記憶體陣列10之一部分。在圖9B之實施例中，記憶體單元105(0)經垂直堆疊在記憶體單元105(1)上方。一虛線劃分記憶體單元105(0)及105(1)之一近似邊界。在一些實施例中，圖9B之記憶體單元105可被視為包括一8F2
架構內之記憶體單元，其中F指示一給定技術之一最小特徵大小。
可藉由類似於圖4B之基底之一基底(未展示)支撐記憶體陣列10之繪示部分。記憶體單元105(0)及105(1)彼此處於記憶體陣列內之一共同行中。數位線BL-T及BL-C介於記憶體單元105(0)與105(1)之間，且相對於圖9B之橫截面延伸進出頁面。數位線BL-T及BL-C可與先前參考圖1及圖2描述之類型之一感測組件25耦合。由記憶體單元105(0)及105(1)共用數位線BL-T及BL-C。
記憶體單元105(0)包括相對於彼此橫向錯位之第一電晶體T1及第二電晶體T2。記憶體單元105(0)包括第一電晶體T1上方之第一電容器C1，且包括第二電晶體T2上方之第二電容器C2。第一電容器C1包括一第一板極114、一第二板極116及介於第一板極114與第二板極116之間之鐵電材料118。第二電容器C2包括一第一板極120及一第二板極122，及介於第一板極120與第二板極122之間之鐵電材料124。
在展示之實施例中，第二板極116及122係容器形外板極，且第一板極114及120係延伸至容器形外板極中之內板極。在其他實施例中，第二板極116及122可具有其他組態，且第一板極114及120亦可具有其他組態。
第一板極114及120與相對於電晶體T1及T2垂直錯位之一第三電晶體T3耦合。第三電晶體T3可相對於電容器C1及C2垂直錯位。電晶體T3耦合至提供在電晶體T3上方及第一電容器C1及第二電容器C2上方之一板極線結構CP。在繪示之實施例中，第一板極114及120具有一共同成分。
第一電容器C1及第二電容器C2相對於彼此橫向錯位，且在展示之實施例中彼此處於一相同水平面中(即，彼此水平對準)。第一電晶體T1介於第一電容器C1與數位線BL-T之間，且第二電晶體T2介於第二電容器C2與數位線BL-C之間。在展示之實施例中，第一電晶體T1及第二電晶體T2彼此處於一共同水平面中，且字線WL0沿著此水平面延伸且包括第一電晶體T1之閘極130及第二電晶體T2之閘極142。第三電晶體T3介於第一電容器C1及第二電容器C2與板極線結構CP之間。一字線WL0沿著一水平面延伸且包括第三電晶體T3之一閘極160。第三電晶體T3之WL0沿著從第一電晶體T1及第二電晶體T2以及第一電晶體T1及第二電晶體T2之字線WL0之共同水平面垂直錯位之一水平面延伸。
一第一半導體柱128從數位線BL-T向上延伸至第一電容器C1之第二板極116，且第一電晶體T1沿著此第一半導體柱。一第二半導體柱140從數位線BL-C向上延伸至第二電容器C2之第二板極122，且第二電晶體T2沿著第二半導體柱140。
第一電晶體T1包含閘極介電材料132，且進一步包含在半導體柱128內且沿著閘極介電材料132之第一通道區，及在半導體柱內且在通道區之相對側上之源極/汲極區136及138。源極/汲極區136與第一電容器C1之第二板極116耦合，且源極/汲極區138與數位線BL-T耦合。第二電晶體T2包含閘極介電材料144，且進一步包含第二通道區，及在半導體柱內且在通道區之相對側上之源極/汲極區148及150。源極/汲極區148與第二電容器C2之第二板極122耦合，且源極/汲極區150與數位線BL-C耦合。
一第三半導體柱170從第一板極114及120向上延伸至板極線結構CP。第三電晶體T3沿著第三半導體柱170。第三電晶體T3包含一閘極介電材料172、一第三通道區及源極/汲極區174及176。源極/汲極區174與第一電容器C1之第一板極114及第二電容器C2之第一板極120耦合，且源極/汲極區176與板極線結構CP耦合。在一些實施例中，第三半導體柱170可具有與第一半導體柱128及第二半導體柱140不同之尺寸(例如，通道長度及/或寬度)，如圖9B中展示。在其他實施例中，第三柱170可具有類似於第一半導體柱128及第二半導體柱140之尺寸(例如，通道長度及/或寬度)。
記憶體單元105(1)類似於記憶體單元105(0)，且包括第一電容器C1及第二電容器C2以及電晶體T1、T2及T3。電晶體T1及T2包括與一第二字線WL1耦合之導電閘極130及142，且電晶體T3包括與第二字線WL1耦合之導電閘極160，第二字線WL1沿著從第一電晶體T1及第二電晶體T2之共同水平面垂直錯位之一水平面延伸。
記憶體單元105(1)包括相對於彼此橫向錯位之第一電晶體T1及第二電晶體T2。記憶體單元105(1)包括第一電晶體T1下方之第一電容器C1，且包括第二電晶體T2下方之第二電容器C2。第一電容器C1包括一第一板極114、一第二板極116及介於第一板極114與第二板極116之間之鐵電材料118。第二電容器C2包括一第一板極120、一第二板極122及介於第一板極120與第二板極122之間之鐵電材料124。一第三電晶體T3從第一電晶體T1及第二電晶體T2垂直錯位且介於電容器C1及C2與板極線結構CP之間。
在繪示之實施例中，數位線BL-T及BL-C彼此處於一共同水平面中。延伸通過數位線BL-T及BL-C之一軸167可被視為界定一鏡平面。記憶體單元105(1)可被視為記憶體單元105(0)跨鏡平面之一實質上鏡像。利用術語「實質上鏡像」來指示記憶體單元105(1)可為記憶體單元105(0)在製造及量測之合理容限內之一鏡像。
在圖9B之繪示實施例中，由記憶體單元105(0)及105(1)共用數位線BL-T及BL-C。在其他實施例中，可由記憶體單元105(0)及105(1)共用一板極線結構CP，記憶體單元105(0)及105(1)在板極線結構CP之相對側上彼此垂直錯位。圖10A及圖10B繪示此等其他實施例之一實例。
圖10A係根據本發明之一實施例之兩個記憶體單元105(0)及105(1)之一示意圖。一虛線劃分記憶體單元105之一近似邊界。各記憶體單元105包含三個選擇組件T1、T2及T3以及兩個電容器C1及C2。電容器C1及C2可為鐵電電容器。選擇組件T1、T2及T3可為電晶體，例如，n型場效電晶體。在此一實例中，各記憶體單元105包含三個電晶體及兩個電容器(例如，3T2C)。
圖10A之記憶體單元105(0)及105(1)共用一板極線結構CP且耦合至不同數位線BL-T及不同數位線BL-C。相比之下，圖9A之記憶體單元105(0)及105(1)共用數位線BL-T且共用數位線BL-C且耦合至不同板極線CP。
圖10A之記憶體單元105(0)及105(1)之操作類似於圖9A之記憶體單元105(0)及105(1)之操作，且為了簡潔起見將不重複。
電容器C1具有耦合至選擇組件T3之一第一板極且具有一第二板極。電容器C2具有耦合至選擇組件T3之一第一板極及一第二板極。選擇組件T3進一步耦合至板極線CP。電容器C1之第二板極耦合至選擇組件T1且電容器C2之第二板極耦合至選擇組件T2。選擇組件T1進一步耦合至一數位線BL-T且選擇組件T2進一步耦合至一數位線BL-C。在(諸如)藉由各自字線WL啟動選擇組件T1、T2及T3時，電容器C1之第二板極及電容器C2之第二板極分別耦合至數位線BL-T及BL-C，且電容器C1之第一板極及電容器C2之第一板極耦合至板極線CP。
圖10B展示根據本發明之一實施例之包括圖10A之一對記憶體單元105(0)及105(1)之一記憶體陣列10之一部分。在圖10B之實施例中，記憶體單元105(0)經垂直堆疊在記憶體單元105(1)上方。一虛線劃分記憶體單元105(0)及105(1)之一近似邊界。在一些實施例中，圖9B之記憶體單元105可被視為包括一8F2
架構內之記憶體單元，其中F指示一給定技術之一最小特徵大小。
可藉由類似於圖4B之基底之一基底(未展示)支撐記憶體陣列10之繪示部分。記憶體單元105(0)及105(1)彼此處於記憶體陣列內之一共同行中。一水平延伸軌道介於記憶體單元105(0)與105(1)之間，且沿著圖10B之橫截面延伸。軌道係由記憶體單元105(0)及105(1)共用之一板極線結構CP。記憶體單元105(0)包括相對於彼此橫向錯位之第一電晶體T1及第二電晶體T2。記憶體單元105(0)包括第一電晶體T1下方之一第一電容器C1，且包括第二電晶體T2下方之一第二電容器C2。與圖9B之記憶體單元相比，圖10B之記憶體單元105(0)及105(1)共用一板極線結構CP且耦合至不同數位線BL-T及不同數位線BL-C。
第一電容器C1包括一第一板極114、一第二板極116及介於第一板極114與第二板極116之間之鐵電材料118。第二電容器C2包括一第一板極120及一第二板極122，及介於第一板極120與第二板極122之間之鐵電材料124。
在展示之實施例中，第二板極116及122係容器形外板極，且第一板極114及120係延伸至容器形外板極中之內板極。在其他實施例中，第二板極116及122可具有其他組態，且第一板極114及120亦可具有其他組態。
第一板極114及120與相對於電晶體T1及T2以及電容器C1及C2垂直錯位之第三電晶體T3耦合。第三電晶體T3耦合至一板極線結構CP。在繪示之實施例中，第一板極114及120具有一共同成分。
第一電容器C1及第二電容器C2相對於彼此橫向錯位，其中第二電容器C2處於與第一電容器C1相同之一水平面中。第一電晶體T1介於第一電容器C1與一數位線BL-T之間，且第二電晶體T2介於第二電容器C2與一數位線BL-C之間。數位線BL-T及BL-C相對於圖10B之橫截面延伸進出頁面。在展示之實施例中，第一電晶體T1及第二電晶體T2彼此處於一共同水平面中，且字線WL0沿著此水平面延伸且包括第一電晶體T1之閘極130及第二電晶體T2之閘極142。第三電晶體T3介於第一電容器C1及第二電容器C2與板極線結構CP之間。一字線WL0沿著一水平面延伸且包括第三電晶體T3之閘極160。第三電晶體T3之WL0沿著從第一電晶體T1及第二電晶體T2以及第一電晶體T1及第二電晶體T2之字線WL0之共同水平面垂直錯位之一水平面延伸。
一第一半導體柱128從數位線BL-T向下延伸至第一電容器C1之第二板極116，且第一電晶體T1沿著此第一半導體柱。一第二半導體柱140從數位線BL-C向下延伸至第二電容器C2之第二板極122，且第二電晶體T2沿著此第二半導體柱140。
第一電晶體T1包含閘極介電材料132，且進一步包含在半導體柱128內且沿著閘極介電材料132之第一通道區，及源極/汲極區136及138。源極/汲極區136與第一電容器C1之第二板極116耦合，且源極/汲極區138與數位線BL-T耦合。第二電晶體T2包含閘極介電材料144，且進一步包含第二通道區，及在半導體柱內且在通道區之相對側上之源極/汲極區148及150。源極/汲極區148與第二電容器C2之第二板極122耦合，且源極/汲極區150與數位線BL-C耦合。
一第三半導體柱170從第一電容器C1之第一板極114及第二電容器C2之第一板極120向下延伸至板極線結構CP。第三電晶體T3沿著第三半導體柱170。第三電晶體T3包含一閘極介電材料172、一第三通道區及源極/汲極區174及176。源極/汲極區174與第一電容器C1之第一板極114及第二電容器C2之第一板極120耦合，且源極/汲極區176與板極線結構CP耦合。在一些實施例中，第三半導體柱170可具有與第一半導體柱128及第二半導體柱140不同之尺寸(例如，通道長度及/或寬度)，如圖10B中展示。在其他實施例中，第三柱170可具有與第一半導體柱128及第二半導體柱140類似或相同之尺寸(例如，通道長度及/或寬度)。
記憶體單元105(1)類似於記憶體單元105(0)，且包括第一電容器C1及第二電容器C2以及電晶體T1、T2及T3。第一電晶體T1及第二電晶體T2包括與一第二字線WL1耦合之導電閘極130及142，且電晶體T3包括與第二字線WL1耦合之導電閘極160，第二字線WL1沿著從第一電晶體T1及第二電晶體T2之共同水平面垂直錯位之一水平面延伸。
記憶體單元105(1)包括相對於彼此橫向錯位之第一電晶體T1及第二電晶體T2。記憶體單元105(1)包括第一電晶體T1上方之第一電容器C1，且包括第二電晶體T2上方之第二電容器C2。第一電容器C1包括一第一板極114、一第二板極116及介於第一板極114與第二板極116之間之鐵電材料118。第二電容器C2包括一第一板極120、一第二板極122及介於第一板極120與第二板極122之間之鐵電材料124。一第三電晶體T3從第一電晶體T1及第二電晶體T2垂直錯位且介於電容器C1及C2與板極線結構CP之間。
沿著板極線結構CP延伸之一軸169可被視為界定一鏡平面。記憶體單元105(1)可被視為記憶體單元105(0)跨鏡平面之一實質上鏡像。利用術語「實質上鏡像」來指示記憶體單元105(1)可為記憶體單元105(0)在製造及量測之合理容限內之一鏡像。相較於先前參考圖9B論述之記憶體單元105(0)及105(1)，圖10B之繪示實施例之記憶體單元105(0)及105(1)相對於板極線結構CP鏡像，而圖9B之記憶體單元105(0)及105(1)相對於數位線BL-T及BL-C鏡像。
在繪示之實施例中，記憶體單元105(0)之數位線BL-T (即，字線WL0上方之數位線BL-T)及記憶體單元105(1)之數位線BL-T (即，字線WL1下方之數位線BL-T)彼此耦合。記憶體單元105(0)之數位線BL-C (即，字線WL0上方之數位線BL-C)及記憶體單元105(1)之數位線BL-C (即，字線WL1下方之數位線BL-C)彼此耦合。使用上文中參考圖1及圖2描述之類型之一感測組件25比較耦合數位線BL-T之電性質與耦合數位線BL-C之電性質。
圖11A係根據本發明之一實施例之兩個記憶體單元105(0)及105(1)之一示意圖。一虛線劃分記憶體單元105之一近似邊界。各記憶體單元105包含四個選擇組件T1至T4及兩個電容器C1及C2。電容器C1及C2可為鐵電電容器。選擇組件T1至T4可為電晶體，例如，n型場效電晶體。在此一實例中，各記憶體單元105包含四個電晶體及兩個電容器(例如，4T2C)。
藉由將電壓施加至電晶體閘極而控制選擇組件T1至T4之操作。一各自字線WL可啟動選擇組件(例如，WL0可啟動記憶體單元105(0)之選擇組件T1至T4且WL1可啟動記憶體單元105(1)之選擇組件T1至T4)。
電容器C1及C2各自具有耦合至一各自選擇組件T2及T3之一第一板極且具有耦合至一各自選擇組件T1及T4之一第二板極。電容器C1之第二板極耦合至選擇組件T1且電容器C2之第二板極耦合至選擇組件T4。選擇組件T1進一步耦合至一數位線BL-T且選擇組件T4進一步耦合至一數位線BL-C。在(諸如)藉由各自字線WL啟動時，電容器C1及C2之第二板極分別耦合至數位線BL-T及BL-C。選擇組件T2及T3進一步耦合至一板極線CP。在(諸如)藉由各自字線WL啟動時，電容器C1及C2之第一板極耦合至板極線CP。如先前論述，在耦合至數位線BL-T及BL-C時，可存取記憶體單元105。例如，可讀取記憶體單元105之一儲存狀態及/或可寫入記憶體單元105以儲存一新狀態或相同狀態。可經由數位線BL-T及BL-C以及板極線CP將各種電壓(例如，在一些實施例中互補電壓)施加至電容器C1及C2之板極以存取(例如，讀取及/或寫入)記憶體單元105。
圖11B展示根據本發明之一實施例之包含圖11A之例示性記憶體單元105(0)及105(1)之一記憶體陣列10之一區域。在圖11B之實施例中，記憶體單元105(0)及105(1)相對於彼此橫向錯位。一虛線劃分一記憶體單元105之一近似邊界。記憶體單元105(0)及105(1)彼此實質上相同，其中術語「實質上相同」意謂記憶體單元在製造及量測之合理容限內相同。在一些實施例中，記憶體單元105之組態可被視為包括一4F2
架構內之記憶體單元，其中F指示一給定技術之一最小特徵大小。
可藉由類似於圖4B之基底之一基底(未展示)支撐記憶體陣列10之繪示部分。鄰近記憶體單元105(0)及105(1)彼此處於記憶體陣列內之一共同行中。沿著數位線BL-T及BL-C展示記憶體單元105(0)及105(1)。數位線BL-T及BL-C與上文中參考圖1及圖2描述之類型之一感測組件25耦合。
記憶體單元105包括第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4以及第一電容器C1及第二電容器C2。在圖11B之繪示實施例中，記憶體單元105(0)之第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4相對於彼此垂直錯位，如第一電容器C1及第二電容器C2般。此外，第一電容器C1及第二電容器C2以及第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4彼此處於一共同垂直平面中(即，垂直堆疊於彼此之頂部上)。第一電容器C1包括一第一板極114、一第二板極116及介於第一板極114與第二板極116之間之一鐵電材料118。類似地，第二電容器C2包括一第一板極120、一第二板極122及介於第一板極120與第二板極122之間之一鐵電材料124。
第一電晶體T1介於第一電容器C1與數位線BL-T之間，且第四電晶體T4介於第二電容器C2與數位線BL-C之間。第二電晶體T2介於第一電容器C1與板極線結構CP之間且第三電晶體T3介於第二電容器C2與板極線結構CP之間。
在展示之實施例中，一第一半導體柱128從數位線BL-T向上延伸至第一電容器C1之第二板極116，且第一電晶體T1沿著此第一半導體柱。第一電晶體T1具有一導電電晶體閘極130，其藉由閘極介電材料132而與半導體柱128隔開。第一電晶體T1具有在半導體柱128內且沿著閘極介電材料132之一通道區，且具有在半導體柱內且在通道區之相對側上之源極/汲極區136及138。源極/汲極區136與第一電容器C1之第二板極116耦合，且源極/汲極區138與數位線BL-T耦合。在展示之實施例中，源極/汲極區136延伸至第一電容器C1之第二板極116。一第二半導體柱140從板極線結構CP向下延伸至第一電容器C1之第一板極114，且第二電晶體T2沿著此第二柱。一第三半導體柱170從板極線結構CP向上延伸至第二電容器C2之第一板極120，且第三電晶體T3沿著第二半導體柱170。一第四半導體柱190從數位線BL-C向下延伸至第二電容器C2之第二板極122，且第四電晶體T4沿著第四半導體柱190。
第一電晶體T1包含閘極介電材料132、通道區及源極/汲極區136及138。源極/汲極區136與第一電容器C1之第二板極116耦合，且源極/汲極區138與數位線BL-T耦合。第四電晶體T4包含閘極介電材料182、通道區及源極/汲極區194及196。源極/汲極區194與第二電容器C2之第二板極122耦合，且源極/汲極區196與數位線BL-C耦合。
第二電晶體T2包含閘極介電材料144、通道區及源極/汲極區148及150。源極/汲極區148與第一電容器C1之第一板極114耦合，且源極/汲極區150與板極線結構CP耦合。第三電晶體T3包含閘極介電材料172、通道區及源極/汲極區174及176。源極/汲極區174與第二電容器C2之第一板極120耦合，且源極/汲極區176與板極線結構CP耦合。第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4之導電閘極與一第一字線WL0耦合。此第一字線可相對於圖11B之橫截面區段延伸進出頁面。
記憶體單元105(1)類似於記憶體單元105(0)，且包括第一電容器C1及第二電容器C2以及第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4。第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4包括與一第二字線W1耦合之導電閘極。第一電容器C1之第一板極114及第二電容器C2之第一板極120與第二電晶體T2及第三電晶體T3耦合且第一電容器C1之第二板極116及第二電容器C2之第二板極122與第一電晶體T1及第四電晶體T4耦合。
在圖11B之繪示實施例中，板極線結構CP係沿著藉由數位線BL-T及BL-C定義之行水平延伸之一軌道。此板極線結構CP由記憶體單元105(0)及105(1)，以及由沿著此行之全部其他記憶體單元共用。
圖12A係根據本發明之一實施例之兩個記憶體單元105(0)及105(1)之一示意圖。一虛線劃分記憶體單元105之一近似邊界。各記憶體單元105包含四個選擇組件T1至T4及兩個電容器C1及C2。電容器C1及C2可為鐵電電容器。選擇組件T1至T4可為電晶體，例如，n型場效電晶體。在此一實例中，各記憶體單元105包含四個電晶體及兩個電容器(例如，4T2C)。
藉由將電壓施加至電晶體閘極而控制選擇組件T1至T4之操作。一各自字線WL可啟動選擇組件(例如，WL0可啟動記憶體單元105(0)之選擇組件T1至T4且WL1可啟動記憶體單元105(1)之選擇組件T1至T4)。電容器C1及C2各具有透過電晶體T2及T4耦合至一板極線CP之一第一板極。電容器C1具有透過電晶體T1耦合至一數位線BL-T之一第二板極且電容器C2具有透過電晶體T3耦合至一數位線BL-C之一第二板極。在(諸如)藉由各自字線WL啟動電晶體T1及T3時，電容器C1及C2之第二板極分別耦合至數位線BL-T及BL-C。如先前論述，在耦合至數位線BL-T及BL-C時，可存取記憶體單元105。例如，可讀取記憶體單元105之一儲存狀態及/或可寫入記憶體單元105以儲存一新狀態或相同狀態。可經由數位線BL-T及BL-C以及板極線CP將各種電壓(例如，在一些實施例中互補電壓)施加至電容器C1及C2之板極以存取(例如，讀取及/或寫入)記憶體單元105。
圖12B展示根據本發明之一實施例之包含圖12A之例示性記憶體單元105(0)及105(1)之一記憶體陣列10之一部分。在圖12B之實施例中，記憶體單元105(0)經垂直堆疊在記憶體單元105(1)上方。一虛線劃分記憶體單元105(0)及105(1)之一近似邊界。在一些實施例中，圖12B之記憶體單元105可被視為包括一8F2
架構內之記憶體單元，其中F指示一給定技術之一最小特徵大小。
可藉由類似於圖4B之基底之一基底(未展示)支撐記憶體陣列10之繪示部分。記憶體單元105(0)及105(1)彼此處於記憶體陣列內之一共同行中。數位線BL-T及BL-C介於記憶體單元105(0)與105(1)之間，且相對於圖12B之橫截面延伸進出頁面。數位線BL-T及BL-C可與先前參考圖1及圖2描述之類型之一感測組件25耦合。由記憶體單元105(0)及105(1)共用數位線BL-T及BL-C。
記憶體單元105(0)包括第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4。第一電晶體T1及第三電晶體T3相對於彼此橫向錯位，且第二電晶體T2及第四電晶體T4相對於彼此橫向錯位。記憶體單元105(0)包括介於第一電晶體T1與第二電晶體T2之間之第一電容器C1，且包括介於第三電晶體T3與第四電晶體T4之間之第二電容器C2。第一電容器C1包括一第一板極114、一第二板極116及介於第一板極114與第二板極116之間之鐵電材料118。第二電容器C2包括一第一板極120及一第二板極122，及介於第一板極120與第二板極122之間之鐵電材料124。第二電晶體T2在第一電容器C1上方且第四電晶體T4在第二電容器C2上方。
在展示之實施例中，第二板極116及122係容器形外板極，且第一板極114及120係延伸至容器形外板極中之內板極。在其他實施例中，第二板極116及122可具有其他組態，且第一板極114及120亦可具有其他組態。
第一板極114及120分別耦合至第二電晶體T2及第四電晶體T4。第二電晶體T2及第四電晶體T4耦合至提供在第二電晶體T2及第四電晶體T4上方之一板極線結構CP。
第一電容器C1及第二電容器C2相對於彼此橫向錯位，且在展示之實施例中彼此處於一相同水平面中(即，彼此水平對準)。
第一電晶體T1介於第一電容器C1與數位線BL-T之間，且第三電晶體T3介於第二電容器C2與數位線BL-C之間。在展示之實施例中，第一電晶體T1及第三電晶體T3彼此處於一共同水平面中，且字線WL0沿著此水平面延伸且包括第一電晶體T1之閘極130及第三電晶體T3之閘極160。第二電晶體T2介於第一電容器C1與板極線結構CP之間且第四電晶體T4介於第二電容器C2與板極線結構CP之間。在展示之實施例中，第二電晶體T2及第四電晶體T4彼此處於一共同水平面中，且字線WL0沿著此水平面延伸且包括第二電晶體T2之閘極144及第四電晶體T4之閘極180。第一電晶體T1及第三電晶體T3處於從第二電晶體T2及第四電晶體T4之共同水平面垂直錯位之一共同水平面中。
一第一半導體柱128從數位線BL-T向上延伸至第一電容器C1之第二板極116，且第一電晶體T1沿著此第一半導體柱128。一第二半導體柱140從板極線結構CP向下延伸至第一電容器C1之第一板極114，且第二電晶體T2沿著此第二柱。一第三半導體柱170從數位線BL-C向上延伸至第二電容器C2之第二板極122，且第三電晶體T3沿著第三半導體柱170。一第四半導體柱190從板極線結構CP向下延伸至第二電容器C2之第一板極120，且第四電晶體T4沿著第四半導體柱190。
第一電晶體T1包含閘極介電材料132、第一通道區及源極/汲極區136及138。源極/汲極區136與第一電容器C1之第二板極116耦合，且源極/汲極區138與數位線BL-T耦合。第三電晶體T3包含閘極介電材料172、第三通道區及源極/汲極區174及176。源極/汲極區174與第二電容器C2之第二板極122耦合，且源極/汲極區176與數位線BL-C耦合。第二電晶體T2包含閘極介電材料142、第二通道區及源極/汲極區148及150。源極/汲極區148與第一電容器C1之第一板極114耦合，且源極/汲極區150與板極線結構CP耦合。第四電晶體T4包含閘極介電材料182、第二通道區及源極/汲極區194及196。源極/汲極區194與第二電容器C2之第一板極120耦合，且源極/汲極區196與板極線結構CP耦合。
記憶體單元105(1)類似於記憶體單元105(0)，且包括第一電容器C1及第二電容器C2以及第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4。第一電晶體T1及第三電晶體T3包括與一第二字線WL1耦合之導電閘極130及160。第二電晶體T2及第四電晶體T4包括與一第二字線WL1耦合之導電閘極144及180。第一電容器C1之第一板極114及第二電容器C2之第一板極120與第二電晶體T2及第四電晶體T4耦合且第一電容器C1之第二板極116及第二電容器C2之第二板極122與第一電晶體T1及第三電晶體T3耦合。
記憶體單元105(1)包括相對於彼此橫向錯位之第一電晶體T1及第三電晶體T3。記憶體單元105(1)包括第一電晶體T1下方之第一電容器C1，且包括第三電晶體T3下方之第二電容器C2。第一電容器C1包括一第一板極114、一第二板極116及介於第一板極114與第二板極116之間之鐵電材料118。第二電容器C2包括一第一板極120、一第二板極122及介於第一板極120與第二板極122之間之鐵電材料124。第二電晶體T2及第四電晶體T4分別從第一電晶體T1及第三電晶體T3垂直錯位，且第二電晶體T2及第四電晶體T4介於電容器C1及C2與板極線結構CP之間。
在繪示之實施例中，數位線BL-T及BL-C彼此處於一共同水平面中。延伸通過數位線BL-T及BL-C之一軸171可被視為界定一鏡平面。記憶體單元105(1)可被視為記憶體單元105(0)跨鏡平面之一實質上鏡像。利用術語「實質上鏡像」來指示記憶體單元105(1)可為記憶體單元105(0)在製造及量測之合理容限內之一鏡像。
在圖12B之繪示實施例中，由記憶體單元105(0)及105(1)共用數位線BL-T及BL-C。在其他實施例中，可由記憶體單元105(0)及105(1)共用一板極線結構CP，記憶體單元105(0)及105(1)在板極線結構CP之相對側上彼此垂直錯位。圖13A及圖13B繪示此等其他實施例之一實例。
圖13A係根據本發明之一實施例之兩個記憶體單元105(0)及105(1)之一示意圖。一虛線劃分記憶體單元105之一近似邊界。各記憶體單元105包含四個選擇組件T1至T4及兩個電容器C1及C2。電容器C1及C2可為鐵電電容器。選擇組件T1至T4可為電晶體，例如，n型場效電晶體。在此一實例中，各記憶體單元105包含四個電晶體及兩個電容器(例如，4T2C)。
圖13A之記憶體單元105(0)及105(1)共用一板極線結構CP且耦合至不同數位線BL-T及不同數位線BL-C。相比之下，圖12A之記憶體單元105(0)及105(1)共用數位線BL-T且共用數位線BL-C且耦合至不同板極線CP。
圖13A之記憶體單元105(0)及105(1)之操作類似於圖12A之記憶體單元105(0)及105(1)之操作，且為了簡潔起見將不重複。
圖13B展示根據本發明之一實施例之包括圖13A之一對記憶體單元105(0)及105(1)之一記憶體陣列10之一部分。在圖13B之實施例中，記憶體單元105(0)經垂直堆疊在記憶體單元105(1)上方。一虛線劃分記憶體單元105(0)及105(1)之一近似邊界。在一些實施例中，圖13B之記憶體單元105可被視為包括一8F2
架構內之記憶體單元，其中F指示一給定技術之一最小特徵大小。
可藉由類似於圖4B之基底之一基底(未展示)支撐記憶體陣列10之繪示部分。一水平延伸板極線結構CP介於記憶體單元105(0)與105(1)之間，且沿著圖13B之橫截面延伸。板極線結構CP由記憶體單元105(0)及105(1)共用。記憶體單元105(0)包括第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4。第一電晶體T1及第三電晶體T3相對於彼此橫向錯位，且第二電晶體T2及第四電晶體T4相對於彼此橫向錯位。記憶體單元105(0)包括介於第一電晶體T1與第二電晶體T2之間之第一電容器C1，且包括介於第三電晶體T3與第四電晶體T4之間之一第二電容器C2。與圖12B之記憶體單元相比，圖13B之記憶體單元105(0)及105(1)共用一板極線結構CP且耦合至不同數位線BL-T及不同數位線BL-C。
第一電容器C1包括一第一板極114、一第二板極116及第一鐵電材料118。第二電容器C2包括一第一板極120及一第二板極122，及介於第一板極120與第二板極122之間之鐵電材料124。在記憶體單元105(1)中，第二電晶體T2在第一電容器C1上方且第四電晶體T4在第二電容器C2上方。
在展示之實施例中，第二板極116及122係容器形外板極，且第一板極114及120係延伸至容器形外板極中之內板極。在其他實施例中，第二板極116及122可具有其他組態，且第一板極114及120亦可具有其他組態。
第一板極114及120分別耦合至第二電晶體T2及第四電晶體T4。第二電晶體T2及第四電晶體T4耦合至提供在第二電晶體T2及第四電晶體T4下方之一板極線結構CP。
第一電容器C1及第二電容器C2相對於彼此橫向錯位，其中第二電容器C2處於與第一電容器C1相同之一水平面中。
第一電晶體T1介於第一電容器C1與數位線BL-T之間，且第三電晶體T3介於第二電容器C2與數位線BL-C之間。在展示之實施例中，第一電晶體T1及第三電晶體T3彼此處於一共同水平面中，且字線WL0沿著此水平面延伸且包括第一電晶體T1之閘極130及第三電晶體T3之閘極160。第二電晶體T2介於第一電容器C1與板極線結構CP之間且第四電晶體T4介於第二電容器C2與板極線結構CP之間。在展示之實施例中，第二電晶體T2及第四電晶體T4彼此處於一共同水平面中，且字線WL0沿著此水平面延伸且包括第二電晶體T2之閘極144及第四電晶體T4之閘極180。第一電晶體T1及第三電晶體T3處於從第二電晶體T2及第四電晶體T4之共同水平面垂直錯位之一共同水平面中。
一第一半導體柱128從數位線BL-T向下延伸至第一電容器C1之第二板極116，且第一電晶體T1沿著此第一半導體柱128。一第二半導體柱140從板極線結構CP向上延伸至第一電容器C1之第一板極114，且第二電晶體T2沿著此第二柱。一第三半導體柱170從數位線BL-C向下延伸至第二電容器C2之第二板極122，且第三電晶體T3沿著第三半導體柱170。一第四半導體柱190從板極線結構CP向上延伸至第二電容器C2之第一板極120，且第四電晶體T4沿著第四半導體柱190。
第一電晶體T1包含閘極介電材料132、第一通道區及源極/汲極區136及138。源極/汲極區136與第一電容器C1之第二板極116耦合，且源極/汲極區138與數位線BL-T耦合。第三電晶體T3包含閘極介電材料172、第三通道區及源極/汲極區174及176。源極/汲極區174與第二電容器C2之第二板極122耦合，且源極/汲極區176與數位線BL-C耦合。
第二電晶體T2包含閘極介電材料142、第二通道區及源極/汲極區148及150。源極/汲極區148與第一電容器C1之第一板極114耦合，且源極/汲極區150與板極線結構CP耦合。第四電晶體T4包含閘極介電材料182、第二通道區及源極/汲極區194及196。源極/汲極區194與第二電容器C2之第一板極120耦合，且源極/汲極區196與板極線結構CP耦合。
記憶體單元105(1)類似於記憶體單元105(0)，且包括第一電容器C1及第二電容器C2以及第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4。第一電晶體T1及第三電晶體T3包括與一第二字線WL1耦合之導電閘極130及160。第二電晶體T2及第四電晶體T4包括與一第二字線WL1耦合之導電閘極144及180。第一電容器C1之第一板極114及第二電容器C2之第一板極120與第二電晶體T2及第四電晶體T4耦合且第一電容器C1之第二板極116及第二電容器C2之第二板極122與第一電晶體T1及第三電晶體T3耦合。
記憶體單元105(1)包括相對於彼此橫向錯位之第一電晶體T1及第三電晶體T3。記憶體單元105(1)包括第一電晶體T1上方之第一電容器C1，且包括第三電晶體T3上方之第二電容器C2。第一電容器C1包括一第一板極114、一第二板極116及介於第一板極114與第二板極116之間之鐵電材料118。第二電容器C2包括一第一板極120、一第二板極122及介於第一板極120與第二板極122之間之鐵電材料124。第二電晶體T2及第四電晶體T4從第一電晶體T1及第三電晶體T3垂直錯位且第二電晶體T2及第四電晶體T4介於電容器C1及C2與板極線結構CP之間。在繪示之實施例中，數位線BL-T及BL-C彼此處於一共同水平面中。延伸通過板極線結構CP之一軸173可被視為界定一鏡平面。記憶體單元105(1)可被視為記憶體單元105(0)跨鏡平面之一實質上鏡像。利用術語「實質上鏡像」來指示記憶體單元105(1)可為記憶體單元105(0)在製造及量測之合理容限內之一鏡像。
在圖13B之繪示實施例中，記憶體單元105(0)之數位線BL-T (即，字線WL0上方之數位線BL-T)及記憶體單元105(1)之數位線BL-T (即，字線WL1下方之數位線BL-T)彼此耦合。記憶體單元105(0)之數位線BL-C (即，字線WL0上方之數位線BL-C)及記憶體單元105(1)之數位線BL-C (即，字線WL1下方之數位線BL-C)彼此耦合。使用上文中參考圖1及圖2描述之類型之一感測組件25比較耦合數位線BL-T之電性質與耦合數位線BL-C之電性質。
已參考圖1至圖13揭示具有兩個、三個或四個電晶體及兩個電容器之記憶體單元之各種實施例。在記憶體單元之一些實施例中之電晶體可為各由一各自半導體柱形成之垂直電晶體。電容器C1及C2之第一及第二板極之導電材料可為任何適合導電材料，包含(例如)各種金屬(例如，鎢、鈦等)、含金屬之成分(例如，金屬氮化物、金屬碳化物、金屬矽化物等)、導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)等之一或多者。電容器C1及C2之一些或全部板極可包括彼此相同之成分，或可包括相對於彼此之不同成分。
電容器C1及C2係鐵電電容器。電容器C1及C2之鐵電材料可包括任何適合成分或成分之組合。在一些實施例中，電容器介電材料可包括鐵電材料。例如，電容器介電材料可包括選自由以下各者組成之群組之一或多個材料、基本上由該一或多個材料組成或由該一或多個材料組成：過渡金屬氧化物、鋯、氧化鋯、鉿、氧化鉿、鈦酸鉛鋯、氧化鉭及鈦酸鋇鍶；且其中具有摻雜物，包括矽、鋁、鑭、釔、鉺、鈣、鎂、鈮、鍶及一稀土元素之一或多者。在一些實施例中，鐵電材料可包括彼此相同之一成分，且在其他實施例中可包括相對於彼此之不同成分。
板極線結構CP可包括任何適合導電材料，包含(例如)各種金屬(例如，鎢、鈦等)、含金屬之成分(例如，金屬氮化物、金屬碳化物、金屬矽化物等)、導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)等之一或多者。
半導體柱可包括任何適合半導體材料，包含(例如)矽及鍺之一或兩者。源極/汲極區及通道區可摻雜有任何適合摻雜物。在一些實施例中，源極/汲極區可為n型多數摻雜，且在其他實施例中可為p型多數摻雜。
字線(WL0及WL1)及數位線(BL-T及BL-C)可包括任何適合導電材料，包含(例如)各種金屬(例如，鎢、鈦等)、含金屬之成分(例如，金屬氮化物、金屬碳化物、金屬矽化物等)、導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)等之一或多者。字線及數位線可包括彼此相同之成分，或可包括相對於彼此之不同成分。
絕緣材料可包圍本文中揭示之記憶體單元之各種組件。此絕緣材料可包括任何適合成分或成分之組合；包含(例如)二氧化矽、氮化矽、硼磷矽酸鹽玻璃、旋塗介電質等之一或多者。儘管在一些實施例中絕緣材料可為一單一均質材料，然在其他實施例中，絕緣材料可包含兩種或兩種以上離散絕緣成分。
儘管記憶體單元105(0)及105(1)在圖5B、圖6B、圖9B、圖10B、圖12B及圖13B中展示為垂直堆疊，然在本發明之一些實施例中，記憶體單元之一單一層包含於一記憶體陣列中。例如，在一些實施例中，一記憶體陣列包含記憶體單元105(1)之一單一層，而其上未堆疊有記憶體單元105(0)。
圖14繪示根據本發明之各種實施例之包含支撐一鐵電記憶體之記憶體陣列10之記憶體1400之一部分之一方塊圖。記憶體陣列10可被稱為一電子記憶體裝置且包含記憶體控制器40及記憶體單元105，其等可為參考圖1、圖2或圖4至圖13描述之記憶體控制器40及記憶體單元105之實例。
記憶體控制器40可包含偏壓組件1405及時序組件1410且可如在圖1中描述般操作記憶體陣列10。記憶體控制器40可與字線12、數位線15及感測組件25電子連通，其等可為參考圖1、圖2或圖4至圖13描述之字線12、數位線15及感測組件25之實例。記憶體陣列10之組件可彼此電子連通且可執行參考圖1至圖13描述之功能。
記憶體控制器40可經組態以藉由將電壓施加至字線及數位線而啟動字線12或數位線15。例如，偏壓組件1405可經組態以施加一電壓以操作記憶體單元105以讀取或寫入記憶體單元105，如上文描述。在一些情況中，記憶體控制器40可包含一列解碼器、行解碼器或兩者，如參考圖1描述。此可使記憶體控制器40能夠存取一或多個記憶體單元105。偏壓組件1405亦可提供用於感測組件25之操作之電壓電位。
記憶體控制器40可基於啟動感測組件25而進一步判定鐵電記憶體單元105之一邏輯狀態，且將鐵電記憶體單元105之邏輯狀態回寫至鐵電記憶體單元105。
在一些情況中，記憶體控制器40可使用時序組件1410來執行其操作。例如，時序組件1410可控制各種字線選擇或板極線偏壓之時序(包含用於切換及電壓施加之時序)以執行本文中論述之記憶體功能，諸如讀取及寫入。在一些情況中，時序組件1410可控制偏壓組件1405之操作。例如，記憶體控制器40可控制偏壓組件1405以提供一讀取電壓VREAD至板極線CP以改變記憶體單元、數位線BL-T及BL-C以及感測組件25之感測節點A及感測節點B之電壓。在板極線CP之偏壓之後，記憶體控制器40可控制感測組件25以比較感測節點A之電壓與感測節點B之電壓。
在判定及放大電壓差後，感測組件25便可鎖存狀態，其中可根據記憶體陣列10係一部分之一電子器件之操作來使用感測組件25。
圖15繪示根據本發明之各種實施例之支撐一鐵電記憶體之一系統1500。系統1500包含一器件1505，其可為或包含用來連接或實體支撐各種組件之一印刷電路板。器件1505可為一電腦、筆記型電腦、膝上型電腦、平板電腦、行動電話或類似者。器件1505包含一記憶體陣列10，其可為如參考圖1及圖4至圖13描述之記憶體陣列10之一實例。記憶體陣列10可含有記憶體控制器40及(若干)記憶體單元105，其等可為參考圖1及圖14描述之記憶體控制器40及參考圖1、圖2及圖4至圖13描述之記憶體單元105之實例。器件1505亦可包含一處理器1510、BIOS組件1515、(若干)周邊組件1520及輸入/輸出控制組件1525。器件1505之組件可透過匯流排1530彼此電子連通。
處理器1510可經組態以透過記憶體控制器40操作記憶體陣列10。在一些情況中，處理器1510可執行參考圖1及圖8描述之記憶體控制器40之功能。在其他情況中，記憶體控制器40可經整合至處理器1510中。處理器1510可為一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件，或其可為此等類型之組件之一組合。處理器1510可執行各種功能且操作如本文中描述之記憶體陣列10。例如，處理器1510可經組態以實行儲存於記憶體陣列10中之電腦可讀指令以引起器件1505執行各種功能或任務。
BIOS組件1515可為包含經操作為韌體之一基本輸入/輸出系統(BIOS)之一軟體組件，其可初始化並運行系統1500之各種硬體組件。BIOS組件1515亦可管理處理器1510與各種組件(例如，周邊組件1520、輸入/輸出控制組件1525等)之間之資料流。BIOS組件1515可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。
(若干)周邊組件1520可為經整合至器件1505中之任何輸入或輸出器件，或此等器件之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並列埠或周邊卡槽(諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽)。
輸入/輸出控制組件1525可管理處理器1510與(若干)周邊組件1520、輸入器件1535或輸出器件1540之間之資料通信。輸入/輸出控制組件1525亦可管理未經整合至器件1505中之周邊設備。在一些情況中，輸入/輸出控制組件1525可表示至外部周邊設備之一實體連接或埠。
輸入1535可表示器件1505外部之一器件或信號，其提供輸入至器件1505或其組件。此可包含一使用者介面或與其他器件之介面或其他器件之間之介面。在一些情況中，輸入1535可為經由(若干)周邊組件1520而與器件1505介接或可藉由輸入/輸出控制組件1525管理之一周邊設備。
輸出1540可表示器件1505外部之一器件或信號，其經組態以自器件1505或其組件之任一者接收輸出。輸出1540之實例可包含一顯示器、音訊揚聲器、一印刷器件、另一處理器或印刷電路板等。在一些情況中，輸出1540可為經由(若干)周邊組件1520而與器件1505介接或可藉由輸入/輸出控制組件1525管理之一周邊設備。
記憶體控制器40、器件1505及記憶體陣列10之組件可由經設計以實行其等功能之電路組成。此可包含經組態以實行本文中描述之功能之各種電路元件，例如，導電線、電晶體、電容器、電感器、電阻器、放大器或其他作用或非作用元件。
從前述內容，將瞭解，儘管本文中已出於圖解之目的描述本發明之特定實施例，然可作出各種修改而不偏離本發明之精神及範疇。因此，本發明僅受限於隨附發明申請專利範圍。
10‧‧‧記憶體陣列
12‧‧‧存取線/字線
15‧‧‧數位線
20‧‧‧列解碼器/電路
25‧‧‧感測組件
30‧‧‧行解碼器
35‧‧‧輸出/輸入
40‧‧‧記憶體控制器
52‧‧‧電晶體
56‧‧‧電晶體
58‧‧‧電晶體
62‧‧‧電晶體
66‧‧‧電晶體
68‧‧‧電晶體
105‧‧‧記憶體單元/電容器
105(0)‧‧‧記憶體單元
105(1)‧‧‧記憶體單元
105(2)‧‧‧記憶體單元
105(3)‧‧‧記憶體單元
114‧‧‧第一板極
116‧‧‧第二板極
118‧‧‧第一鐵電材料
120‧‧‧第一板極
122‧‧‧第二板極
124‧‧‧鐵電材料
128‧‧‧第一半導體柱
130‧‧‧閘極
132‧‧‧閘極介電材料
136‧‧‧源極/汲極區
138‧‧‧源極/汲極區
140‧‧‧第二半導體柱
142‧‧‧閘極
144‧‧‧閘極介電材料
148‧‧‧源極/汲極區
150‧‧‧源極/汲極區
159‧‧‧軸
160‧‧‧閘極
161‧‧‧軸
163‧‧‧軸
165‧‧‧軸
167‧‧‧軸
169‧‧‧軸
170‧‧‧第三半導體柱
171‧‧‧軸
172‧‧‧閘極介電材料
173‧‧‧軸
174‧‧‧源極/汲極區
176‧‧‧源極/汲極區
180‧‧‧閘極
182‧‧‧閘極介電材料
190‧‧‧第四半導體柱
194‧‧‧源極/汲極區
196‧‧‧源極/汲極區
300-a‧‧‧磁滯曲線
300-b‧‧‧磁滯曲線
305‧‧‧電荷狀態
305-a‧‧‧電荷狀態
305-b‧‧‧電荷狀態
305-c‧‧‧電荷狀態
310‧‧‧電荷狀態
310-a‧‧‧電荷狀態
310-b‧‧‧電荷狀態
310-c‧‧‧電荷狀態
315‧‧‧凈正電壓
320‧‧‧路徑
325‧‧‧凈負電壓
330‧‧‧路徑
335‧‧‧電壓
340‧‧‧路徑
345‧‧‧路徑
350‧‧‧電壓
355‧‧‧電壓
1400‧‧‧記憶體
1405‧‧‧偏壓組件
1410‧‧‧時序組件
1500‧‧‧系統
1505‧‧‧器件
1510‧‧‧處理器
1515‧‧‧基本輸入/輸出系統(BIOS)組件
1520‧‧‧周邊組件
1525‧‧‧輸入/輸出控制組件
1530‧‧‧匯流排
1535‧‧‧輸入
1540‧‧‧輸出
A‧‧‧感測節點
B‧‧‧感測節點
BL-C‧‧‧數位線
BL-T‧‧‧數位線
C1‧‧‧第一電容器
C2‧‧‧第二電容器
CP‧‧‧板極線/板極線結構
T1‧‧‧選擇組件/第一電晶體
T2‧‧‧選擇組件/第二電晶體
T3‧‧‧選擇組件/第三電晶體
T4‧‧‧選擇組件/第四電晶體
WL‧‧‧字線
WL0‧‧‧第一字線
WL1‧‧‧第二字線
WL2‧‧‧第三字線
WL3‧‧‧第四字線
WL(0)-WL(n)‧‧‧字線
圖1係根據本發明之各種實施例之支撐鐵電記憶體之一例示性記憶體陣列之一方塊圖。
圖2A係根據本發明之一實施例之包含一行記憶體單元之一例示性電路之一示意圖。圖2B係根據本發明之一實施例之一感測組件之一示意圖。
圖3A及圖3B係根據本發明之各種實施例之一鐵電記憶體單元之例示性非線性電性質之圖式。
圖4A係根據本發明之一實施例之包含兩個電晶體及兩個電容器之例示性記憶體單元之一示意圖。
圖4B係展示根據本發明之一實施例之包含兩個電晶體及兩個電容器之例示性記憶體單元之一例示性記憶體陣列之一區域之一圖解橫截面側視圖。
圖5A係根據本發明之一實施例之包含兩個電晶體及兩個電容器之例示性記憶體單元之一示意圖。
圖5B係展示根據本發明之一實施例之包含兩個電晶體及兩個電容器之例示性記憶體單元之一例示性記憶體陣列之一區域之一圖解橫截面側視圖。
圖6A係根據本發明之一實施例之包含兩個電晶體及兩個電容器之例示性記憶體單元之一示意圖。
圖6B係展示根據本發明之一實施例之包含兩個電晶體及兩個電容器之例示性記憶體單元之一例示性記憶體陣列之一區域之一圖解橫截面側視圖。
圖7A係根據本發明之一實施例之包含兩個電晶體及兩個電容器之例示性記憶體單元之一示意圖。
圖7B係展示根據本發明之一實施例之包含兩個電晶體及兩個電容器之例示性記憶體單元之一例示性記憶體陣列之一區域之一圖解橫截面側視圖。
圖8A係根據本發明之一實施例之包含兩個電晶體及兩個電容器之例示性記憶體單元之一示意圖。
圖8B係展示根據本發明之一實施例之包含兩個電晶體及兩個電容器之例示性記憶體單元之一例示性記憶體陣列之一區域之一圖解橫截面側視圖。
圖9A係根據本發明之一實施例之包含三個電晶體及兩個電容器之例示性記憶體單元之一示意圖。
圖9B係展示根據本發明之一實施例之包含三個電晶體及兩個電容器之例示性記憶體單元之一例示性記憶體陣列之一區域之一圖解橫截面側視圖。
圖10A係根據本發明之一實施例之包含三個電晶體及兩個電容器之例示性記憶體單元之一示意圖。
圖10B係展示根據本發明之一實施例之包含三個電晶體及兩個電容器之例示性記憶體單元之一例示性記憶體陣列之一區域之一圖解橫截面側視圖。
圖11A係根據本發明之一實施例之包含四個電晶體及兩個電容器之例示性記憶體單元之一示意圖。
圖11B係展示根據本發明之一實施例之包含四個電晶體及兩個電容器之例示性記憶體單元之一例示性記憶體陣列之一區域之一圖解橫截面側視圖。
圖12A係根據本發明之一實施例之包含四個電晶體及兩個電容器之例示性記憶體單元之一示意圖。
圖12B係展示根據本發明之一實施例之包含四個電晶體及兩個電容器之例示性記憶體單元之一例示性記憶體陣列之一區域之一圖解橫截面側視圖。
圖13A係根據本發明之一實施例之包含四個電晶體及兩個電容器之例示性記憶體單元之一示意圖。
圖13B係展示根據本發明之一實施例之包含四個電晶體及兩個電容器之例示性記憶體單元之一例示性記憶體陣列之一區域之一圖解橫截面側視圖。
圖14係根據本發明之各種實施例之支撐一鐵電記憶體之一記憶體陣列之一方塊圖。
圖15係根據本發明之各種實施例之支撐一鐵電記憶體之一系統之一方塊圖。
20‧‧‧電路
25‧‧‧感測組件
105‧‧‧記憶體單元
A‧‧‧感測節點
B‧‧‧感測節點
BL-C‧‧‧數位線
BL-T‧‧‧數位線
CP‧‧‧板極線
WL(0)-WL(n)‧‧‧字線
Claims (19)
- 一種存取一記憶體單元之方法，其包括：啟動該記憶體單元之一第一電晶體及一第二電晶體；施加一電壓至與一第一鐵電電容器及一第二鐵電電容器耦合之一板極線，該第一鐵電電容器耦合至該第一電晶體且相對於該第一電晶體垂直堆疊，及該第二鐵電電容器耦合至該第二電晶體且相對於該第二電晶體垂直堆疊；比較在耦合至該第一鐵電電容器之一第一數位線處產生(developed)之一第一電壓與在耦合至第二鐵電電容器之一第二數位線處產生之一第二電壓；及回應於施加該電壓至與該第一鐵電電容器及該第二鐵電電容器耦合之該板極線而改變在該第一數位線及該第二數位線中之一電壓。
- 如請求項1之方法，其進一步包括：基於在耦合至該第一鐵電電容器之該第一數位線處產生之該第一電壓與在耦合至第二鐵電電容器之該第二數位線處產生之該第二電壓之該比較而判定該記憶體單元之一儲存狀態。
- 如請求項2之方法，其中判定該記憶體單元之該儲存狀態包括：當在該第一數位線處產生之該第一電壓高於一參考電壓時，偵測一高邏輯狀態；及當在該第一數位線處產生之該第一電壓低於該參考電壓時，偵測一 低邏輯狀態。
- 如請求項1之方法，其中比較在耦合至該第一鐵電電容器之該第一數位線處產生之該第一電壓與在耦合至第二鐵電電容器之該第二數位線處產生之該第二電壓包括：放大在該第一數位線處產生之該第一電壓與在該第二數位線處產生之該第二電壓之間的一差(difference)。
- 如請求項1之方法，其進一步包括：釋放在該第一鐵電電容器處之一第一儲存電壓至該第一數位線上或在該第二鐵電電容器處之一第二儲存電壓至該第二數位線上。
- 一種存取一記憶體單元之方法，其包括：增加一第一電容器之一第一板極之一電壓以改變一第二電容器之一第二板極、一第二數位線及一第二感測節點之一電壓，其中該第一電容器與該第二電容器彼此相對而垂直錯位且耦合至一板極線；減少該第二電容器之該第二板極及該第二數位線之該電壓以改變該第一板極、一第一數位線及一第一感測節點之該電壓；回應於該第一感測節點之該電壓大於該第二感測節點之該電壓，驅動該第一感測節點至一第一電壓及驅動該第二感測節點至一第二電壓；及回應於該第一感測節點之該電壓小於該第二感測節點之該電壓，驅動該第一感測節點至該第二電壓及驅動該第二感測節點至該第一電壓，其中回應於增加用於該第一電容器之一第一極化之該第一板極之該電壓，該第二電容器之該第二板極自一初始電壓改變至一第一增加電壓， 及其中回應於增加用於該第一電容器之一第二極化之該第一板極之該電壓，該第二電容器之該第二板極自該初始電壓改變至一第二增加電壓，該第一電壓與該第二電壓不同。
- 如請求項6之方法，其中當該電容器具有該第一極化時，該第一感測節點之該電壓大於該第二感測節點之該電壓，及其中當該電容器具有不同於該第一極化之該第二極化時，該第一感測節點之該電壓小於該第二感測節點之該電壓。
- 如請求項6之方法，其進一步包括提供一恆定(constant)電壓至該第二感測節點作為一參考電壓。
- 如請求項8之方法，其中減少該第二電容器之該第二板極及該第二數位線之該電壓包括：將該第二電容器之該第二板極之該電壓自該恆定電壓減少至接地電壓(ground)。
- 如請求項6之方法，其中減少該第二電容器之該第二板極及該第二數位線之該電壓包括：將該第二板極之該電壓自該第一增加電壓或該第二增加電壓減少至該初始電壓。
- 如請求項6之方法，其進一步包括：基於施加該電壓至與該第一電容器及該第二電容器耦合之該板極線而改變在該第一數位線及該第二數位線中之一電壓。
- 如請求項6之方法，其進一步包括：基於在耦合至該第一電容器之該第一數位線處產生之一電壓與在耦合至第二電容器之該第二數位線處產生之該第二電壓之一比較而判定該記憶體單元之一儲存狀態。
- 一種存取一記憶體單元之方法，其包括：提供一讀取電壓至一第一數位線及至與該第一數位線耦合之一第一電容器之一第一板極，以致使一第二電容器之一第二板極、與該第二電容器之該第二板極耦合之一第二數位線及一感測組件之一第二感測節點之一電壓自一初始電壓改變至一增加電壓，該第二感測節點耦合至該第二數位線，其中該第一電容器及該第二電容器彼此相對而垂直錯位且耦合至一板極線；將該感測組件之一第一感測節點耦合至該第一數位線；將該第二感測節點自該第二數位線解耦合(decoupling)；將該第二數位線及該第二電容器之該第二板極之該電壓自該增加電壓驅動至該初始電壓，以致使該第一電容器之該第一板極、該第一數位線及該第一感測節點之一電壓改變；在該感測組件處比較該第一感測節點之該電壓與一參考電壓；及基於該比較，驅動該第一感測節點、該第一數位線及該第一電容器之該第一板極至一第一電壓，及驅動該第二感測節點、該第二數位線及該第二電容器之該第二板極至一第二電壓，該第二電壓與該第一電壓互補(complementary)。
- 如請求項13之方法，其進一步包括：啟動(activating)選擇組件以將該第一電容器之該第一板極耦合至該第一數位線且將該第二電容器之該第二板極耦合至該第二數位線。
- 如請求項13之方法，其進一步包括：將該第一電容器之該第一板極之該電壓及該第二電容器之該第二板極之該電壓改變為一相同電壓；及撤銷啟動(deactivating)選擇組件以將該第一電容器之該第一板極及該第二電容器之該第二板極分別與該第一數位線及該第二數位線隔離(isolate)。
- 如請求項13之方法，其中該初始電壓係接地電壓。
- 如請求項13之方法，其中驅動該第一感測節點、該第一數位線及該第一電容器之該第一板極至該第一電壓，及驅動該第二感測節點、該第二數位線及該第二電容器之該第二板極至該第二電壓，該第二電壓與該第一電壓互補，包括：回應於該第一感測節點之該電壓小於該參考電壓，驅動該第一感測節點、該第一數位線及該第一電容器之該第一板極至接地電壓，及驅動該第二感測節點、該第二數位線及該第二電容器之該第二板極至該讀取電壓；及回應於該第一感測節點之該電壓大於該參考電壓，驅動該第一感測 節點、該第一數位線及該第一電容器之該第一板極至該讀取電壓，及驅動該第二感測節點、該第二數位線及該第二電容器之該第二板極至接地電壓。
- 如請求項13之方法，其中該參考電壓係一恆定電壓。
- 如請求項13之方法，其中回應於一第一增加電壓，該參考電壓係一第一參考電壓，及其中回應於一第二增加電壓，該參考電壓係不同於該第一參考電壓之一第二參考電壓。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662381942P | 2016-08-31 | 2016-08-31 | |
| US62/381,942 | 2016-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201937494A TW201937494A (zh) | 2019-09-16 |
| TWI716011B true TWI716011B (zh) | 2021-01-11 |
Family
ID=61243175
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108121824A TWI716011B (zh) | 2016-08-31 | 2017-08-22 | 鐵電記憶體單元 |
| TW106128403A TWI667651B (zh) | 2016-08-31 | 2017-08-22 | 鐵電記憶體單元 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106128403A TWI667651B (zh) | 2016-08-31 | 2017-08-22 | 鐵電記憶體單元 |
Country Status (8)
| Country | Link |
|---|---|
| US (4) | US10153018B2 (zh) |
| EP (1) | EP3507804A4 (zh) |
| JP (1) | JP6980006B2 (zh) |
| KR (2) | KR102227270B1 (zh) |
| CN (1) | CN109791784A (zh) |
| SG (1) | SG11201901210UA (zh) |
| TW (2) | TWI716011B (zh) |
| WO (1) | WO2018044485A1 (zh) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102227270B1 (ko) | 2016-08-31 | 2021-03-15 | 마이크론 테크놀로지, 인크. | 강유전 메모리 셀 |
| CN109643570B (zh) | 2016-08-31 | 2023-11-21 | 美光科技公司 | 包括铁电存储器且用于操作铁电存储器的装置及方法 |
| JP6737953B2 (ja) | 2016-08-31 | 2020-08-12 | マイクロン テクノロジー，インク． | 強誘電体メモリを含む装置および強誘電体メモリにアクセスするための方法 |
| EP3507807A4 (en) | 2016-08-31 | 2020-04-29 | Micron Technology, Inc. | DEVICES AND METHOD WITH AND FOR ACCESS TO ITEMS |
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-
2017
- 2017-08-02 KR KR1020197009019A patent/KR102227270B1/ko active IP Right Grant
- 2017-08-02 CN CN201780060394.1A patent/CN109791784A/zh active Pending
- 2017-08-02 SG SG11201901210UA patent/SG11201901210UA/en unknown
- 2017-08-02 KR KR1020217006969A patent/KR102369776B1/ko active IP Right Grant
- 2017-08-02 JP JP2019511388A patent/JP6980006B2/ja active Active
- 2017-08-02 WO PCT/US2017/045167 patent/WO2018044485A1/en unknown
- 2017-08-02 EP EP17847172.8A patent/EP3507804A4/en not_active Withdrawn
- 2017-08-16 US US15/678,978 patent/US10153018B2/en active Active
- 2017-08-22 TW TW108121824A patent/TWI716011B/zh active
- 2017-08-22 TW TW106128403A patent/TWI667651B/zh active
-
2018
- 2018-08-17 US US16/104,709 patent/US10354712B2/en active Active
-
2019
- 2019-05-29 US US16/425,769 patent/US10872650B2/en active Active
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- 2020-07-23 US US16/937,402 patent/US11107515B2/en active Active
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|---|---|
| US10354712B2 (en) | 2019-07-16 |
| KR20190038673A (ko) | 2019-04-08 |
| TW201937494A (zh) | 2019-09-16 |
| JP6980006B2 (ja) | 2021-12-15 |
| EP3507804A1 (en) | 2019-07-10 |
| KR20210030997A (ko) | 2021-03-18 |
| US11107515B2 (en) | 2021-08-31 |
| KR102227270B1 (ko) | 2021-03-15 |
| US20180061468A1 (en) | 2018-03-01 |
| KR102369776B1 (ko) | 2022-03-03 |
| CN109791784A (zh) | 2019-05-21 |
| WO2018044485A1 (en) | 2018-03-08 |
| US20190005999A1 (en) | 2019-01-03 |
| US10153018B2 (en) | 2018-12-11 |
| SG11201901210UA (en) | 2019-03-28 |
| US10872650B2 (en) | 2020-12-22 |
| TW201812760A (zh) | 2018-04-01 |
| EP3507804A4 (en) | 2020-07-15 |
| US20190295623A1 (en) | 2019-09-26 |
| US20200357454A1 (en) | 2020-11-12 |
| JP2019530974A (ja) | 2019-10-24 |
| TWI667651B (zh) | 2019-08-01 |
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