JPH11110976A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11110976A JPH11110976A JP9269934A JP26993497A JPH11110976A JP H11110976 A JPH11110976 A JP H11110976A JP 9269934 A JP9269934 A JP 9269934A JP 26993497 A JP26993497 A JP 26993497A JP H11110976 A JPH11110976 A JP H11110976A
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Abstract
(57)【要約】
【課題】 占有面積が削減された不揮発性半導体メモリ
セルを備えた不揮発性半導体記憶装置を提供する。 【解決手段】 不揮発性半導体メモリセルＭＣ１は、強
誘電体キャパシタＣ１〜Ｃ４と、ＮチャネルＭＯＳトラ
ンジスタＴｒ１〜Ｔｒ６とにより構成され、たとえば、
強誘電体キャパシタＣ１がデータの書込または読出の対
象とされる場合には、ワード線ＷＬ０，ＷＬ１が活性化
され、強誘電体キャパシタＣ２がデータの書込または読
出の対象とされる場合には、ワード線ＷＬ１，ＷＬ３が
活性化される。
セルを備えた不揮発性半導体記憶装置を提供する。 【解決手段】 不揮発性半導体メモリセルＭＣ１は、強
誘電体キャパシタＣ１〜Ｃ４と、ＮチャネルＭＯＳトラ
ンジスタＴｒ１〜Ｔｒ６とにより構成され、たとえば、
強誘電体キャパシタＣ１がデータの書込または読出の対
象とされる場合には、ワード線ＷＬ０，ＷＬ１が活性化
され、強誘電体キャパシタＣ２がデータの書込または読
出の対象とされる場合には、ワード線ＷＬ１，ＷＬ３が
活性化される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、さらに詳しくは、不揮発性の半導体メモリセルを
備えた半導体記憶装置に関するものである。
関し、さらに詳しくは、不揮発性の半導体メモリセルを
備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】強誘電体キャパシタをメモリセルに用い
た不揮発性の半導体メモリセルに関する従来の技術とし
て、特公平７−３４３１５号公報に開示されたものがあ
る。これは、図７に示されるように、強誘電体キャパシ
タＣ０の両側の電極を、切換デバイス（ここではＮチャ
ネルＭＯＳトランジスタＮＴ１，ＮＴ２）を通して第１
のビット線ＢＬと第２のビット線／ＢＬに接続する構成
の不揮発性半導体メモリセルＭＣ０である。
た不揮発性の半導体メモリセルに関する従来の技術とし
て、特公平７−３４３１５号公報に開示されたものがあ
る。これは、図７に示されるように、強誘電体キャパシ
タＣ０の両側の電極を、切換デバイス（ここではＮチャ
ネルＭＯＳトランジスタＮＴ１，ＮＴ２）を通して第１
のビット線ＢＬと第２のビット線／ＢＬに接続する構成
の不揮発性半導体メモリセルＭＣ０である。
【０００３】この従来の不揮発性半導体メモリセルＭＣ
０は、強誘電体キャパシタＣ０の両側がＮチャネルＭＯ
ＳトランジスタＮＴ１，ＮＴ２で第１および第２のビッ
ト線ＢＬ，／ＢＬから切り離されているため、ノイズな
どが強誘電体キャパシタＣ０に到達しないという利点を
持っている。
０は、強誘電体キャパシタＣ０の両側がＮチャネルＭＯ
ＳトランジスタＮＴ１，ＮＴ２で第１および第２のビッ
ト線ＢＬ，／ＢＬから切り離されているため、ノイズな
どが強誘電体キャパシタＣ０に到達しないという利点を
持っている。
【０００４】また、データの読出は強誘電体キャパシタ
Ｃ０の分極特性を基準として、強誘電体キャパシタＣ０
内に記憶されていたデータが判定される自己引照型でな
されるので、強誘電体キャパシタＣ０の分極特性がセル
毎に異なっていても、安定してデータを読出すことがで
きる。
Ｃ０の分極特性を基準として、強誘電体キャパシタＣ０
内に記憶されていたデータが判定される自己引照型でな
されるので、強誘電体キャパシタＣ０の分極特性がセル
毎に異なっていても、安定してデータを読出すことがで
きる。
【０００５】
【発明が解決しようとする課題】しかしながら、図７に
示された従来の不揮発性半導体メモリセルでは、１つの
メモリセルを構成するために、すなわち、１ビットのデ
ータを記憶するために２つのＮチャネルＭＯＳトランジ
スタＮＴ１，ＮＴ２と１つの強誘電体キャパシタＣ０と
を必要とする。そのため、１ビットのデータを記憶する
１つのメモリセルを１つのトランジスタと１つの強誘電
体キャパシタとで構成する場合に比べ、余分な面積を必
要とする。
示された従来の不揮発性半導体メモリセルでは、１つの
メモリセルを構成するために、すなわち、１ビットのデ
ータを記憶するために２つのＮチャネルＭＯＳトランジ
スタＮＴ１，ＮＴ２と１つの強誘電体キャパシタＣ０と
を必要とする。そのため、１ビットのデータを記憶する
１つのメモリセルを１つのトランジスタと１つの強誘電
体キャパシタとで構成する場合に比べ、余分な面積を必
要とする。
【０００６】そこで、本発明はこのような問題点を解消
するためになされたもので、１ビットのデータを記憶す
るために必要なトランジスタの数を減少させ、チップに
おけるメモリセルの占有面積を削減した不揮発性半導体
記憶装置を提供することを目的とする。
するためになされたもので、１ビットのデータを記憶す
るために必要なトランジスタの数を減少させ、チップに
おけるメモリセルの占有面積を削減した不揮発性半導体
記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１に係る不揮発性
半導体記憶装置は、第１のビット線と、第２のビット線
と、第１および第２のビット線と交差する第１のワード
線と、第１および第２のビット線と交差する第２のワー
ド線と、第１および第２のビット線と交差する第３のワ
ード線と、第１の強誘電体キャパシタと、第１のビット
線と第１の強誘電体キャパシタとの間に接続され、ゲー
トが第１のワード線に接続された第１のトランジスタ
と、第２のビット線と第１の強誘電体キャパシタとの間
に接続され、ゲートが第２のワード線に接続された第２
のトランジスタと、第２のトランジスタと第１のビット
線との間に接続された第２の強誘電体キャパシタと、第
２の強誘電体キャパシタと第１のビット線との間に接続
され、ゲートが第３のワード線に接続された第３のトラ
ンジスタとを備えるものである。
半導体記憶装置は、第１のビット線と、第２のビット線
と、第１および第２のビット線と交差する第１のワード
線と、第１および第２のビット線と交差する第２のワー
ド線と、第１および第２のビット線と交差する第３のワ
ード線と、第１の強誘電体キャパシタと、第１のビット
線と第１の強誘電体キャパシタとの間に接続され、ゲー
トが第１のワード線に接続された第１のトランジスタ
と、第２のビット線と第１の強誘電体キャパシタとの間
に接続され、ゲートが第２のワード線に接続された第２
のトランジスタと、第２のトランジスタと第１のビット
線との間に接続された第２の強誘電体キャパシタと、第
２の強誘電体キャパシタと第１のビット線との間に接続
され、ゲートが第３のワード線に接続された第３のトラ
ンジスタとを備えるものである。
【０００８】請求項２に係る不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置であっ
て、第１および第２のビット線と交差する第４のワード
線と、第１のトランジスタと第２のビット線との間に接
続された第３の強誘電体キャパシタと、第３の強誘電体
キャパシタと第２のビット線との間に接続され、ゲート
が第４のワード線に接続された第４のトランジスタと、
第３のトランジスタと第４のトランジスタとの間に接続
された第４の強誘電体キャパシタとをさらに備えるもの
である。
は、請求項１に記載の不揮発性半導体記憶装置であっ
て、第１および第２のビット線と交差する第４のワード
線と、第１のトランジスタと第２のビット線との間に接
続された第３の強誘電体キャパシタと、第３の強誘電体
キャパシタと第２のビット線との間に接続され、ゲート
が第４のワード線に接続された第４のトランジスタと、
第３のトランジスタと第４のトランジスタとの間に接続
された第４の強誘電体キャパシタとをさらに備えるもの
である。
【０００９】請求項３に係る不揮発性半導体記憶装置
は、請求項２に記載の不揮発性半導体記憶装置であっ
て、第１の強誘電体キャパシタと第３の強誘電体キャパ
シタとの間に接続され、ゲートが第１のワード線に接続
された第５のトランジスタと、第２の強誘電体キャパシ
タと第４の強誘電体キャパシタとの間に接続されゲート
が第３のワード線に接続された第６のトランジスタとを
さらに備えるものである。
は、請求項２に記載の不揮発性半導体記憶装置であっ
て、第１の強誘電体キャパシタと第３の強誘電体キャパ
シタとの間に接続され、ゲートが第１のワード線に接続
された第５のトランジスタと、第２の強誘電体キャパシ
タと第４の強誘電体キャパシタとの間に接続されゲート
が第３のワード線に接続された第６のトランジスタとを
さらに備えるものである。
【００１０】請求項４に係る不揮発性半導体記憶装置
は、第１のビット線と、第２のビット線と、第１および
第２のビット線と交差する第１のワード線と、第１のビ
ット線と第２のビット線との間に接続され、ゲートが第
１のワード線に接続された第１のトランジスタと、第１
のトランジスタと第２のビット線との間に並列接続され
た複数の強誘電体キャパシタと、各々が第１のトランジ
スタと複数の強誘電体キャパシタのいずれか１つとの間
に接続された複数の第２のトランジスタと、各々が第１
および第２のビット線と交差するとともに、複数の第２
のトランジスタのいずれか１つのゲートに接続された複
数の第２のワード線とを備えるものである。
は、第１のビット線と、第２のビット線と、第１および
第２のビット線と交差する第１のワード線と、第１のビ
ット線と第２のビット線との間に接続され、ゲートが第
１のワード線に接続された第１のトランジスタと、第１
のトランジスタと第２のビット線との間に並列接続され
た複数の強誘電体キャパシタと、各々が第１のトランジ
スタと複数の強誘電体キャパシタのいずれか１つとの間
に接続された複数の第２のトランジスタと、各々が第１
および第２のビット線と交差するとともに、複数の第２
のトランジスタのいずれか１つのゲートに接続された複
数の第２のワード線とを備えるものである。
【００１１】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
【００１２】［実施の形態１］図１は、本発明の実施の
形態１に係る不揮発性半導体記憶装置に備えられた４ビ
ット対応の不揮発性半導体メモリセルの構成を示す回路
図である。
形態１に係る不揮発性半導体記憶装置に備えられた４ビ
ット対応の不揮発性半導体メモリセルの構成を示す回路
図である。
【００１３】図１に示されるように、この不揮発性半導
体メモリセルＭＣ１は、ノードＮ１〜Ｎ４と、ビット線
ＢＬとノードＮ１との間に接続されゲートがワード線Ｗ
Ｌ０に接続されたＮチャネルＭＯＳトランジスタＴｒ１
と、ノードＮ１にソース／ドレインが接続されゲートが
ワード線ＷＬ０に接続されたＮチャネルＭＯＳトランジ
スタＴｒ２と、ノードＮ２とＮチャネルＭＯＳトランジ
スタＴｒ２との間に接続された強誘電体キャパシタＣ１
と、ノードＮ２とビット線／ＢＬとの間に接続されゲー
トがワード線ＷＬ１に接続されたＮチャネルＭＯＳトラ
ンジスタＴｒ３と、ノードＮ２とノードＮ３との間に接
続された強誘電体キャパシタＣ２と、ノードＮ３とビッ
ト線ＢＬとの間に接続されゲートがワード線ＷＬ３に接
続されたＮチャネルＭＯＳトランジスタＴｒ６と、ノー
ドＮ１とノードＮ４との間に接続された強誘電体キャパ
シタＣ３と、ノードＮ４とビット線／ＢＬとの間に接続
されゲートがワード線ＷＬ２に接続されたＮチャネルＭ
ＯＳトランジスタＴｒ４と、ノードＮ４に接続された強
誘電体キャパシタＣ４と、ノードＮ３と強誘電体キャパ
シタＣ４との間に接続されゲートがワード線ＷＬ３に接
続されたＮチャネルＭＯＳトランジスタＴｒ５とを備え
る。
体メモリセルＭＣ１は、ノードＮ１〜Ｎ４と、ビット線
ＢＬとノードＮ１との間に接続されゲートがワード線Ｗ
Ｌ０に接続されたＮチャネルＭＯＳトランジスタＴｒ１
と、ノードＮ１にソース／ドレインが接続されゲートが
ワード線ＷＬ０に接続されたＮチャネルＭＯＳトランジ
スタＴｒ２と、ノードＮ２とＮチャネルＭＯＳトランジ
スタＴｒ２との間に接続された強誘電体キャパシタＣ１
と、ノードＮ２とビット線／ＢＬとの間に接続されゲー
トがワード線ＷＬ１に接続されたＮチャネルＭＯＳトラ
ンジスタＴｒ３と、ノードＮ２とノードＮ３との間に接
続された強誘電体キャパシタＣ２と、ノードＮ３とビッ
ト線ＢＬとの間に接続されゲートがワード線ＷＬ３に接
続されたＮチャネルＭＯＳトランジスタＴｒ６と、ノー
ドＮ１とノードＮ４との間に接続された強誘電体キャパ
シタＣ３と、ノードＮ４とビット線／ＢＬとの間に接続
されゲートがワード線ＷＬ２に接続されたＮチャネルＭ
ＯＳトランジスタＴｒ４と、ノードＮ４に接続された強
誘電体キャパシタＣ４と、ノードＮ３と強誘電体キャパ
シタＣ４との間に接続されゲートがワード線ＷＬ３に接
続されたＮチャネルＭＯＳトランジスタＴｒ５とを備え
る。
【００１４】この不揮発性半導体メモリセルＭＣ１は、
各々の強誘電体キャパシタＣ１〜Ｃ４に１ビットの情報
が記憶されるため、全体として４ビットの情報が記憶さ
れる。したがって、１ビットの情報を記憶するために必
要なＮチャネルＭＯＳトランジスタの数は１．５個とな
り、図７に示された従来の不揮発性半導体メモリセルＭ
Ｃ０が２個必要だったことと比べると、１ビット当り
０．５個のトランジスタが削減されたこととなる。
各々の強誘電体キャパシタＣ１〜Ｃ４に１ビットの情報
が記憶されるため、全体として４ビットの情報が記憶さ
れる。したがって、１ビットの情報を記憶するために必
要なＮチャネルＭＯＳトランジスタの数は１．５個とな
り、図７に示された従来の不揮発性半導体メモリセルＭ
Ｃ０が２個必要だったことと比べると、１ビット当り
０．５個のトランジスタが削減されたこととなる。
【００１５】したがって、図１に示された不揮発性半導
体メモリセルＭＣ１によれば、チップにおけるメモリセ
ルの占有面積の削減が図られる。
体メモリセルＭＣ１によれば、チップにおけるメモリセ
ルの占有面積の削減が図られる。
【００１６】なお、この不揮発性半導体メモリセルＭＣ
１に含まれた各々の強誘電体キャパシタＣ１〜Ｃ４は、
ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ６によって
ビット線ＢＬ，／ＢＬから離隔されているため、図７に
示された従来の不揮発性半導体メモリセルＭＣ０と同様
に、他の強誘電体キャパシタへのアクセスなどによるノ
イズの影響を受けにくく、安定したデータの読出が行な
えるという特徴を有する。
１に含まれた各々の強誘電体キャパシタＣ１〜Ｃ４は、
ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ６によって
ビット線ＢＬ，／ＢＬから離隔されているため、図７に
示された従来の不揮発性半導体メモリセルＭＣ０と同様
に、他の強誘電体キャパシタへのアクセスなどによるノ
イズの影響を受けにくく、安定したデータの読出が行な
えるという特徴を有する。
【００１７】図２は、図１に示された不揮発性半導体メ
モリセルＭＣ１を備えた不揮発性半導体記憶装置の全体
構成を示す図である。
モリセルＭＣ１を備えた不揮発性半導体記憶装置の全体
構成を示す図である。
【００１８】図２に示されるように、この不揮発性半導
体記憶装置は、ワード線ＷＬｎ（ｎは０以上の整数）
と、ワード線ＷＬｎに交差するビット線ＢＬ，／ＢＬ
と、ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ，／ＢＬに
接続された不揮発性半導体メモリセルＭＣ１と、コラム
アドレス選択信号Ａｃ０−Ｎを入力する端子１と、端子
１に接続され端子１に入力されたコラムアドレス選択信
号Ａｃ０−Ｎに応答して１対のビット線ＢＬ，／ＢＬを
データ入出力線ＬＩＯ，／ＬＩＯと接続するコラムデコ
ーダ２と、ロウアドレス選択信号Ａｒ０−Ｍを入力する
端子９と、端子９に接続され端子９に入力されたロウア
ドレス選択信号Ａｒ０−Ｍに応じて偶数番目のワード線
ＷＬ2n（ｎは０以上の整数）のうちの１本をハイ（Ｈ）
レベルに活性化させるロウデコーダ１０と、端子９に接
続され端子９に入力されたロウアドレス選択信号Ａｒ０
−Ｍに応じて奇数番目のワード線ＷＬ2n+1（ｎは０以上
の整数）のうちの１本をＨレベルに活性化させるロウデ
コーダ１１と、データＤｏｕｔを出力する端子３と、端
子３に接続されたバッファＢｏｕｔと、データＤｉｎを
入力する端子５と、端子５に接続されたバッファＢｉｎ
１，Ｂｉｎ２と、データの読出（出力）または書込（入
力）を選択する信号Ｒ／Ｗを入力する端子７と、端子７
に接続され端子７に供給された信号Ｒ／Ｗに応じて信号
ＢＥ１，ＢＥ２，φ１〜φ６を出力するシーケンサ８
と、シーケンサ８に接続されたバッファＢｉｎ３，Ｂｉ
ｎ４とを備える。
体記憶装置は、ワード線ＷＬｎ（ｎは０以上の整数）
と、ワード線ＷＬｎに交差するビット線ＢＬ，／ＢＬ
と、ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ，／ＢＬに
接続された不揮発性半導体メモリセルＭＣ１と、コラム
アドレス選択信号Ａｃ０−Ｎを入力する端子１と、端子
１に接続され端子１に入力されたコラムアドレス選択信
号Ａｃ０−Ｎに応答して１対のビット線ＢＬ，／ＢＬを
データ入出力線ＬＩＯ，／ＬＩＯと接続するコラムデコ
ーダ２と、ロウアドレス選択信号Ａｒ０−Ｍを入力する
端子９と、端子９に接続され端子９に入力されたロウア
ドレス選択信号Ａｒ０−Ｍに応じて偶数番目のワード線
ＷＬ2n（ｎは０以上の整数）のうちの１本をハイ（Ｈ）
レベルに活性化させるロウデコーダ１０と、端子９に接
続され端子９に入力されたロウアドレス選択信号Ａｒ０
−Ｍに応じて奇数番目のワード線ＷＬ2n+1（ｎは０以上
の整数）のうちの１本をＨレベルに活性化させるロウデ
コーダ１１と、データＤｏｕｔを出力する端子３と、端
子３に接続されたバッファＢｏｕｔと、データＤｉｎを
入力する端子５と、端子５に接続されたバッファＢｉｎ
１，Ｂｉｎ２と、データの読出（出力）または書込（入
力）を選択する信号Ｒ／Ｗを入力する端子７と、端子７
に接続され端子７に供給された信号Ｒ／Ｗに応じて信号
ＢＥ１，ＢＥ２，φ１〜φ６を出力するシーケンサ８
と、シーケンサ８に接続されたバッファＢｉｎ３，Ｂｉ
ｎ４とを備える。
【００１９】また、この不揮発性半導体記憶装置は、ビ
ット線ＢＬとデータ入出力線ＬＩＯとの間に接続された
ＮチャネルＭＯＳトランジスタＴｒ７と、ビット線Ｂ
Ｌ，／ＢＬに接続されビット線ＢＬ，／ＢＬ間の電位差
を増幅するセンスアンプＳ．Ａと、ＮチャネルＭＯＳト
ランジスタＴｒ７とセンスアンプＳ．Ａとの間に接続さ
れゲートに信号φ１が供給されるＮチャネルＭＯＳトラ
ンジスタＴｒ９と、ビット線／ＢＬとデータ入出力線／
ＬＩＯとの間に接続されたＮチャネルＭＯＳトランジス
タＴｒ８と、ＮチャネルＭＯＳトランジスタＴｒ８とセ
ンスアンプＳ．Ａとの間に接続されゲートには信号φ４
が供給されるＮチャネルＭＯＳトランジスタＴｒ１０
と、一方の電極が接地されたキャパシタＣｄ１と、ビッ
ト線ＢＬとキャパシタＣｄ１との間に接続されゲートに
は信号φ２が供給されるＮチャネルＭＯＳトランジスタ
Ｔｒ１１と、一方の電極が接地されたキャパシタＣｄ２
と、ビット線／ＢＬとキャパシタＣｄ２との間に接続さ
れゲートには信号φ３が供給されるＮチャネルＭＯＳト
ランジスタＴｒ１２と、接地ノードとビット線ＢＬとの
間に接続されたキャパシタＣｂ１と、接地ノードとビッ
ト線／ＢＬとの間に接続されたキャパシタＣｂ２とを備
える。
ット線ＢＬとデータ入出力線ＬＩＯとの間に接続された
ＮチャネルＭＯＳトランジスタＴｒ７と、ビット線Ｂ
Ｌ，／ＢＬに接続されビット線ＢＬ，／ＢＬ間の電位差
を増幅するセンスアンプＳ．Ａと、ＮチャネルＭＯＳト
ランジスタＴｒ７とセンスアンプＳ．Ａとの間に接続さ
れゲートに信号φ１が供給されるＮチャネルＭＯＳトラ
ンジスタＴｒ９と、ビット線／ＢＬとデータ入出力線／
ＬＩＯとの間に接続されたＮチャネルＭＯＳトランジス
タＴｒ８と、ＮチャネルＭＯＳトランジスタＴｒ８とセ
ンスアンプＳ．Ａとの間に接続されゲートには信号φ４
が供給されるＮチャネルＭＯＳトランジスタＴｒ１０
と、一方の電極が接地されたキャパシタＣｄ１と、ビッ
ト線ＢＬとキャパシタＣｄ１との間に接続されゲートに
は信号φ２が供給されるＮチャネルＭＯＳトランジスタ
Ｔｒ１１と、一方の電極が接地されたキャパシタＣｄ２
と、ビット線／ＢＬとキャパシタＣｄ２との間に接続さ
れゲートには信号φ３が供給されるＮチャネルＭＯＳト
ランジスタＴｒ１２と、接地ノードとビット線ＢＬとの
間に接続されたキャパシタＣｂ１と、接地ノードとビッ
ト線／ＢＬとの間に接続されたキャパシタＣｂ２とを備
える。
【００２０】一方、図３は、強誘電体キャパシタＣ１〜
Ｃ４の分極特性（履歴曲線）を示す図である。図３にお
いて、横軸は強誘電体キャパシタＣ１〜Ｃ４の両極（プ
レート）に加わる電圧を表わし、縦軸は極性、すなわ
ち、強誘電体キャパシタＣ１〜Ｃ４のプレート上に蓄積
された電荷を表わす。図３に示された履歴曲線は縦軸と
点ｂ，ａで交わり、座標軸に対して対称でないが、この
ような履歴曲線は強誘電体キャパシタＣ１〜Ｃ４がかな
り長時間ある状態に放置されているときに得られるもの
である。
Ｃ４の分極特性（履歴曲線）を示す図である。図３にお
いて、横軸は強誘電体キャパシタＣ１〜Ｃ４の両極（プ
レート）に加わる電圧を表わし、縦軸は極性、すなわ
ち、強誘電体キャパシタＣ１〜Ｃ４のプレート上に蓄積
された電荷を表わす。図３に示された履歴曲線は縦軸と
点ｂ，ａで交わり、座標軸に対して対称でないが、この
ような履歴曲線は強誘電体キャパシタＣ１〜Ｃ４がかな
り長時間ある状態に放置されているときに得られるもの
である。
【００２１】ここで、たとえば、強誘電体キャパシタＣ
１〜Ｃ４に加わる電圧が０ボルト（グラフ上の点ｂ）で
あり、その後正の電圧が加えられるとすると、極性は履
歴曲線上を点ｃに移動する。そして、その正の電圧が印
加されなくなると極性は理想的には履歴曲線に沿って点
ａに戻る。また、強誘電体キャパシタＣ１〜Ｃ４に負の
電圧が加わると、加わった負の電圧に対応して極性はグ
ラフ上の点ａの状態から点ｅの状態へ変化する。そし
て、負の電圧が印加されなくなり０ボルトに戻ると、極
性はグラフ上の点ｂの状態に戻る。
１〜Ｃ４に加わる電圧が０ボルト（グラフ上の点ｂ）で
あり、その後正の電圧が加えられるとすると、極性は履
歴曲線上を点ｃに移動する。そして、その正の電圧が印
加されなくなると極性は理想的には履歴曲線に沿って点
ａに戻る。また、強誘電体キャパシタＣ１〜Ｃ４に負の
電圧が加わると、加わった負の電圧に対応して極性はグ
ラフ上の点ａの状態から点ｅの状態へ変化する。そし
て、負の電圧が印加されなくなり０ボルトに戻ると、極
性はグラフ上の点ｂの状態に戻る。
【００２２】以下に、図２に示された不揮発性半導体記
憶装置における不揮発性半導体メモリセルＭＣ１に含ま
れた強誘電体キャパシタＣ１に記憶されたデータの読出
動作について、図４のタイミング図を参照して説明す
る。
憶装置における不揮発性半導体メモリセルＭＣ１に含ま
れた強誘電体キャパシタＣ１に記憶されたデータの読出
動作について、図４のタイミング図を参照して説明す
る。
【００２３】まず時刻ｔ０では、図４（ｃ）に示される
ように、端子７に供給される信号Ｒ／ＷがＨレベルとさ
れ、図４（ｂ）に示されるように、ロウデコーダ１０，
１１へワード線ＷＬ０，ＷＬ１を選択するためのロウア
ドレス選択信号Ａｒ０−Ｍが端子９を介して供給され
る。これにより、図４（ｄ）〜（ｇ）に示されるよう
に、ロウデコーダ１０，１１はワード線ＷＬ０，ＷＬ１
をＨレベルに活性化し、その他のワード線ＷＬ２，ＷＬ
３をＬレベルにする。
ように、端子７に供給される信号Ｒ／ＷがＨレベルとさ
れ、図４（ｂ）に示されるように、ロウデコーダ１０，
１１へワード線ＷＬ０，ＷＬ１を選択するためのロウア
ドレス選択信号Ａｒ０−Ｍが端子９を介して供給され
る。これにより、図４（ｄ）〜（ｇ）に示されるよう
に、ロウデコーダ１０，１１はワード線ＷＬ０，ＷＬ１
をＨレベルに活性化し、その他のワード線ＷＬ２，ＷＬ
３をＬレベルにする。
【００２４】すると、ＮチャネルＭＯＳトランジスタＴ
ｒ１〜Ｔｒ３がオンし、強誘電体キャパシタＣ１の各電
極がビット線ＢＬ，／ＢＬに接続される。なお、その他
の強誘電体キャパシタＣ２〜Ｃ４は、ＮチャネルＭＯＳ
トランジスタＴｒ４〜Ｔｒ６がオフしているのでいずれ
か片方の電極がフローティングな状態になり、両電極間
に電圧がかからない。よって、強誘電体キャパシタＣ２
〜Ｃ４に書込まれたデータがビット線ＢＬ，／ＢＬに出
力されたり、強誘電体キャパシタＣ２〜Ｃ４にビット線
ＢＬ，／ＢＬを介してデータが書込まれたりはしない。
ｒ１〜Ｔｒ３がオンし、強誘電体キャパシタＣ１の各電
極がビット線ＢＬ，／ＢＬに接続される。なお、その他
の強誘電体キャパシタＣ２〜Ｃ４は、ＮチャネルＭＯＳ
トランジスタＴｒ４〜Ｔｒ６がオフしているのでいずれ
か片方の電極がフローティングな状態になり、両電極間
に電圧がかからない。よって、強誘電体キャパシタＣ２
〜Ｃ４に書込まれたデータがビット線ＢＬ，／ＢＬに出
力されたり、強誘電体キャパシタＣ２〜Ｃ４にビット線
ＢＬ，／ＢＬを介してデータが書込まれたりはしない。
【００２５】また、端子１には不揮発性半導体メモリセ
ルＭＣ１が接続されたビット線ＢＬ，／ＢＬを選択する
ための、図４（ａ）に示されたコラムアドレス選択信号
Ａｃ０−Ｎが供給され、コラムデコーダ２によりＮチャ
ネルＭＯＳトランジスタＴｒ７，Ｔｒ８がオンされてビ
ット線ＢＬ，／ＢＬとデータ入出力線ＬＩＯ，／ＬＩＯ
とが接続される。ここでシーケンサ８は、データ読出時
（信号Ｒ／ＷがＨレベルのとき）には、不揮発性半導体
メモリセルＭＣ１から読出されたデータがセンスアンプ
Ｓ．Ａで増幅されデータ入出力線ＬＩＯに出力される有
効状態となったときＨレベルの信号ＢＥ１を出力し、バ
ッファＢｏｕｔを活性化させる。また、シーケンサ８
は、ロー（Ｌ）レベルの信号ＢＥ２を出力し、バッファ
Ｂｉｎ１，Ｂｉｎ２を不活性化するとともに、バッファ
Ｂｉｎ３，Ｂｉｎ４を活性化させる。
ルＭＣ１が接続されたビット線ＢＬ，／ＢＬを選択する
ための、図４（ａ）に示されたコラムアドレス選択信号
Ａｃ０−Ｎが供給され、コラムデコーダ２によりＮチャ
ネルＭＯＳトランジスタＴｒ７，Ｔｒ８がオンされてビ
ット線ＢＬ，／ＢＬとデータ入出力線ＬＩＯ，／ＬＩＯ
とが接続される。ここでシーケンサ８は、データ読出時
（信号Ｒ／ＷがＨレベルのとき）には、不揮発性半導体
メモリセルＭＣ１から読出されたデータがセンスアンプ
Ｓ．Ａで増幅されデータ入出力線ＬＩＯに出力される有
効状態となったときＨレベルの信号ＢＥ１を出力し、バ
ッファＢｏｕｔを活性化させる。また、シーケンサ８
は、ロー（Ｌ）レベルの信号ＢＥ２を出力し、バッファ
Ｂｉｎ１，Ｂｉｎ２を不活性化するとともに、バッファ
Ｂｉｎ３，Ｂｉｎ４を活性化させる。
【００２６】これにより、データ入出力線ＬＩＯ，／Ｌ
ＩＯには信号φ５，φ６が供給される状態となる。
ＩＯには信号φ５，φ６が供給される状態となる。
【００２７】図４（ｈ）〜（ｍ）に示されるように、時
刻ｔ０においては信号φ１〜φ４はＨレベル、信号φ
５，φ６はＬレベルなのでＮチャネルＭＯＳトランジス
タＴｒ９〜Ｔｒ１２はオンし、キャパシタＣｄ１，Ｃｄ
２，Ｃｂ１，Ｃｂ２はＬレベル（０Ｖ）にプリチャージ
される。
刻ｔ０においては信号φ１〜φ４はＨレベル、信号φ
５，φ６はＬレベルなのでＮチャネルＭＯＳトランジス
タＴｒ９〜Ｔｒ１２はオンし、キャパシタＣｄ１，Ｃｄ
２，Ｃｂ１，Ｃｂ２はＬレベル（０Ｖ）にプリチャージ
される。
【００２８】次に、図４（ｉ），（ｋ）に示されるよう
に信号φ２，φ４をＬレベルにし、ＮチャネルＭＯＳト
ランジスタＴｒ１０，Ｔｒ１１をオフする。この状態で
図４（ｌ）に示されるように信号φ５としてＨレベルの
パルスＰ１を印加する。このとき強誘電体キャパシタＣ
１が初めに図３の点ａの状態にあり、パルスＰ１が印加
された後破線に沿って点ｄの状態になった場合、キャパ
シタＣｄ２の両端の電圧Ｖcd2 （ビット線／ＢＬの電
圧）は次式で表わされる。ただし、点ａの状態の電荷を
Ｑａ、点ｄの状態の電荷をＱｄ、キャパシタＣｂ２の容
量をＣｂ２、キャパシタＣｄ２の容量をＣｄ２と表わ
し、以下同様とする。
に信号φ２，φ４をＬレベルにし、ＮチャネルＭＯＳト
ランジスタＴｒ１０，Ｔｒ１１をオフする。この状態で
図４（ｌ）に示されるように信号φ５としてＨレベルの
パルスＰ１を印加する。このとき強誘電体キャパシタＣ
１が初めに図３の点ａの状態にあり、パルスＰ１が印加
された後破線に沿って点ｄの状態になった場合、キャパ
シタＣｄ２の両端の電圧Ｖcd2 （ビット線／ＢＬの電
圧）は次式で表わされる。ただし、点ａの状態の電荷を
Ｑａ、点ｄの状態の電荷をＱｄ、キャパシタＣｂ２の容
量をＣｂ２、キャパシタＣｄ２の容量をＣｄ２と表わ
し、以下同様とする。
【００２９】 Ｖcd2 ＝−（Ｑａ−Ｑｄ）／（Ｃｂ２＋Ｃｄ２） … （１） なお、点ａの状態と点ｄの状態が一致する場合は、式
（１）より電圧Ｖcd2 は０となる。
（１）より電圧Ｖcd2 は０となる。
【００３０】また、強誘電体キャパシタＣ１が初めに図
３の点ｂの状態にあり、パルスＰ１を印加した後に点ａ
の状態になった場合、キャパシタＣｄ２の両端の電圧Ｖ
cd2（ビット線／ＢＬの電圧）は次式で表わされる。
３の点ｂの状態にあり、パルスＰ１を印加した後に点ａ
の状態になった場合、キャパシタＣｄ２の両端の電圧Ｖ
cd2（ビット線／ＢＬの電圧）は次式で表わされる。
【００３１】 Ｖcd2 ＝−（Ｑｂ−Ｑａ）／（Ｃｂ２＋Ｃｄ２） … （２） 次に、時刻ｔ１でシーケンサ８は、図４（ｉ），（ｋ）
に示されるように、信号φ２，φ４をＨレベルに戻し、
図４（ｈ）、（ｊ）に示されるように信号φ１，φ３を
Ｌレベルにする。
に示されるように、信号φ２，φ４をＨレベルに戻し、
図４（ｈ）、（ｊ）に示されるように信号φ１，φ３を
Ｌレベルにする。
【００３２】すると、ＮチャネルＭＯＳトランジスタＴ
ｒ１０，Ｔｒ１１がオンし、ＮチャネルＭＯＳトランジ
スタＴｒ９，Ｔｒ１２がオフする。図４（ｍ）に示され
るように、この状態で信号φ６としてＨレベルのパルス
Ｐ２を印加する。このとき強誘電体キャパシタＣ１が初
め図３の点ａの状態にあり、パルスＰ２を印加した後に
点ｅの状態を経て点ｂの状態になった場合、キャパシタ
Ｃｄ１の両端の電圧Ｖ cd1 （ビット線ＢＬの電圧）は次
式で表わされる。
ｒ１０，Ｔｒ１１がオンし、ＮチャネルＭＯＳトランジ
スタＴｒ９，Ｔｒ１２がオフする。図４（ｍ）に示され
るように、この状態で信号φ６としてＨレベルのパルス
Ｐ２を印加する。このとき強誘電体キャパシタＣ１が初
め図３の点ａの状態にあり、パルスＰ２を印加した後に
点ｅの状態を経て点ｂの状態になった場合、キャパシタ
Ｃｄ１の両端の電圧Ｖ cd1 （ビット線ＢＬの電圧）は次
式で表わされる。
【００３３】 Ｖcd1 ＝（Ｑａ−Ｑｂ）／（Ｃｂ１＋Ｃｄ１） … （３） また、強誘電体キャパシタＣ１が初め図３の点ｄの状態
にあり、パルスＰ２を印加した後に点ｅの状態を経て点
ｂの状態になった場合、キャパシタＣｄ１の両端の電圧
Ｖcd1 （ビット線ＢＬの電圧）は次式で表わされる。
にあり、パルスＰ２を印加した後に点ｅの状態を経て点
ｂの状態になった場合、キャパシタＣｄ１の両端の電圧
Ｖcd1 （ビット線ＢＬの電圧）は次式で表わされる。
【００３４】 Ｖcd1 ＝（Ｑｄ−Ｑｂ）／（Ｃｂ１＋Ｃｄ１） … （４） したがって、強誘電体キャパシタＣ１が初めに図３の点
ａの状態にあった場合、電圧Ｖcd1 と電圧Ｖcd2 の差
は、容量Ｃｂ１＝容量Ｃｂ２×２＝容量Ｃｂ×２、容量
Ｃｄ１＝容量Ｃｄ２×２＝容量Ｃｄ×２とし、Δ＝Ｑａ
−Ｑｄ〜０とすると、次式で表わされる。
ａの状態にあった場合、電圧Ｖcd1 と電圧Ｖcd2 の差
は、容量Ｃｂ１＝容量Ｃｂ２×２＝容量Ｃｂ×２、容量
Ｃｄ１＝容量Ｃｄ２×２＝容量Ｃｄ×２とし、Δ＝Ｑａ
−Ｑｄ〜０とすると、次式で表わされる。
【００３５】 Ｖcd1 −Ｖcd2 ＝（Ｑａ−Ｑｂ＋Δ）／２（Ｃｂ＋Ｃｄ） … （５） 一方、強誘電体キャパシタＣ１が初めに図３の点ｂの状
態にあった場合、電圧Ｖcd1 と電圧Ｖcd2 の差は次式で
表わされる。
態にあった場合、電圧Ｖcd1 と電圧Ｖcd2 の差は次式で
表わされる。
【００３６】 Ｖcd1 −Ｖcd2 ＝−（Ｑａ−Ｑｂ）／２（Ｃｂ＋Ｃｄ） … （６） 以上より、強誘電体キャパシタＣ１に記憶されていたデ
ータ（状態）によって読出される電圧Ｖcd1 ，Ｖcd2 の
差が異なることとなる。
ータ（状態）によって読出される電圧Ｖcd1 ，Ｖcd2 の
差が異なることとなる。
【００３７】そして、時刻ｔ２で、図４（ｄ）〜（ｇ）
に示されるように、ロウデコーダ１０，１１はワード線
ＷＬ０〜ＷＬ３をＬレベルとし、図４（ｉ），（ｊ）に
示されるようにシーケンサ８が信号φ２，φ３をＨレベ
ルにしてセンスアンプＳ．Ａが駆動される。これによ
り、時刻ｔ２と時刻ｔ３の間で、図４（ｎ），（ｏ）に
示されるように、電圧Ｖcd1 ，Ｖcd2 の差が増幅され、
増幅が終わった時点で読出データＤＲが有効に端子３に
出力される。
に示されるように、ロウデコーダ１０，１１はワード線
ＷＬ０〜ＷＬ３をＬレベルとし、図４（ｉ），（ｊ）に
示されるようにシーケンサ８が信号φ２，φ３をＨレベ
ルにしてセンスアンプＳ．Ａが駆動される。これによ
り、時刻ｔ２と時刻ｔ３の間で、図４（ｎ），（ｏ）に
示されるように、電圧Ｖcd1 ，Ｖcd2 の差が増幅され、
増幅が終わった時点で読出データＤＲが有効に端子３に
出力される。
【００３８】さらに、時刻ｔ３では、ロウデコーダ１
０，１１はワード線ＷＬ０，ＷＬ１をＨレベルに活性化
させ、その他のワード線ＷＬ２，ＷＬ３をＬレベルに不
活性化させる。これにより、初めに書込まれていたデー
タを再度強誘電体キャパシタＣ１に書込むこととする。
０，１１はワード線ＷＬ０，ＷＬ１をＨレベルに活性化
させ、その他のワード線ＷＬ２，ＷＬ３をＬレベルに不
活性化させる。これにより、初めに書込まれていたデー
タを再度強誘電体キャパシタＣ１に書込むこととする。
【００３９】なお、上記説明は、強誘電体キャパシタＣ
１からデータを読出す場合についてのものであるが、強
誘電体キャパシタＣ２からデータを読出す場合はワード
線ＷＬ１，ＷＬ３を、強誘電体キャパシタＣ３からデー
タを読出す場合はワード線ＷＬ０，ＷＬ２を、強誘電体
キャパシタＣ４からデータを読出す場合はワード線ＷＬ
２，ＷＬ３をそれぞれＨレベルに活性化することによ
り、同様に説明することができる。
１からデータを読出す場合についてのものであるが、強
誘電体キャパシタＣ２からデータを読出す場合はワード
線ＷＬ１，ＷＬ３を、強誘電体キャパシタＣ３からデー
タを読出す場合はワード線ＷＬ０，ＷＬ２を、強誘電体
キャパシタＣ４からデータを読出す場合はワード線ＷＬ
２，ＷＬ３をそれぞれＨレベルに活性化することによ
り、同様に説明することができる。
【００４０】次に、データを書込む場合を、図４を参照
しつつ強誘電体キャパシタＣ４にデータを書込む場合を
例として説明する。
しつつ強誘電体キャパシタＣ４にデータを書込む場合を
例として説明する。
【００４１】データを書込む場合は、まず図４（ｃ）に
示されるように信号Ｒ／ＷがＬレベルとされライトサイ
クルに入る。
示されるように信号Ｒ／ＷがＬレベルとされライトサイ
クルに入る。
【００４２】そして、図４（ｄ）〜（ｇ）に示されるよ
うに、強誘電体キャパシタＣ４にデータを書込む場合は
ワード線ＷＬ２，ＷＬ３がＨレベルに活性化され、他の
ワード線ＷＬ０，ＷＬ１がＬレベルとされる。これによ
り、ＮチャネルＭＯＳトランジスタＴｒ４〜Ｔｒ６がオ
ンし、その他のＮチャネルＭＯＳトランジスタＴｒ１〜
Ｔｒ３がオフするため、強誘電体キャパシタＣ４の両極
だけがビット線ＢＬ，／ＢＬに接続され、図４（ｎ），
（ｏ）に示されるデータＤＷ，／ＤＷがビット線ＢＬ，
／ＢＬを介して強誘電体キャパシタＣ４に書込まれる。
うに、強誘電体キャパシタＣ４にデータを書込む場合は
ワード線ＷＬ２，ＷＬ３がＨレベルに活性化され、他の
ワード線ＷＬ０，ＷＬ１がＬレベルとされる。これによ
り、ＮチャネルＭＯＳトランジスタＴｒ４〜Ｔｒ６がオ
ンし、その他のＮチャネルＭＯＳトランジスタＴｒ１〜
Ｔｒ３がオフするため、強誘電体キャパシタＣ４の両極
だけがビット線ＢＬ，／ＢＬに接続され、図４（ｎ），
（ｏ）に示されるデータＤＷ，／ＤＷがビット線ＢＬ，
／ＢＬを介して強誘電体キャパシタＣ４に書込まれる。
【００４３】［実施の形態２］図５は、本発明の実施の
形態２に係る不揮発性半導体記憶装置に備えられた４ビ
ット対応の不揮発性半導体メモリセルの構成を示す回路
図である。なお、本実施の形態２に係る不揮発性半導体
記憶装置は、図２に示された実施の形態１に係る不揮発
性半導体記憶装置と同様な構成を有するものである。
形態２に係る不揮発性半導体記憶装置に備えられた４ビ
ット対応の不揮発性半導体メモリセルの構成を示す回路
図である。なお、本実施の形態２に係る不揮発性半導体
記憶装置は、図２に示された実施の形態１に係る不揮発
性半導体記憶装置と同様な構成を有するものである。
【００４４】図５に示されるように、本実施の形態２に
係る不揮発性半導体メモリセルＭＣ２は、実施の形態１
に係る不揮発性半導体メモリセルＭＣ１と同様な構成を
有するが、ノードＮ１と強誘電体キャパシタＣ１との間
に接続されゲートがワード線ＷＬ０に接続されたＮチャ
ネルＭＯＳトランジスタＴｒ２と、ノードＮ３と強誘電
体キャパシタＣ４との間に接続されゲートがワード線Ｗ
Ｌ３に接続されたＮチャネルＭＯＳトランジスタＴｒ５
とを備えず、ノードＮ１と強誘電体キャパシタＣ１、ノ
ードＮ３と強誘電体キャパシタＣ４とがそれぞれ直接接
続される点で相違する。
係る不揮発性半導体メモリセルＭＣ２は、実施の形態１
に係る不揮発性半導体メモリセルＭＣ１と同様な構成を
有するが、ノードＮ１と強誘電体キャパシタＣ１との間
に接続されゲートがワード線ＷＬ０に接続されたＮチャ
ネルＭＯＳトランジスタＴｒ２と、ノードＮ３と強誘電
体キャパシタＣ４との間に接続されゲートがワード線Ｗ
Ｌ３に接続されたＮチャネルＭＯＳトランジスタＴｒ５
とを備えず、ノードＮ１と強誘電体キャパシタＣ１、ノ
ードＮ３と強誘電体キャパシタＣ４とがそれぞれ直接接
続される点で相違する。
【００４５】本実施の形態２に係る不揮発性半導体メモ
リセルＭＣ２によれば、１ビットのデータを記憶するの
に必要なトランジスタの数は１個であり、実施の形態１
に係る不揮発性半導体メモリセルＭＣ１よりさらにチッ
プ面積の削減が図れるが、たとえば、強誘電体キャパシ
タＣ１へのデータの書込や強誘電体キャパシタＣ１から
のデータの読出のためにワード線ＷＬ０とワード線ＷＬ
１をＨレベルに活性化させると、ビット線ＢＬからノー
ドＮ１、強誘電体キャパシタＣ３、ノードＮ４、強誘電
体キャパシタＣ４、ノードＮ３、強誘電体キャパシタＣ
２、ノードＮ２からビット線／ＢＬという経路も導通
し、各強誘電体キャパシタＣ３，Ｃ４，Ｃ２へビット線
ＢＬ，／ＢＬ間の電圧の約１／３の電圧がかかるという
欠点がある。
リセルＭＣ２によれば、１ビットのデータを記憶するの
に必要なトランジスタの数は１個であり、実施の形態１
に係る不揮発性半導体メモリセルＭＣ１よりさらにチッ
プ面積の削減が図れるが、たとえば、強誘電体キャパシ
タＣ１へのデータの書込や強誘電体キャパシタＣ１から
のデータの読出のためにワード線ＷＬ０とワード線ＷＬ
１をＨレベルに活性化させると、ビット線ＢＬからノー
ドＮ１、強誘電体キャパシタＣ３、ノードＮ４、強誘電
体キャパシタＣ４、ノードＮ３、強誘電体キャパシタＣ
２、ノードＮ２からビット線／ＢＬという経路も導通
し、各強誘電体キャパシタＣ３，Ｃ４，Ｃ２へビット線
ＢＬ，／ＢＬ間の電圧の約１／３の電圧がかかるという
欠点がある。
【００４６】［実施の形態３］図６は、本発明の実施の
形態３に係る不揮発性半導体記憶装置に備えられたＮビ
ット対応の不揮発性半導体メモリセルの構成を示す回路
図である。
形態３に係る不揮発性半導体記憶装置に備えられたＮビ
ット対応の不揮発性半導体メモリセルの構成を示す回路
図である。
【００４７】なお、本実施の形態３に係る不揮発性半導
体記憶装置は、図２に示された実施の形態１に係る不揮
発性半導体記憶装置と同様な構成を有するものである。
体記憶装置は、図２に示された実施の形態１に係る不揮
発性半導体記憶装置と同様な構成を有するものである。
【００４８】図６に示されるように、本実施の形態３に
係る不揮発性半導体メモリセルＭＣ３は、ノードＮ５〜
Ｎ８と、ビット線ＢＬとノードＮ５との間に接続されゲ
ートがワード線ＷＬ１に接続されたＮチャネルＭＯＳト
ランジスタＴｒ３１と、ソース／ドレインがノードＮ５
に接続されゲートがワード線ＷＬ０に接続されたＮチャ
ネルＭＯＳトランジスタＴｒ３２と、ＮチャネルＭＯＳ
トランジスタＴｒ３２とノードＮ６との間に接続された
強誘電体キャパシタＣ１と、ノードＮ６とビット線／Ｂ
Ｌとの間に接続されたＮチャネルＭＯＳトランジスタＴ
ｒ３３と、ノードＮ６とノードＮ７との間に接続された
強誘電体キャパシタＣ２と、ビット線ＢＬとノードＮ７
との間に接続されゲートがワード線ＷＬ２に接続された
ＮチャネルＭＯＳトランジスタＴｒ３６と、ノードＮ５
とノードＮ８との間に接続された強誘電体キャパシタＣ
３と、ノードＮ８とビット線／ＢＬとの間に接続されゲ
ートがワード線ＷＬ２に接続されたＮチャネルＭＯＳト
ランジスタＴｒ３４と、ソース／ドレインがノードＮ７
に接続されゲートがワード線ＷＬ３に接続されたＮチャ
ネルＭＯＳトランジスタＴｒ３５と、ＮチャネルＭＯＳ
トランジスタＴｒ３５とノードＮ８との間に接続された
強誘電体キャパシタＣ４と、ソース／ドレインがノード
Ｎ７に接続されゲートがワード線ＷＬ４に接続されたＮ
チャネルＭＯＳトランジスタＴｒ３７と、ＮチャネルＭ
ＯＳトランジスタＴｒ３７とノードＮ８との間に接続さ
れた強誘電体キャパシタＣ５とを備えるが、さらに、ソ
ース／ドレインがノードＮ７に接続されゲートがワード
線ＷＬｎ（ｎは５以上の整数）に接続されたＮチャネル
ＭＯＳトランジスタＴｒ（３３＋ｎ）と、ＮチャネルＭ
ＯＳトランジスタＴｒ（３３＋ｎ）とノードＮ８との間
に接続された強誘電体キャパシタＣ（ｎ＋１）とを備え
る。
係る不揮発性半導体メモリセルＭＣ３は、ノードＮ５〜
Ｎ８と、ビット線ＢＬとノードＮ５との間に接続されゲ
ートがワード線ＷＬ１に接続されたＮチャネルＭＯＳト
ランジスタＴｒ３１と、ソース／ドレインがノードＮ５
に接続されゲートがワード線ＷＬ０に接続されたＮチャ
ネルＭＯＳトランジスタＴｒ３２と、ＮチャネルＭＯＳ
トランジスタＴｒ３２とノードＮ６との間に接続された
強誘電体キャパシタＣ１と、ノードＮ６とビット線／Ｂ
Ｌとの間に接続されたＮチャネルＭＯＳトランジスタＴ
ｒ３３と、ノードＮ６とノードＮ７との間に接続された
強誘電体キャパシタＣ２と、ビット線ＢＬとノードＮ７
との間に接続されゲートがワード線ＷＬ２に接続された
ＮチャネルＭＯＳトランジスタＴｒ３６と、ノードＮ５
とノードＮ８との間に接続された強誘電体キャパシタＣ
３と、ノードＮ８とビット線／ＢＬとの間に接続されゲ
ートがワード線ＷＬ２に接続されたＮチャネルＭＯＳト
ランジスタＴｒ３４と、ソース／ドレインがノードＮ７
に接続されゲートがワード線ＷＬ３に接続されたＮチャ
ネルＭＯＳトランジスタＴｒ３５と、ＮチャネルＭＯＳ
トランジスタＴｒ３５とノードＮ８との間に接続された
強誘電体キャパシタＣ４と、ソース／ドレインがノード
Ｎ７に接続されゲートがワード線ＷＬ４に接続されたＮ
チャネルＭＯＳトランジスタＴｒ３７と、ＮチャネルＭ
ＯＳトランジスタＴｒ３７とノードＮ８との間に接続さ
れた強誘電体キャパシタＣ５とを備えるが、さらに、ソ
ース／ドレインがノードＮ７に接続されゲートがワード
線ＷＬｎ（ｎは５以上の整数）に接続されたＮチャネル
ＭＯＳトランジスタＴｒ（３３＋ｎ）と、ＮチャネルＭ
ＯＳトランジスタＴｒ（３３＋ｎ）とノードＮ８との間
に接続された強誘電体キャパシタＣ（ｎ＋１）とを備え
る。
【００４９】したがって、不揮発性半導体メモリセルＭ
Ｃ３は、Ｎビットの情報を記憶するために、Ｎ個の強誘
電体キャパシタＣ１〜ＣＮと、（Ｎ＋２）個のＮチャネ
ルＭＯＳトランジスタＴｒ３１〜Ｔｒ（３２＋Ｎ）とを
備えるため、１ビットの情報を記憶するために必要なＮ
チャネルＭＯＳトランジスタの数はＮを大きくすると減
少するが、ノードＮ７，Ｎ８間の寄生容量が大きくなっ
て強誘電体キャパシタへのデータの書込や強誘電体キャ
パシタからのデータの読出においてデータへノイズが乗
りやすくなる。
Ｃ３は、Ｎビットの情報を記憶するために、Ｎ個の強誘
電体キャパシタＣ１〜ＣＮと、（Ｎ＋２）個のＮチャネ
ルＭＯＳトランジスタＴｒ３１〜Ｔｒ（３２＋Ｎ）とを
備えるため、１ビットの情報を記憶するために必要なＮ
チャネルＭＯＳトランジスタの数はＮを大きくすると減
少するが、ノードＮ７，Ｎ８間の寄生容量が大きくなっ
て強誘電体キャパシタへのデータの書込や強誘電体キャ
パシタからのデータの読出においてデータへノイズが乗
りやすくなる。
【００５０】
【発明の効果】請求項１および２に係る不揮発性半導体
記憶装置によれば、１ビットの情報を記憶するために必
要なトランジスタの数を減少させることにより、チップ
面積の削減を図ることができる。
記憶装置によれば、１ビットの情報を記憶するために必
要なトランジスタの数を減少させることにより、チップ
面積の削減を図ることができる。
【００５１】請求項３に係る不揮発性半導体記憶装置に
よれば、各強誘電体キャパシタごとにデータを読書きす
ることができる。
よれば、各強誘電体キャパシタごとにデータを読書きす
ることができる。
【００５２】請求項４に係る不揮発性半導体記憶装置に
よれば、１ビットの情報を記憶するために必要なトラン
ジスタの数を減少させることにより、チップ面積の削減
を図ることができる。
よれば、１ビットの情報を記憶するために必要なトラン
ジスタの数を減少させることにより、チップ面積の削減
を図ることができる。
【図１】 本発明の実施の形態１に係る不揮発性半導体
記憶装置に備えられた不揮発性半導体メモリセルの構成
を示す回路図である。
記憶装置に備えられた不揮発性半導体メモリセルの構成
を示す回路図である。
【図２】 本発明の実施の形態１に係る不揮発性半導体
記憶装置の構成を示す図である。
記憶装置の構成を示す図である。
【図３】 図１に示された強誘電体キャパシタの分極特
性（履歴曲線）を示すグラフである。
性（履歴曲線）を示すグラフである。
【図４】 図２に示された不揮発性半導体記憶装置の動
作を説明するためのタイミング図である。
作を説明するためのタイミング図である。
【図５】 本発明の実施の形態２に係る不揮発性半導体
記憶装置に備えられた不揮発性半導体メモリセルの構成
を示す回路図である。
記憶装置に備えられた不揮発性半導体メモリセルの構成
を示す回路図である。
【図６】 本発明の実施の形態３に係る不揮発性半導体
記憶装置に備えられた不揮発性半導体メモリセルの構成
を示す回路図である。
記憶装置に備えられた不揮発性半導体メモリセルの構成
を示す回路図である。
【図７】 従来の不揮発性半導体メモリセルの構成を示
す回路図である。
す回路図である。
ＢＬ，／ＢＬ ビット線、ＷＬ０〜ＷＬ４ ワード線、
Ｃ１〜Ｃ５ 強誘電体キャパシタ、Ｔｒ１〜Ｔｒ６，Ｔ
ｒ３５〜Ｔｒ３７ ＮチャネルＭＯＳトランジスタ。
Ｃ１〜Ｃ５ 強誘電体キャパシタ、Ｔｒ１〜Ｔｒ６，Ｔ
ｒ３５〜Ｔｒ３７ ＮチャネルＭＯＳトランジスタ。
Claims (4)
- 【請求項１】 第１のビット線と、 第２のビット線と、 前記第１および第２のビット線と交差する第１のワード
線と、 前記第１および第２のビット線と交差する第２のワード
線と、 前記第１および第２のビット線と交差する第３のワード
線と、 第１の強誘電体キャパシタと、 前記第１のビット線と前記第１の強誘電体キャパシタと
の間に接続され、ゲートが前記第１のワード線に接続さ
れた第１のトランジスタと、 前記第２のビット線と前記第１の強誘電体キャパシタと
の間に接続され、ゲートが前記第２のワード線に接続さ
れた第２のトランジスタと、 前記第２のトランジスタと前記第１のビット線との間に
接続された第２の強誘電体キャパシタと、 前記第２の強誘電体キャパシタと前記第１のビット線と
の間に接続され、ゲートが前記第３のワード線に接続さ
れた第３のトランジスタとを備えた不揮発性半導体記憶
装置。 - 【請求項２】 前記第１および第２のビット線と交差す
る第４のワード線と、 前記第１のトランジスタと前記第２のビット線との間に
接続された第３の強誘電体キャパシタと、 前記第３の強誘電体キャパシタと前記第２のビット線と
の間に接続され、ゲートが前記第４のワード線に接続さ
れた第４のトランジスタと、 前記第３のトランジスタと前記第４のトランジスタとの
間に接続された第４の強誘電体キャパシタとをさらに備
えた、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１の強誘電体キャパシタと前記第
３の強誘電体キャパシタとの間に接続され、ゲートが前
記第１のワード線に接続された第５のトランジスタと、 前記第２の強誘電体キャパシタと前記第４の強誘電体キ
ャパシタとの間に接続され、ゲートが前記第３のワード
線に接続された第６のトランジスタとをさらに備えた、
請求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 第１のビット線と、 第２のビット線と、 前記第１および第２のビット線と交差する第１のワード
線と、 前記第１のビット線と前記第２のビット線との間に接続
され、ゲートが前記第１のワード線に接続された第１の
トランジスタと、 前記第１のトランジスタと前記第２のビット線との間に
並列接続された複数の強誘電体キャパシタと、 各々が前記第１のトランジスタと前記複数の強誘電体キ
ャパシタのいずれか１つとの間に接続された複数の第２
のトランジスタと、 各々が前記第１および第２のビット線と交差するととも
に、前記複数の第２のトランジスタのいずれか１つのゲ
ートに接続された複数の第２のワード線とを備えた不揮
発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9269934A JPH11110976A (ja) | 1997-10-02 | 1997-10-02 | 不揮発性半導体記憶装置 |
| US09/045,045 US5889695A (en) | 1997-10-02 | 1998-03-20 | Nonvolatile semiconductor memory device reduced in occupy area of memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9269934A JPH11110976A (ja) | 1997-10-02 | 1997-10-02 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110976A true JPH11110976A (ja) | 1999-04-23 |
Family
ID=17479241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9269934A Withdrawn JPH11110976A (ja) | 1997-10-02 | 1997-10-02 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5889695A (ja) |
| JP (1) | JPH11110976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447228B1 (ko) * | 2001-11-05 | 2004-09-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 셀 어레이 및 그 구동장치 |
Families Citing this family (8)
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| SG11201901168UA (en) | 2016-08-31 | 2019-03-28 | Micron Technology Inc | Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory |
| SG11201901211XA (en) | 2016-08-31 | 2019-03-28 | Micron Technology Inc | Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory |
| US10867675B2 (en) | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
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| JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
| US5768182A (en) * | 1991-05-21 | 1998-06-16 | The Regents Of The University Of California | Ferroelectric nonvolatile dynamic random access memory device |
| JPH0734315A (ja) * | 1993-07-13 | 1995-02-03 | Kuraray Co Ltd | 特殊断面繊維およびその紡糸口金 |
| SG79200A1 (en) * | 1995-08-21 | 2001-03-20 | Matsushita Electric Ind Co Ltd | Ferroelectric memory devices and method for testing them |
| JPH09120685A (ja) * | 1995-10-24 | 1997-05-06 | Sony Corp | 強誘電体記憶装置 |
-
1997
- 1997-10-02 JP JP9269934A patent/JPH11110976A/ja not_active Withdrawn
-
1998
- 1998-03-20 US US09/045,045 patent/US5889695A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447228B1 (ko) * | 2001-11-05 | 2004-09-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 셀 어레이 및 그 구동장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5889695A (en) | 1999-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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