TWI709256B - 金屬-絕緣體-金屬電容器、包含有金屬-絕緣體-金屬電容器之半導體結構及其製作方法 - Google Patents

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Abstract

本發明實施例係關於一種MIM電容器，其包含一底部電極、安置於該底部電極上方之一中間電極、安置於該中間電極上方之一頂部電極、夾置於該底部電極與該中間電極之間之一第一介電質層，及夾置於該中間電極與該頂部電極之間之一第二介電質層。該底部電極之一表面及該頂部電極之一表面分別包括低於0.35 nm之一Ra值及低於0.4 nm之一Rq值。

Description

金屬-絕緣體-金屬電容器、包含有金屬-絕緣體-金屬電容器之半導體結構及其製作方法
本發明實施例係有關金屬-絕緣體-金屬電容器、包含有金屬-絕緣體-金屬電容器之半導體結構及其製作方法。
積體晶片形成於包含數百萬或數十億個電晶體裝置之半導體晶粒上。電晶體裝置經組態以充當切換器及/或產生功率增益以啟用一積體晶片之邏輯功能性(例如，形成經組態以執行邏輯功能之一處理器)。積體晶片通常亦包含被動裝置，諸如電容器、電阻器、電感器、變阻器等。被動裝置廣泛用於控制積體晶片特性(例如，增益、時間常數等)且為一積體晶片提供大範圍的不同功能性(例如，在相同晶粒上製作類比及數位電路)。
在被動裝置當中，諸如金屬-絕緣體-金屬(MIM)電容器之電容器(其等包含由一電容器介電質分離之至少一頂部金屬板及一底部金屬板)通常實施於積體電路中。
本發明的一實施例係關於一種金屬-絕緣體-金屬(MIM)電容器，其包括：一底部電極；一中間電極，其安置於該底部電極上方；一頂部電極，其安置於該中間電極上方；一第一介電質層，其夾置於該底部電極與該中間電極之間；及一第二介電質層，其夾置於該中間電極與該頂部電極之間，其中該底部電極之一表面及該頂部電極之一表面分別包括低於0.35奈米(nm)之一算術平均粗糙度(Ra)值及低於0.4nm之一均方根粗糙度(Rq)值。
本發明的一實施例係關於一種包含MIM電容器之半導體結構，其包括：一基板，其包括一第一區及一第二區；一第一電容器，其安置於該第一區中且包括複數個第一電極；及一第二電容器，其安置於該第二區中且與該第一電容器電隔離，該第二電容器包括複數個第二電極，其中該等第一電極之部分之一表面及該等第二電極之部分之一表面分別包括低於0.35nm之一Ra值及低於0.4nm之一Rq值。
本發明的一實施例係關於一種用於製作包含一MIM電容器之一半導體結構之方法，其包括：藉由一原子層沈積(ALD)在一基板上方形成一第一導電層；圖案化該第一導電層以形成一底部電極；在該底部電極上方形成一第一介電質層；在該第一介電質層上方形成一第二導電層；圖案化該第二導電層以形成一中間電極；在該中間電極上方形成一第二介電質層；藉由一ALD在該第二介電質層上方形成一第三導電層；及圖案化該第三導電層以形成一頂部電極，其中該第一導電層之一表面及該第三導電層之一表面分別包括低於0.35nm之一Ra值及低於0.4nm之一Rq值。
10:方法
20:方法
30:半導體結構
40:半導體結構
102:操作
104:操作
106:操作
108:操作
110:操作
112:操作
114:操作
116:操作
202:操作
204:操作
206:操作
300:基板
300a:第一區
300b:第二區
302:重佈層(RDL)
304:最頂部導電層
306:阻障層
308:保護層
310:第一導電層
310a:ALD形成之第一導電層
310b:多導電層
310b-1:ALD形成之下層
310b-2:PVD形成之上層
312:底部電極/電容器導電層
320:第一介電質層
330:第二導電層
330a:ALD形成之第二導電層
330b:多導電層
330b-1:ALD形成之下層
330b-2:PVD形成之上層
332:中間電極/電容器導電層
340:第二介電質層
350:第三導電層
350a:ALD形成之第三導電層
350b:多導電層
350b-1:ALD形成之下層
350b-2:PVD形成之上層
352:頂部電極/電容器導電層
360:絕緣層
370:絕緣層
380:導體
382:阻障層
390:絕緣層
392:絕緣層
394:開口
400:基板
400a:第一區
400b:第二區
402:重佈層(RDL)
404:最頂部導電層
406:阻障層
408:保護層
412a:第一底部電極
412b:第二底部電極
420:第一介電質層
432a:第一中間電極
432b:第二中間電極
440:第二介電質層
452a:第一頂部電極
452b:第二頂部電極
480a:第一導體
480b:第二導體
C:金屬-絕緣體-金屬(MIM)電容器
C1:第一電容器/金屬-絕緣體-金屬(MIM)電容器
C2:第二電容器/金屬-絕緣體-金屬(MIM)電容器
在結合附圖閱讀時，自以下[實施方式]最佳理解本揭露之 態樣。應注意，根據產業中之標準實踐，各種構件未按比例繪製。事實上，為清楚論述，可任意地增大或減小各種構件之尺寸。
圖1係表示根據本揭露之態樣之用於製作一MIM電容器之一方法之一流程圖。
圖2係表示根據本揭露之態樣之用於製作包含MIM電容器之一半導體結構的一方法之一流程圖。
圖3至圖14係繪示在一或多項實施例中根據本揭露之態樣建構之各個製造階段之一MIM電容器之示意圖。
圖15至圖17係繪示在一或多項實施例中根據本揭露之態樣建構之各個製造階段之包含MIM電容器之一半導體結構之示意圖。
以下揭露提供用於實施所提供標的之不同特徵之許多不同實施例或實例。下文描述元件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。例如，在以下描述中，一第一構件形成於一第二構件上方或上可包含其中第一構件及第二構件經形成而直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可未直接接觸之實施例。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複用於簡單及清楚之目的且本身並不指示所論述之各種實施例及/或組態之間的一關係。
此外，為便於描述，本文中可使用空間相關術語(諸如「下面」、「下方」、「下」、「上方」、「上」、「在…上」及類似者)來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。除圖中描繪之定向之外，空間相關術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可 以其他方式定向(旋轉90度或成其他定向)，且因此可同樣解釋本文中所使用之空間相關描述符。
如本文中使用，諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區、層及/或區段，此等元件、組件、區、層及/或區段不應受限於此等術語。此等術語僅可用以區分一個元件、組件、區、層或區段與另一元件、組件、區、層或區段。當本文中使用諸如「第一」、「第二」及「第三」之術語時，該等術語並不意指一序列或順序，除非上下文清楚指示。
如本文中使用，術語「近似」、「實質上」、「實質」及「約」用以描述且解釋微小變動。當結合一事件或境況使用時，該等術語可指代其中確切地發生該事件或境況之例項以及其中近似發生該事件或境況之例項。例如，當結合一數值使用時，該等術語可指代小於或等於該數值之±10%(諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或小於或等於±0.05%)之一變動範圍。例如，若兩個數值之間的一差小於或等於該等值之一平均值之±10%(諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或小於或等於±0.05%)，則該等值可被認為「實質上」相同或相等。例如，「實質上」平行可指代相對於0°小於或等於±10°(諸如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°或小於或等於±0.05°)之一角度變動範圍。例如，「實質上」垂直可指代相對於90°小於或等於±10°(諸如小於或等於±5°、小於或等於±4°、小於或等於 ±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°或小於或等於±0.05°)之一角度變動範圍。
MIM電容器可用作經組態減輕因電流之變化引起之電源供應或切換雜訊的去耦電容器。在一些實施例中，MIM電容器整合於後段製程(BEOL)金屬堆疊中的垂直安置於一下伏金屬層與一上覆金屬層之間之一位置處。然而，將一MIM電容器定位於一BEOL金屬堆疊內可呈現許多製造問題。例如，MIM電容器通常具有大量層而導致大於大多數BEOL金屬層之一構形(例如，具有大於400奈米(nm)之一步階大小)。因此，在一些實施例中，將MIM電容器安置於BEOL金屬堆疊上方而非安置於BEOL金屬堆疊內以避免構形問題。在一些實施例中，將MIM電容器安置於一重佈層(RDL)內或其上方。然而，仍面臨其他問題。
在一些實施例中，當藉由物理氣相沈積(PVD)形成電極時，電極之一表面包含大於0.65奈米(nm)之一算術平均粗糙度(Ra)值及大於0.7nm之一均方根粗糙度(Rq)值。應瞭解，表面粗糙度可定義為一算術平均Ra及一均方根Rq。算術平均Ra指示各峰值(根據第一導電層之表面之最高及最低部分)之一算術平均值，且均方根Rq指示rms(均方根)。簡而言之，較高Ra及Rq值指示包含無數凹陷區之一粗糙表面。此外，當在金屬電極上方形成一介電質層時，金屬電極之粗糙表面可誘發局部較薄介電質層，此稱為一弱點。如上文提及，MIM電容器之金屬電極包含不均勻拓撲，且在一些實施例中，觀察到電場歸因於不均勻拓撲而集中，且集中電場降低臨限電壓Vt。此外，降低的Vt及局部較薄介電質層一起使得弱點處更容易且快速地發生崩潰。另一方面，當圖案化或蝕刻金屬電極時，下伏於凹陷區之介電質層可被消耗且因此繼承此粗糙表面。此外，諸如金 屬聚合物之殘餘物可累積或陷留在介電質層之粗糙表面中。因此，不利地影響MIM電容器之電容。
因此，本揭露提供一種能夠減輕粗糙表面問題且因此防止崩潰且改良MIM電容器效能之包含MIM電容器之半導體結構及其製作方法。
圖1係表示根據本揭露之態樣之用於製作一MIM電容器之一方法10之一流程圖。用於製作MIM電容器之方法10包含一操作102，藉由一原子層沈積(ALD)在一基板上方形成一第一導電層。方法10進一步包含一操作104，圖案化第一導電層以形成一底部電極。方法10進一步包含一操作106，在底部電極上方形成一第一介電質層。方法10進一步包含一操作108，在第一介電質層上方形成一第二導電層。在一些實施例中，可藉由一ALD或一物理氣相沈積(PVD)形成第二導電層，但本揭露不限於此。方法10進一步包含一操作110，圖案化第二導電層以形成一中間電極。方法10進一步包含一操作112，在中間電極上方形成一第二介電質層。方法10進一步包含一操作114，藉由一ALD在第二介電質層上方形成一第三導電層。方法10進一步包含一操作116，圖案化第三導電層以形成一頂部電極。將根據一或多項實施例進一步描述方法10。應注意，可在各種態樣之範疇內重新配置或以其他方式修改方法10之操作。進一步應注意，可提供在方法10之前、期間及之後的額外處理，且本文中可能僅簡要描述一些其他處理。因此，在本文中描述之各種態樣之範疇內之其他實施方案係可行的。
圖2係表示根據本揭露之態樣之用於製作包含MIM電容器之一半導體結構的一方法20之一流程圖。用於製作包含MIM電容器之半 導體結構之方法20包含一操作202，接納一基板。在一些實施例中，基板包含其上界定之一第一區及一第二區。方法20進一步包含一操作204，形成第一區中之一第一電容器及第二區中之一第二電容器。在一些實施例中，操作204可進一步包含方法10之操作102至116，但本揭露不限於此。方法20進一步包含一操作206，形成分別電連接至第一電容器之第一電極的複數個第一導體，且形成穿透第二電容器之第二電極之兩者之至少一個第二導體。將根據一或多項實施例進一步描述方法20。應注意，可在各種態樣之範疇內重新配置或以其他方式修改方法20之操作。進一步應注意，可提供在方法20之前、期間及之後的額外處理，且本文中可能僅簡要描述一些其他處理。因此，在本文中描述之各種態樣之範疇內之其他實施方案係可行的。
圖3至圖14繪示在一或多項實施例中根據本揭露之態樣建構之各個製造階段之包含MIM電容器之一半導體結構30之示意圖。在一些實施例中，半導體結構可為一晶粒。參考圖3，接納或提供一基板300。基板300(亦稱為一晶粒基板)包含一半導體材料，諸如矽(Si)。在一項實施例中，基板300可包含其他半導體材料，諸如矽鍺(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)或類似者。基板300可為一p型半導電基板(受體型)或一n型半導電基板(施體型)。或者，基板300可包含：另一元素半導體，諸如Ge；化合物半導體，包含SiC、GaAs、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)或銻化銦(InSb)；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或其等之組合。在另一替代例中，基板300可為一絕緣體上覆半導體(semiconductor-on-insulator，SOI)。在其他替代例中，基板300可包含一摻雜磊晶層、一梯 度半導體層或上覆於一不同類型之另一半導體層上之一半導體層，諸如SiGe層上之Si層。
可在基板300上方形成各種電組件。電組件之實例包含：主動裝置，諸如電晶體及二極體；及被動裝置，諸如電容器、電感器及電阻器。電組件亦可包含諸如導線(conductive line)或導電通路之導電構件，及使導電構件電絕緣之絕緣構件。在一些實施例中，基板300包含一或多個連接端子(未展示)，利用該一或多個連接端子來將基板300之電組件導電地耦合至外部電路或裝置。
一重佈層(RDL)302形成於基板300上方。RDL 302經組態以電連接其上覆組件。另外，RDL 302經組態以將其上覆組件與基板300之電組件電耦合。RDL 302可包含多個金屬層(未展示)。金屬層之各者可包含導電線(conductive wire)或導線，且其透過金屬通路(未展示)電耦合至一相鄰上覆或下伏金屬層。此外，金屬線及金屬通路與其他組件電絕緣。絕緣可由諸如一金屬間介電質(IMD)之絕緣材料達成。應注意，儘管在圖3至圖14中僅展示RDL 302之最頂部導電層304，然熟習此項技術者將容易認識到，根據不同設計要求，可將其他金屬層安置於絕緣材料中。在一些實施例中，最頂部導電層304可包含一金屬，諸如銅(Cu)、鎢(W)或鋁(Al)，但本揭露不限於此。另外，提供夾置於最頂部導電層304與IMD之間的一阻障層306以防止金屬擴散，但本揭露不限於此。在一些實施例中，基板300可包含其上界定之一第一區300a及一第二區300b。實質上，第二區300b界定為對應於最頂部導電層304，如圖3中展示，但本揭露不限於此。
仍參考圖3，一保護層308可安置於RDL 302上方。在一些 實施例中，保護層308可為一多層，但本揭露不限於此。在一些實施例中，保護層308可由多種介電材料形成，且可為例如氧化物(例如，Ge氧化物)、氮化物、氮氧化物(例如，GaP氮氧化物)、二氧化矽(SiO2)、含氮氧化物(例如，含氮SiO2)、氮摻雜氧化物(例如，N2植入SiO2)、氮氧化矽(SixOyNz)、聚合物材料或類似者。在一替代實施例中，保護層308包含聚合物材料，諸如聚醯亞胺(PI)、聚苯并
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唑(PBO)、苯並環丁烯(BCB)、環氧樹脂或類似者。在一些實施例中，保護層308可包含一下SiN層及一上電漿輔助氧化物(PEOX)-無摻雜矽酸鹽玻璃(USG)(PEOX-USG)層，但本揭露不限於此。保護層308可使用一CVD、PVD、旋塗塗覆或其他適合操作而形成。在一實施例中，保護層308具有介於大約4000埃(Å)與大約5000Å之間之一厚度，但本揭露不限於此。
參考圖4A，根據操作102，在基板300上方形成一第一導電層310。在一些實施例中，第一導電層310可包含各種導電材料，諸如氧化銦錫(ITO)、鋁(Al)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、氮化鉬(MoN)、銅(Cu)、鉑(Pt)、鈀(Pd)、鋨(Os)、釕(Ru)、二氧化銥(IrO2)、二氧化錸(ReO2)、三氧化錸(ReO3)或其等之一組合。在一些實施例中，第一導電層310係藉由一ALD形成之一單導電層。在一些實施例中，ALD形成之第一導電層310a之一厚度在大約300Å與大約500Å之間，但本揭露不限於此。在一些實施例中，ALD形成之第一導電層310a之一表面包含小於0.35nm之一Ra值及小於0.4nm之一Rq值。如上文提及，較低Ra及Rq值指示一更均勻表面。在本揭露之一些實施例中，完全由PVD形成之一導電層包含大於0.65之Ra值及大於0.7之Rq值。因此，推斷出ALD形成之第一導電層310a包含一更均勻或平滑 之表面。
參考圖4B，在一些實施例中，第一導電層310可為根據操作102藉由ALD及PVD形成之一多導電層。且在ALD之後執行PVD。換言之，第一導電層可為一多導電層310b，其包含一ALD形成之下層310b-1及一PVD形成之上層310b-2，如圖4B中展示。在一些實施例中，ALD形成之下層310b-1之一厚度在大約300Å與大約500Å之間，但本揭露不限於此。在一些實施例中，PVD形成之上層310b-2之一厚度對ALD形成之下層310b-1之一厚度之一比大於2，但本揭露不限於此。在一些實施例中，ALD形成之下層310b-1之厚度近似小於100Å，但本揭露不限於此。應注意，ALD形成之下層310b-1包含小於0.35nm之一Ra值及小於0.4nm之一Rq值。此外，ALD形成之下層310b-1用作一更平滑底層，且因此減小PVD形成之上層310b-2之Ra值及Rq值。換言之，在與上覆於一非ALD形成之層的一PVD形成之層相比時，PVD形成之上層310b-2因此獲得一更平滑表面。
參考圖5，根據操作104，接著圖案化第一導電層310以形成一底部電極312。
參考圖6，根據操作106，接著在底部電極312上方形成一第一介電質層320。此外，第一介電質層320經保形地形成以覆蓋底部電極312。在一些實施例中，第一介電質層320可包含一高介電係數材料(即，具有大於二氧化矽(SiO2)之一介電常數之一介電材料)。在各種實施例中，第一介電質層320可包含一單層。在其他實施例中，第一介電質層320可包含以下各者之一多層：SiO2、氮化矽(Si4N4)、氧化鋁(Al2O4)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、鈦酸鍶(SrTiO4)、氧化鋯(ZrO2)、氧化鉿 (HfO2)、矽酸鉿(HfSiO4)、氧化鑭(La2O4)、氧化釔(Y2O4)等。在一些實施例中，第一介電質層320之一厚度可在大約20Å與大約200Å之間，但本揭露不限於此。在一些實施例中，第一介電質層320可包含ZrO2/Al2O4/ZrO2(ZAZ)之堆疊層，但本揭露不限於此。在一些實施例中，ZAZ堆疊之各層包含大約20Å之一厚度，但本揭露不限於此。應注意，由於下伏底部電極312(其先前為第一導電層310)包含一較平滑表面，故使第一介電質層320變得均勻。
參考圖7A，根據操作108，在第一介電質層320上方形成一第二導電層330。在一些實施例中，第二導電層330可包含與第一導電層310相同之材料及厚度，因此為簡單起見省略該等細節。在一些實施例中，第二導電層330係藉由ALD或PVD形成之一單導電層。在一些實施例中，ALD形成之第二導電層330a之一表面包含小於0.35nm之一Ra值及小於0.4nm之一Rq值，但本揭露不限於此。如上文提及，ALD形成之第二導電層330a包含一更平滑表面。
參考圖7B，在一些實施例中，第二導電層330可為藉由ALD及PVD形成之一多導電層。換言之，第二導電層可為一多導電層330b，其包含一ALD形成之下層330b-1及一PVD形成之上層330b-2，如圖7B中展示。在一些實施例中，ALD形成之下層330b-1之一厚度在大約300Å與大約500Å之間，但本揭露不限於此。在一些實施例中，PVD形成之上層330b-2之一厚度對ALD形成之下層330b-1之一厚度之一比大於2，但本揭露不限於此。在一些實施例中，ALD形成之下層330b-1之厚度近似小於100Å，但本揭露不限於此。應注意，ALD形成之下層330b-1包含小於0.35nm之一Ra值及小於0.4nm之一Rq值。此外，ALD形成之下層 330b-1用作一更平滑底層，且因此減小PVD形成之上層330b-2之Ra值及Rq值。
參考圖8，根據操作110，接著圖案化第二導電層330以形成一中間電極332。
參考圖9，根據操作112，接著在中間電極332上方形成一第二介電質層340。此外，第二介電質層340經保形地形成以覆蓋中間電極332。在一些實施例中，第二介電質層340可包含與第一介電質層320相同之材料及厚度，因此為簡單起見省略該等細節。應注意，由於下伏中間電極332(其先前為第二導電層330)可包含一較平滑表面，故可使第二介電質層340變得均勻。
參考圖10A，根據操作114，在第二介電質層340上方形成一第三導電層350。在一些實施例中，第三導電層350可包含與第一導電層310相同之材料及厚度，因此為簡單起見省略該等細節。在一些實施例中，根據操作114，第三導電層350係藉由ALD形成之一單導電層。在一些實施例中，ALD形成之第三導電層350a之一表面包含小於0.35nm之一Ra值及小於0.4nm之一Rq值。如上文提及，較低Ra及Rq值指示一更平滑表面。在本揭露之一些實施例中，完全由PVD形成之一導電層包含大於0.65之Ra值及大於0.7之Rq值。因此，推斷出ALD形成之第三導電層350a包含一更平滑表面。
參考圖10B，在一些實施例中，第三導電層350可為根據操作114藉由ALD及PVD形成之一多導電層。且在ALD之後執行PVD。換言之，第三導電層可為一多導電層350b，其包含一ALD形成之下層350b-1及一PVD形成之上層350b-2，如圖10B中展示。在一些實施例中，ALD形 成之下層350b-1之一厚度在大約300Å與大約500Å之間，但本揭露不限於此。在一些實施例中，PVD形成之上層350b-2之一厚度對ALD形成之下層350b-1之一厚度之一比大於2，但本揭露不限於此。在一些實施例中，ALD形成之下層350b-1之厚度近似小於100Å，但本揭露不限於此。應注意，ALD形成之下層350b-1包含小於0.35nm之一Ra值及小於0.4nm之一Rq值。此外，ALD形成之下層350b-1用作一更平滑底層，且因此減小PVD形成之上層350b-2之Ra值及Rq值。換言之，PVD形成之上層350b-2因此獲得一更平滑表面。
參考圖11，在一些實施例中，在第三導電層350上方形成另一絕緣層360。在一些實施例中，絕緣層360可包含不同於第一介電質層320及第二介電質層340之材料，但本揭露不限於此。例如，絕緣層360可包含SiON，但本揭露不限於此。在一些實施例中，絕緣層360之一厚度大於第一介電質層320及第二介電質層340之厚度，但本揭露不限於此。例如，絕緣層之厚度可為大約300Å，但本揭露不限於此。接著，根據操作116，絕緣層360及第三導電層350經圖案化且因此形成一頂部電極352，如圖11中展示。
參考圖12，接著在基板300上形成另一絕緣層370。在一些實施例中，絕緣層370包含PEOX-USG，但本揭露不限於此。在一些實施例中，絕緣層370用作一鈍化層，且因此形成一實質上均勻表面，如圖12中展示。在一些實施例中，絕緣層370足夠厚以提供均勻表面。例如但不限於，絕緣層370之一厚度可近似大於4000Å。
參考圖13及圖14，接著在絕緣層370上方形成一導體380。在一些實施例中，導體380可包含W、Al、Cu或AlCu，但本揭露不限於 此。在一些實施例中，一阻障層382夾置於導體380與周圍層之間，如圖13中展示。此外，在絕緣層370及導體380上方形成絕緣層390及392。接著，在絕緣層390及392中形成一開口394以暴露導體380，如圖14中展示。
在一些實施例中，包含MIM電容器之半導體結構30形成為如圖14中展示。半導體結構30包含基板300，基板300包含第一區300a及第二區300b。MIM電容器C包含三個電容器導電層312、332及352。如圖14中展示，三個電容器導電層包含安置於第一區300a中之底部電極312、安置於第一區300a中之底部電極312上方之中間電極332，及安置於第一區300a中之中間電極332上方之頂部電極352。再者，第一介電質層320夾置於底部電極312與中間電極332之間，且第二介電質層340夾置於中間電極332與頂部電極352之間。如上文提及，底部電極312可為一單ALD形成之導電層或包含一ALD形成之下層及一PVD形成之上層的一多導電層。再者，頂部電極352可為一單ALD形成之導電層或包含一ALD形成之下層及一PVD形成之上層的一多導電層。中間電極332可為一單ALD形成或PVD形成之導電層，或包含一ALD形成之下層及一PVD形成之上層的一多導電層。在一些實施例中，底部電極312之厚度、中間電極332之厚度及頂部電極352之厚度實質上相同，但本揭露不限於此。在一些實施例中，PVD形成之上層310b-2/330b-2/350b-2之厚度大於ALD形成之下層310b-1/330b-1/350b-1之厚度。因為至少頂部及底部電極352及312完全或部分由ALD形成，所以表面粗糙度得以降低且獲得一較平滑表面。
應注意，在一些實施例中，底部電極312及頂部電極352各自包含一較平滑表面，因此使得上覆第一介電質層320及第二介電質層 340均勻。因此，減輕局部較薄之介電質問題(其成為弱點)，且因此緩解崩潰。此外，歸因於較平滑表面，在圖案化或蝕刻電極期間對介電質層320/340之損害及殘餘物累積兩者皆得以減輕。
仍參考圖14，在一些實施例中，三個電容器導電層312、332及352之兩者延伸至基板300之第二區300b中。在一些實施例中，至少一導體380穿透實質上在第二區300b中之三個電容器導電層312、332及352之兩者。如圖14之左側部分中展示，導體380可穿透底部電極312及中間電極332。如在圖14之中間展示，導體380可穿透頂部電極352及中間電極332。如圖14之右側部分中展示，導體380可穿透頂部電極352及底部電極312。參考圖14，應注意，穿透三個導電層312、332及352之兩者之導體380進一步穿透保護層308且延伸為著陸於最頂部導電層304上。因此，導體380電連接至最頂部導電層304。
仍參考圖14，應注意，存在電連接至導體380之三個導電層312、332及352之兩者。透過開口394暴露之導體380用以接收外部訊號。當將電壓施加至MIM電容器C時，電流可透過第二區300b中之三個導電層312、332及352之兩者流動至MIM電容器C中。因此，MIM電容器C容許直流電(DC)電源線上之高頻雜訊直接在線之間分流，而防止雜訊穿過最頂部導電層304到達安置於基板300中之內部裝置。因此，在一些實施例中，MIM電容器C可有助於提供更穩定的功率給內部裝置。另外，若需要電源供應在各種操作模式之間切換，則一適當去耦電容可充當一能量儲備，而減小在模式切換事件期間電壓之非所要驟降幅度。因此，在本揭露之一些實施例中，MIM電容器C可被視為一濾波器。
請參考圖15至圖17，其等係繪示在一或多項實施例中根據 本揭露之態樣之包含MIM電容器之一半導體結構40之一示意圖。應容易瞭解，圖15至圖17及圖3至圖14中之相同元件可包含類似材料，且因此為簡潔起見省略該等細節，且僅詳述不同點。參考圖15，根據操作202，接納一基板400。在基板400上方安置一RDL 402。RDL 402可包含堆疊於一IMD層中之複數個導電層。應注意，儘管在圖15至圖17中僅展示RDL 402之最頂部導電層404，然熟習此項技術者將容易認識到，可根據不同設計要求安置其他導電層。另外，提供夾置於最頂部導電層404與IMD層之間的一阻障層406以防止金屬擴散，但本揭露不限於此。此外，可在RDL 402上方安置一保護層408。在一些實施例中，保護層408可為一多層，但本揭露不限於此。
仍參考圖15，基板400可包含其上界定之一第一區400a及一第二區400b。在一些實施例中，第一區400a及第二區400b經界定以容納不同電容器，但本揭露不限於此。
參考圖16，根據操作204，在第一區400a中形成一第一電容器C1，且在第二區400b中形成一第二電容器C2。此外，第一電容器C1與第二電容器C2電隔離。應注意，第一電容器C1及第二電容器C2之各元件可根據方法10形成，但本揭露不限於此。例如，可執行操作102及104以同時形成第一區400a中之一第一底部電極412a及第二區400b中之一第二底部電極412b。如上文提及，第一底部電極412a及第二底部電極412b可為一單ALD形成之導電層或包含一ALD形成之下層及一PVD形成之上層的一多導電層。歸因於ALD，第一底部電極412a及第二底部電極412b之表面粗糙度得以降低且獲得一較平滑表面。
仍參考圖16，可執行操作106以在第一底部電極412a及第 二底部電極412b上方形成一第一介電質層420。應注意，由於下伏第一底部電極412a及第二底部電極412b包含較平滑表面，故使得保形形成之第一介電質層420均勻。
接著，可執行操作108及110以同時形成第一區400a中之一第一中間電極432a及第二區400b中之一第二中間電極432b。如上文提及，第一中間電極432a及第二中間部電極432b可為一單ALD形成或PVD形成之導電層，或包含一ALD形成之下層及一PVD形成之上層的一多導電層。如上文提及，在使用ALD時，第一中間電極432a及第二中間電極432b之表面粗糙度可降低，且可獲得一較平滑表面。
接著，可執行操作112以在第一中間電極432a及第二中間電極432b上方形成一第二介電質層440。
隨後，可執行操作114及116以同時形成第一區400a中之一第一頂部電極452a及第二區400b中之一第二頂部電極452b。如上文提及，第一頂部電極452a及第二頂部電極452b可為一單ALD形成之導電層或包含一ALD形成之下層及一PVD形成之上層的一多導電層。歸因於ALD，第一頂部電極452a及第二頂部電極452b之表面粗糙度得以降低且獲得一較平滑表面。
參考圖17，根據操作206，在第一區400a中形成複數個第一導體480a，且在第二區400b中形成至少一個第二導體480b。此外，第一導體480a分別電連接至第一頂部電極412a、第二頂部電極432a及第三頂部電極452a，如圖17中展示。另一方面，第二導體480b穿透包含第二頂部電極452b及第二中間電極432b之一對、包含第二中間電極432b及第二底部電極412b之一對或包含第二頂部電極452b及第二底部電極412b之 一對。應注意，儘管在圖17中僅展示包含第二頂部電極452b及第二中間電極432b之一對，然熟習此項技術者將容易認識到根據圖17之其他對，因此為簡單起見省略該等細節。
因此，獲得包含MIM電容器C1及C2之半導體結構40。如上文提及，由於第一電容器C1及第二電容器C2之電極可藉由ALD形成，故該等電極可包含較平滑表面，且因此可使上覆介電質層420及440更均勻。因此，不僅減輕集中的或聚集的電場問題，而且減少圖案化或蝕刻電極期間之累積。因此，可有效地緩解崩潰問題。
因此，本揭露提供一種MIM電容器、包含MIM電容器之半導體及其製作方法。因為至少底部電極及頂部電極藉由ALD而形成，所以減輕不均勻拓撲問題且因此可防止崩潰。因此，改良包含MIM電容器之半導體結構之效能。
在一些實施例中，提供一種MIM電容器。MIM電容器包含一底部電極、安置於底部電極上方之一中間電極、安置於中間電極上方之一頂部電極、夾置於底部電極與中間電極之間之一第一介電質層，及夾置於中間電極與頂部電極之間之一第二介電質層。底部電極之一表面及頂部電極之一表面各自包含低於0.35nm之一Ra值及低於0.4nm之一Rq值。
在一些實施例中，提供一種包含MIM電容器之半導體結構。半導體結構包含一基板，該基板包含一第一區及一第二區，一第一電容器安置於第一區中，且一第二電容器安置於第二區中。第二電容器與第一電容器電隔離。第一電容器包含複數個第一電極，且第二電容器包含複數個第二電極。第一電極之部分之一表面及第二電極之部分之一表面各自包含低於0.35nm之一Ra值及低於0.4nm之一Rq值。
在一些實施例中，提供一種用於製作包含一MIM電容器之一半導體結構之方法。該方法包含以下操作。藉由一ALD在一基板上方形成一第一導電層。圖案化第一導電層以形成一底部電極。在底部電極上方形成一第一介電質層。在第一介電質層上方形成一第二導電層，且圖案化第二導電層以形成一中間電極。在中間電極上方形成一第二介電質層。藉由一ALD在第二介電質層上方形成一第三導電層。圖案化第三導電層以形成一頂部電極。在一些實施例中，第一導電層之一表面及第三導電層之一表面各自包含低於0.35nm之一Ra值及低於0.4nm之一Rq值。
前文概述若干實施例之特徵使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應明白，其等可容易將本揭露用作用於設計或修改其他製程及結構的一基礎以實行本文中所介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應認知，此等等效構造不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇之情況下在本文中進行各種改變、置換及更改。
30‧‧‧包含金屬-絕緣體-金屬(MIM)電容器之半導體結構
300‧‧‧基板
300a‧‧‧第一區
300b‧‧‧第二區
302‧‧‧重佈層(RDL)
304‧‧‧最頂部導電層
306‧‧‧阻障層
308‧‧‧保護層
312‧‧‧底部電極/電容器導電層
320‧‧‧第一介電質層
332‧‧‧中間電極/電容器導電層
340‧‧‧第二介電質層
352‧‧‧頂部電極/電容器導電層
360‧‧‧絕緣層
370‧‧‧絕緣層
380‧‧‧導體
382‧‧‧阻障層
390‧‧‧絕緣層
392‧‧‧絕緣層
394‧‧‧開口
C‧‧‧金屬-絕緣體-金屬(MIM)電容器

Claims (10)

  1. 一種金屬-絕緣體-金屬(MIM)電容器，其包括：一底部電極；一中間電極，其安置於該底部電極上方；一頂部電極，其安置於該中間電極上方；一第一介電質層，其夾置於該底部電極與該中間電極之間；及一第二介電質層，其夾置於該中間電極與該頂部電極之間，其中該底部電極之一表面及該頂部電極之一表面分別包括低於0.35奈米(nm)之一算術平均粗糙度(Ra)值及低於0.4nm之一均方根粗糙度(Rq)值。
  2. 如請求項1之MIM電容器，其中該底部電極包括一第一下層及安置於該第一下層上之一第一上層，且該第一上層之一厚度大於該第一下層之一厚度。
  3. 如請求項1之MIM電容器，其中該中間電極包括一第二下層及安置於該第二下層上之一第二上層，且該第二上層之一厚度大於該第二下層之一厚度。
  4. 如請求項1之MIM電容器，其中該頂部電極包括一第三下層及安置於該第三下層上之一第三上層，且該第三上層之一厚度大於該第三下層之一厚度。
  5. 如請求項1之MIM電容器，其進一步包括一導體，該導體穿透包含該底部電極及該中間電極之一對、包含該中間電極及該頂部電極之一對或包含該頂部電極及該底部電極之一對。
  6. 一種包含MIM電容器之半導體結構，其包括：一基板，其包括一第一區及一第二區；一第一電容器，其安置於該第一區中且包括複數個第一電極；及一第二電容器，其安置於該第二區中且與該第一電容器電隔離，該第二電容器包括複數個第二電極，其中該等第一電極之部分之一表面及該等第二電極之部分之一表面分別包括低於0.35nm之一Ra值及低於0.4nm之一Rq值。
  7. 如請求項6之半導體結構，其進一步包括安置於該第一區中且分別電連接至該等第一電極之複數個第一導體，其中該第一電容器之該等第一電極包括一第一底部電極、一第一中間電極及一第一頂部電極，且該等第一導體分別電連接至該第一底部電極、該第一中間電極及該第一頂部電極。
  8. 如請求項6之半導體結構，其進一步包括安置於該第二區中之至少一個第二導體，其中該第二電容器之該等第二電極包括一第二頂部電極、一第二中間電極及一第二底部電極，該第二導體穿透包括該第二頂部電極及該第二中間電極之一對、包括該第二中間電極及該第二底部電極之一對或包括該第二頂部電極及該第二底部電極之一對。
  9. 如請求項6之半導體結構，其中該等第一電極及該等第二電極分別包括一單層或一多層。
  10. 一種用於製作包含一MIM電容器之一半導體結構之方法，其包括：藉由一原子層沈積(ALD)在一基板上方形成一第一導電層；圖案化該第一導電層以形成一底部電極；在該底部電極上方形成一第一介電質層；在該第一介電質層上方形成一第二導電層；圖案化該第二導電層以形成一中間電極；在該中間電極上方形成一第二介電質層；藉由一ALD在該第二介電質層上方形成一第三導電層；及圖案化該第三導電層以形成一頂部電極，其中該第一導電層之一表面及該第三導電層之一表面分別包括低於0.35nm之一Ra值及低於0.4nm之一Rq值。
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