KR20150111846A - 반도체 장치 - Google Patents

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KR20150111846A
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plug
wiring
intermediate layer
insulating film
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KR1020150037302A
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마코토 우에키
키요시 타케우치
타카시 하세
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 반도체 장치의 특성 변화를 억제한다.
[해결 수단] 반도체 장치는, 층간절연막(II1) 중에 형성된 플러그(PR1)와, 플러그(PR1) 상에 설치되고, 또한 플러그(PR1)에 접속하는 하부전극(LE1)과, 하부전극(LE1) 상에 설치되고, 또한 금속 산화물로 구성되는 중간층(ML1)과, 중간층(ML1) 상에 설치된 상부전극(UE1)을 구비한다. 중간층(ML1)은, 하부전극(LE1)과 상부전극(UE1)에 접하는 적층영역(LR1)을 가진다. 적층영역(LR1)은, 적어도 일부에 있어서 플러그(PR1)와 중첩되어 있지 않다. 플러그(PR1)는, 적어도 일부에 있어서 적층영역(LR1)과 중첩되어 있지 않다.

Description

반도체 장치{Semiconductor device}
본 발명은, 반도체 장치에 관한 것으로, 예를 들면 메모리 소자를 가지는 반도체 장치에 적용 가능한 기술이다.
반도체 장치는, 예를 들면 메모리 소자를 갖추는 경우가 있다. 예로써 특허문헌 1~3, 및 비특허문헌 1에는, 메모리 소자인 저항 변화 소자(ReRAM: Resistance Random Access Memory)에 관한 기술이 기재되어 있다.
특허문헌 1에는, 천이금속(遷移金屬)으로 이루어진 접지측 전극과, 귀금속 또는 귀금속 산화물로 이루어진 정극(正極)측 전극과, 접지측 전극과 정극측 전극의 사이에 배치된 천이금속 산화막으로 구성되는 저항 변화 소자가 기재되어 있다. 특허문헌 2에는, MOx로 표시되는 조성을 가지는 제1 산소 부족형(酸素不足型)의 천이금속 산화물을 포함하는 제1 영역과, MOy(x＜y)로 표시되는 조성을 가지는 제2 산소 부족형의 천이금속 산화물을 포함하는 제2 영역을 가지는 저항 변화층을 갖추는 저항 변화 소자가 기재되어 있다.
특허문헌 3에는, 제1 배선층 표면에 설치된 가변 저항층과, 제1 배선층 상에 설치된 층간절연막과, 층간절연막 내에 설치되고, 또한 가변 저항층에 접속하는 플러그 금속을 갖추는 불휘발성 메모리용 가변 저항이 기재되어 있다. 또한, 비특허문헌 1은, WOX를 이용한 ReRAM에 관한 검토 결과를 나타내는 것이다.
국제 공개 제2008/075471호 팜플릿 국제 공개 제2010/021134호 팜플릿 일본 공개특허 2009-117668호 공보
Tech. Dig. IEEE IEDM2010, pp. 440-443
반도체 장치를 구성하는 다층 배선 구조는, 하부전극과, 금속 산화물로 구성되는 중간층과, 상부전극이 차례로 적층되어 이루어지는 MIM(Metal Insulator Metal) 구조를 갖추는 경우가 있다. 이러한 반도체 장치에 있어서는, MIM 구조 하에 위치하는 배선층의, 플러그나 배선에 기인한 요철에 의해서, MIM 구조를 구성하는 절연층의 두께가 불균일하게 될 우려가 있었다. 이 경우, 반도체 장치에서의 특성 변화가 일어나는 것이 우려된다. 그 외의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해 질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 하부전극과, 상부전극과, 하부전극과 상부전극의 사이에 설치되고, 또한 하부전극과 상부전극에 접하는 적층영역을 가지는 중간층을 갖추고 있다. 그리고, 적층영역의 적어도 일부가 하부전극 하에 위치하는 플러그와 중첩되어 있지 않고, 또한 플러그의 적어도 일부가 적층영역과 중첩되어 있지 않다.
상기 일 실시 형태에 따르면, 반도체 장치의 특성 변화를 억제할 수 있다.
[도 1] 제1 실시 형태에 따른 반도체 장치를 나타내는 단면도이다.
[도 2] 도 1에 나타나는 반도체 장치를 나타내는 평면도이다.
[도 3] 본 실시 형태에 따른 반도체 장치를 나타내는 평면 모식도이다.
[도 4] 도 1에 나타나는 반도체 장치의 변형예를 나타내는 단면도이다.
[도 5] 도 4에 나타나는 반도체 장치를 나타내는 평면도이다.
[도 6] 도 1에 나타나는 반도체 장치의 변형예를 나타내는 단면도이다.
[도 7] 도 1에 나타나는 반도체 장치의 제조 방법을 나타내는 단면도이다.
[도 8] 도 1에 나타나는 반도체 장치의 제조 방법을 나타내는 단면도이다.
[도 9] 도 1에 나타나는 반도체 장치의 제조 방법을 나타내는 단면도이다.
[도 10] 제2 실시 형태에 따른 반도체 장치를 나타내는 단면도이다.
[도 11] 도 10에 나타나는 반도체 장치의 변형예를 나타내는 단면도이다.
[도 12] 도 10에 나타나는 반도체 장치의 변형예를 나타내는 단면도이다.
[도 13] 제3 실시 형태에 따른 반도체 장치를 나타내는 단면도이다.
[도 14] 도 13에 나타나는 반도체 장치의 제조 방법을 나타내는 단면도이다.
[도 15] 도 13에 나타나는 반도체 장치의 제조 방법을 나타내는 단면도이다.
[도 16] 도 13에 나타나는 반도체 장치의 제조 방법을 나타내는 단면도이다.
[도 17] 제4 실시 형태에 따른 반도체 장치를 나타내는 단면도이다.
[도 18] 도 17에 나타나는 반도체 장치의 변형예를 나타내는 단면도이다.
이하, 실시 형태에 대해서, 도면을 이용하여 설명한다. 또한, 모든 도면에 있어서, 동일한 구성요소에는 같은 부호를 부여하고, 적절히 설명을 생략한다.
(제1 실시 형태)
도 1은, 제1 실시 형태에 따른 반도체 장치(SE1)를 나타내는 단면도이다. 도 2는, 도 1에 나타나는 반도체 장치(SE1)를 나타내는 평면도이다. 도 2에서는, 하부전극(LE1), 적층영역(LR1), 플러그(PR1), 및 게이트 전극(GE1)의 위치 관계가 나타나 있다.
본 실시 형태에 따른 반도체 장치(SE1)는, 플러그(PR1)와, 하부전극(LE1)과, 중간층(ML1)과, 상부전극(UE1)을 갖추고 있다. 플러그(PR1)는, 층간절연막(II1) 중에 형성되어 있다. 하부전극(LE1)은, 플러그(PR1) 상에 설치되고, 또한 플러그(PR1)에 접속하고 있다. 중간층(ML1)은, 하부전극(LE1) 상에 설치되고, 또한 금속 산화물로 구성되어 있다. 상부전극(UE1)은, 중간층(ML1) 상에 설치되어 있다. 중간층(ML1)은, 하부전극(LE1)과 상부전극(UE1)에 접하는 적층영역(LR1)을 가지고 있다. 적층영역(LR1)은, 적어도 일부에 있어서 플러그(PR1)와 중첩되어 있지 않다. 플러그(PR1)는, 적어도 일부에 있어서 적층영역(LR1)과 중첩되어 있지 않다.
상술한 바와 같이, 메모리 소자를 구성하는 MIM 구조 하에 플러그가 존재하는 경우, 플러그에 기인한 요철에 의해서 중간층의 두께가 불균일하게 될 우려가 있다. 특히 W로 구성되는 플러그에 있어서는 중심에 W가 매설되지 않는 영역(심(seam))이 발생하는 경우가 있고, 이 심에 기인한 요철이, MIM 구조의 중간층에 영향을 주는 것이 우려된다. 본 실시 형태에 따른 반도체 장치(SE1)에 있어서는, 적층영역(LR1)의 적어도 일부가 하부전극(LE1) 하에 위치하는 플러그(PR1)와 중첩되어 있지 않고, 또한 플러그(PR1)의 적어도 일부가 적층영역(LR1)과 중첩되어 있지 않다. 즉, 중간층(ML1) 중 메모리 소자를 구성하게 되는 적층영역(LR1)을, 그 평면 위치가 플러그(PR1)와 중첩되는 위치로부터 벗어나게 형성되어 있다. 이에 따라, 적층영역(LR1) 전체가 플러그(PR1)와 중첩되는 경우나, 플러그(PR1) 전체가 적층영역(LR1)과 중첩되는 경우와 비교하여, 적층영역(LR1)이 플러그(PR1)에 기인한 요철로 인해 받는 영향을 저감할 수 있다. 이 때문에, 적층영역(LR1)에 있어서의 중간층(ML1) 두께의 균일성을 향상시킬 수 있다. 따라서, 본 실시 형태에 의하면, 반도체 장치(SE1)의 특성 변화를 억제하는 것이 가능하게 된다.
이하, 본 실시 형태에 따른 반도체 장치(SE1)의 구성, 및 반도체 장치(SE1)의 제조 방법에 대해서 상세하게 설명한다.
우선, 반도체 장치(SE1)의 구성에 대해 설명한다. 반도체 장치(SE1)는, 하부전극(LE1)과, 중간층(ML1)과, 상부전극(UE1)이 차례로 적층되어 이루어지는 MIM 구조로 구성되는 메모리 소자(ME1)를 갖추고 있다. 본 실시 형태에 있어서는, 도 1에 나타내는 바와 같이, 중간층(ML1) 중 적층영역(LR1)과, 하부전극(LE1) 중 적층영역(LR1)과 접하는 부분과, 상부전극(UE1) 중 적층영역(LR1)과 접하는 부분에 의해 MIM 구조가 구성된다. 적층영역(LR1)은, 중간층(ML1) 중, 하면이 하부전극(LE1)에 접하고 있으며, 또한 상면이 상부전극(UE1)에 접하는 영역이다. 본 실시 형태에 따른 반도체 장치(SE1)는, 예를 들면 기판(SUB)과, 기판(SUB) 상에 형성된 다층 배선 구조로 구성된다. 이 경우, 메모리 소자(ME1)는, 예를 들면 다층 배선 구조 중 임의의 배선층 중에 형성되는 것이 가능하다.
반도체 장치(SE1)는, 예를 들면 MIM 구조를 가지는 메모리 소자(ME1)로서 저항 변화 소자를 갖출 수 있다. 이 경우, 중간층(ML1)은, 저항 변화층으로서 기능한다. 그리고, 상부전극(UE1)과 하부전극(LE1)의 사이에 전압을 인가함으로써 중간층(ML1)의 저항값을 변화시키고, 이로 인해 저항 변화 소자에서의 ON 상태와 OFF 상태의 전환이 행해지게 된다. 또한, 저항 변화 소자는, 유니폴러형(uni-polar type) 또는 바이폴러형(bi-polar type) 중 어느 것이어도 된다. 본 실시 형태에 있어서는, 예를 들면 하부전극(LE1), 중간층(ML1), 및 상부전극(UE1)을 구성하는 재료를 적절히 선택함으로써, 유니폴러형 또는 바이폴러형 중 어느 하나를 선택할 수 있다.
저항 변화 소자인 메모리 소자(ME1)에 있어서는, 디바이스 제조 후에 우선 포밍(forming)으로 불리는 도전패스(conduction path) 형성처리를 실시한다. 이 처리는, 하부전극(LE1)과 상부전극(UE1)의 사이에 전압을 인가함으로써, 중간층(ML1)의 내부에 필라멘트(filament)로 불리는 도전패스를 형성하는 것이다. 또한, 메모리 소자(ME1)에 대한 기록 동작(write operation)은, 하부전극(LE1)과 상부전극(UE1)의 사이에 전압을 인가하는 것에 의해서 상기 필라멘트의 도통이나 절단을 일으키고, 이에 따라 중간층(ML1)의 저항값을 변화시킴으로써 행해진다.
또한, 본 실시 형태에 있어서, MIM 구조를 가지는 메모리 소자(ME1)는, 저항 변화 소자로 한정되지 않고, 예를 들면 DRAM(Dynamic Random Access Memory) 등의 다른 소자여도 된다. MIM 구조를 구성하는 하부전극(LE1), 상부전극(UE1), 및 중간층(ML1)의 재료나 구조를 적절히 선택함으로써, 해당 MIM 구조로 구성되는 메모리 소자(ME1)의 종류를 적절히 선택하는 것이 가능하다.
도 1에 나타나는 예에서, 메모리 소자(ME1)는, 예를 들면 트랜지스터(TR1)에 접속된다. 이에 따라, 메모리 소자(ME1)와 트랜지스터(TR1)로 구성되는 유닛 셀(unit cell)이 형성되게 된다. 또한, 반도체 장치(SE1)에 있어서는, 예를 들면 어레이 형상으로 배열된 복수의 상기 유닛 셀을 형성할 수 있다. 트랜지스터(TR1)로서는, 예를 들면 통상의 실리콘 프로세스에 따라서 제조되는 FET(Field Effect Transistor(전계 효과 트랜지스터))를 적용할 수 있다.
트랜지스터(TR1)는, 예를 들면 기판(SUB) 상에 설치되어 있다. 기판(SUB)은, 예를 들면 실리콘 기판 또는 화합물 반도체 기판이다. 또한, 도 1에 나타내는 바와 같이, 기판(SUB) 상에는, 예를 들면 복수의 트랜지스터(TR1)를 설치할 수 있다. 또한, 기판(SUB)에는, 예를 들면 트랜지스터(TR1)를 다른 소자로부터 분리하기 위한 소자 분리 영역(EI1)을 설치할 수 있다.
도 1에 나타내는 트랜지스터(TR1)는, 예를 들면 기판(SUB) 상에 설치된 게이트 절연막(GI1)과, 게이트 절연막(GI1) 상에 설치된 게이트 전극(GE1)과, 게이트 전극(GE1)의 측벽 상에 설치된 사이드월(sidewall)(SW1)과, 기판(SUB) 내에 설치된 소스·드레인 영역(SD1)을 갖추고 있다. 게이트 절연막(GI1)은, 예를 들면 실리콘 산화막으로 구성된다. 또한, 게이트 전극(GE1)은, 예를 들면 다결정 실리콘막으로 구성된다. 또한, 게이트 절연막(GI1) 및 게이트 전극(GE1)의 재료는, 상술한 것으로 한정되는 것이 아니라, 용도에 따라 다양한 재료를 선택할 수 있다.
기판(SUB) 상에는, 예를 들면 트랜지스터(TR1)를 덮도록 층간절연막(II1)이 설치된다. 또한, 층간절연막(II1) 중에는, 플러그(PR1)가 설치되어 있다. 플러그(PR1)는, 예를 들면 트랜지스터(TR1)의 소스·드레인 영역(SD1)에 접속되어, 소스·드레인 컨택트 플러그를 구성한다. 플러그(PR1)는, 예를 들면 W로 구성된다.
층간절연막(II1) 상에는, 하부전극(LE1)이 설치되어 있다. 하부전극(LE1)은, 플러그(PR1)의 상단과 접하도록, 층간절연막(II1) 상 및 플러그(PR1) 상에 설치된다. 도 1에 나타나는 예에서는, 하부전극(LE1)은, 플러그(PR1)를 통하여 트랜지스터(TR1)의 소스·드레인 영역(SD1)에 전기적으로 접속되게 된다. 본 실시 형태에 있어서는, 하부전극(LE1)을, 예를 들면 서로 이간(離間)되도록 복수 설치할 수 있다. 이에 따라, 복수의 메모리 소자(ME1)를 형성하는 것이 가능하게 된다. 이 경우, 각 하부전극(LE1)은, 서로 다른 플러그(PR1)를 통하여 각각 트랜지스터(TR1)의 소스·드레인 영역(SD1)에 전기적으로 접속되게 된다.
하부전극(LE1)은, 예를 들면 하부전극(LE1)의 일부와, 플러그(PR1)를 통하여 접속되는 트랜지스터(TR1)의 게이트 전극(GE1)이 평면으로 볼 때 서로 중첩되도록 설치된다. 이에 따라, 적층영역(LR1)의 평면 위치를 플러그(PR1)와 중첩되는 위치로부터 벗어나게 형성한 경우라도, 반도체 장치(SE1)의 면적이 증대되는 것을 억제할 수 있다. 또한, 하부전극(LE1)은, 예를 들면 하나의 플러그(PR1)의 상단 전체를 덮도록 형성된다.
하부전극(LE1)은, 예를 들면 제1 금속재료를 포함한다. 제1 금속재료로서는, 예를 들면 Ru, Pt, Ti, W, 및 Ta, 그리고 이들 중 2종 이상을 포함하는 합금을 들 수 있다. 이에 따라, 뛰어난 동작 성능(operation performance)을 가지는 메모리 소자(ME1)를 실현할 수 있다. 이러한 효과는, 메모리 소자(ME1)가 저항 변화 소자인 경우에 있어서 보다 현저하게 된다. 또한, 하부전극(LE1)은, 상술한 제1 금속재료의 산화물이나 질화물을 포함하고 있어도 된다. 또한, 하부전극(LE1)은, 서로 다른 금속재료로 구성되는 복수의 전극층을 적층해서 이루어지는 적층 구조를 가지고 있어도 된다.
또한, 하부전극(LE1)의 막 두께는, 예를 들면 3nm이상 50nm이하로 할 수 있다. 하부전극(LE1)의 막 두께를 상기 하한치 이상으로 함으로써, 하부전극(LE1)을, 메모리 소자를 구성하는 전극으로서 충분히 기능 시킬 수 있다. 한편, 하부전극(LE1)의 막 두께를 상기 상한치 이하로 함으로써, 패터닝 시에 있어서의 가공성을 향상시킬 수 있다. 또한, 하부전극(LE1)을 충분히 박막화(薄膜化)할 수 있는 것으로부터, 메모리 소자가 형성되는 영역과 다른 영역의 사이에 발생하는 단차(段差)에 대한 층간절연막의 매립성의 향상에 기여할 수도 있다. 이 때문에, 보다 안정적인 반도체 장치의 제조가 가능하게 된다.
층간절연막(II1) 상 및 하부전극(LE1) 상에는, 예를 들면 절연층(IL1)이 설치되어 있다. 절연층(IL1)은, 하부전극(LE1) 상에 위치하고, 또한 하단에서 하부전극(LE1)이 노출되는 개구부(OP1)를 가지고 있다. 중간층(ML1)은, 후술하는 바와 같이 절연층(IL1) 상에 설치되고, 개구부(OP1)에서 하부전극(LE1)과 접할 수 있다. 이 경우, 중간층(ML1)의 적층영역(LR1)은, 개구부(OP1) 내에 위치하게 된다.
절연층(IL1)은, 예를 들면 SiN, SiON, SiO2, 혹은 SiCN, 또는 이들의 적층막으로 구성된다.
절연층(IL1)은, 예를 들면 개구부(OP1)의 적어도 일부가 평면으로 볼 때 플러그(PR1)와 중첩되지 않고, 또한 플러그(PR1)의 적어도 일부가 평면으로 볼 때 개구부(OP1)와 중첩되지 않게 설치된다. 이에 따라, 적층영역(LR1)의 적어도 일부가 플러그(PR1)와 중첩되지 않고, 또한 플러그(PR1)의 적어도 일부가 적층영역(LR1)과 중첩되지 않는다고 하는, 구성을 가지는 반도체 장치(SE1)를 실현하는 것이 가능하게 된다.
또한, 절연층(IL1)은, 예를 들면 개구부(OP1)의 적어도 일부가, 개구부(OP1) 하에 노출되는 하부전극(LE1)이 접속하는 트랜지스터(TR1)의 게이트 전극(GE1)과 중첩되도록 설치할 수 있다. 이에 따라, 적층영역(LR1)을 트랜지스터(TR1)의 게이트 전극(GE1)과 중첩되게 배치할 수 있다. 따라서, 반도체 장치(SE1)의 소형화에 기여하는 것이 가능하게 된다.
절연층(IL1) 상에는, 중간층(ML1)이 설치되어 있다. 중간층(ML1)은, 예를 들면 절연층(IL1) 상과, 개구부(OP1) 내에 노출된 하부전극(LE1) 상에 설치된다. 이 때문에, 중간층(ML1)은, 개구부(OP1) 내에서 하부전극(LE1)과 접하게 된다. 한편, 중간층(ML1) 중 개구부(OP1) 외에 위치하는 부분은, 절연층(IL1)을 사이에 두고 하부전극(LE1) 상에 설치되기 때문에, 하부전극(LE1)과는 접하지 않게 된다.
도 1에 나타내는 바와 같이, 중간층(ML1)은, 하나의 중간층(ML1)이 서로 인접하는 두 개의 하부전극(LE1)에 접하도록 설치되어 있어도 된다. 이 경우, 하나의 중간층(ML1)을 이용하여 두 개의 메모리 소자(ME1)를 형성할 수 있다. 또한, 서로 인접하는 두 개의 메모리 소자(ME1)의 상부전극 측에 대해서, 하나의 플러그(PR2)를 이용하여 전압을 인가할 수도 있다.
중간층(ML1)은, 예를 들면 제2 금속재료를 포함한다. 즉, 중간층(ML1)은, 제2 금속재료를 산화하여 얻어지는 금속 산화물로 구성된다. 본 실시 형태에 있어서는, 중간층(ML1)으로서, 예를 들면 Ta2O5, Ta2O5와 TiO2의 적층막, ZrO2, ZrO2와 Ta2O5의 적층막, NiO, SrTiO3, SrRuO3, Al2O3, La2O3, HfO2, Y2O3 또는 V2O5를 이용할 수 있다. 이에 따라, 메모리 소자(ME1)의 동작 성능을 향상시킬 수 있다. 이러한 효과는, 메모리 소자(ME1)가 저항 변화 소자인 경우에 있어서 보다 현저하게 얻어진다. 혹은, 중간층(ML1)으로서, 상기 금속 산화물보다 화학양론적(化學量論的)으로 산소량이 적은 산소 결핍된 금속 산화물을 이용해도 된다. 이에 따라, 메모리 소자(ME1)의 동작 전압을 저감할 수 있다. 이러한 효과는, 메모리 소자(ME1)가 저항 변화 소자인 경우에 있어서 보다 현저하게 얻어진다.
제2 금속재료는, 예를 들면 하부전극(LE1)에 포함되는 제1 금속재료와는 다른 것으로 할 수 있다. 이에 따라, 중간층(ML1)을 구성하는 재료를, 하부전극(LE1)의 재료로 제한하지 않고 선택할 수 있다. 따라서, 더욱 뛰어난 동작 성능을 가지는 메모리 소자(ME1)를 실현하는 것이 가능하게 된다.
중간층(ML1)의 막 두께는, 예를 들면 1.5nm이상 30nm이하로 할 수 있다. 중간층(ML1)의 막 두께를 상기 하한치 이상으로 함으로써, 포밍 처리 전에 있어서의 절연성을 충분히 확보할 수 있어, 보다 안정적인 포밍 처리의 실현에 기여할 수 있다. 한편, 중간층(ML1)의 막 두께를 상기 상한치 이하로 함으로써, ON저항을 저감 하여, 판독 속도(read rate)의 향상이나 저전력화를 도모할 수 있다. 따라서, 메모리 소자(ME1)에 있어서의 신뢰성과 동작 성능의 밸런스를 양호하게 할 수 있다. 또한, 중간층(ML1)의 막 두께를 상기 상한치 이하로 함으로써, 중간층(ML1)을 충분히 박막화할 수 있는 것으로부터, 패터닝 가공성의 향상이나, 메모리 소자가 형성되는 영역과 다른 영역의 사이에 발생하는 단차(段差)에 대한 층간절연막의 매립성의 향상에 기여할 수도 있다. 이러한 박막을 중간층(ML1)으로서 사용하는 경우에 있어서도, 본 실시 형태에 의하면 균일한 중간층(ML1)을 실현하는 것이 가능하게 된다.
중간층(ML1) 상에는, 상부전극(UE1)이 설치되어 있다. 상부전극(UE1)은, 적어도 중간층(ML1) 중 하부전극(LE1)과 접하는 일부 상에, 해당 일부와 접하도록 설치된다. 이에 따라, 중간층(ML1)은, 하부전극(LE1)과 상부전극(UE1)에 접하는 적층영역(LR1)을 가지게 된다. 도 1에 나타나는 예에서는, 상부전극(UE1)은, 적어도 개구부(OP1) 내 혹은 개구부(OP1) 상에서, 중간층(ML1)과 접하도록 설치된다. 이 때문에, 개구부(OP1) 내에 적층영역(LR1)이 형성되게 된다.
상술한 바와 같이, 하부전극(LE1), 중간층(ML1), 및 상부전극(UE1)은, 적층영역(LR1)의 적어도 일부가 플러그(PR1)와 중첩되지 않고, 플러그(PR1)의 적어도 일부가 적층영역(LR1)과 중첩되지 않게 설치된다. 이에 따라, 중간층(ML1)에서의 막 두께의 균일성을 향상시켜, 반도체 장치의 특성 변화를 억제할 수 있다. 본 실시 형태에 있어서는, 적층영역(LR1)이, 평면으로 볼 때의 플러그(PR1)의 중심과 중첩되지 않게 설치되어 있는 것이 보다 바람직하다. 플러그(PR1)가 W로 구성되어 있는 경우에는, 플러그(PR1)의 중심에 W의 미충전 영역(심)이 생길 우려가 있다. 이 때문에, 적층영역(LR1)을 플러그(PR1)의 중심과 중첩되지 않게 함으로써, 심(seam)에 기인한 요철에 따른 중간층(ML1)에 대한 영향을 억제하는 것이 가능하게 된다.
상부전극(UE1)은, 예를 들면 평면으로 볼 때 중간층(ML1)과 동일한 형상을 가지도록 설치된다. 이 경우, 상부전극(UE1)과 중간층(ML1)을 동시에 가공할 수 있기 때문에, 제조 프로세스의 용이화(容易化)를 도모하는 것이 가능하게 된다. 또한, 상부전극(UE1)은, 중간층(ML1)과 다른 평면 형상을 가지고 있어도 된다.
또한, 하나의 중간층(ML1)이 서로 인접하는 두 개의 하부전극(LE1)에 접하도록 설치되어 있는 경우에는, 하나의 상부전극(UE1)이 서로 인접하는 두 개의 하부전극(LE1) 상에 위치하도록, 상부전극(UE1)을 형성할 수 있다. 이에 따라, 하나의 상부전극(UE1)을 이용하여 두 개의 메모리 소자(ME1)를 형성하는 것이 가능하게 된다.
상부전극(UE1)은, 예를 들면 제3 금속재료를 포함한다. 제3 금속재료로서는, 예를 들면 W, Ta, Ti, 및 Ru, 그리고 이들 중 2종 이상을 포함하는 합금을 들 수 있다. 이에 따라, 뛰어난 동작 성능을 가지는 메모리 소자(ME1)를 실현할 수 있다. 이러한 효과는, 메모리 소자(ME1)가 저항 변화 소자인 경우에 있어서 보다 현저하게 된다. 또한, 하부전극(LE1)은, 상술한 제1 금속재료의 산화물이나 질화물을 포함하고 있어도 된다.
또한, 상부전극(UE1)의 막 두께는, 예를 들면 5nm이상 100nm이하로 할 수 있다. 상부전극(UE1)의 막 두께를 상기 하한치 이상으로 함으로써, 상부전극(UE1)을, 메모리 소자를 구성하는 전극으로서 충분히 기능 시킬 수 있다. 한편, 상부전극(UE1)의 막 두께를 상기 상한치 이하로 함으로써, 패터닝 시에 있어서의 가공성을 향상시킬 수 있다. 또한, 상부전극(UE1)을 충분히 박막화할 수 있는 것으로부터, 메모리 소자가 형성되는 영역과 다른 영역의 사이에 발생하는 단차에 대한 층간절연막의 매립성 향상에 기여할 수도 있다. 이 때문에, 보다 안정적인 반도체 장치의 제조가 가능하게 된다.
도 2에 나타내는 바와 같이, 하부전극(LE1), 중간층(ML1), 및 상부전극(UE1)은, 예를 들면 적층영역(LR1)의 적어도 일부가 해당 하부전극(LE1)에 접속하는 트랜지스터(TR1)를 구성하는 게이트 전극(GE1)과 평면으로 볼 때 중첩되도록 설치된다. 이에 따라, 적층영역(LR1)을 플러그(PR1)와 중첩되는 위치로부터 벗어나게 배치한 경우라도, 반도체 장치(SE1)의 면적 증대를 억제할 수 있다. 따라서, 반도체 장치(SE1)의 특성 변화를 억제하면서, 반도체 장치(SE1)의 소형화에 기여하는 것이 가능하게 된다. 또한, 적층영역(LR1)은, 게이트 전극(GE1)과 중첩되어 있지 않아도 된다.
상부전극(UE1) 상에는, 예를 들면 절연층(IL2)이 설치되어 있다. 도 1에 나타나는 예에서는, 상부전극(UE1) 상 및 절연층(IL1) 상에, 절연층(IL2)이 설치된다. 절연층(IL2)은, 예를 들면 SiN, SiON, 또는 SiCN으로 구성된다. 또한, 절연층(IL2) 상에는, 층간절연막(II2)이 설치되어 있다. 층간절연막(II2)은, 예를 들면 SiO2 또는 SiOC로 구성된다.
층간절연막(II2) 중에는, 예를 들면 플러그(PR2)가 설치되어 있다. 플러그(PR2)는, 예를 들면 층간절연막(II2)과 절연층(IL2)을 관통하도록 설치된다. 복수의 플러그(PR2) 중 일부의 플러그(PR2)는, 상부전극(UE1) 상에 설치되고, 상부전극(UE1)에 접속된다. 이 때문에, 상부전극(UE1)에는 플러그(PR2)를 통하여 전압이 인가되게 된다. 복수의 플러그(PR2) 중 다른 일부의 플러그(PR2)는, 예를 들면 플러그(PR1)에 접속된다.
플러그(PR2)는, 예를 들면 W 또는 Cu로 구성된다. 본 실시 형태에 있어서는, 예를 들면 층간절연막(II2)에 형성된 비아홀(via hole) 내에, 배리어 메탈막(barrier metal film)과, W 또는 Cu로 구성되는 도전막을 차례로 적층함으로써 플러그(PR2)를 형성할 수 있다. 배리어 메탈막으로서는, 예를 들면 Ti이나 TiN, 또는 이들의 적층막, 혹은 Ta이나 TaN, 또는 이들의 적층막을 적용할 수 있다. 또한, 플러그(PR2)가 Cu로 구성되는 경우에는, 예를 들면 다마신법(damascene process)을 이용하여 플러그(PR2)를 형성할 수 있다.
층간절연막(II2) 상에는, 예를 들면 층간절연막(II3)이 설치되어 있다. 층간절연막(II3)은, 예를 들면 SiO2 또는 SiOC로 구성된다. 층간절연막(II3) 중에는, 예를 들면 배선(IC1)이 설치되어 있다. 배선(IC1)의 적어도 일부는, 플러그(PR2)에 접속하도록 설치된다. 또한, 배선(IC1)은, 예를 들면 Cu, Al, 또는 W로 구성된다. 본 실시 형태에 있어서는, 예를 들면 다마신법으로 형성된 Cu배선으로 배선(IC1)을 구성할 수 있다.
또한, 도 1에 있어서, 반도체 장치(SE1)를 구성하는 다층 배선 구조 중 층간절연막(II3) 상의 구조는 생략되어 있다. 층간절연막(II3) 상에는, 층간절연막과 배선을 포함하는 복수의 배선층을 형성할 수 있다. 또한, 다층 배선 구조의 최상부에는, 예를 들면 외부 단자를 구성하는 전극 패드를 형성할 수 있다.
도 3은, 본 실시 형태에 따른 반도체 장치(SE1)를 나타내는 평면 모식도로서, 반도체 장치(SE1) 내에 포함되는 회로 등을 모식적으로 설명하는 것이다. 도 3에 있어서는, 반도체 장치(SE1)가 마이크로컨트롤러인 경우가 예시되어 있다. 마이크로컨트롤러인 반도체 장치(SE1)에는, 예를 들면 MPU(Micro Processing Unit), SRAM(Static Random Access Memory), ReRAM, I/O 회로, 및 외부 단자(ET1)가 설치되어 있다. 이들 중 ReRAM으로서, 하부전극(LE1), 중간층(ML1), 및 상부전극(UE1)으로 구성되는 메모리 소자(ME1)를 적용할 수 있다. 또한, I/O 회로는, 외부 단자(ET1)에 접속된다. 외부 단자(ET1)는, 예를 들면 칩 표면에 설치되는 전극 패드이다. 또한, 도 3에 나타내는 반도체 장치(SE1) 내에는, 상기 회로 이외의 다른 회로가 포함되어 있어도 된다.
반도체 장치(SE1)는, 예를 들면 하부전극(LE1)과 동층에 있어서, 배선을 가지고 있지 않다. 배선은, 예를 들면 논리 회로를 구성하는 것이다. 도 3에 나타내는 반도체 장치(SE1)에 있어서는, 예를 들면 하부전극(LE1)과 동층에 MPU나 SRAM의 회로를 구성하는 배선이 형성되지 않은 구성을 채용할 수 있다. 이러한 구성에 있어서는, 하부전극(LE1)을 다른 배선과는 별개로 형성할 수 있어, 메모리 소자(ME1)에 있어서의 동작 성능의 향상에 기여할 수 있다.
반도체 장치(SE1)는, 예를 들면 하부전극(LE1)이 접속하는 트랜지스터(TR1)(제1 트랜지스터)와, 트랜지스터(TR1)보다 게이트 절연막의 막 두께가 작은 트랜지스터(제2 트랜지스터)를 갖추고 있다. 제1 트랜지스터인 트랜지스터(TR1)는, 메모리 소자(ME1)와 함께 메모리 셀을 구성하는 셀 트랜지스터이다. 또한, 제2 트랜지스터는, 예를 들면 반도체 장치(SE1) 중 논리 회로에 사용되는 트랜지스터이다. 도 3에 나타나는 예에서는, 예를 들면 SRAM을 구성하는 트랜지스터를, 제2 트랜지스터의 일례로서 들 수 있다.
이러한 구성에 있어서는, 트랜지스터(TR1)를, 제2 트랜지스터와 비교하여 게이트 절연막이 두껍고, 또한 외부 단자(ET1)와 접속하는 I/O 트랜지스터와 같은 구조를 가지는 것으로 할 수 있다. 이 경우, 트랜지스터(TR1)는, I/O 트랜지스터와 대략 동일한 게이트 절연막의 막 두께를 가지게 된다. 이와 같이, I/O 트랜지스터를 트랜지스터(TR1)로서 유용(流用)함으로써, 메모리 소자(ME1)와 접속하는 셀 트랜지스터를 별개로 만들어 넣는 것이 불필요해진다. 이에 따라, 제조 공정수의 삭감을 도모할 수 있다. 또한, 게이트 절연막(GI1)의 막 두께를 크게 하여, 트랜지스터(TR1)의 내압을 크게 하는 것이 용이해진다. 이 때문에, 예를 들면 포밍 동작 등의 동작을 보다 안정적으로 실시할 수 있다. 또한, I/O 트랜지스터는, 제2 트랜지스터와 비교하여 게이트 길이가 긴 것이 많다. 따라서, 적층영역(LR1)을 플러그(PR1)와 중첩되는 위치로부터 벗어나게 배치한 경우라도, 메모리 셀 전체의 면적 증대를 억제하는 것도 가능하게 된다.
도 1 및 도 2에 나타나는 예에서는, 적층영역(LR1)이 평면으로 볼 때 플러그(PR1)와 중첩되지 않게, 하부전극(LE1), 중간층(ML1), 및 상부전극(UE1)이 설치된다. 이에 따라, 적층영역(LR1)이 플러그(PR1)에 기인한 요철로 인해 받는 영향을, 확실히 저감할 수 있다. 따라서, 반도체 장치(SE1)의 특성 변화를 보다 효과적으로 억제하는 것이 가능하게 된다.
도 2에 나타내는 바와 같이, 적층영역(LR1)과 플러그(PR1)가 평면으로 볼 때 서로 중첩되지 않는 경우에 있어서, 기판(SUB) 평면과 수평인 평면 방향에서의 적층영역(LR1)과 플러그(PR1) 사이의 거리의 최소치 Dmin는, 특별히 한정되지 않지만, 예를 들면 10nm이상 500nm이하로 할 수 있다. 이에 따라, 플러그(PR1)에 기인한 요철에 의한 중간층(ML1)에 대한 영향을 보다 확실하게 억제하면서, 반도체 장치(SE1)의 소형화를 도모하는 것이 가능하게 된다.
도 4는, 도 1에 나타나는 반도체 장치(SE1)의 변형예를 나타내는 단면도이다. 도 5는, 도 4에 나타나는 반도체 장치(SE1)를 나타내는 평면도이다. 도 5에 있어서는, 하부전극(LE1), 적층영역(LR1), 플러그(PR1), 및 게이트 전극(GE1)의 위치 관계가 나타나 있다.
도 4 및 도 5에서는, 적층영역(LR1)의 일부가, 평면으로 볼 때 플러그(PR1)의 일부와 중첩되도록, 하부전극(LE1), 중간층(ML1), 및 상부전극(UE1)이 설치되는 경우가 예시되어 있다. 이 경우, 적층영역(LR1)의 다른 부분이 플러그(PR1)와 중첩되지 않고, 또한 플러그(PR1)의 다른 부분이 적층영역(LR1)과 중첩되지 않게, 하부전극(LE1), 중간층(ML1), 및 상부전극(UE1)이 설치되게 된다. 본 변형예에 있어서도, 적층영역(LR1) 전체가 플러그(PR1)와 중첩되는 경우나, 플러그(PR1) 전체가 적층영역(LR1)과 중첩되는 경우와 비교하여, 적층영역(LR1)이 플러그(PR1)에 기인한 요철로 인해 받는 영향을 저감할 수 있다. 또한, 적층영역(LR1)과 플러그(PR1)를 서로의 일부가 중첩되게 형성함으로써, 반도체 장치(SE1)의 면적 증대를 보다 효과적으로 억제할 수도 있다. 또한, 적층영역(LR1)과 플러그(PR1)의 중첩이 허용되는 것으로부터, 적층영역(LR1)의 면적을 증대시켜, 메모리 소자(ME1)의 동작 성능을 안정화시키는 것도 용이하게 된다.
도 6은, 도 1에 나타나는 반도체 장치(SE1)의 변형예를 나타내는 단면도로서, 도 4 및 도 5와는 다른 예를 나타내고 있다. 도 6에 있어서는, 중간층(ML1)이, 플러그(PR1)와 중첩되는 영역에 있어서도 하부전극(LE1)과 접하도록 설치되는 경우가 예시되어 있다. 중간층(ML1)은, 예를 들면 하부전극(LE1)의 상면 전체에 접하도록 설치된다. 본 변형예에 있어서는, 예를 들면 하부전극(LE1)과 중간층(ML1)을 서로 동일한 형상을 가지는 것으로 할 수 있다. 이 때문에, 하부전극(LE1)과 중간층(ML1)을 동시에 가공할 수 있기 때문에, 제조 공정수의 삭감을 도모할 수 있다.
본 변형예에 있어서는, 층간절연막(II1) 상 및 중간층(ML1) 상에, 하단에서 중간층(ML1)이 노출되는 개구부(OP1)를 가지는 절연층(IL1)이 형성되어 있다. 또한, 상부전극(UE1)은, 개구부(OP1)에서 중간층(ML1)과 접한다. 이 때문에, 중간층(ML1)의 적층영역(LR1)은, 개구부(OP1) 하에만 설치되게 된다.
다음으로, 반도체 장치(SE1)의 제조 방법에 대해서 설명한다.
도 7~9는, 도 1에 나타나는 반도체 장치(SE1)의 제조 방법을 나타내는 단면도이다. 우선, 기판(SUB)에, 소자 분리 영역(EI1)을 형성한다. 소자 분리 영역(EI1)의 구조는, 특별히 한정되지 않지만, 예를 들면 STI(Shallow Trench Isolation) 구조로 할 수 있다. 이어서, 기판(SUB) 상에 트랜지스터(TR1)를 형성한다.
트랜지스터(TR1)는, 예를 들면 다음과 같이 형성된다.
우선, 기판(SUB) 상에 게이트 절연막(GI1) 및 게이트 전극(GE1)을 차례로 형성한다. 게이트 절연막(GI1) 및 게이트 전극(GE1)은, 예를 들면 기판(SUB) 상에 실리콘 산화막 및 다결정 실리콘막을 차례로 적층하고, 이것을 드라이 에칭(dry etching)으로 패터닝함으로써 형성된다. 이어서, 게이트 전극(GE1)의 측벽 상에 사이드월(SW1)을 형성한다. 이어서, 기판(SUB)에, 게이트 전극(GE1) 및 사이드월(SW1)을 마스크로서 불순물 이온 주입을 실시함으로써 소스·드레인 영역(SD1)을 형성한다.
이어서, 트랜지스터(TR1)를 덮도록, 기판(SUB) 상에 층간절연막(II1)을 형성한다. 층간절연막(II1)은, 예를 들면 기판(SUB) 상에 절연막을 퇴적한 후, 이것을 CMP(Chemical Mechanical Deposition)법 등을 이용하여 평탄화함으로써 형성된다. 이어서, 층간절연막(II1) 중에, 소스·드레인 영역(SD1)에 접속되는 플러그(PR1)를 형성한다. 플러그(PR1)는, 예를 들면 층간절연막(II1)에 설치된 컨택트홀(contact hole) 내 및 층간절연막(II1) 상에 W을 퇴적한 후, 컨택트홀 이외에 퇴적된 W을 CMP법에 따라 제거함으로써 형성된다.
이어서, 적어도 플러그(PR1)의 상면에 대해서, Ar을 이용한 플라스마 처리(plasma processing)를 실시한다. 이에 따라, 플러그(PR1) 상면의 산화막을 제거하여, 플러그(PR1)와 하부전극(LE1)의 접속 신뢰성을 향상시킬 수 있다.
이어서, 층간절연막(II1) 상 및 플러그(PR1) 상에, 플러그(PR1)에 접속되는 하부전극(LE1)을 형성한다. 하부전극(LE1)은, 예를 들면 층간절연막(II1) 상에 스퍼터링(sputtering)법 또는 CVD(Chemical Vapor Deposition)법을 이용하여 형성된 도전막을 패터닝함으로써 얻어진다. 이에 따라, 표면의 평탄성이 뛰어난 하부전극(LE1)을 얻는 것이 가능하게 된다. 상기 도전막의 패터닝은, 예를 들면 리소그래피(lithography)에 의해 형성되는 레지스트 마스크(resist mask)를 이용한 드라이 에칭으로 행해진다.
이에 따라, 도 7(a)에 나타내는 구조를 얻을 수 있다.
다음으로, 층간절연막(II1) 상 및 하부전극(LE1) 상에, 절연층(IL1)을 형성한다. 절연층(IL1)은, 예를 들면 CVD법을 이용하여 형성된다. 이어서, 절연층(IL1)을 패터닝하여, 하단에서 하부전극(LE1)이 노출되는 개구부(OP1)를 형성한다. 이때, 개구부(OP1)의 적어도 일부가 평면으로 볼 때 플러그(PR1)와 중첩되지 않고, 또한 플러그(PR1)의 적어도 일부가 평면으로 볼 때 개구부(OP1)와 중첩되지 않게, 절연층(IL1)의 패터닝이 행해진다. 또한, 절연층(IL1)의 패터닝은, 예를 들면 리소그래피에 의해 형성되는 레지스트 마스크를 이용한 드라이 에칭으로 행해진다.
이에 따라, 도 7(b)에 나타내는 구조를 얻을 수 있다.
다음으로, 절연층(IL1) 상에, 중간층(ML1)과 상부전극(UE1)을 차례로 형성한다. 중간층(ML1)은, 개구부(OP1)에서 하부전극(LE1)과 접하도록 형성된다.
본 실시 형태에 있어서는, 예를 들면 다음과 같이 하여 중간층(ML1)과 상부전극(UE1)을 형성할 수 있다. 우선, 절연층(IL1) 상, 및 개구부(OP1)로부터 노출된 하부전극(LE1) 상에, 중간층(ML1)을 구성하는 금속 산화막을 형성한다. 금속 산화막은, 예를 들면 스퍼터링법, 또는 CVD법으로 형성된다. 또한, 금속 산화막은, 예를 들면 금속막을 성막(成膜)한 후, 플라스마 산화 처리 또는 열산화 처리를 실시함으로써 형성해도 된다. 이어서, 금속 산화막 상에, 상부전극(UE1)을 구성하는 도전막을 형성한다. 도전막은, 예를 들면 스퍼터링법 또는 CVD법으로 형성된다. 이어서, 금속 산화막과 도전막을 동시에 패터닝함으로써, 차례로 적층된 중간층(ML1)과 상부전극(UE1)이 형성된다. 이 경우, 중간층(ML1)과 상부전극(UE1)은, 평면으로 볼 때 서로 동일한 형상을 가지게 된다. 금속 산화막과 도전막의 패터닝은, 예를 들면 리소그래피에 의해 형성되는 레지스트 마스크를 이용한 드라이 에칭으로 행해진다.
이에 따라, 도 8(a)에 나타내는 구조를 얻을 수 있다.
다음으로, 상부전극(UE1) 상에, 절연층(IL2)을 형성한다. 절연층(IL2)은, 예를 들면 CVD법으로 상부전극(UE1) 상 및 절연층(IL1) 상에 형성된다. 이어서, 절연층(IL2) 상에 층간절연막(II2)을 퇴적한다. 층간절연막(II2)의 퇴적은, 예를 들면 CVD법을 이용하여 행해진다. 이에 따라, 도 8(b)에 나타내는 구조를 얻을 수 있다.
다음으로, 층간절연막(II2)을, CMP법 등으로 평탄화한다. 이에 따라, 도 9(a)에 나타내는 구조를 얻을 수 있다.
다음으로, 층간절연막(II2) 및 절연층(IL2)을 관통하는 비아홀을 형성한다. 본 실시 형태에 있어서는, 일부의 비아홀이 상부전극(UE1)에 접속되고, 다른 일부의 비아홀이 플러그(PR1)에 접속되도록, 복수의 비아홀이 형성된다. 이어서, 비아홀 내에 플러그(PR2)를 형성한다. 플러그(PR2)는, 예를 들면 비아홀 내 및 층간절연막(II2) 상에 배리어 메탈막과, W 또는 Cu로 구성되는 도전막을 차례로 퇴적한 후, 비아홀 외에 위치하는 배리어 메탈막과 도전막을 CMP법에 따라 제거함으로써 형성할 수 있다.
이에 따라, 도 9(b)에 나타내는 구조를 얻을 수 있다.
다음으로, 층간절연막(II2) 상에, 층간절연막(II3)을 형성한다. 이어서, 층간절연막(II3) 중에 배선(IC1)을 형성한다. 배선(IC1)은, 적어도 일부가 플러그(PR2)에 접속되도록 형성된다. 또한, 배선(IC1)은, 예를 들면 다마신법을 이용하여 형성할 수 있다. 이 경우, 배선(IC1)은, 예를 들면 층간절연막(II1)에 형성된 개구부 내에 도금법을 이용하여 Cu막을 퇴적함으로써 형성되게 된다.
그 후, 층간절연막(II3) 상에는, 예를 들면 층간절연막과 배선으로 구성되는 복수의 배선층이 형성되어, 다층 배선 구조가 실현된다. 본 실시 형태에 있어서는, 예를 들면 이와 같이 하여 도 1에 나타나는 반도체 장치(SE1)가 제조되게 된다.
(제2 실시 형태)
도 10은, 제2 실시 형태에 따른 반도체 장치(SE2)를 나타내는 단면도로서, 제1 실시 형태에 있어서의 도 1에 대응되고 있다. 반도체 장치(SE2)는, 배선(IC1)이 설치된 배선층 상에 메모리 소자(ME1)가 설치되는 점에 있어서, 반도체 장치(SE1)와 다르게 되어 있다.
본 실시 형태에 따른 반도체 장치(SE2)는, 제1 방향으로 연장되는 배선(IC1)과, 하부전극(LE1)과, 중간층(ML1)과, 상부전극(UE1)을 갖추고 있다. 하부전극(LE1)은, 배선(IC1) 상에 설치되고, 또한 배선(IC1)에 접속하고 있다. 중간층(ML1)은, 하부전극(LE1) 상에 설치되고, 또한 금속 산화물로 구성되어 있다. 상부전극(UE1)은, 중간층(ML1) 상에 설치되어 있다. 중간층(ML1)은, 하부전극(LE1)과 상부전극(UE1)에 접하는 적층영역(LR1)을 가지고 있다. 적층영역(LR1)은, 배선(IC1)의 적어도 한 변과 중첩되어 있지 않고, 또한 적어도 일부에 있어서 배선(IC1)과 중첩되어 있지 않다.
또한, 적층영역(LR1)이 배선(IC1)의 적어도 한 변과 중첩되어 있지 않다는 것은, 제1 방향으로 연장되는 배선(IC1)의 제1 방향과 평행한 두 변 중, 적어도 한 변과 중첩되어 있지 않은 것을 나타낸다. 이 때문에, 제1 방향과 평행한 두 변 중 한 변과 중첩되고 다른 한 변과 중첩되지 않는 경우나, 제1 방향과 평행한 두 변 중 어느 것과도 중첩되지 않는 경우를 포함한다.
상술한 바와 같이, 메모리 소자를 구성하는 MIM 구조 하에 배선이 존재하는 경우, 배선에 기인한 요철에 의해서 중간층의 두께가 불균일하게 될 우려가 있다. 배선에 기인한 요철로서는, 예를 들면 금속재료의 매설 불량이나 배선 표면의 부식에 의해 발생하는 보이드(void)나, 배선 표면의 부식에 의해 발생하는 힐록(hillock)을 들 수 있다. 이것들은, 이전 공정의 종료부터 다음 공정의 개시까지의 제한 시간(Q-Time)을 관리하는 것 등에 의해서 억제하려 하고 있지만, 완전하게 배제되는 것이 곤란한 경우도 있다. 또한, 특히 Cu배선에 있어서는, 배리어 메탈막과, Cu막의 제거율(removal rate)의 차이에 기인하여, 배리어 메탈막과 Cu막의 사이에 단차가 생길 우려가 있었다. 따라서, 이러한 배선에 기인한 요철이 MIM 구조에 주는 영향을 저감하는 것이 요구되고 있었다.
본 실시 형태에 따른 반도체 장치(SE2)에 있어서는, 적층영역(LR1)이, 배선(IC1)의 적어도 한 변과 중첩되어 있지 않고, 또한 적어도 일부에 있어서 배선(IC1)과 중첩되어 있지 않다. 즉, 중간층(ML1) 중 메모리 소자(ME1)를 구성하게 되는 적층영역(LR1)을, 그 평면 위치가 배선(IC1)과 중첩되는 위치로부터 벗어나게 형성되어 있다. 이에 따라, 적층영역(LR1) 전체가 배선(IC1)과 중첩되는 경우나, 적층영역(LR1)이 배선(IC1)의 양변과 중첩되는 경우와 비교하여, 적층영역(LR1)이 배선(IC1)에 기인한 요철로 인해 받는 영향을 저감할 수 있다. 이 때문에, 적층영역(LR1)에 있어서의 중간층(ML1)의 두께의 균일성을 향상시킬 수 있다. 따라서, 본 실시 형태에 의하면, 반도체 장치(SE1)의 특성 변화를 억제하는 것이 가능하게 된다.
또한, 본 실시 형태에 따른 반도체 장치(SE2)에 있어서는, 도 10에 나타내는 바와 같이, 배선층 간을 접속하는 비아 플러그(via plug)와 동층에 메모리 소자(ME1)를 형성하는 것이 가능하다. 이에 따라, 기판(SUB) 상에 형성되는 1층째의 배선(M1 배선)과 기판(SUB)의 사이나, 인접하는 두 개의 배선층 간의 거리가, 메모리 소자(ME1)의 형성에 기인하여 크게 되는 것이 억제된다. 이 때문에, 메모리 소자(ME1)가 설치되어 있는 회로 영역 이외의 다른 회로 영역에 있어서의 동작 속도의 향상을 도모할 수 있다. 또한, 상기 다른 회로 영역에 있어서의 동작 속도를, 메모리 소자(ME1)를 탑재하지 않은 반도체 장치의 동작 속도와, 일치시킬 수 있다. 이 때문에, 메모리 소자(ME1)의 유무에 대한 회로설계의 호환성을 높이는 것도 가능하게 된다.
또한, 메모리 소자(ME1)의 형성에 따른, 컨택트 플러그와 비아 플러그의 접속이나, 비아 플러그와 비아 플러그의 접속의 발생을 회피할 수도 있다. 따라서, 플러그 간의 접속에 기인한 저항값이나 용량치 등의 파라미터 변동을 억제할 수도 있다.
이하, 반도체 장치(SE2)의 구성에 대해서 상세하게 설명한다.
기판(SUB), 트랜지스터(TR1), 층간절연막(II1), 및 플러그(PR1)의 구성은, 예를 들면 제1 실시 형태와 동일하게 할 수 있다. 또한, 반도체 장치(SE1)는, 예를 들면 제1 실시 형태와 동일하게, 트랜지스터(TR1)(제1 트랜지스터)보다 게이트 절연막의 막 두께가 작은 제2 트랜지스터를 갖출 수 있다.
본 실시 형태에 따른 반도체 장치(SE2)에 있어서는, 배선(IC1)이 설치된 배선층 상에 메모리 소자(ME1)가 설치된다. 배선(IC1)은, 예를 들면 Cu를 주성분으로 하는 다결정으로 구성된다. 이 경우, 배선(IC1)은, 예를 들면 다마신법을 이용하여 층간절연막(II2) 내에 형성된다. 또한, 배선(IC1)은, Al 또는 W 등으로 구성되어 있어도 된다.
도 10에 있어서는, 층간절연막(II1) 상에 설치된 층간절연막(II2) 중에, 배선(IC1)이 설치되는 경우가 예시되어 있다. 또한, 층간절연막(II1)과, 배선(IC1)이 설치된 층간절연막(II2)의 사이에는, 층간절연막과 배선으로 구성되는 다른 배선층이 1 또는 2 이상 형성되어 있어도 된다.
하부전극(LE1)은, 층간절연막(II2) 상 및 배선(IC1) 상에, 배선(IC1)과 접속하도록 설치되어 있다. 이 점을 제외하고, 하부전극(LE1)은, 예를 들면 제1 실시 형태와 동일한 구성을 가지도록 형성할 수 있다. 즉, 하부전극(LE1)은, 예를 들면 제1 실시 형태에서 예시한 제1 금속재료를 포함하는 것이다.
층간절연막(II2) 상 및 하부전극(LE1) 상에는, 하단에서 하부전극(LE1)이 노출되는 개구부(OP1)를 가지는 절연층(IL1)이 형성된다. 이에 따라, 중간층(ML1)은, 개구부(OP1)에서 하부전극(LE1)과 접하고, 개구부(OP1) 내에 적층영역(LR1)을 가지게 된다. 개구부(OP1)는, 배선(IC1)의 적어도 한 변과 중첩되지 않고, 또한 적어도 일부에 있어서 배선(IC1)과 중첩되지 않게 형성할 수 있다. 이 점을 제외하고, 절연층(IL1)은, 예를 들면 제1 실시 형태와 동일한 구성을 가지도록 형성할 수 있다.
중간층(ML1)은, 하부전극(LE1)과 상부전극(UE1)에 접하는 적층영역(LR1)이, 배선(IC1)의 적어도 한 변과 중첩되지 않고, 또한 적어도 일부에 있어서 배선(IC1)과 중첩되지 않게 설치된다. 이러한 구성은, 예를 들면 적층영역(LR1)이 형성되는 개구부(OP1)를, 상술한 바와 같이 형성함으로써 실현될 수 있다.
이와 같은 점을 제외하고, 중간층(ML1)은, 예를 들면 제1 실시 형태와 동일한 구성을 가지도록 형성할 수 있다. 즉, 중간층(ML1)은, 예를 들면 제1 실시 형태에서 예시한, 제1 금속재료와는 다른 제2 금속재료를 포함하는 것이다. 또한, 중간층(ML1) 중 적층영역(LR1)의 적어도 일부는, 예를 들면 트랜지스터(TR1)를 구성하는 게이트 전극(GE1)과 중첩된다.
상부전극(UE1)은, 예를 들면 제1 실시 형태와 동일한 구성을 가지도록 형성할 수 있다. 즉, 상부전극(UE1)은, 예를 들면 평면으로 볼 때 중간층(ML1)과 동일한 형상을 가지는 것으로 할 수 있다. 또한, 상부전극(UE1) 상에는, 예를 들면 제1 실시 형태와 동일하게 절연층(IL2)을 형성할 수 있다.
절연층(IL2) 상에는, 층간절연막(II3)이 형성되어 있다. 층간절연막(II3) 중에는, 층간절연막(II3) 및 절연층(IL2)을 관통하는 플러그(PR2)가 형성된다. 복수의 플러그(PR2) 중 일부의 플러그(PR2)는 상부전극(UE1)에 접속되고, 다른 일부의 플러그(PR2)는 플러그(PR1)에 접속된다. 이러한 점을 제외하고, 플러그(PR2)는 제1 실시 형태와 동일하게 형성할 수 있다.
층간절연막(II3) 상에는, 층간절연막(II4)이 설치되어 있다. 층간절연막(II4)은, 예를 들면 SiO2 또는 SiOC로 구성된다. 층간절연막(II4) 중에는, 예를 들면 배선(IC2)이 설치되어 있다. 복수의 배선(IC2) 중 적어도 일부의 배선(IC2)은, 플러그(PR2)에 접속하도록 설치된다. 배선(IC2)은, 예를 들면 다마신법으로 형성된 Cu배선으로 할 수 있다. 또한, 배선(IC2)은, W 또는 Al 등으로 구성되어 있어도 된다. 또한, 층간절연막(II3) 상에는, 제1 실시 형태와 동일하게, 층간절연막과 배선을 포함하는 복수의 배선층을 형성할 수 있다(도시하지 않음).
도 10에 나타나는 예에서는, 적층영역(LR1)이 배선(IC1)과 중첩되지 않게, 하부전극(LE1), 중간층(ML1), 및 상부전극(UE1)이 설치된다. 이에 따라, 적층영역(LR1)이 배선(IC1)에 기인한 요철로 인해 받는 영향을, 확실히 저감할 수 있다. 따라서, 반도체 장치(SE2)의 특성 변화를 보다 효과적으로 억제하는 것이 가능하게 된다.
도 11은, 도 10에 나타나는 반도체 장치(SE2)의 변형예를 나타내는 단면도이다.
도 11에서는, 적층영역(LR1)이, 배선(IC1)의 한 변과 중첩되어 있고, 또한 일부에 있어서 배선(IC1)과 중첩되어 있는 경우가 예시되어 있다. 이 경우, 적층영역(LR1)은, 제1 방향으로 연장되는 배선(IC1)의 상기 제1 방향으로 평행한 두 변 중, 한 변과 중첩되고, 다른 한 변과 중첩되지 않게 된다. 또한, 적층영역(LR1)은, 일부가 배선(IC1)과 중첩되고, 다른 부분이 배선(IC1)과 중첩되지 않게 된다. 본 변형예에 있어서도, 적층영역(LR1) 전체가 배선(IC1)과 중첩되는 경우나, 적층영역(LR1)이 배선(IC1)의 양변과 중첩되는 경우와 비교하여, 적층영역(LR1)이 배선(IC1)에 기인한 요철로 인해 받는 영향을 저감할 수 있다. 또한, 적층영역(LR1)과 배선(IC1)을 서로의 일부가 중첩되도록 형성함으로써, 반도체 장치(SE2)의 면적 증대를 보다 효과적으로 억제할 수도 있다. 또한, 적층영역(LR1)과 배선(IC1)의 중복이 허용되는 것으로부터, 적층영역(LR1)의 면적을 증대시켜, 메모리 소자(ME1)의 동작 성능을 안정화시키는 것도 용이하게 된다.
도 12는, 도 10에 나타나는 반도체 장치(SE2)의 변형예를 나타내는 단면도로서, 도 11과는 다른 예를 나타내고 있다. 도 12에 나타내는 바와 같이, 반도체 장치(SE2)는, 절연층(IL3)을 더 구비하고 있어도 된다. 절연층(IL3)은, 예를 들면 층간절연막(II2) 상 및 배선(IC2) 상에 설치된다. 즉, 절연층(IL3)은, 배선(IC1)을 덮도록 하부전극(LE1) 하에 설치된다. 이에 따라, 하부전극(LE1)의 가공 등의 프로세스 중에 있어서, 배선(IC1) 표면이, 예를 들면 드라이 에칭 가스 등에 의해 부식돼 버리는 것을 보다 확실하게 억제할 수 있다. 따라서, 반도체 장치(SE2)의 신뢰성을 향상시킬 수 있다.
또한, 절연층(IL3)에는, 하단에서 배선(IC1)이 노출되는 개구부(OP2)가 설치되어 있다. 이 때문에, 하부전극(LE1)은, 개구부(OP2)에서 배선(IC1)과 접하게 된다. 이에 따라, 배선(IC1)을 통하여 하부전극(LE1)에 전압을 공급할 수 있다.
본 실시 형태에 따른 반도체 장치(SE2)의 제조 방법은, 플러그(PR1)를 형성하는 공정 후이며, 하부전극(LE1)을 형성하는 공정 전에 있어서, 층간절연막(II2) 및 배선(IC1)을 형성하는 공정을 구비한다. 이 점을 제외하고, 반도체 장치(SE2)의 제조 방법은, 제1 실시 형태에 있어서의 반도체 장치(SE1)의 제조 방법과 동일하게 실시하는 것이 가능하다.
본 실시 형태에 있어서도, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
(제3 실시 형태)
도 13은, 제3 실시 형태에 따른 반도체 장치(SE3)를 나타내는 단면도로서, 제1 실시 형태에 있어서의 도 1에 대응되고 있다. 본 실시 형태에 따른 반도체 장치(SE3)는, 중간층(ML1) 및 상부전극(UE1)의 구성을 제외하고, 제1 실시 형태에 따른 반도체 장치(SE1)와 동일하게 할 수 있다.
이하, 본 실시 형태에 따른 반도체 장치(SE3)의 구성, 및 반도체 장치(SE3)의 제조 방법에 대해서 상세하게 설명한다.
본 실시 형태에 따른 반도체 장치(SE3)에 있어서, 상부전극(UE1)은, 층간절연막(II2) 중에 형성된 플러그(PR2)로 구성되어 있다. 이에 따라, 상부전극(UE1)을, 플러그(PR2)와 동시에 형성할 수 있기 때문에, 제조 공정수의 삭감을 도모할 수 있다. 도 13에 있어서는, 절연층(IL2) 상에 복수의 플러그(PR2)가 설치된 층간절연막(II2)이 형성되는 경우가 예시되어 있다. 그리고, 복수의 플러그(PR2) 중 하부전극(LE1) 상에 위치하는 일부의 플러그(PR2)를, 상부전극(UE1)으로서 적용한다.
상부전극(UE1)은, 예를 들면 플러그(PR2)와 같은 재료로 구성된다.
중간층(ML1)은, 예를 들면 상부전극(UE1)을 구성하는 플러그(PR2)의 측면 상 및 저면 상에 설치된다. 즉, 층간절연막(II2)에 형성되고, 또한 상부전극(UE1)이 매립되는 비아홀의, 측면 상 및 저면 상에 중간층(ML1)이 형성되게 된다. 이에 따라, 중간층(ML1)을, 상부전극(UE1)과 함께 가공하는 것이 가능하게 된다.
본 실시 형태에 있어서, 중간층(ML1)은, 상부전극(UE1)의 저면에 설치된 부분에 있어서, 하부전극(LE1)과 상부전극(UE1)에 접하고, 적층영역(LR1)을 가지게 된다.
다음으로, 반도체 장치(SE3)의 제조 방법에 대해서 설명한다.
도 14~도 16은, 도 13에 나타나는 반도체 장치(SE3)의 제조 방법을 나타내는 단면도이다. 우선, 기판(SUB)에, 소자 분리 영역(EI1) 및 트랜지스터(TR1)를 형성한다. 이어서, 기판(SUB) 상에, 층간절연막(II1)을 형성한다. 이어서, 층간절연막(II1) 중에 플러그(PR1)를 형성한다. 이어서, 층간절연막(II1) 상에, 플러그(PR1)와 접속하는 하부전극(LE1)을 형성한다. 이어서, 하부전극(LE1) 상에 절연층(IL2)을 형성한다. 이들 공정은, 도 7에 나타내는, 반도체 장치(SE1)의 제조 공정과 동일하게 실시할 수 있다. 이어서, 절연층(IL2) 상에 층간절연막(II2)을 형성한다. 층간절연막(II2)은, 예를 들면 CVD법을 이용하여 퇴적된 절연막을 CMP법 등으로 평탄화함으로써 형성된다.
이에 따라, 도 14(a)에 나타내는 구조를 얻을 수 있다.
다음으로, 층간절연막(II2) 및 절연층(IL2)을 관통하는 개구부(OP3)를 형성한다. 본 실시 형태에 있어서는, 일부의 개구부(OP3)가 하부전극(LE1)에 접속되고, 다른 일부의 개구부(OP3)가 플러그(PR1)에 접속되도록, 복수의 개구부(OP3)가 형성된다.
이에 따라, 도 14(b)에 나타내는 구조를 얻을 수 있다.
다음으로, 층간절연막(II2) 상, 개구부(OP3)의 측면 상, 및 개구부(OP3)의 저면 상에, 중간층(ML1)을 구성하는 금속 산화막(MO1)을 형성한다. 금속 산화막(MO1)은, 예를 들면 CVD법 또는 ALD(Atomic Layer Deposition)법을 이용하여 형성된다.
이에 따라, 도 15(a)에 나타내는 구조를 얻을 수 있다.
다음으로, 금속 산화막(MO1)을 선택적으로 제거하고, 하부전극(LE1) 상에 형성된 개구부(OP3)의 측면 상 및 저면 상에 위치하는 부분을 잔존시킨다. 이때, 층간절연막(II2) 상에 형성된 금속 산화막(MO1) 중 하부전극(LE1) 상에 위치하는 개구부(OP3)의 주위에 위치하는 부분이 잔존하도록, 금속 산화막(MO1)의 제거 처리가 행해져도 된다. 이에 따라, 금속 산화막(MO1) 중 개구부(OP3) 내에 위치하는 부분을 확실히 잔존시킬 수 있다. 또한, 금속 산화막(MO1)의 제거 처리는, 예를 들면 리소그래피에 의해 형성되는 레지스트 마스크를 이용한 드라이 에칭으로 행해진다.
이에 따라, 도 15(b)에 나타내는 구조를 얻을 수 있다.
다음으로, 각 개구부(OP3) 및 층간절연막(II2) 상에, 배리어 메탈막(도시하지 않음)과, 도전막(CF1)을 차례로 퇴적한다. 도전막(CF1)은, 예를 들면 W막이다. 배리어 메탈막과 도전막(CF1)의 퇴적은, 예를 들면 CVD법으로 행해진다.
이에 따라, 도 16(a)에 나타내는 구조를 얻을 수 있다.
이어서, 개구부(OP3) 외에 위치하는 상기 배리어 메탈막, 도전막(CF1), 및 금속 산화막(MO1)을 CMP법으로 제거한다. 이에 따라, 하부전극(LE1) 상에 위치하는 개구부(OP3) 내에는 중간층(ML1)과 상부전극(UE1)이, 다른 개구부(OP3)에는 플러그(PR2)가, 각각 형성되게 된다.
이에 따라, 도 16(b)에 나타내는 구조를 얻을 수 있다.
그 후, 층간절연막(II2) 상에, 층간절연막(II3) 및 배선(IC2)을 형성한다. 이 공정은, 제1 실시 형태와 동일하게 하여 실시할 수 있다. 본 실시 형태에 있어서는, 예를 들면 이와 같이 하여 도 13에 나타내는 반도체 장치(SE3)가 제조되게 된다.
본 실시 형태에 있어서도, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
(제4 실시 형태)
도 17은, 제4 실시 형태에 따른 반도체 장치(SE4)를 나타내는 단면도로서, 제1 실시 형태에 있어서의 도 1에 대응되고 있다. 반도체 장치(SE4)에 있어서는, 기판(SUB) 상에 1층째에 설치된 배선(IC1)(M1 배선)보다 상층에 설치된 플러그(PR2) 상에, 메모리 소자(ME1)가 설치되어 있다. 이 때문에, 본 실시 형태에 있어서는, 적층영역(LR1)의 적어도 일부가 플러그(PR2)와 중첩되지 않고, 또한 플러그(PR2)의 적어도 일부가 적층영역(LR1)과 중첩되지 않게, 하부전극(LE1), 중간층(ML1), 및 상부전극(UE1)이 설치되게 된다.
이하, 반도체 장치(SE4)의 구성에 대해서 상세하게 설명한다.
도 17에 나타나는 예에서는, 층간절연막(II1) 상에 설치된 층간절연막(II2) 중에, 배선(IC1)이 형성되어 있다. 배선(IC1)의 적어도 일부는, 예를 들면 플러그(PR1)와 접속하도록 설치되어 있다. 또한, 층간절연막(II2) 및 배선(IC1)은, 예를 들면 각각 제1 실시 형태에 있어서의 층간절연막(II3) 및 배선(IC1)과 동일한 구성을 가질 수 있다. 또한, 기판(SUB), 트랜지스터(TR1), 층간절연막(II1), 및 플러그(PR1)의 구성은, 예를 들면 제1 실시 형태와 동일하게 할 수 있다.
층간절연막(II2) 상 및 배선(IC1) 상에는, 절연층(IL4) 및 층간절연막(II3)이 차례로 형성되어 있다. 절연층(IL4)은, 예를 들면 SiC, SiCN, 또는 SiN으로 구성된다. 층간절연막(II3)은, 예를 들면 SiO2 또는 SiOC로 구성된다. 층간절연막(II3) 중에는, 층간절연막(II3) 및 절연층(IL4)을 관통하는 플러그(PR2)가 설치되어 있다. 복수의 플러그(PR2) 중 적어도 일부의 플러그(PR2)는, 배선(IC1)에 접속된다. 또한, 플러그(PR2)는, 예를 들면 배리어 메탈막과, Cu 또는 W로 구성되는 도전막의 적층막으로 구성된다.
또한, 배선(IC1)이 설치된 층간절연막(II2)과, 플러그(PR2)가 설치된 층간절연막(II3)의 사이에는, 층간절연막과 배선으로 구성되는 다른 배선층이 1 또는 2 이상 형성되어 있어도 된다.
하부전극(LE1)은, 층간절연막(II3) 상 및 플러그(PR2) 상에 설치되고, 플러그(PR2)에 접속하고 있다. 또한, 절연층(IL1), 중간층(ML1), 상부전극(UE1), 및 절연층(IL2)은, 하부전극(LE1) 상에 차례로 설치되어 있다. 하부전극(LE1), 중간층(ML1), 상부전극(UE1), 절연층(IL1), 및 절연층(IL2)의 구성은, 예를 들면 제1 실시 형태와 동일한 구성으로 할 수 있다.
또한, 본 실시 형태에 있어서는, 적층영역(LR1)의 적어도 일부가 플러그(PR2)와 중첩되지 않고, 또한 플러그(PR2)의 적어도 일부가 적층영역(LR1)과 중첩되지 않게, 하부전극(LE1), 중간층(ML1), 및 상부전극(UE1)이 설치되게 된다.
절연층(IL2) 상에는, 층간절연막(II4)이 설치되어 있다. 층간절연막(II4) 중에는, 층간절연막(II4) 및 절연층(IL2)을 관통하는 플러그(PR3)가 설치되어 있다. 층간절연막(II4) 및 플러그(PR3)는, 예를 들면 각각 제1 실시 형태에 있어서의 층간절연막(II2) 및 플러그(PR2)와 동일한 구성을 가질 수 있다.
층간절연막(II4) 상에는, 층간절연막(II5)과 배선(IC3)이 설치되어 있다. 층간절연막(II5) 및 배선(IC3)은, 예를 들면 각각 제1 실시 형태에 있어서의 층간절연막(II3) 및 배선(IC1)과 동일한 구성을 가질 수 있다.
도 18은, 도 17에 나타나는 반도체 장치(SE4)의 변형예를 나타내는 단면도이다.
도 18에 나타내는 바와 같이, 반도체 장치(SE4)는, 절연층(IL5)을 더 구비하고 있어도 된다. 절연층(IL5)은, 예를 들면 층간절연막(II3) 상에서, 하부전극(LE1) 하에 설치된다. 이에 따라, 하부전극(LE1)을 가공할 때에, 하부전극(LE1)과 접속되지 않는 플러그(PR2)의 표면에 데미지가 발생하는 것을 확실하게 억제할 수 있다. 따라서, 반도체 장치(SE4)의 신뢰성을 향상시킬 수 있다. 절연층(IL5)은, 예를 들면 SiCN, SiN, 또는 SiC로 구성된다. 또한, 절연층(IL5)에는, 하단에서 플러그(PR2)가 노출되는 개구부(OP4)가 설치되어 있다. 이 때문에, 하부전극(LE1)은, 개구부(OP4)에서 플러그(PR2)와 접할 수 있다.
본 실시 형태에 있어서도, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니며, 그 요지를 벗어나지 않는 범위에서 다양하게 변경 가능한 것은 말할 것도 없다.
SE1, SE2, SE3, SE4 반도체 장치
SUB 기판
RE1 저항 변화 소자
UE1 상부전극
LE1 하부전극
ML1 중간층
IL1, IL2, IL3, IL4 절연층
LR1 적층영역
OP1, OP2, OP3 개구부
IC1, IC2, IC3 배선
PR1, PR2, PR3 플러그
II1, II2, II3, II4, II5 층간절연막
CF1 도전막
MO1 금속 산화막
TR1 트랜지스터
GE1 게이트 전극
GI1 게이트 절연막
SW1 사이드월
ET1 외부 단자

Claims (20)

  1. 제1 층간절연막 중에 형성된 제1 플러그와,
    상기 제1 플러그 상에 설치되고, 또한 상기 제1 플러그에 접속하는 하부전극과,
    상기 하부전극 상에 설치되고, 또한 금속 산화물로 구성되는 중간층과,
    상기 중간층 상에 설치된 상부전극
    을 구비하고,
    상기 중간층은, 상기 하부전극과 상기 상부전극에 접하는 적층영역을 가지고 있으며,
    상기 적층영역은, 적어도 일부에 있어서 상기 제1 플러그와 중첩되어 있지 않고,
    상기 제1 플러그는, 적어도 일부에 있어서 상기 적층영역과 중첩되어 있지 않은, 반도체 장치.
  2. 제1항에 있어서,
    상기 하부전극 상에 설치되고, 또한 하단에서 상기 하부전극이 노출되는 개구부를 가지는 절연층을 구비하고 있으며,
    상기 중간층은, 상기 개구부에서 상기 하부전극과 접하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 상부전극과 상기 중간층은, 평면으로 볼 때 서로 동일한 형상을 가지고 있는, 반도체 장치.
  4. 제1항에 있어서,
    상기 하부전극과 접속하는 제1 트랜지스터를 구비하고 있으며,
    상기 적층영역의 적어도 일부는, 상기 제1 트랜지스터를 구성하는 게이트 전극과 중첩되어 있는, 반도체 장치.
  5. 제1항에 있어서,
    상기 하부전극과 접속하는 제1 트랜지스터와, 상기 제1 트랜지스터보다 게이트 절연막의 막 두께가 작은 제2 트랜지스터를 구비하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 적층영역은, 상기 제1 플러그와 중첩되지 않는, 반도체 장치.
  7. 제1항에 있어서,
    상기 하부전극은, 제1 금속재료를 포함하며,
    상기 중간층은, 상기 제1 금속재료와는 다른 제2 금속재료를 포함하는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 금속재료는, Ru, Pt, Ti, W, 혹은 Ta, 또는 이들 중 2종 이상을 포함하는 합금인, 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 플러그는, W로 구성되어 있는, 반도체 장치.
  10. 제1항에 있어서,
    상기 하부전극 상에 설치된 제2 층간절연막과,
    상기 제2 층간절연막 중에 형성된 제2 플러그
    를 구비하고 있으며,
    상기 상부전극은, 상기 제2 플러그로 구성되어 있는, 반도체 장치.
  11. 제10항에 있어서,
    상기 중간층은, 상기 제2 플러그의 측면 상 및 저면 상에 설치되어 있는, 반도체 장치.
  12. 제1 방향으로 연장되는 배선과,
    상기 배선 상에 설치되고, 또한 상기 배선에 접속하는 하부전극과,
    상기 하부전극 상에 설치되고, 또한 금속 산화물로 구성되는 중간층과,
    상기 중간층 상에 설치된 상부전극
    을 구비하고,
    상기 중간층은, 상기 하부전극과 상기 상부전극에 접하는 적층영역을 가지고 있으며,
    상기 적층영역은, 상기 배선의 적어도 한 변과 중첩되어 있지 않고, 또한 적어도 일부에 있어서 상기 배선과 중첩되어 있지 않은, 반도체 장치.
  13. 제12항에 있어서,
    상기 하부전극 상에 설치되고, 또한 하단에서 상기 하부전극이 노출되는 제1 개구부를 가지는 제1 절연층을 구비하고 있으며,
    상기 중간층은, 상기 제1 개구부에서 상기 하부전극과 접하는, 반도체 장치.
  14. 제12항에 있어서,
    상기 상부전극과 상기 중간층은, 평면으로 볼 때 서로 동일한 형상을 가지고 있는, 반도체 장치.
  15. 제12항에 있어서,
    상기 하부전극과 접속하는 제1 트랜지스터를 구비하고 있으며,
    상기 적층영역의 적어도 일부는, 상기 제1 트랜지스터를 구성하는 게이트 전극과 중첩되어 있는, 반도체 장치.
  16. 제12항에 있어서,
    상기 하부전극과 접속하는 제1 트랜지스터와, 상기 제1 트랜지스터보다 게이트 절연막의 막 두께가 작은 제2 트랜지스터를 구비하는, 반도체 장치.
  17. 제12항에 있어서,
    상기 적층영역은, 상기 배선과 중첩되지 않는, 반도체 장치.
  18. 제12항에 있어서,
    상기 하부전극 하에 설치되고, 상기 배선을 덮으며, 또한 하단에서 상기 배선이 노출되는 제2 개구부가 설치된 제2 절연층을 구비하고 있으며,
    상기 하부전극은, 상기 제2 개구부에서 상기 배선과 접하는, 반도체 장치.
  19. 제12항에 있어서,
    상기 하부전극은, 제1 금속재료를 포함하며,
    상기 중간층은, 상기 제1 금속재료와는 다른 제2 금속재료를 포함하는, 반도체 장치.
  20. 제12항에 있어서,
    상기 배선은, Cu를 주성분으로 하는 다결정으로 구성되어 있는, 반도체 장치.
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