CN110323209B - 金属-绝缘体-金属电容器、包含其的半导体结构及其制作方法 - Google Patents

金属-绝缘体-金属电容器、包含其的半导体结构及其制作方法 Download PDF

Info

Publication number
CN110323209B
CN110323209B CN201811227711.7A CN201811227711A CN110323209B CN 110323209 B CN110323209 B CN 110323209B CN 201811227711 A CN201811227711 A CN 201811227711A CN 110323209 B CN110323209 B CN 110323209B
Authority
CN
China
Prior art keywords
layer
electrode
metal
capacitor
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811227711.7A
Other languages
English (en)
Other versions
CN110323209A (zh
Inventor
张耀文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110323209A publication Critical patent/CN110323209A/zh
Application granted granted Critical
Publication of CN110323209B publication Critical patent/CN110323209B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明实施例涉及一种金属‑绝缘体‑金属电容器、包含其的半导体结构及其制作方法。更具体地，涉及一种MIM电容器，其包含底部电极、安置在所述底部电极上方的中间电极、安置在所述中间电极上方的顶部电极、夹置在所述底部电极与所述中间电极之间的第一介电质层，及夹置在所述中间电极与所述顶部电极之间的第二介电质层。所述底部电极的表面及所述顶部电极的表面分别包括低于0.35nm的Ra值及低于0.4nm的Rq值。

Description

金属-绝缘体-金属电容器、包含其的半导体结构及其制作 方法
技术领域
本发明实施例涉及金属-绝缘体-金属电容器、包含有金属-绝缘体-金属电容器的半导体结构及其制作方法。
背景技术
集成芯片形成在包含数百万或数十亿个晶体管装置的半导体裸片上。晶体管装置经配置以充当切换器及/或产生功率增益以启用集成芯片的逻辑功能性(例如，形成经配置以执行逻辑功能的处理器)。集成芯片通常还包含无源装置，例如电容器、电阻器、电感器、变阻器等。无源装置广泛用于控制集成芯片特性(例如，增益、时间常量等)且为集成芯片提供大范围的不同功能性(例如，在相同裸片上制作模拟及数字电路)。
在无源装置当中，例如金属-绝缘体-金属(MIM)电容器的电容器(其包含由电容器介电质分离的至少一顶部金属板及一底部金属板)通常实施在集成电路中。
发明内容
本发明的一实施例涉及一种金属-绝缘体-金属(MIM)电容器，其包括：底部电极；中间电极，其安置在所述底部电极上方；顶部电极，其安置在所述中间电极上方；第一介电质层，其夹置在所述底部电极与所述中间电极之间；及第二介电质层，其夹置在所述中间电极与所述顶部电极之间，其中所述底部电极的表面及所述顶部电极的表面分别包括低于0.35纳米(nm)的算术平均粗糙度(Ra)值及低于0.4nm的均方根粗糙度(Rq)值。
本发明的一实施例涉及一种包含MIM电容器的半导体结构，其包括：衬底，其包括第一区及第二区；第一电容器，其安置在所述第一区中且包括多个第一电极；及第二电容器，其安置在所述第二区中且与所述第一电容器电隔离，所述第二电容器包括多个第二电极，其中所述第一电极的部分的表面及所述第二电极的部分的表面分别包括低于0.35nm的Ra值及低于0.4nm的Rq值。
本发明的一实施例涉及一种用于制作包含MIM电容器的半导体结构的方法，其包括：通过原子层沉积(ALD)在衬底上方形成第一导电层；图案化所述第一导电层以形成底部电极；在所述底部电极上方形成第一介电质层；在所述第一介电质层上方形成第二导电层；图案化所述第二导电层以形成中间电极；在所述中间电极上方形成第二介电质层；通过ALD在所述第二介电质层上方形成第三导电层；及图案化所述第三导电层以形成顶部电极，其中所述第一导电层的表面及所述第三导电层的表面分别包括低于0.35nm的Ra值及低于0.4nm的Rq值。
附图说明
在结合附图阅读时，从以下[实施方式]最佳理解本揭露的方面。应注意，根据产业中的标准实践，各种构件未按比例绘制。事实上，为清楚论述，可任意地增大或减小各种构件的尺寸。
图1是表示根据本揭露的方面的用于制作MIM电容器的方法的流程图。
图2是表示根据本揭露的方面的用于制作包含MIM电容器的半导体结构的方法的流程图。
图3到14是说明在一或多个实施例中根据本揭露的方面构建的各个制造阶段的MIM电容器的示意图。
图15到17是说明在一或多个实施例中根据本揭露的方面构建的各个制造阶段的包含MIM电容器的半导体结构的示意图。
具体实施方式
以下揭露提供用于实施所提供标的的不同特征的许多不同实施例或实例。下文描述元件及布置的特定实例以简化本揭露。当然，这些仅为实例且并不打算为限制性的。例如，在以下描述中，第一构件形成在第二构件上方或上可包含其中第一构件及第二构件经形成而直接接触的实施例，且还可包含其中额外构件可形成在第一构件与第二构件之间使得第一构件及第二构件可未直接接触的实施例。另外，本揭露可在各个实例中重复元件符号及/或字母。此重复用于简单及清楚的目的且本身并不指示所论述的各种实施例及/或配置之间的关系。
此外，为便于描述，本文中可使用空间相关术语(例如“下面”、“下方”、“下”、“上方”、“上”、“在…上”等)来描述一个元件或构件与另一(些)元件或构件的关系，如图中所说明。除图中描绘的定向之外，空间相关术语还打算涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或成其它定向)，且因此可同样解释本文中所使用的空间相关描述符。
如本文中使用，例如“第一”、“第二”及“第三”的术语描述各种元件、组件、区、层及/或区段，此类元件、组件、区、层及/或区段不应受限于此类术语。此类术语仅可用以区分一个元件、组件、区、层或区段与另一元件、组件、区、层或区段。当本文中使用例如“第一”、“第二”及“第三”的术语时，所述术语并不意指序列或顺序，除非上下文清楚指示。
如本文中使用，术语“近似”、“大体上”、“实质”及“约”用以描述且解释微小变动。当结合事件或境况使用时，所述术语可指代其中确切地发生所述事件或境况的例项以及其中近似发生所述事件或境况的例项。例如，当结合数值使用时，所述术语可指代小于或等于所述数值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)的变动范围。例如，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么所述值可被认为“大体上”相同或相等。例如，“大体上”平行可指代相对于0°小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°)的角度变动范围。例如，“大体上”垂直可指代相对于90°小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°)的角度变动范围。
MIM电容器可用作经配置以减轻因电流的变化引起的电源供应或切换噪声的去耦电容器。在一些实施例中，MIM电容器集成在后段工艺(BEOL)金属堆叠中的垂直安置在下伏金属层与上覆金属层之间的位置处。然而，将MIM电容器定位于BEOL金属堆叠内可呈现许多制造问题。例如，MIM电容器通常具有大量层而导致大于大多数BEOL金属层的构形(例如，具有大于400纳米(nm)的步阶大小)。因此，在一些实施例中，将MIM电容器安置在BEOL金属堆叠上方而非安置在BEOL金属堆叠内以避免构形问题。在一些实施例中，将MIM电容器安置在重布层(RDL)内或其上方。然而，仍面临其它问题。
在一些实施例中，当通过物理气相沉积(PVD)形成电极时，电极的表面包含大于0.65纳米(nm)的算术平均粗糙度(Ra)值及大于0.7nm的均方根粗糙度(Rq)值。应了解，表面粗糙度可定义为算术平均Ra及均方根Rq。算术平均Ra指示各峰值(根据第一导电层的表面的最高及最低部分)的算术平均值，且均方根Rq指示rms(均方根)。简单地说，较高Ra及Rq值指示包含无数凹陷区的粗糙表面。此外，当在金属电极上方形成介电质层时，金属电极的粗糙表面可诱发局部较薄介电质层，此称为弱点。如上文提及，MIM电容器的金属电极包含不均匀拓扑，且在一些实施例中，观察到电场归因于不均匀拓扑而集中，且集中电场降低阈值电压Vt。此外，降低的Vt及局部较薄介电质层一起使得弱点处更容易且快速地发生崩溃。另一方面，当图案化或蚀刻金属电极时，下伏于凹陷区的介电质层可被消耗且因此继承此粗糙表面。此外，例如金属聚合物的残余物可累积或陷留在介电质层的粗糙表面中。因此，不利地影响MIM电容器的电容。
因此，本揭露提供一种能够减轻粗糙表面问题且因此防止崩溃且改进MIM电容器性能的包含MIM电容器的半导体结构及其制作方法。
图1是表示根据本揭露的方面的用于制作MIM电容器的方法10的流程图。用于制作MIM电容器的方法10包含操作102，通过原子层沉积(ALD)在衬底上方形成第一导电层。方法10进一步包含操作104，图案化第一导电层以形成底部电极。方法10进一步包含操作106，在底部电极上方形成第一介电质层。方法10进一步包含操作108，在第一介电质层上方形成第二导电层。在一些实施例中，可通过ALD或物理气相沉积(PVD)形成第二导电层，但本揭露不限于此。方法10进一步包含操作110，图案化第二导电层以形成中间电极。方法10进一步包含操作112，在中间电极上方形成第二介电质层。方法10进一步包含操作114，通过ALD在第二介电质层上方形成第三导电层。方法10进一步包含操作116，图案化第三导电层以形成顶部电极。将根据一或多个实施例进一步描述方法10。应注意，可在各种方面的范围内重新布置或以其它方式修改方法10的操作。进一步应注意，可提供在方法10之前、期间及之后的额外处理，且本文中可能仅简要描述一些其它处理。因此，在本文中描述的各种方面的范围内的其它实施方案是可行的。
图2是表示根据本揭露的方面的用于制作包含MIM电容器的半导体结构的方法20的流程图。用于制作包含MIM电容器的半导体结构的方法20包含操作202，接纳衬底。在一些实施例中，衬底包含其上界定的第一区及第二区。方法20进一步包含操作204，形成第一区中的第一电容器及第二区中的第二电容器。在一些实施例中，操作204可进一步包含方法10的操作102到116，但本揭露不限于此。方法20进一步包含操作206，形成分别电连接到第一电容器的第一电极的多个第一导体，且形成穿透第二电容器的第二电极的两个的至少一个第二导体。将根据一或多个实施例进一步描述方法20。应注意，可在各种方面的范围内重新布置或以其它方式修改方法20的操作。进一步应注意，可提供在方法20之前、期间及之后的额外处理，且本文中可能仅简要描述一些其它处理。因此，在本文中描述的各种方面的范围内的其它实施方案是可行的。
图3到14说明在一或多个实施例中根据本揭露的方面构建的各个制造阶段的包含MIM电容器的半导体结构30的示意图。在一些实施例中，半导体结构可为裸片。参考图3，接纳或提供衬底300。衬底300(也称为裸片衬底)包含半导体材料，例如硅(Si)。在一个实施例中，衬底300可包含其它半导体材料，例如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)等。衬底300可为p型半导电衬底(受体型)或n型半导电衬底(施体型)。或者，衬底300可包含：另一元素半导体，例如Ge；化合物半导体，包含SiC、GaAs、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或其的组合。在另一替代例中，衬底300可为绝缘体上覆半导体(semiconductor-on-insulator，SOI)。在其它替代例中，衬底300可包含掺杂外延层、梯度半导体层或上覆于不同类型的另一半导体层上的半导体层，例如SiGe层上的Si层。
可在衬底300上方形成各种电组件。电组件的实例包含：有源装置，例如晶体管及二极管；及无源装置，例如电容器、电感器及电阻器。电组件还可包含例如导线(conductiveline)或导电通路的导电构件，及使导电构件电绝缘的绝缘构件。在一些实施例中，衬底300包含一或多个连接端子(未展示)，利用所述一或多个连接端子来将衬底300的电组件导电地耦合到外部电路或装置。
重布层(RDL)302形成在衬底300上方。RDL 302经配置以电连接其上覆组件。另外，RDL 302经配置以将其上覆组件与衬底300的电组件电耦合。RDL 302可包含多个金属层(未展示)。金属层的各个可包含导电线(conductive wire)或导线，且其透过金属通路(未展示)电耦合到相邻上覆或下伏金属层。此外，金属线及金属通路与其它组件电绝缘。绝缘可由例如金属间介电质(IMD)的绝缘材料达成。应注意，尽管在图3到14中仅展示RDL 302的最顶部导电层304，然所属领域的技术人员将容易认识到，根据不同设计要求，可将其它金属层安置在绝缘材料中。在一些实施例中，最顶部导电层304可包含金属，例如铜(Cu)、钨(W)或铝(Al)，但本揭露不限于此。另外，提供夹置在最顶部导电层304与IMD之间的阻挡层306以防止金属扩散，但本揭露不限于此。在一些实施例中，衬底300可包含其上界定的第一区300a及第二区300b。大体上，第二区300b界定为对应于最顶部导电层304，如图3中展示，但本揭露不限于此。
仍参考图3，保护层308可安置在RDL 302上方。在一些实施例中，保护层308可为多层，但本揭露不限于此。在一些实施例中，保护层308可由多种介电材料形成，且可为例如氧化物(例如，Ge氧化物)、氮化物、氮氧化物(例如，GaP氮氧化物)、二氧化硅(SiO2)、含氮氧化物(例如，含氮SiO2)、氮掺杂氧化物(例如，N2植入SiO2)、氮氧化硅(SixOyNz)、聚合物材料等。在一替代实施例中，保护层308包含聚合物材料，例如聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂等。在一些实施例中，保护层308可包含下SiN层及上等离子体辅助氧化物(PEOX)-无掺杂硅酸盐玻璃(USG)(PEOX-USG)层，但本揭露不限于此。保护层308可使用CVD、PVD、旋涂涂覆或其它适合操作而形成。在一实施例中，保护层308具有介于大约4000埃
Figure GDA0002776773380000061
与大约
Figure GDA0002776773380000062
之间的厚度，但本揭露不限于此。
参考图4A，根据操作102，在衬底300上方形成第一导电层310。在一些实施例中，第一导电层310可包含各种导电材料，例如氧化铟锡(ITO)、铝(Al)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、氮化钼(MoN)、铜(Cu)、铂(Pt)、钯(Pd)、锇(Os)、钌(Ru)、二氧化铱(IrO2)、二氧化铼(ReO2)、三氧化铼(ReO3)或其的组合。在一些实施例中，第一导电层310是通过ALD形成的单导电层。在一些实施例中，ALD形成的第一导电层310a的厚度在大约
Figure GDA0002776773380000063
与大约
Figure GDA0002776773380000064
之间，但本揭露不限于此。在一些实施例中，ALD形成的第一导电层310a的表面包含小于0.35nm的Ra值及小于0.4nm的Rq值。如上文提及，较低Ra及Rq值指示更均匀表面。在本揭露的一些实施例中，完全由PVD形成的导电层包含大于0.65的Ra值及大于0.7的Rq值。因此，推断出ALD形成的第一导电层310a包含更均匀或平滑的表面。
参考图4B，在一些实施例中，第一导电层310可为根据操作102通过ALD及PVD形成的多导电层。且在ALD之后执行PVD。换句话说，第一导电层可为多导电层310b，其包含ALD形成的下层310b-1及PVD形成的上层310b-2，如图4B中展示。在一些实施例中，ALD形成的下层310b-1的厚度在大约
Figure GDA0002776773380000065
与大约
Figure GDA0002776773380000068
之间，但本揭露不限于此。在一些实施例中，PVD形成的上层310b-2的厚度对ALD形成的下层310b-1的厚度的比大于2，但本揭露不限于此。在一些实施例中，ALD形成的下层310b-1的厚度近似小于
Figure GDA0002776773380000067
但本揭露不限于此。应注意，ALD形成的下层310b-1包含小于0.35nm的Ra值及小于0.4nm的Rq值。此外，ALD形成的下层310b-1用作更平滑底层，且因此减小PVD形成的上层310b-2的Ra值及Rq值。换句话说，在与上覆于非ALD形成的层的PVD形成的层相比时，PVD形成的上层310b-2因此获得更平滑表面。
参考图5，根据操作104，接着图案化第一导电层310以形成底部电极312。
参考图6，根据操作106，接着在底部电极312上方形成第一介电质层320。此外，第一介电质层320经保形地形成以覆盖底部电极312。在一些实施例中，第一介电质层320可包含高介电系数材料(即，具有大于二氧化硅(SiO2)的介电常量的介电材料)。在各种实施例中，第一介电质层320可包含单层。在其它实施例中，第一介电质层320可包含以下各者的多层：SiO2、氮化硅(Si4N4)、氧化铝(Al2O4)、氧化钽(Ta2O5)、氧化钛(TiO2)、钛酸锶(SrTiO4)、氧化锆(ZrO2)、氧化铪(HfO2)、硅酸铪(HfSiO4)、氧化镧(La2O4)、氧化钇(Y2O4)等。在一些实施例中，第一介电质层320的厚度可在大约
Figure GDA0002776773380000069
与大约
Figure GDA00027767733800000610
之间，但本揭露不限于此。在一些实施例中，第一介电质层320可包含ZrO2/Al2O4/ZrO2(ZAZ)的堆叠层，但本揭露不限于此。在一些实施例中，ZAZ堆叠的各层包含大约
Figure GDA0002776773380000071
的厚度，但本揭露不限于此。应注意，由于下伏底部电极312(其先前为第一导电层310)包含较平滑表面，所以使第一介电质层320变得均匀。
参考图7A，根据操作108，在第一介电质层320上方形成第二导电层330。在一些实施例中，第二导电层330可包含与第一导电层310相同的材料及厚度，因此为简单起见省略所述细节。在一些实施例中，第二导电层330是通过ALD或PVD形成的单导电层。在一些实施例中，ALD形成的第二导电层330a的表面包含小于0.35nm的Ra值及小于0.4nm的Rq值，但本揭露不限于此。如上文提及，ALD形成的第二导电层330a包含更平滑表面。
参考图7B，在一些实施例中，第二导电层330可为通过ALD及PVD形成的多导电层。换句话说，第二导电层可为多导电层330b，其包含ALD形成的下层330b-1及PVD形成的上层330b-2，如图7B中展示。在一些实施例中，ALD形成的下层330b-1的厚度在大约
Figure GDA0002776773380000073
与大约
Figure GDA0002776773380000072
之间，但本揭露不限于此。在一些实施例中，PVD形成的上层330b-2的厚度对ALD形成的下层330b-1的厚度的比大于2，但本揭露不限于此。在一些实施例中，ALD形成的下层330b-1的厚度近似小于
Figure GDA0002776773380000074
但本揭露不限于此。应注意，ALD形成的下层330b-1包含小于0.35nm的Ra值及小于0.4nm的Rq值。此外，ALD形成的下层330b-1用作更平滑底层，且因此减小PVD形成的上层330b-2的Ra值及Rq值。
参考图8，根据操作110，接着图案化第二导电层330以形成中间电极332。
参考图9，根据操作112，接着在中间电极332上方形成第二介电质层340。此外，第二介电质层340经保形地形成以覆盖中间电极332。在一些实施例中，第二介电质层340可包含与第一介电质层320相同的材料及厚度，因此为简单起见省略所述细节。应注意，由于下伏中间电极332(其先前为第二导电层330)可包含较平滑表面，所以可使第二介电质层340变得均匀。
参考图10A，根据操作114，在第二介电质层340上方形成第三导电层350。在一些实施例中，第三导电层350可包含与第一导电层310相同的材料及厚度，因此为简单起见省略所述细节。在一些实施例中，根据操作114，第三导电层350是通过ALD形成的单导电层。在一些实施例中，ALD形成的第三导电层350a的表面包含小于0.35nm的Ra值及小于0.4nm的Rq值。如上文提及，较低Ra及Rq值指示更平滑表面。在本揭露的一些实施例中，完全由PVD形成的导电层包含大于0.65的Ra值及大于0.7的Rq值。因此，推断出ALD形成的第三导电层350a包含更平滑表面。
参考图10B，在一些实施例中，第三导电层350可为根据操作114通过ALD及PVD形成的多导电层。且在ALD之后执行PVD。换句话说，第三导电层可为多导电层350b，其包含ALD形成的下层350b-1及PVD形成的上层350b-2，如图10B中展示。在一些实施例中，ALD形成的下层350b-1的厚度在大约
Figure GDA0002776773380000081
与大约
Figure GDA0002776773380000084
之间，但本揭露不限于此。在一些实施例中，PVD形成的上层350b-2的厚度对ALD形成的下层350b-1的厚度的比大于2，但本揭露不限于此。在一些实施例中，ALD形成的下层350b-1的厚度近似小于
Figure GDA0002776773380000083
但本揭露不限于此。应注意，ALD形成的下层350b-1包含小于0.35nm的Ra值及小于0.4nm的Rq值。此外，ALD形成的下层350b-1用作更平滑底层，且因此减小PVD形成的上层350b-2的Ra值及Rq值。换句话说，PVD形成的上层350b-2因此获得更平滑表面。
参考图11，在一些实施例中，在第三导电层350上方形成另一绝缘层360。在一些实施例中，绝缘层360可包含不同于第一介电质层320及第二介电质层340的材料，但本揭露不限于此。例如，绝缘层360可包含SiON，但本揭露不限于此。在一些实施例中，绝缘层360的厚度大于第一介电质层320及第二介电质层340的厚度，但本揭露不限于此。例如，绝缘层的厚度可为大约
Figure GDA0002776773380000085
但本揭露不限于此。接着，根据操作116，绝缘层360及第三导电层350经图案化且因此形成顶部电极352，如图11中展示。
参考图12，接着在衬底300上形成另一绝缘层370。在一些实施例中，绝缘层370包含PEOX-USG，但本揭露不限于此。在一些实施例中，绝缘层370用作钝化层，且因此形成大体上均匀表面，如图12中展示。在一些实施例中，绝缘层370足够厚以提供均匀表面。例如但不限于，绝缘层370的厚度可近似大于
Figure GDA0002776773380000086
参考图13及14，接着在绝缘层370上方形成导体380。在一些实施例中，导体380可包含W、Al、Cu或AlCu，但本揭露不限于此。在一些实施例中，阻挡层382夹置在导体380与周围层之间，如图13中展示。此外，在绝缘层370及导体380上方形成绝缘层390及392。接着，在绝缘层390及392中形成开口394以暴露导体380，如图14中展示。
在一些实施例中，包含MIM电容器的半导体结构30形成为如图14中展示。半导体结构30包含衬底300，衬底300包含第一区300a及第二区300b。MIM电容器C包含三个电容器导电层312、332及352。如图14中展示，三个电容器导电层包含安置在第一区300a中的底部电极312、安置在第一区300a中的底部电极312上方的中间电极332，及安置在第一区300a中的中间电极332上方的顶部电极352。而且，第一介电质层320夹置在底部电极312与中间电极332之间，且第二介电质层340夹置在中间电极332与顶部电极352之间。如上文提及，底部电极312可为单ALD形成的导电层或包含ALD形成的下层及PVD形成的上层的多导电层。而且，顶部电极352可为单ALD形成的导电层或包含ALD形成的下层及PVD形成的上层的多导电层。中间电极332可为单ALD形成或PVD形成的导电层，或包含ALD形成的下层及PVD形成的上层的多导电层。在一些实施例中，底部电极312的厚度、中间电极332的厚度及顶部电极352的厚度大体上相同，但本揭露不限于此。在一些实施例中，PVD形成的上层310b-2/330b-2/350b-2的厚度大于ALD形成的下层310b-1/330b-1/350b-1的厚度。因为至少顶部及底部电极352及312完全或部分由ALD形成，所以表面粗糙度得以降低且获得较平滑表面。
应注意，在一些实施例中，底部电极312及顶部电极352各自包含较平滑表面，因此使得上覆第一介电质层320及第二介电质层340均匀。因此，减轻局部较薄的介电质问题(其成为弱点)，且因此缓解崩溃。此外，归因于较平滑表面，在图案化或蚀刻电极期间对介电质层320/340的损害及残余物累积两个皆得以减轻。
仍参考图14，在一些实施例中，三个电容器导电层312、332及352的两个延伸到衬底300的第二区300b中。在一些实施例中，至少一导体380穿透大体上在第二区300b中的三个电容器导电层312、332及352的两个。如图14的左侧部分中展示，导体380可穿透底部电极312及中间电极332。如在图14的中间展示，导体380可穿透顶部电极352及中间电极332。如图14的右侧部分中展示，导体380可穿透顶部电极352及底部电极312。参考图14，应注意，穿透三个导电层312、332及352的两个的导体380进一步穿透保护层308且延伸为着陆在最顶部导电层304上。因此，导体380电连接到最顶部导电层304。
仍参考图14，应注意，存在电连接到导体380的三个导电层312、332及352的两个。透过开口394暴露的导体380用以接收外部讯号。当将电压施加到MIM电容器C时，电流可透过第二区300b中的三个导电层312、332及352的两个流动到MIM电容器C中。因此，MIM电容器C容许直流电(DC)电源线上的高频噪声直接在线之间分流，而防止噪声穿过最顶部导电层304到达安置在衬底300中的内部装置。因此，在一些实施例中，MIM电容器C可有助于提供更稳定的功率给内部装置。另外，如果需要电源供应在各种操作模式之间切换，那么适当去耦电容可充当能量储备，而减小在模式切换事件期间电压的非所要骤降幅度。因此，在本揭露的一些实施例中，MIM电容器C可被视为滤波器。
请参考图15到17，其是说明在一或多个实施例中根据本揭露的方面的包含MIM电容器的半导体结构40的一示意图。应容易了解，图15到17及图3到14中的相同元件可包含类似材料，且因此为简洁起见省略所述细节，且仅详述不同点。参考图15，根据操作202，接纳衬底400。在衬底400上方安置RDL 402。RDL 402可包含堆叠在IMD层中的多个导电层。应注意，尽管在图15到17中仅展示RDL 402的最顶部导电层404，然所属领域的技术人员将容易认识到，可根据不同设计要求安置其它导电层。另外，提供夹置在最顶部导电层404与IMD层之间的阻挡层406以防止金属扩散，但本揭露不限于此。此外，可在RDL 402上方安置保护层408。在一些实施例中，保护层408可为多层，但本揭露不限于此。
仍参考图15，衬底400可包含其上界定的第一区400a及第二区400b。在一些实施例中，第一区400a及第二区400b经界定以容纳不同电容器，但本揭露不限于此。
参考图16，根据操作204，在第一区400a中形成第一电容器C1，且在第二区400b中形成第二电容器C2。此外，第一电容器C1与第二电容器C2电隔离。应注意，第一电容器C1及第二电容器C2的各元件可根据方法10形成，但本揭露不限于此。例如，可执行操作102及104以同时形成第一区400a中的第一底部电极412a及第二区400b中的第二底部电极412b。如上文提及，第一底部电极412a及第二底部电极412b可为单ALD形成的导电层或包含ALD形成的下层及PVD形成的上层的多导电层。归因于ALD，第一底部电极412a及第二底部电极412b的表面粗糙度得以降低且获得较平滑表面。
仍参考图16，可执行操作106以在第一底部电极412a及第二底部电极412b上方形成第一介电质层420。应注意，由于下伏第一底部电极412a及第二底部电极412b包含较平滑表面，所以使得保形形成的第一介电质层420均匀。
接着，可执行操作108及110以同时形成第一区400a中的第一中间电极432a及第二区400b中的第二中间电极432b。如上文提及，第一中间电极432a及第二中间部电极432b可为单ALD形成或PVD形成的导电层，或包含ALD形成的下层及PVD形成的上层的多导电层。如上文提及，在使用ALD时，第一中间电极432a及第二中间电极432b的表面粗糙度可降低，且可获得较平滑表面。
接着，可执行操作112以在第一中间电极432a及第二中间电极432b上方形成第二介电质层440。
随后，可执行操作114及116以同时形成第一区400a中的第一顶部电极452a及第二区400b中的第二顶部电极452b。如上文提及，第一顶部电极452a及第二顶部电极452b可为单ALD形成的导电层或包含ALD形成的下层及PVD形成的上层的多导电层。归因于ALD，第一顶部电极452a及第二顶部电极452b的表面粗糙度得以降低且获得较平滑表面。
参考图17，根据操作206，在第一区400a中形成多个第一导体480a，且在第二区400b中形成至少一个第二导体480b。此外，第一导体480a分别电连接到第一顶部电极412a、第二顶部电极432a及第三顶部电极452a，如图17中展示。另一方面，第二导体480b穿透包含第二顶部电极452b及第二中间电极432b的一对、包含第二中间电极432b及第二底部电极412b的一对或包含第二顶部电极452b及第二底部电极412b的一对。应注意，尽管在图17中仅展示包含第二顶部电极452b及第二中间电极432b的一对，然所属领域的技术人员将容易认识到根据图17的其它对，因此为简单起见省略所述细节。
因此，获得包含MIM电容器C1及C2的半导体结构40。如上文提及，由于第一电容器C1及第二电容器C2的电极可通过ALD形成，所以所述电极可包含较平滑表面，且因此可使上覆介电质层420及440更均匀。因此，不仅减轻集中的或聚集的电场问题，而且减少图案化或蚀刻电极期间的累积。因此，可有效地缓解崩溃问题。
因此，本揭露提供一种MIM电容器、包含MIM电容器的半导体及其制作方法。因为至少底部电极及顶部电极通过ALD而形成，所以减轻不均匀拓扑问题且因此可防止崩溃。因此，改进包含MIM电容器的半导体结构的性能。
在一些实施例中，提供一种MIM电容器。MIM电容器包含底部电极、安置在底部电极上方的中间电极、安置在中间电极上方的顶部电极、夹置在底部电极与中间电极之间的第一介电质层，及夹置在中间电极与顶部电极之间的第二介电质层。底部电极的表面及顶部电极的表面各自包含低于0.35nm的Ra值及低于0.4nm的Rq值。
在一些实施例中，提供一种包含MIM电容器的半导体结构。半导体结构包含衬底，所述衬底包含第一区及第二区，第一电容器安置在第一区中，且第二电容器安置在第二区中。第二电容器与第一电容器电隔离。第一电容器包含多个第一电极，且第二电容器包含多个第二电极。第一电极的部分的表面及第二电极的部分的表面各自包含低于0.35nm的Ra值及低于0.4nm的Rq值。
在一些实施例中，提供一种用于制作包含MIM电容器的半导体结构的方法。所述方法包含以下操作。通过ALD在衬底上方形成第一导电层。图案化第一导电层以形成底部电极。在底部电极上方形成第一介电质层。在第一介电质层上方形成第二导电层，且图案化第二导电层以形成中间电极。在中间电极上方形成第二介电质层。通过ALD在第二介电质层上方形成第三导电层。图案化第三导电层以形成顶部电极。在一些实施例中，第一导电层的表面及第三导电层的表面各自包含低于0.35nm的Ra值及低于0.4nm的Rq值。
前文概述若干实施例的特征使得所属领域的技术人员可更佳理解本揭露的方面。所属领域的技术人员应明白，其可容易将本揭露用作用于设计或修改其它工艺及结构的基础以实行本文中所介绍的实施例的相同目的及/或达成相同优点。所属领域的技术人员还应认知，此类等效构造不脱离本揭露的精神及范围，且其可在不脱离本揭露的精神及范围的情况下在本文中进行各种改变、置换及更改。
符号说明
10 方法
20 方法
30 半导体结构
40 半导体结构
102 操作
104 操作
106 操作
108 操作
110 操作
112 操作
114 操作
116 操作
202 操作
204 操作
206 操作
300 衬底
300a 第一区
300b 第二区
302 重布层(RDL)
304 最顶部导电层
306 阻挡层
308 保护层
310 第一导电层
310a ALD形成的第一导电层
310b 多导电层
310b-1 ALD形成的下层
310b-2 PVD形成的上层
312 底部电极/电容器导电层
320 第一介电质层
330 第二导电层
330a ALD形成的第二导电层
330b 多导电层
330b-1 ALD形成的下层
330b-2 PVD形成的上层
332 中间电极/电容器导电层
340 第二介电质层
350 第三导电层
350a ALD形成的第三导电层
350b 多导电层
350b-1 ALD形成的下层
350b-2 PVD形成的上层
352 顶部电极/电容器导电层
360 绝缘层
370 绝缘层
380 导体
382 阻挡层
390 绝缘层
392 绝缘层
394 开口
400 衬底
400a 第一区
400b 第二区
402 重布层(RDL)
404 最顶部导电层
406 阻挡层
408 保护层
412a 第一底部电极
412b 第二底部电极
420 第一介电质层
432a 第一中间电极
432b 第二中间电极
440 第二介电质层
452a 第一顶部电极
452b 第二顶部电极
480a 第一导体
480b 第二导体
C 金属-绝缘体-金属(MIM)电容器
C1 第一电容器/金属-绝缘体-金属(MIM)电容器
C2 第二电容器/金属-绝缘体-金属(MIM)电容器

Claims (20)

1.一种金属-绝缘体-金属电容器，其包括：
底部电极；
中间电极，其安置在所述底部电极上方；
顶部电极，其安置在所述中间电极上方；
第一介电质层，其夹置在所述底部电极与所述中间电极之间；及
第二介电质层，其夹置在所述中间电极与所述顶部电极之间，
其中所述底部电极的表面及所述顶部电极的表面分别包括低于0.35纳米的算术平均粗糙度值及低于0.4纳米的均方根粗糙度值。
2.根据权利要求1所述的金属-绝缘体-金属电容器，其中所述底部电极包括单导电层或多导电层。
3.根据权利要求2所述的金属-绝缘体-金属电容器，其中所述多导电层包括第一下层及安置在所述第一下层上的第一上层，且所述第一上层的厚度大于所述第一下层的厚度。
4.根据权利要求3所述的金属-绝缘体-金属电容器，其中所述第一上层的所述厚度对所述第一下层的所述厚度的比大于2。
5.根据权利要求1所述的金属-绝缘体-金属电容器，其中所述中间电极包括单导电层或多导电层。
6.根据权利要求5所述的金属-绝缘体-金属电容器，其中所述多导电层包括第二下层及安置在所述第二下层上的第二上层，且所述第二上层的厚度大于所述第二下层的厚度。
7.根据权利要求6所述的金属-绝缘体-金属电容器，其中所述第二上层的所述厚度对所述第二下层的所述厚度的比大于2。
8.根据权利要求1所述的金属-绝缘体-金属电容器，其中所述顶部电极包括单导电层或多导电层。
9.根据权利要求8所述的金属-绝缘体-金属电容器，其中所述多导电层包括第三下层及安置在所述第三下层上的第三上层，且所述第三上层的厚度大于所述第三下层的厚度。
10.根据权利要求9所述的金属-绝缘体-金属电容器，其中所述第三上层的所述厚度对所述第三下层的所述厚度的比大于2。
11.根据权利要求1所述的金属-绝缘体-金属电容器，其进一步包括导体，所述导体穿透包含所述底部电极及所述中间电极的一对、包含所述中间电极及所述顶部电极的一对或包含所述顶部电极及所述底部电极的一对。
12.一种包含金属-绝缘体-金属电容器的半导体结构，其包括：
衬底，其包括第一区及第二区；
第一电容器，其安置在所述第一区中且包括多个第一电极；及
第二电容器，其安置在所述第二区中且与所述第一电容器电隔离，所述第二电容器包括多个第二电极，
其中所述第一电极的部分的表面及所述第二电极的部分的表面分别包括低于0.35纳米的算术平均粗糙度值及低于0.4纳米的均方根粗糙度值。
13.根据权利要求12所述的半导体结构，其进一步包括安置在所述第一区中且分别电连接到所述第一电极的多个第一导体，其中所述第一电容器的所述第一电极包括第一底部电极、第一中间电极及第一顶部电极，且所述第一导体分别电连接到所述第一底部电极、所述第一中间电极及所述第一顶部电极。
14.根据权利要求12所述的半导体结构，其进一步包括安置在所述第二区中的至少一个第二导体，其中所述第二电容器的所述第二电极包括第二顶部电极、第二中间电极及第二底部电极，所述第二导体穿透包括所述第二顶部电极及所述第二中间电极的一对、包括所述第二中间电极及所述第二底部电极的一对或包括所述第二顶部电极及所述第二底部电极的一对。
15.根据权利要求12所述的半导体结构，其中所述第一电极及所述第二电极分别包括单导电层或多导电层。
16.根据权利要求15所述的半导体结构，其中所述多导电层包括下层及安置在所述下层上的上层，且所述上层的厚度大于所述下层的厚度。
17.一种用于制作包含金属-绝缘体-金属电容器的半导体结构的方法，其包括：
通过原子层沉积在衬底上方形成第一导电层；
图案化所述第一导电层以形成底部电极；
在所述底部电极上方形成第一介电质层；
在所述第一介电质层上方形成第二导电层；
图案化所述第二导电层以形成中间电极；
在所述中间电极上方形成第二介电质层；
通过原子层沉积在所述第二介电质层上方形成第三导电层；及
图案化所述第三导电层以形成顶部电极，
其中所述第一导电层的表面及所述第三导电层的表面分别包括低于0.35纳米的算术平均粗糙度值及低于0.4纳米的均方根粗糙度值。
18.根据权利要求17所述的方法，其中所述第一导电层及所述第三导电层分别通过所述原子层沉积及物理气相沉积而形成。
19.根据权利要求17所述的方法，其中所述第二导电层通过原子层沉积操作或物理气相沉积操作而形成。
20.根据权利要求17所述的方法，其中所述第一导电层的厚度、所述第二导电层的厚度及所述第三导电层的厚度大体上相同。
CN201811227711.7A 2018-03-28 2018-10-22 金属-绝缘体-金属电容器、包含其的半导体结构及其制作方法 Active CN110323209B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/938,350 US10290701B1 (en) 2018-03-28 2018-03-28 MIM capacitor, semiconductor structure including MIM capacitors and method for manufacturing the same
US15/938,350 2018-03-28

Publications (2)

Publication Number Publication Date
CN110323209A CN110323209A (zh) 2019-10-11
CN110323209B true CN110323209B (zh) 2021-03-02

Family

ID=66439697

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811227711.7A Active CN110323209B (zh) 2018-03-28 2018-10-22 金属-绝缘体-金属电容器、包含其的半导体结构及其制作方法

Country Status (3)

Country Link
US (1) US10290701B1 (zh)
CN (1) CN110323209B (zh)
TW (1) TWI709256B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6981601B2 (ja) 2018-05-29 2021-12-15 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US10734474B2 (en) * 2018-07-30 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal structure and methods of fabrication thereof
JP7179634B2 (ja) 2019-02-07 2022-11-29 株式会社東芝 コンデンサ及びコンデンサモジュール
KR20200128315A (ko) * 2019-05-03 2020-11-12 삼성전자주식회사 반도체 소자
KR20220159521A (ko) 2021-05-25 2022-12-05 삼성전자주식회사 금속-절연체-금속 커패시터
KR20230012876A (ko) * 2021-07-16 2023-01-26 주식회사 키파운드리 반도체 소자의 ｍｉｍ 커패시터 및 그 제조 방법
US11637100B2 (en) * 2021-08-11 2023-04-25 Globalfoundries Singapore Pte. Ltd. Semiconductor device having capacitor and resistor and a method of forming the same
US20230154843A1 (en) * 2021-11-17 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device with Integrated Metal-Insulator-Metal Capacitors
US20230163163A1 (en) * 2021-11-22 2023-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with integrated metal-insulator-metal capacitors
US20230197597A1 (en) * 2021-12-17 2023-06-22 Wolfspeed, Inc. Configurable metal - insulator - metal capacitor and devices and processes implementing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1652336A (zh) * 2004-01-26 2005-08-10 三星电子株式会社 半导体器件的电容器、存储器件及其制造方法
CN101160663A (zh) * 2003-09-23 2008-04-09 飞思卡尔半导体公司 半导体器件及其制造方法
CN102522094A (zh) * 2011-12-09 2012-06-27 华中科技大学 SmCo5垂直磁化膜的双层结构底层材料及其制备方法
CN103311181A (zh) * 2013-06-03 2013-09-18 上海华力微电子有限公司 改善金属层-绝缘介质层-金属层失配参数的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010003742A (ja) * 2008-06-18 2010-01-07 Fujitsu Microelectronics Ltd 半導体装置、及び薄膜キャパシタの製造方法
JP5956106B2 (ja) * 2010-08-27 2016-07-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9219110B2 (en) * 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9871095B2 (en) * 2016-03-17 2018-01-16 Taiwan Semiconductor Manufacturing Company Ltd. Stacked capacitor with enhanced capacitance and method of manufacturing the same
US10043863B2 (en) * 2017-01-06 2018-08-07 International Business Machines Corporation Grated MIM capacitor to improve capacitance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101160663A (zh) * 2003-09-23 2008-04-09 飞思卡尔半导体公司 半导体器件及其制造方法
CN1652336A (zh) * 2004-01-26 2005-08-10 三星电子株式会社 半导体器件的电容器、存储器件及其制造方法
CN102522094A (zh) * 2011-12-09 2012-06-27 华中科技大学 SmCo5垂直磁化膜的双层结构底层材料及其制备方法
CN103311181A (zh) * 2013-06-03 2013-09-18 上海华力微电子有限公司 改善金属层-绝缘介质层-金属层失配参数的方法

Also Published As

Publication number Publication date
TW201943110A (zh) 2019-11-01
CN110323209A (zh) 2019-10-11
US10290701B1 (en) 2019-05-14
TWI709256B (zh) 2020-11-01

Similar Documents

Publication Publication Date Title
CN110323209B (zh) 金属-绝缘体-金属电容器、包含其的半导体结构及其制作方法
US9391016B2 (en) MIM capacitor structure
US9368392B2 (en) MIM capacitor structure
US9219110B2 (en) MIM capacitor structure
CN103383933B (zh) 半导体器件及其制造方法
US7332764B2 (en) Metal-insulator-metal (MIM) capacitor and method of fabricating the same
US9871095B2 (en) Stacked capacitor with enhanced capacitance and method of manufacturing the same
US20240088206A1 (en) Semiconductor structure
US20240194663A1 (en) Semiconductor structure, electronic device, and method of manufacturing semiconductor structure
US10615249B2 (en) Capacitor structures and methods for fabricating the same
US20200098518A1 (en) Mim device with laminated dielectric layers
US11862665B2 (en) Semiconductor structure including MIM capacitor and method of forming the same
US20230154843A1 (en) Semiconductor Device with Integrated Metal-Insulator-Metal Capacitors
US11309258B2 (en) Semiconductor structure
US20230154972A1 (en) Capacitor device with multi-layer dielectric structure
US20230387192A1 (en) Semiconductor device and manufacturing method thereof
KR102553612B1 (ko) 금속 절연체 금속 커패시터를 위한 배리어층
US20230354724A1 (en) Resistive memory structure and manufacturing method thereof
CN116564942A (zh) 具有电阻器和电容器的半导体结构、***及其形成方法
US20230163163A1 (en) Semiconductor device with integrated metal-insulator-metal capacitors
CN116456815A (zh) 形成电容器的方法与电容器
KR20230148107A (ko) 저항기 및 커패시터를 가진 반도체 구조체
CN113889573A (zh) Mim电容器及其形成方法
CN113764377A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant