TW202301697A - 半導體結構、電子裝置、及半導體結構的製造方法 - Google Patents

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許家銘
蔡萬霖
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Abstract

根據本發明的一些實施例，一種半導體結構包含一第一金屬-介電質-金屬層、一第一介電層、一第一導電層、一第二導電層及一第二介電層。該第一金屬-介電質-金屬層包含複數個第一指狀物、複數個第二指狀物及一第一介電材料。該等第一指狀物電連接至一第一電壓。該等第二指狀物電連接至不同於該第一電壓之一第二電壓，且該等第一指狀物及該等第二指狀物平行且交錯地配置。該第一介電材料在該等第一指狀物與該等第二指狀物之間。該第一介電層在該第一金屬-介電質-金屬層上方。該第一導電層在該第一介電層上方。該第二導電層在該第一導電層上方。該第二介電層在該第一導電層與該第二導電層之間。

Description

半導體結構、電子裝置、及半導體結構的製造方法
本發明實施例係有關半導體結構、電子裝置、及半導體結構的製造方法。
在包含數百萬或數十億個電晶體裝置之半導體晶粒上形成積體晶片。電晶體裝置經組態以充當開關及/或產生功率增益以實現一積體晶片之邏輯功能性(例如，執行邏輯功能之功能性)。積體晶片通常亦包含被動裝置，諸如電容器、電阻器、電感器、變容器等。被動裝置廣泛用於控制積體晶片特性(例如，增益、時間常數等)且提供具有廣泛範圍之不同功能性(例如，在相同晶粒上併入類比及數位電路兩者)之一積體晶片。
根據本發明的一實施例，一種半導體結構包括：一第一金屬-介電質-金屬層，其包括：複數個第一指狀物，其等電連接至一第一電壓；複數個第二指狀物，其等電連接至不同於該第一電壓之一第二電壓，其中該等第一指狀物及該等第二指狀物平行且交錯地配置；及一第一介電材料，其在該等第一指狀物與該等第二指狀物之間；一第一介電層，其在該第一金屬-介電質-金屬層上方；一第一導電層，其在該第一介電層上方；一第二導電層，其在該第一導電層上方；及一第二介電層，其在該第一導電層與該第二導電層之間。
根據本發明的一實施例，一種電子裝置包括：一解耦合電容器，其具有電連接至一二極體之一第一端子及經組態以接收一第一電壓之一第二端子，該解耦合電容器包括：一第一MOM電容器，其包括平行配置之一第一指狀物及一第二指狀物；一MIM電容器，其在該第一MOM電容器上方且包括一導電層，其中該第一端子連接至該第一MOM電容器之該第一指狀物，且該第二端子連接至該第一MOM電容器之該第二指狀物或該MIM電容器之該導電層；及一介電層，其在該MIM電容器與該第一MOM電容器之間。
根據本發明的一實施例，一種製造一半導體結構之方法包括：形成包括複數個第一指狀物及與該等第一指狀物隔開且平行之複數個第二指狀物之一圖案化金屬層；在該等第一指狀物與該等第二指狀物之間形成一介電材料；在該等第一指狀物、該等第二指狀物及該介電材料上方形成一第一介電層；在該第一介電層上方形成一第一導電層；在該第一導電層上方形成一第二介電層；及在該第二介電層上方形成一第二導電層。
以下揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在以下描述中，一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成為直接接觸之實施例，且亦可包含其中可在該第一構件與該第二構件之間形成額外構件，使得該第一構件與該第二構件可不直接接觸之實施例。此外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間的一關係。
此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語旨在除圖中所描繪之定向之外亦涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且可相應地同樣解釋本文中所使用之空間相對描述符。
儘管闡述本揭露之廣泛範疇之數值範圍及參數係近似值，然特定實例中所闡述之數值係儘可能精確地報告。然而，任何數值固有地含有必然由通常在各自測試量測中發現之偏差所引起之特定誤差。而且，如本文中使用，術語「約」、「實質」或「實質上」通常意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，當由一般技術者考量時，術語「約」、「實質」或「實質上」意謂在一可接受的平均值標準誤差內。除了在操作/工作實例中之外，或除非另有明確指定，否則本文中揭示之全部數值範圍、數量、值及百分比(諸如材料量、持續時間、溫度、操作條件、數量比及其等之類似物之數值範圍、數量、值及百分比)應被理解為在全部例項中皆由術語「約」、「大量」或「實質上」修飾。因此，除非相反地指示，否則本揭露及隨附發明申請專利範圍中所闡述之數值參數係可視需要變化之近似值。至少，各數值參數應至少依據所報告之有效數字之數字且藉由應用普通捨入技術來解釋。範圍可在本文中表達為從一端點至另一端點或在兩個端點之間。除非另有指定，否則本文中所揭示之全部範圍皆包含端點。
貫穿本揭露使用之術語「標準胞元」或「胞元」係指用於實施一電路之特定功能性之一設計佈局中之一電路圖案群組。一標準胞元包括一或多個層，且各層包含表達為多邊形之聯集之各種圖案。一設計佈局最初可由相同或不同標準胞元之一組合構成。該等胞元使用一繞線結構互連。可在佈局設計之不同階段調整胞元中之圖案之幾何形狀，以便補償設計及製程效應。一標準胞元可覆蓋對應於待製造之一晶粒之一部分或一整體之電路。可從由半導體製造者或設計者提供之胞元庫存取標準胞元。在一些實施例中，標準胞元包含於一標準胞元庫中，其可儲存於一非暫時性電腦可讀儲存媒體中且由一處理器在各種電路設計階段中存取。
本揭露之實施例論述包含一或多個MIM電容器及一或多個MOM電容器兩者之半導體結構及用於組合電容器結構之半導體結構之製造方法，該組合電容器結構充當用於穩定功率信號且減少雜訊之一解耦合電容器。憑藉插置於(若干) MOM電容器與MIM電容器之間的一介電層之配置，總電容密度可歸因於所產生之寄生電容而增加，此有利於增加操作電壓。另外，MIM電容器及MOM電容器之組合可在不顯著增加半導體結構之製程之複雜性以及成本的情況下提供一增加電容值。
圖1係根據本揭露之一些實施例之一半導體結構1之一剖面圖。在一些實施例中，半導體結構1可包含於不受本揭露限制之一電子裝置中。
參考圖1，在一些實施例中，半導體結構1包含一或多個MOM電容器(例如，MOM電容器11至14)、一或多個MIM電容器(例如，一MIM電容器20)、介電層30及40、一層級間介電質(ILD) 50、導電互連件60a及60b以及一金屬層70。
MOM電容器11至14可放置於一基板上方(圖1中未展示)。在一些實施例中，基板(亦被稱為一晶粒基板)可包含一塊體矽基板或一絕緣體上覆矽(SOI)基板。在其他實施例中，基板可包含含有III族、IV族及/或V族元素之半導體材料。例如，基板可包含鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)或類似物。基板可為一p型半導體基板(受體型)或一n型半導體基板(施體型)。在一些實施例中，可在基板上方界定一周邊區及一胞元區。可在基板上方形成各種電組件。在一些實施例中，主動裝置(即，電晶體)可形成在基板上方之周邊區中，而電晶體(例如，MOM電容器11至14及MIM電容器20)可形成在基板上方之胞元區中，如圖1中繪示。
參考圖1，MOM電容器11至14經堆疊於基板上方。例如，MOM電容器11 (亦被稱為「金屬-介電質-金屬層」)與MOM電容器12 (亦被稱為「金屬-介電質-金屬層」)堆疊。在一些實施例中，MOM電容器14 (亦被稱為「金屬-介電質-金屬層」)可為MOM電容器11至14之堆疊內之最底部MOM電容器，且MOM電容器11可為MOM電容器11至14之堆疊內之最頂部MOM電容器。在一些實施例中，MOM電容器11插置於介電層30與MOM電容器12之間。
參考圖1，MOM電容器11可包含複數個指狀物11a (亦被稱為「導電指狀物」)、複數個指狀物11b (亦被稱為「導電指狀物」)及一介電材料11c。指狀物11a及指狀物11b可平行且交錯地配置。介電材料11c可在指狀物11a與指狀物11b之間。指狀物11a及指狀物11b可分別電連接至MOM電容器11之兩個電極。在一些實施例中，MOM電容器12包含複數個指狀物12a、複數個指狀物12b及一介電材料12c。指狀物12a及指狀物12b可平行且交錯地配置。介電材料12c可在指狀物12a與指狀物12b之間。指狀物11a、11b、12a及12b可為平行的。
在一些實施例中，MOM電容器13 (亦被稱為「金屬-介電質-金屬層」)包含複數個指狀物13a、複數個指狀物13b及一介電材料13c。指狀物13a及指狀物13b可平行且交錯地配置。介電材料13c可在指狀物13a與指狀物13b之間。指狀物11a、11b、12a、12b、13a及13b可為平行的。在一些實施例中，MOM電容器14包含複數個指狀物14a、複數個指狀物14b及一介電材料14c。指狀物14a及指狀物14b可平行且交錯地配置。介電材料14c可在指狀物14a與指狀物14b之間。指狀物11a、11b、12a、12b、13a、13b、14a及14b可為平行的。
MOM電容器11至14之指狀物11a、11b、12a、12b、13a、13b、14a及14b可包含各種導電材料，諸如銅(Cu)、鎢(W)、鈷(Co)、鋁(Al)、鉭(Ta)、氮化鉭(TaN)、氮化鈦(TiN)、其等之一合金、其等之一組合或類似物，但本揭露不限於此。在一些實施例中，指狀物之至少一者可包含在指狀物之導電材料與由介電材料界定之側壁之間黏著及間隔之一阻障層(圖1中未展示)。在一些實施例中，阻障層可包含Ta、TaN、TiN、其等之一組合或類似物。在一些實施例中，指狀物之導電材料可包含Cu、W、Co、Al、其等之一合金、其等之一組合或類似物。介電材料11c、12c、13c及14c可包含各種絕緣材料或介電材料，諸如氧化矽、氮氧化矽、碳氧化矽、其等之一組合或類似物，但本揭露不限於此。在一些實施例中，介電材料11c、12c、13c及14c可包含具有低於或等於約3.9之k值之一或多個低介電係數材料。在一些實施例中，低介電係數材料之k值可低於或等於約3。在一些實施例中，低介電係數材料之k值可在從約2.5至約3之範圍內。
在一些實施例中，指狀物11a、11b、12a、12b、13a、13b、14a及14b之各者之剖面可具有從一頂表面朝向一底表面漸縮之一矩形形狀或一梯形形狀。在一些實施例中，指狀物之各者之頂表面之一剖面寬度在從約50 nm至約200 nm之範圍內。在一些實施例中，指狀物之各者之底表面之一剖面寬度在從約30 nm至約200 nm之範圍內。在一些實施例中，相鄰指狀物之頂表面之間的一距離在從約70 nm至約350 nm之範圍內。在一些實施例中，相鄰指狀物之底表面之間的一距離在從約70 nm至約400 nm之範圍內。
參考圖1，半導體結構1可進一步包含一ILD層81、蝕刻停止層82及襯層83。在一些實施例中，MOM電容器11至14在ILD層81上方，且蝕刻停止層82在ILD層81及介電材料12c至14c之各者上方。襯層83之各者可保形地放置於蝕刻停止層82之各者上方。ILD層81可包含但不限於SiN x、SiO x、SiON、SiC、SiBN、SiCBN或其等之任何組合。蝕刻停止層82可包含SiC、SiN x或類似物。襯層83可包含四乙基正矽酸鹽(TEOS)或類似物。
MIM電容器20可在MOM電容器11上方。在一些實施例中，MIM電容器20可包含導電層20A、20B及一介電層20C。導電層20A及20B可充當或電連接至MIM電容器20之電極。在一些實施例中，導電層20B在介電層30上方，導電層20A在導電層20B上方，且介電層20C在導電層20A與導電層20B之間。
在一些實施例中，導電層20B包含子層21、22及23。在一些實施例中，子層23接近於介電層30，子層21遠離於介電層30，且子層22在子層21與子層23之間。在一些實施例中，子層22之一材料可不同於子層21及23之材料。子層23可朝向子層22漸縮。子層22可朝向子層21漸縮。子層21可朝向介電層20C漸縮。
介電層20C可包含一階狀結構。在一些實施例中，介電層20C包含接近於導電層20A之一部分20C1及接近於導電層20B之一部分20C2，且部分20C1之一寬度小於部分20C2之一寬度。在一些實施例中，部分20C1之一橫向表面、部分20C2之一頂表面之一部分及部分20C2之一橫向表面形成介電層20C之一階狀輪廓。部分20C2可朝向部分20C1漸縮，且部分20C1可朝向導電層20A漸縮。導電層20B之一橫向表面及介電層20C之部分20C2之一橫向表面形成一連續表面。在一些實施例中，導電層20B之一厚度係約2000 Å。
在一些實施例中，導電層20A在介電層20C上方。在一些實施例中，導電層20A在介電層20C之部分20C1上方。導電層20A可藉由介電層20C之部分20C1與介電層20C之部分20C2隔開。導電層20A可遠離於介電層20C漸縮。在一些實施例中，導電層20A之一厚度係約800 Å。在一些實施例中，介電層20C之一厚度在從約300 Å至約700 Å之範圍內。
導電層20A及導電層20B之子層21至23可包含各種導電材料，諸如Cu、W、Co、Al、Ta、TaN、Ti、TiN、其等之一合金、其等之一組合或類似物，但本揭露不限於此。在一些實施例中，導電層20A及子層22包含AlCu，且子層21及23包含TaN。介電層20C可包含一高介電係數材料。在一些實施例中，介電層20C可包含氧化鋁(Al 2O 3)、氧化鋯(ZrO 2)、氮化矽(Si 3N 4)、氮化鉭(Ta 2O 5)、氧化鈦(TiO 2)、鈦酸鍶(SrTiO 3)、氧化釔(Y 2O 3)、氧化鑭(La 2O 3)、氧化鉿(HfO 2)、其等之組合之一多層結構或類似物。
在一些實施例中，半導體結構1可進一步包含一罩蓋層84及一遮罩層85。遮罩層85在MIM電容器20與罩蓋層84之間。遮罩層85可直接形成在MIM電容器20之導電層20A上。遮罩層85之橫向表面可實質上對準至MIM電容器20之導電層20A之橫向表面。遮罩層85可朝向罩蓋層84漸縮。遮罩層85可包含氮化物或氮氧化物，諸如氮化矽(SiN x)、氧氮化矽(SiON)或類似物。在一些實施例中，遮罩層85之一厚度在從約200 Å至約400 Å之範圍內。
罩蓋層84可形成在MIM電容器20之導電層20A上方。在一些實施例中，罩蓋層84可接觸介電層20C。在一些實施例中，罩蓋層84可接觸導電層20A之橫向表面。在一些實施例中，罩蓋層84具有大於電容器堆疊之機械強度之一機械強度，以便減輕施加於電容器之堆疊上之外力之影響。罩蓋層84可包含氮化物、氧化物或其等之一組合，諸如電漿輔助沉積之氮化矽、氧化矽或類似物。
參考圖1，介電層30在MIM電容器20與MOM電容器11之間。在一些實施例中，介電層30在MOM電容器11 (或金屬-介電質-金屬層)上方。介電層30可包含一階狀結構。在一些實施例中，介電層30包含接近於導電層20B之一部分301及接近於MOM電容器11之一部分302，且部分301之一寬度小於部分302之一寬度。部分301可朝向導電層20B漸縮。部分302之一頂表面302a與部分301之一頂表面301a之間的一距離係約360 Å。在一些實施例中，介電層30之一厚度在從約900 Å至約4000 Å之範圍內。在一些實施例中，介電層30之一厚度在從約900 Å至約1900 Å之範圍內。在一些實施例中，介電層30包含碳化矽(SiC)、氮化矽(SiN x)或其等之一組合。
介電層40 (亦被稱為「鈍化層」)可在介電層30與MOM電容器11之間。介電層40可包含無摻雜矽酸鹽玻璃(USG)、氧化物(諸如電漿輔助沉積之氧化矽)或類似物。金屬層70 (亦被稱為「圖案化金屬層」)可在介電層30與MOM電容器11 (或金屬-介電質-金屬層)之間。在一些實施例中，金屬層70在介電層40內。在一些實施例中，金屬層70可包含平行於MOM電容器11之指狀物11a及11b之複數個金屬線。在一些實施例中，金屬層70可包含虛設金屬圖案或層。在一些其他實施例中，金屬層70可電連接至MOM電容器11至14及/或MIM電容器20。
ILD 50 (亦被稱為「鈍化層」)在罩蓋層84上方。ILD 50可覆蓋MIM電容器20、介電層30及罩蓋層84。ILD 50可包含無摻雜矽酸鹽玻璃(USG)、電漿輔助沉積之氧化物(PEOX)或類似物。
導電互連件60a及60b (亦被稱為「導電通路」)可電連接至MIM電容器20。在一些實施例中，導電互連件60a穿透ILD 50、罩蓋層84及遮罩層85以電連接至MIM電容器20之導電層20A (或電極)。在一些實施例中，導電互連件60b穿透ILD 50、罩蓋層84及介電層20C之部分20C2以電連接至MIM電容器20之導電層20B (或電極)。
根據本揭露之一些實施例，憑藉插置於(若干) MOM電容器與MIM電容器之間的一介電層之配置，總電容密度可歸因於所產生之寄生電容而增加，此有利於增加操作電壓，例如多至約6 V至約10 V或更高。
再者，雖然MOM電容器之形成可整合至用於金屬線層之當前製程(例如，後段製程(BEOL)製程)中，但MOM電容器通常展現相對低電容值；另一方面，一MIM電容器可具有一相對大電容值，但其之形成需要在用於金屬線層之當前製程之間(例如，在金屬線M5製程與金屬線M6製程之間)之額外製程。根據本揭露之一些實施例，MIM電容器及MOM電容器之組合可在不顯著增加半導體結構之製程之複雜性以及成本的情況下提供一增加電容值。例如，可獲得針對高電壓裝置(例如，約7 V或8 V)具有大於約2 nf/mm 2之一電容密度值之一晶粒內或晶片內解耦合電容器。
圖1中展示之MOM電容器、MIM電容器及MOM電容器之各者中之指狀物之數目僅用於闡釋性目的。除圖1中展示之數目及組態之外，MOM電容器、MIM電容器及MOM電容器之各者中之指狀物之數目及組態亦在本揭露之預期範疇內。
圖1A係根據本揭露之一些實施例之一半導體結構之一部分之一俯視圖。在一些實施例中，包含於半導體結構1中之MOM電容器11及MIM電容器20在圖1A中展示為一實例，但本揭露不限於此。
參考圖1A，指狀物11a及指狀物11b可平行且交錯地配置。在一些實施例中，參考圖1及圖1A，MOM電容器12之指狀物12a及指狀物12b可以類似於MOM電容器11之指狀物11a及11b之一方式平行且交錯地配置。在一些實施例中，參考圖1及圖1A，指狀物11a及指狀物12a可平行地配置。
在一些實施例中，從一俯視圖角度，MOM電容器11與MIM電容器20重疊。在一些實施例中，從一俯視圖角度，MIM電容器20之導電層20A與MOM電容器11 (或金屬-電介質-金屬層)重疊。在一些實施例中，MOM電容器11之一投影係在MIM電容器20之導電層20A內。
圖1B係根據本揭露之一些實施例之一半導體結構之一部分之一俯視圖。在一些實施例中，包含於半導體結構1中之MOM電容器11及MIM電容器20在圖1B中展示為一實例，但本揭露不限於此。
在一些實施例中，MIM電容器20之一投影係在MOM電容器11內。在一些實施例中，複數個MIM電容器20之投影係在MOM電容器11內。在一些實施例中，從一俯視圖角度，一或多個MIM電容器20與MOM電容器11 (或金屬-電介質-金屬層)重疊。在一些實施例中，導電層20A之一或多個投影係在MOM電容器11 (或金屬-介電質-金屬層)內。在一些實施例中，從一俯視圖角度，導電層20A之一或多個投影與MOM電容器11 (或金屬-電介質-金屬層)重疊。
圖1C係根據本揭露之一些實施例之一半導體結構之一部分之一俯視圖。在一些實施例中，包含於半導體結構1中之MOM電容器11及MIM電容器20在圖1C中展示為一實例，但本揭露不限於此。
在一些實施例中，從一俯視圖角度，複數個MOM電容器11實質上共面且與MIM電容器20重疊。在一些實施例中，從一俯視圖角度，複數個MOM電容器11處於實質上相同高度且與MIM電容器20重疊。在一些實施例中，一或多個MOM電容器11之投影係在MIM電容器20內。
圖1D係根據本揭露之一些實施例之一半導體結構之一部分之一俯視圖。在一些實施例中，包含於半導體結構1中之MOM電容器11及MIM電容器20在圖1D中展示為一實例，但本揭露不限於此。
在一些實施例中，從一俯視圖角度，複數個MOM電容器11處於實質上相同高度且與MIM電容器20重疊。在一些實施例中，從一俯視圖角度，MOM電容器11與MIM電容器20之一部分重疊。
根據本揭露之一些實施例，MIM電容器與MOM電容器之間的一重疊面積之增加可導致寄生電容之增加，藉此增加電容器之堆疊之總電容。因此，藉由在無需增加或減少待形成之電容器或電容器結構之數目的情況下簡單地變更重疊面積，可根據實際應用調整總電容密度值。因此，在無需形成更多或更少數目個電容器及/或非所要地增加半導體結構之製程之複雜性的情況下，可增加待解耦雜訊之頻率之適用範圍。
圖2A係繪示根據本揭露之一些實施例之一半導體結構之一MOM電容器與一MIM電容器之間的電連接之一圖。在一些實施例中，包含於半導體結構1中之MOM電容器11及MIM電容器20在圖2A中展示為一實例，但本揭露不限於此。在一些實施例中，可在圖1中展示沿著剖面線2A-2A’之MIM電容器之一剖面結構。
參考圖2A，在一些實施例中，指狀物11a電連接至一電壓V1，且指狀物11b電連接至不同於電壓V1之一電壓V2。在一些實施例中，導電層20B連接至電壓V1，且導電層20A連接至電壓V2。在一些實施例中，MIM電容器20與MOM電容器11並聯電連接。在一些實施例中，MIM電容器20與MOM電容器11至14之堆疊可並聯電連接。在一些實施例中，電壓V1高於電壓V2。在一些實施例中，電壓V1係一正電壓，且電壓V2係接地。在一些實施例中，電連接之電容器(例如，MOM電容器11及MIM電容器20)可用作對應於由半導體結構形成之一晶粒之一部分或全部之一或多個電路之一晶粒內解耦合電容器。在一些實施例中，並聯電連接之MIM電容器20及MOM電容器11在從約6 V至約10 V之一操作電壓下可具有從約2 nF/mm 2至約3 nF/mm 2之一電容密度值。
在一些實施例中，指狀物12a可電連接至電壓V1，且指狀物12b可電連接至電壓V2。在一些實施例中，指狀物13a可電連接至電壓V1，且指狀物13b可電連接至電壓V2。在一些實施例中，指狀物14a可電連接至電壓V1，且指狀物14b可電連接至電壓V2。
圖2B係繪示根據本揭露之一些實施例之一半導體結構之一MOM電容器與一MIM電容器之間的電連接之一圖。在一些實施例中，包含於半導體結構1中之MOM電容器11及MIM電容器20在圖2A中展示為一實例，但本揭露不限於此。在一些實施例中，可在圖1中展示沿著剖面線2B-2B’之MIM電容器之一剖面結構。
在一些實施例中，MIM電容器20與MOM電容器11串聯電連接。在一些實施例中，MIM電容器20可與MOM電容器11至14之堆疊串聯電連接。在一些實施例中，導電層20B電連接至MOM電容器11 (或金屬-介電質-金屬層)之指狀物11b，且導電層20A連接至不同於電壓V1之一電壓V3。在一些實施例中，電壓V1高於電壓V3。在一些實施例中，電壓V1係一正電壓，且電壓V3係接地。在一些實施例中，串聯電連接之MIM電容器20及MOM電容器11在從約12 V至約20 V之一操作電壓下可具有從約1 nF/mm 2至約1.5 nF/mm 2之一電容密度值。
根據本揭露之一些實施例，可藉由變更各類型之電容器之數目以及選擇並聯或串聯電連接MIM電容器與MOM電容器來調整總電容，以便達成用於使具有一預定頻率值或範圍之訊號與一電壓供應器解耦合之一所要電容值。因此，可穩定功率訊號，且可減少雜訊。
圖3係根據本揭露之一些實施例之一半導體結構3之一剖面圖。半導體結構3在許多態樣中類似於半導體結構1，且因此為簡潔起見不重複此等態樣之描述。參考圖3，半導體結構3與半導體結構1不同之處在於例如MIM電容器20之組態。
在一些實施例中，介電層30包含子層310及320。在一些實施例中，介電層30之子層320在MOM電容器11 (或金屬-介電質-金屬層)上。在一些實施例中，介電層30之子層310在介電層30之子層320與導電層20B之間。在一些實施例中，介電層30之子層310接近於MIM電容器20，且介電層30之子層320接近於MOM電容器11。
在一些實施例中，介電層30之子層310包含氧化物層，且介電層30之子層320包含碳化矽、氮化矽或其等之一組合。在一些實施例中，介電層30之一厚度在從約900 Å至約1900 Å之範圍內。在一些實施例中，介電層30之子層310之一厚度在從約500 Å至約2000 Å之範圍內。在一些實施例中，介電層30之子層310之一厚度係約1000 Å。在一些實施例中，介電層30之子層320之一厚度係約900 Å。在一些實施例中，介電層30之子層320之一厚度在從約500 Å至約2000 Å之範圍內。
在一些實施例中，罩蓋層84包含子層841及842。子層841及子層842可包含不同材料。在一些實施例中，子層841包含氮化矽，且子層842包含氧化矽。在一些實施例中，子層841及ILD 50包含不同材料。
圖4係根據本揭露之一些實施例之一半導體結構4之一剖面圖。半導體結構4在許多態樣中類似於半導體結構1，且因此為簡潔起見不重複此等態樣之描述。參考圖4，半導體結構4與半導體結構1不同之處在於例如MIM電容器20之組態。
在一些實施例中，MIM電容器20包含導電層20A、20B及20D，且介電層20C在導電層20A、20B及20D之間。在一些實施例中，介電層20C使導電層20B (亦被稱為「底部端子」)與導電層20D (亦被稱為「中間端子」)分離且使導電層20D與導電層20A (亦被稱為「頂部端子」)分離。在一些實施例中，介電層20C在導電層之各者之間提供一分離間隔。
導電層20A、20B及20D可包含導電材料，諸如TiN、Ti、Al、TaN、Ta、Cu、W、氧化銦錫(ITO)、氮化鎢(WN)、三氧化錸(ReO 3)、氧化錸(ReO 2)、氧化銥(IrO 2)、釕(Ru)、鋨(Os)、鈀(Pd)、鉑(Pt)、氮化鉬(MoN)、鉬(Mo)、一導電金屬、其等之組合或類似物。
在一些實施例中，導電互連件60c及60d穿透ILD 50且朝向金屬層70漸縮。在一些實施例中，導電互連件60c電連接至導電層20D，且導電互連件60d連接至導電層20A及20B，藉此可單獨將不同電壓分別施加至導電層20D以及導電層20A及20B。
在一些實施例中，半導體結構4可進一步包含在導電互連件60c及ILD 50之側壁與導電互連件60d及ILD 50之側壁之間黏著及間隔之一阻障層61。阻障層61可包含Ta、TaN、TiN、其等之一組合或類似物。
圖5係根據本揭露之一些實施例之一半導體結構5之一剖面圖。半導體結構5在許多態樣中類似於半導體結構4，且因此為簡潔起見不重複此等態樣之描述。參考圖5，半導體結構5與半導體結構4不同之處在於例如MIM電容器20可為一深溝槽電容器(DTC)。
在一些實施例中，介電層30界定一溝槽，且導電層20A及20B以及介電層20C之部分填充在溝槽中。在一些實施例中，導電互連件60穿透ILD 50、罩蓋層84及遮罩層85以電連接至導電層20A (或電極)。在一些實施例中，導電層20B (或電極)電連接至金屬層70。
在一些實施例中，介電層20C可包含模塑料、預浸漬複合纖維(例如，預浸材料) BPSG、氧化矽、氮化矽、氮氧化矽、USG、其等之任何組合或類似物。模塑料之實例可包含但不限於具有分散於其中之填充劑之環氧樹脂。一預浸材料之實例可包含但不限於藉由堆疊或層壓數個預浸漬材料/片材而形成之一多層結構。
圖6A至圖6I係根據本揭露之一些實施例之製造一半導體結構之一方法之中間階段之剖面圖。
參考圖6A，在一ILD 81上方形成一蝕刻停止層82，在蝕刻停止層82上方形成一介電材料14c，且在介電層14c中形成包含指狀物14a及14b之一圖案化金屬層。在一些實施例中，指狀物14a與指狀物14b隔開且平行。在一些實施例中，介電材料14c在指狀物14a與指狀物14b之間。介電層14c可藉由旋塗、沉積、電漿輔助沉積或類似物形成。指狀物14a及14b可藉由各種技術形成，例如，單鑲嵌及/或雙鑲嵌製程、電鍍、無電式電鍍、高密度電離金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。可對指狀物14a、指狀物14b及介電層14c之頂表面執行一平坦化操作，諸如化學機械平坦化(CMP)操作。因而，形成一MOM電容器14 (或金屬-介電質-金屬層)。
參考圖6B，在指狀物14a、指狀物14b及介電層14c上形成一蝕刻停止層82，且在蝕刻停止層82上形成一襯層83。襯層83可藉由旋塗、沉積、電漿輔助沉積或類似物形成。
參考圖6C，執行類似於圖6A至圖6B中繪示之操作之操作以形成介電材料11c至13c、各包含兩組指狀物之圖案化金屬層、蝕刻停止層82及襯層83，且因此將MOM電容器11至14形成為圖6C中繪示之堆疊。
參考圖6D，在指狀物11a及11b以及介電材料11c上形成一介電層40，且在介電層40內形成包含複數個金屬線之一金屬層70。介電層40可由玻璃組成，諸如無摻雜矽酸鹽玻璃(USG)或類似物。在一些其他實施例中，介電層40可由氧化物層組成，諸如電漿輔助沉積之氧化物或類似物。在一些實施例中，介電層40可藉由旋塗、沉積、電漿輔助沉積或類似物形成。可藉由類似於用於形成指狀物11a及11b之操作之操作來形成金屬層70。
參考圖6E，在金屬層70上方形成一介電層30’，在介電層30’上方形成導電層23’、22’及21’，在導電層21’上方形成一介電層20C’，在介電層20C’上方形成一導電層20A’，且在導電層20A’上方形成一遮罩層85’。前述層可藉由一或多個適合沉積操作形成，例如，用於介電層之旋塗、沉積或電漿輔助沉積及用於導電層之電鍍、無電式電鍍、高密度IMP沉積、高密度ICP沉積、濺鍍、PVD、CVD、LPCVD或PECVD。
參考圖6F，對遮罩層85’進行圖案化以形成一遮罩層85，且根據遮罩層85對導電層20A’及介電層20C’執行一圖案化操作以形成一導電層20A及一介電層20C。遮罩層85’上之圖案化操作可藉由光微影術及蝕刻來執行。介電層20C’之一部分可藉由蝕刻移除，以便形成具有包含部分20C1及20C2之一階狀結構之介電層20C。
參考圖6G，在遮罩層85、導電層20A及介電層20C上方形成一罩蓋層84’。罩蓋層84’可藉由旋塗、沉積、電漿輔助沉積或類似物形成。
參考圖6H，對罩蓋層84’、介電層20C、導電層21’、22’及23’以及介電層30’進行圖案化以形成罩蓋層84、介電層20C、導電層21、22及23以及介電層30，在罩蓋層84、介電層20C、導電層21、22及23以及介電層30上方形成一ILD 50，且在ILD 50內形成通路溝槽60a’及60b’以暴露導電層20A之一部分及導電層20B之一部分。圖案化操作可藉由以下步驟執行。可將一光罩(未展示)放置於罩蓋層84’上方，且移除從光罩暴露之罩蓋層84’、介電層20C、導電層21’、22’及23’以及介電層30’之部分以形成罩蓋層84、介電層20C、導電層21、22及23以及介電層30，接著移除光罩。
參考圖6I，在通路溝槽60a’及60b’中形成一導電材料以形成導電互連件60a及60b。導電材料可藉由各種技術(例如，沉積、電鍍、無電式電鍍、濺鍍、PVD、原子層沉積(ALD)或類似物)形成。在一些實施例中，導電材料係或包含AlCu。在一些實施例中，執行一平坦化操作以移除ILD 50之一頂表面上方之過量導電材料。
圖7A至圖7E係根據本揭露之一些實施例之製造一半導體結構之一方法之中間階段之剖面圖。
參考圖7A，執行類似於圖6A至圖6D中繪示之操作之操作以形成MOM電容器11至14、一介電層40及包含介電層40內之複數個金屬線之一金屬層70之一堆疊。
參考圖7B，執行類似於圖6E中繪示之操作之操作以在金屬層70上方形成一介電層30’，在介電層30’上方形成一導電層20B’，在導電層20B’上方形成一介電層20C’，在介電層20C’上方形成一導電層20A’，且在導電層20A’上方形成一遮罩層85’。在一些實施例中，形成介電層30包含在指狀物11a及11b以及介電材料11c上方形成一子層320；及在子層320上形成一子層310。子層310及320可藉由一或多個適合沉積操作形成，例如，旋塗、沉積或電漿輔助沉積。
參考圖7C，執行類似於圖6F至圖6G中繪示之操作之操作以在遮罩層85及導電層20A上方形成一圖案化遮罩層85、一導電層20A及一罩蓋層84’。在一些實施例中，藉由在遮罩層85、導電層20A及介電層20C上方形成一子層842’且在子層841’上形成一子層841’而形成罩蓋層84’。子層841’及842’可藉由一或多個適合沉積操作形成，例如，旋塗、沉積或電漿輔助沉積。
參考圖7D，執行類似於圖6H中繪示之操作之操作以形成包含子層841及842之罩蓋層84、介電層20C及導電層20B，在罩蓋層84、介電層20C、導電層20B及介電層30上方形成一ILD 50，且在ILD 50內形成通路溝槽60a’及60b’以暴露導電層20A之一部分及導電層20B之一部分。
參考圖7E，執行類似於圖6I中繪示之操作之操作以形成導電互連件60a及60b。
圖8A至圖8E係根據本揭露之一些實施例之製造一半導體結構之一方法之中間階段之剖面圖。
參考圖8A，執行類似於圖6A至圖6D中繪示之操作之操作以形成MOM電容器11至14、一介電層40及包含介電層40內之複數個金屬線之一金屬層70之一堆疊。
參考圖8B，在指狀物11a及11b以及介電材料11c上方形成一介電子層320，且在子層320上形成一介電子層310。子層310及320可藉由一或多個適合沉積操作形成，例如，旋塗、沉積或電漿輔助沉積。
仍參考圖8B，在介電層30上形成導電層20A’、20B及20D以及一介電層20C。在一些實施例中，將導電層20B放置於介電層30上方，其中導電層20B覆蓋介電層30之一頂表面之一區之至少一部分，因為介電層30之頂表面之至少另一部分從導電層20B暴露。從導電層20B暴露之介電層30之頂表面由介電層20C覆蓋。在一些實施例中，介電層30之形成可包含層壓ZrO 2-Al 2O 3-ZrO 2三層。導電層20D具有與導電層20B重疊之一部分及直接在介電層30上之一部分，其中介電層30經形成在導電層20B上方，從而在導電層20D與導電層20B之間間隔。介電層30進一步形成在導電層20D上方且覆蓋導電層20D。導電層20A’進一步形成在介電層30上方之導電層20B及20D上方。
參考圖8C，移除導電層20A’之至少一部分以形成一導電層20A。導電層20A、20B及20D之剩餘部分與介電層20C一起形成一MIM電容器結構。
參考圖8D，在導電層20A、20B及20D以及介電層20C上方形成一ILD 50。ILD 50可藉由各種技術(例如，旋塗、沉積、電漿輔助沉積或類似物)形成。
仍參考圖8D，藉由例如乾式蝕刻操作在金屬層70之金屬線上方形成通路溝槽60c’及60d’。通路溝槽60c’穿透ILD 50、導電層20A、介電層20C、導電層20D及包含子層310及320之介電層30。通路溝槽60d’穿透ILD 50、導電層20A、介電層20C、導電層20B及包含子層310及320之介電層30。
參考圖8E，至少在通路溝槽60c’及60d’之側壁上保形地形成阻障層61，且在通路溝槽60c’及60d’內部形成一導電材料以形成導電互連件60c及60d。導電材料可藉由各種技術(例如，沉積、電鍍、無電式電鍍、濺鍍、PVD、ALD或類似物)形成。在一些實施例中，導電材料係AlCu。在一些實施例中，執行一平坦化操作以移除ILD 50之一頂表面上方之過量導電材料。
圖9A至圖9E係根據本揭露之一些實施例之製造一半導體結構之一方法之中間階段之剖面圖。
參考圖9A，執行類似於圖6A至圖6D中繪示之操作之操作以形成MOM電容器11至14、一介電層40及包含介電層40內之複數個金屬線之一金屬層70之一堆疊。接著，在金屬層70上方形成一介電層30，且將一溝槽30’從介電層30之一頂表面形成至介電層30中。溝槽30’可藉由使用例如鑽孔、雷射鑽孔、蝕刻或其他適合操作來形成。
參考圖9B，在溝槽30’之一底表面及側壁表面以及介電層30之一頂表面上形成一導電層20B’。在一些實施例中，在溝槽30’之底表面及側壁表面以及介電層30之頂表面上保形地形成導電層20B’。接著，在導電層20B’上保形地形成一介電層20C’。在一些實施例中，在溝槽30’內形成介電層20C’之一部分。接著，在介電層20C’上保形地形成一導電層20A’。在一些實施例中，在溝槽30’內形成導電層20A’之一部分。接著，在導電層20A’上方形成一遮罩層85’。
參考圖9C，執行類似於圖6F至圖6G中繪示之操作之操作以在遮罩層85及導電層20A上方形成一圖案化遮罩層85、一導電層20A及一罩蓋層84’。在一些實施例中，藉由在遮罩層85、導電層20A及介電層20C上方形成一子層842’且在子層841’上形成一子層841’而形成罩蓋層84’。子層841’及842’可藉由一或多個適合沉積操作(例如，旋塗、沉積或電漿輔助沉積)形成。
參考圖9D，執行類似於圖6H中繪示之操作之操作以形成包含子層841及842之罩蓋層84、介電層20C及導電層20B，在罩蓋層84、介電層20C、導電層20B及介電層30上方形成一ILD 50，且在ILD 50內形成一通路溝槽60’以暴露導電層20A之一部分。
參考圖9E，在通路溝槽60’中形成一導電材料以形成一導電互連件60。
圖10A繪示根據本揭露之一些實施例之一電路10A之一示意圖。電路10A包含一解耦合電容器100、電晶體300及400以及一二極體200。解耦合電容器100可為一晶粒內解耦合電容器。根據本揭露之一些實施例，解耦合電容器100可包含一或多個MOM電容器及一或多個MIM電容器，且MOM電容器及MIM電容器之數目可根據實際應用而變化。例如，解耦合電容器100可包含如圖1、圖1A、圖1B、圖1C、圖1D、圖2A、圖2B、圖3、圖4或圖5中展示之MOM電容器11及MIM電容器20之結構。
解耦合電容器100具有端子110及120，且端子110電連接至電晶體300及二極體200 (透過端子A)。解耦合電容器100之端子120電連接至接地或一低電壓側。解耦合電容器100之端子120經組態以接收低於端子110處之一電壓之一電壓。在一些實施例中，端子110與端子120之間的一電壓差等於或大於6 V。在一些實施例中，參考圖2A及圖2B，端子110可連接至電壓V1。在一些實施例中，參考圖2A及圖2B，端子120可連接至電壓V2或電壓V3。在一些實施例中，參考圖2A及圖2B，端子110可連接至MOM電容器11之指狀物11a，且端子120可連接至MOM電容器11之指狀物11b或MIM電容器20之導電層20A。
電晶體300可為或包含一高電壓(HV) pMOS電晶體，例如，一橫向擴散MOS (LDMOS)電晶體、一雙極CMOS-DMOS (BCD)電晶體或一二極體。在一些實施例中，HV pMOS電晶體可包含一平面MOS結構或一FinFet結構。在一些實施例中，電晶體300可為或包含一I/O組件或一邏輯裝置。電晶體300之源極(例如，端子D)可經組態以接收一供應電壓(例如，VDD)或其他電路。電晶體300之閘極可經組態以接收一控制訊號以接通或關斷電晶體300。電晶體300之汲極可連接至解耦合電容器100及二極體200。
二極體200包含一陽極(例如，端子A)及一陰極(例如，端子B)。二極體200之端子A可用作二極體200之一輸入。二極體200之端子B可用作二極體200之一輸出。二極體200之端子A電連接至電晶體300之汲極及解耦合電容器100之端子110。二極體200之端子B電連接至電晶體400。二極體200可為或包含一雷射二極體、一CMOS影像感測器(CIS)像素單元、一OLED像素單元或其等之一組合。
在一些實施例中，電晶體400可為或包含一HV nMOS電晶體，例如，一LDMOS電晶體、一BCD電晶體或一二極體。電晶體400具有連接至二極體200之端子B之一汲極。電晶體400具有經組態以接收一控制訊號以接通或關斷電晶體400之一閘極。電晶體400包含連接至一電壓源(例如，接地或VSS)或其他電路之一源極(例如，端子E)。
圖10B繪示根據本揭露之一些實施例之一電路10B之一示意圖。在一些實施例中，電路10B可為一CIS像素單元。CIS像素單元可為一CIS四電晶體(4T)像素。在一些實施例中，圖10A中繪示之二極體200可由圖10B中展示之CIS 4T像素代替。CIS 4T像素包含：一傳送電晶體TG，其耦合至一傳送電壓V tx；一重設電晶體RST，其耦合至一重設訊號V tx；一源極隨耦器SF，其監測接收由一光電二極體PD收集之一訊號電荷V pd之一浮動擴散(FD)之一電位V fd；及一選擇電晶體SE，其連接至一電流源I bias及一輸出電壓V out。圖10B中展示之CIS 4T像素之電壓源V dd可連接至圖10A中繪示之端子A，且連接至光電二極體PD之接地可連接至圖10A中繪示之端子B。
根據一實施例，一種半導體結構包含一第一金屬-介電質-金屬層、一第一介電層、一第一導電層、一第二導電層及一第二介電層。該第一金屬-介電質-金屬層包含複數個第一指狀物、複數個第二指狀物及一第一介電材料。該等第一指狀物電連接至一第一電壓。該等第二指狀物電連接至不同於該第一電壓之一第二電壓，且該等第一指狀物及該等第二指狀物平行且交錯地配置。該第一介電材料在該等第一指狀物與該等第二指狀物之間。該第一介電層在該第一金屬-介電質-金屬層上方。該第一導電層在該第一介電層上方。該第二導電層在該第一導電層上方。該第二介電層在該第一導電層與該第二導電層之間。
根據一實施例，一種電子裝置包含一解耦合電容器。該解耦合電容器具有電連接至一二極體之一第一端子及經組態以接收一第一電壓之一第二端子。該解耦合電容器包含一第一MOM電容器、一MIM電容器及一介電層。該第一MOM電容器包含平行配置之一第一指狀物及一第二指狀物。該MIM電容器在該第一MOM電容器上方。該MIM電容器包含一導電層。該第一端子連接至該第一MOM電容器之該第一指狀物，且該第二端子連接至該第一MOM電容器之該第二指狀物或該MIM電容器之該導電層。該介電層在該MIM電容器與該第一MOM電容器之間。
根據一實施例，一種製造一半導體結構之方法包含：形成包括複數個第一指狀物及與該等第一指狀物隔開且平行之複數個第二指狀物之一圖案化金屬層；在該等第一指狀物與該等第二指狀物之間形成一介電材料；在該等第一指狀物、該等第二指狀物及該介電材料上方形成一第一介電層；在該第一介電層上方形成一第一導電層；在該第一導電層上方形成一第二介電層；及在該第二介電層上方形成一第二導電層。
前文概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認知，此等等效構造不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、替換及更改。
1:半導體結構 3:半導體結構 4:半導體結構 5:半導體結構 10A:電路 10B:電路 11:MOM電容器 11a:指狀物 11b:指狀物 11c:介電材料 12:MOM電容器 12a:指狀物 12b:指狀物 12c:介電材料 13:MOM電容器 13a:指狀物 13b:指狀物 13c:介電材料 14:MOM電容器 14a:指狀物 14b:指狀物 14c:介電材料 20:MIM電容器 20A:導電層 20A’:導電層 20B:導電層 20B’:導電層 20C:介電層 20C’:介電層 20C1:部分 20C2:部分 20D:導電層 21:子層 21’:導電層 22:子層 22’:導電層 23:子層 23’:導電層 30:介電層 30’ :介電層 40:介電層 50:層間介電質(ILD) 60:導電互連件 60’:通路溝槽 60a:導電互連件 60a’:通路溝槽 60b:導電互連件 60b’:通路溝槽 60c:導電互連件 60c’:通路溝槽 60d:導電互連件 60d’:通路溝槽 61:阻障層 70:金屬層 81:層間介電質(ILD)層 82:蝕刻停止層 83:襯層 84:罩蓋層 84’:罩蓋層 85:遮罩層 85’:遮罩層 100:解耦合電容器 110:端子 120:端子 200:二極體 300:電晶體 301:部分 301a:頂表面 302:部分 302a:頂表面 310:子層 320:子層 400:電晶體 841:子層 841’:子層 842:子層 842’:子層 V1:電壓 V2:電壓 V3:電壓
當結合隨附圖式閱讀時自下列實施方式更好理解本揭露之態樣。應注意，根據行業中之標準實踐，各種構件不按比例繪製。事實上，為清晰論述，各種構件之尺寸可任意增大或減小。
圖1係根據本揭露之一些實施例之一半導體結構之一剖面圖。
圖1A係根據本揭露之一些實施例之一半導體結構之一部分之一俯視圖。
圖1B係根據本揭露之一些實施例之一半導體結構之一部分之一俯視圖。
圖1C係根據本揭露之一些實施例之一半導體結構之一部分之一俯視圖。
圖1D係根據本揭露之一些實施例之一半導體結構之一部分之一俯視圖。
圖2A係繪示根據本揭露之一些實施例之一半導體結構之一MOM電容器與一MIM電容器之間的電連接之一圖。
圖2B係繪示根據本揭露之一些實施例之一半導體結構之一MOM電容器與一MIM電容器之間的電連接之一圖。
圖3係根據本揭露之一些實施例之一半導體結構之一剖面圖。
圖4係根據本揭露之一些實施例之一半導體結構之一剖面圖。
圖5係根據本揭露之一些實施例之一半導體結構之一剖面圖。
圖6A至圖6I係根據本揭露之一些實施例之製造一半導體結構之一方法之中間階段之剖面圖。
圖7A至圖7E係根據本揭露之一些實施例之製造一半導體結構之一方法之中間階段之剖面圖。
圖8A至圖8E係根據本揭露之一些實施例之製造一半導體結構之一方法之中間階段之剖面圖。
圖9A至圖9E係根據本揭露之一些實施例之製造一半導體結構之一方法之中間階段之剖面圖。
圖10A繪示根據本揭露之一些實施例之一電路之一示意圖。
圖10B繪示根據本揭露之一些實施例之一電路之一示意圖。
1:半導體結構
11:MOM電容器
11a:指狀物
11b:指狀物
11c:介電材料
12:MOM電容器
12a:指狀物
12b:指狀物
12c:介電材料
13:MOM電容器
13a:指狀物
13b:指狀物
13c:介電材料
14:MOM電容器
14a:指狀物
14b:指狀物
14c:介電材料
20:MIM電容器
20A:導電層
20B:導電層
20C:介電層
20C1:部分
20C2:部分
21:子層
22:子層
23:子層
30:介電層
40:介電層
50:層間介電質(ILD)
60a:導電互連件
60b:導電互連件
70:金屬層
81:層間介電質(ILD)層
82:蝕刻停止層
83:襯層
84:罩蓋層
85:遮罩層
301:部分
301a:頂表面
302:部分
302a:頂表面

Claims (10)

  1. 一種半導體結構，其包括： 一第一金屬-介電質-金屬層，其包括： 複數個第一指狀物，其等電連接至一第一電壓； 複數個第二指狀物，其等電連接至不同於該第一電壓之一第二電壓，其中該等第一指狀物及該等第二指狀物平行且交錯地配置；及 一第一介電材料，其在該等第一指狀物與該等第二指狀物之間； 一第一介電層，其在該第一金屬-介電質-金屬層上方； 一第一導電層，其在該第一介電層上方； 一第二導電層，其在該第一導電層上方；及 一第二介電層，其在該第一導電層與該第二導電層之間。
  2. 如請求項1之半導體結構，其中該第一介電層包括： 一第一子層，其在該第一金屬-介電質-金屬層上；及 一第二子層，其在該第一子層與該第一導電層之間。
  3. 如請求項1之半導體結構，其進一步包括該第一金屬-介電質-金屬層與該第一介電層之間的一金屬層。
  4. 如請求項1之半導體結構，其中該第二導電層之一投影係在該第一金屬-介電質-金屬層內。
  5. 如請求項1之半導體結構，其中該第一導電層電連接至該第一金屬-介電質-金屬層之該等第二指狀物，且該第二導電層連接至不同於該第一電壓之一第三電壓。
  6. 一種電子裝置，其包括： 一解耦合電容器，其具有電連接至一二極體之一第一端子及經組態以接收一第一電壓之一第二端子，該解耦合電容器包括： 一第一MOM電容器，其包括平行配置之一第一指狀物及一第二指狀物； 一MIM電容器，其在該第一MOM電容器上方且包括一導電層，其中該第一端子連接至該第一MOM電容器之該第一指狀物，且該第二端子連接至該第一MOM電容器之該第二指狀物或該MIM電容器之該導電層；及 一介電層，其在該MIM電容器與該第一MOM電容器之間。
  7. 如請求項6之電子裝置，其中該介電層包括： 一第一子層，其接近於該第一MOM電容器，該第一子層包括碳化矽、氮化矽或其等之一組合；及 一第二子層，其接近於該MIM電容器。
  8. 如請求項6之電子裝置，其中從一俯視圖角度，該第一MOM電容器與該MIM電容器重疊。
  9. 如請求項6之電子裝置，其中： 該二極體包含一雷射二極體、一CMOS影像感測器(CIS)像素單元、一OLED像素單元或其等之一組合之至少一者； 該解耦合電容器之該第一端子電連接至該二極體之一陽極；且 該第一電壓低於該第一端子處之一電壓。
  10. 一種製造一半導體結構之方法，其包括： 形成包括複數個第一指狀物及與該等第一指狀物隔開且平行之複數個第二指狀物之一圖案化金屬層； 在該等第一指狀物與該等第二指狀物之間形成一介電材料； 在該等第一指狀物、該等第二指狀物及該介電材料上方形成一第一介電層； 在該第一介電層上方形成一第一導電層； 在該第一導電層上方形成一第二介電層；及 在該第二介電層上方形成一第二導電層。
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