CN115842021A - 半导体器件及其形成方法 - Google Patents

Abstract

本申请的实施例提供了一种半导体器件及其形成方法。形成半导体器件的方法包括：在衬底上方形成互连结构；在互连结构上方形成蚀刻停止层；在蚀刻停止层上形成第一多层结构，包括：在蚀刻停止层上形成第一导电层；利用等离子体工艺处理第一导电层的上层；在处理过的第一导电层上方形成第二导电层。方法还包括：图案化第一多层结构以形成第一电极；在第一电极上方形成第一介电层；在第一介电层上方形成第二多层结构，第二多层结构具有与第一多层结构相同的层结构；以及图案化第二多层结构以形成第二电极。

Description

半导体器件及其形成方法

技术领域

本申请的实施例涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。

背景技术

半导体器件用于各种电子应用，例如，诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上顺序沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件来制造半导体器件。

半导体行业通过不断减小最小部件尺寸来不断提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许将更多元件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。

发明内容

根据本申请的实施例的一个方面，提供了一种形成半导体器件的方法，方法包括：在衬底上方形成互连结构；在互连结构上方形成蚀刻停止层；在蚀刻停止层上形成第一多层结构，包括在蚀刻停止层上方形成第一导电层、利用等离子体工艺处理第一导电层的上层、在处理过的第一导电层上方形成第二导电层。方法还包括：图案化第一多层结构以形成第一电极；在第一电极上方形成第一介电层；在第一介电层上方形成第二多层结构，第二多层结构具有与第一多层结构相同的层结构；以及图案化第二多层结构以形成第二电极。

根据本申请的实施例的另一个方面，提供了一种形成半导体器件的方法，方法包括：在衬底上方形成晶体管；在晶体管和衬底上方形成蚀刻停止层；以及在蚀刻停止层上方形成金属-绝缘体-金属(MIM)电容器。形成MIM电容器包括：在蚀刻停止层上方形成底部电极，其中底部电极具有层结构并且包括第一导电层、第二导电层和位于其间的第三导电层，其中第一导电层和第二导电层由多晶材料形成，并且第三导电层由非晶材料形成，其中底部电极形成为覆盖蚀刻停止层的第一部分并暴露蚀刻停止层的第二部分；在蚀刻停止层的第二部分和底部电极上方形成第一介电层；在第一介电层上方形成中间电极；在中间电极上方形成第二介电层；和在第二介电层上方形成顶部电极。

根据本申请的实施例的又一个方面，提供了一种半导体器件，包括：衬底，具有晶体管；蚀刻停止层，位于衬底上方；以及MIM电容器，位于蚀刻停止层上方。MIM电容器包括：底部电极，位于蚀刻停止层上方，其中蚀刻停止层由底部电极部分地覆盖，其中底部电极具有层结构并且底部电极包括多晶材料的第一层、多晶材料的第二层和位于第一层和第二层之间的非晶材料的第三层；第一介电层，位于底部电极和蚀刻停止层上方；中间电极，位于第一介电层上方，其中中间电极具有与底电极相同的层结构；第二介电层，位于中间电极上方；以及顶部电极，位于第二介电层上方。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图14示出了在实施例中在制造的各个阶段的半导体器件的截面图。

图15示出了在实施例中并联耦合的电容器的示意图。

图16示出了在另一实施例中的半导体器件的截面图。

图17是在一些实施例中形成半导体器件的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。在本文的整个讨论中，除非另有说明，不同附图中相同或相似的附图标记是指使用相同或相似材料通过相同或相似工艺形成的相同或相似元件。

根据一些实施例，金属-绝缘体-金属(MIM)电容器形成在半导体管芯的后端制程(BEOL)工艺中。MIM电容器通过在半导体管芯的互连结构上方依次形成底部电极、第一高k介电层、中间电极、第二高k介电层和顶部电极来形成。至少底部电极和中间电极形成为具有三层结构，其中三层结构包括夹在两层多晶材料之间的非晶材料。在一些实施例中，通过形成多晶材料的第一层、使用等离子体工艺将多晶材料的第一层的上层转化为非晶材料、以及在非晶材料上方形成多晶材料的第二层来形成三层结构。在一些实施例中，非晶材料破坏了多晶材料的柱状晶体结构并降低了至少底部电极和中间电极的表面粗糙度。降低的表面粗糙度减轻或避免了由于高表面粗糙度导致的性能退化。

图1至图14示出了在实施例中在制造的各个阶段的半导体器件100的截面图。半导体器件100是集成电路(IC)器件(也称为IC管芯)，具有在后端制程(BEOL)工艺期间形成的集成的金属-绝缘体-金属(MIM)电容器。如图1所示，半导体器件100包括衬底101、形成在衬底101中或衬底101上的晶体管106、层间介电(ILD)113、互连结构120和蚀刻停止层123。

衬底101可以是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，衬底101可以是掺杂(例如，利用p型或n型掺杂剂)或未掺杂的。衬底101可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料的层。绝缘层可以例如是掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底101的半导体材料包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。

晶体管106形成在衬底101的有源区104中的衬底101中/上。有源区104可以例如是在衬底101上方突出的鳍。鳍可以由半导体材料形成(例如，Si或SiGe)，并且可以例如通过在衬底101中蚀刻沟槽来形成鳍。晶体管106可以使用本领域已知和所使用的任何合适的方法来形成。每个晶体管106可以例如是鳍式场效应晶体管(FinFET)，并且可以包括源极/漏极区105、栅极介电102、栅电极103和栅极间隔件107。在衬底101中与晶体管106相邻地形成绝缘区111，诸如浅沟槽隔离(STI)区。注意，FinFET用作非限制性示例。晶体管106可以是其他类型的晶体管，诸如平面晶体管。除了晶体管106之外，也可以在衬底101中/上形成其他电子组件，诸如电阻器、电感器、二极管等。图1进一步示出了导电区域109，导电区域109用于示出形成在衬底101中/上的任何导电部件。例如，每个导电区109可以是晶体管106的端子(例如，源极/漏极区105或栅电极103)、电阻器的端子、电感器的端子、二极管的端子等。注意，在本文的整个描述中，除非另有说明，否则术语“导电部件”、“导电区”或“导电材料”是指电导电部件、电导电区或电导电材料，并且术语“耦合”或“耦合的”是指电耦合。

仍然参考图1，在衬底101中/上形成电子组件(例如，晶体管106)之后，在衬底101上方周围晶体管106的栅极结构(例如，102/103)形成ILD113。ILD 113可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如化学气相沉积(CVD)、等离子体增强CVD(PECVD)或可流动CVD(FCVD)。用于ILD 113的合适介电材料包括氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)、未掺杂硅玻璃(USG)等。也可以使用通过任何可接受的工艺形成的其他绝缘材料。

接下来，在ILD 113中形成与导电区域109耦合的接触插塞115。可以通过使用光刻和蚀刻技术在ILD 113中蚀刻开口，然后用一种或多种导电材料填充开口来形成接触插塞115。例如，在ILD 113中的开口形成之后，可以共形地形成包括诸如氮化钛、氮化钽、钛、钽等的导电材料的阻挡层以衬垫开口的侧壁和底部。可以使用诸如等离子体增强CVD(PECVD)的CVD工艺来形成阻挡层。然而，可以替代地使用其他替代工艺，诸如溅射或金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)。在形成阻挡层之后，可以形成诸如铜、钨、金、钴、它们的组合等的导电材料来填充开口以形成接触插塞115。可以执行平坦化工艺，诸如化学机械平坦化(CMP)，以从ILD 113的上表面去除阻挡层和导电材料的过量部分。

接下来，形成互连结构120以互连形成在衬底101中/上的电子组件，以形成功能电路。互连结构120包括多个介电层(例如，117、119、121)和形成在介电层中的导电部件(例如，通孔116和导线118)。介电层117、119和121可以由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、低k介电材料(诸如碳掺杂氧化物)、极低介电常数介电材料(诸如多孔碳掺杂二氧化硅)、它们的组合等。介电层117、119和121可以通过合适的工艺(诸如CVD)形成，但是可以使用任何合适的工艺。互连结构120的导电部件(例如，通孔116和导线118)可以使用合适的方法形成，诸如镶嵌、双镶嵌等。图1中所示的互连结构120中的介电层的数量和电连接仅是非限制性示例，如本领域技术人员容易理解的。其他数量的介电层和其他电连接是可能的并且完全旨在包括在本公开的范围内。

接下来，在图1中，蚀刻停止层(ESL)123形成在互连结构120上方。ESL 123由与随后形成的导电层125A(见图2)具有不同的蚀刻速率的材料形成。在实施例中，使用PECVD由氧化硅形成ESL 123，尽管可以使用形成ESL 123的诸如氮化物、氮氧化硅、它们的组合等的其他介电材料以及诸如低压CVD(LPCVD)、物理气相沉积(PVD)等的替代技术。

接着参考图2，在ESL 123上方形成导电层125A。导电层125A由导电材料形成，诸如氮化钛(TiN)、氮化钽(TaN)、钨(W)、硅化钨(WSi)、铂(Pt)、铝(Al)、铜(Cu)等，并且可以通过PVD、CVD、ALD等适当的方法形成。在一些实施例中，薄膜，诸如在后端制程(BEOL)工艺域(例如，在低于400℃的温度下)中通过例如PVD工艺形成的导电层125A，具有多晶结构，诸如柱状多晶结构。在示例实施例中，导电层125A使用PVD由TiN形成。在一些实施例中，导电层125A的厚度在约100埃和约1000埃之间。小于100埃的导电层125A的厚度可能太薄而无法形成随后形成的MIM电容器的底部电极，而大于1000埃的导电层125A的厚度可能太厚而无法在随后的图案化工艺中图案化。在一些实施例中，PVD工艺的沉积功率，即用于将PVD工艺中使用的溅射气体转变成等离子体的RF源的功率，在约1KW和约30KW之间。小于1KW的沉积功率可能不足以将溅射气体点燃成等离子体和/或可能导致沉积速率过慢，而大于30KW的沉积功率可能导致导电层125A的沉积速率太高而无法精确控制。

接下来，在图3中，执行等离子体工艺150以将导电层125A(例如，多晶材料)的上层转换为非晶材料层，在图3中将非晶材料层示出为导电层125B。在一些实施例中，使用包括氮气(N₂)的气体源来执行等离子体工艺，尽管也可以使用其他合适的气体，例如稀有气体，诸如氦气(He)、氩气(Ar)、氪气(Kr)等。在一些实施例中，在等离子体工艺期间，气体源被点燃成等离子体，等离子体的离子轰击导电层125A(例如，结晶材料)的上层，破坏第一导电层125A的上层的结晶结构并将其转变为非晶材料。

可以以约5秒至约30秒之间的持续时间执行等离子体工艺。等离子体工艺的RF功率(例如，在等离子体工艺中使用的RF源的功率)可以在约30W和约300W之间。在一些实施例中，导电层125B的厚度在约5埃和约10埃之间。控制等离子工艺的参数以实现性能目标。例如，如果等离子体工艺的持续时间太短(例如，<5秒)，则导电层125A的上层的晶体结构可能不会被充分破坏以降低其表面粗糙度(下面将详细讨论)。如果等离子体工艺的持续时间太长(例如，＞30秒)，作为导电非晶材料的导电层125B可能太厚。由于导电层125B(例如，非晶材料)的电阻可能高于导电层125A(例如，结晶材料)的电阻，因此较厚的导电层125B可以将随后形成的栅电极的电阻增加到高于目标电阻值。此外，长持续时间的等离子体工艺150可能会在导电层125B中引起高应力，这会增加在导电层125B与随后形成的导电层125C之间的界面处分层(例如，剥离)的风险。如果RF功率太低(例如，<30W)，则气体源可能不会被点燃成等离子体和/或等离子体工艺可能太慢。如果RF功率太高(例如，＞300W)，则等离子体工艺期间的离子轰击可能太强并且可能蚀刻掉导电层125A和/或导电层125B。类似地，如果导电层125B太薄(例如，<5埃)，则它可能不会充分破坏导电层125A的晶体结构以降低其表面粗糙度，并且如果导电层125B太厚(例如，>10埃)，则形成的底部电极的电阻可能太高。

接下来，在图4中，在导电层125B上方形成导电层125C。在所示实施例中，导电层125C由与导电层125A相同的导电材料使用相同的形成方法形成，因此不再赘述。在一些实施例中，导电层125C的厚度在约100埃和约1000埃之间。在一些实施例中，执行PVD工艺以形成导电层125C，并且PVD工艺的沉积功率在约1KW至约30KW之间。

导电层125A、125B和125C形成三层结构125(也称为多层结构125)。在示例实施例中，导电层125A和125B由多晶TiN形成，导电层125B由非晶TiN形成。导电层125B夹在导电层125A和125C之间的三层结构125有利地降低了导电层125A和125C的表面粗糙度。例如，与其中三层结构125被替换为厚的、由导电层125A(或125C)的导电材料形成的单一导电层的参考设计相比，降低了导电层125C的表面粗糙度(例如，上表面的)。在一些实施例中，薄膜，诸如在后端制程(BEOL)工艺域中通过PVD工艺(例如，在低于400℃的温度下)形成的导电层125A，具有柱状多晶结构。具有柱状多晶结构的薄膜，如果生长到大厚度(例如，几百埃以上)，由于柱状多晶结构中晶粒高度的巨大差异，可能具有高表面粗糙度。例如，参考设计(例如，具有约600埃厚度的单个导电层)的RMS表面粗糙度可以在约1.8nm和2.0nm之间。在形成三层结构125中的导电层125B的等离子体工艺150破坏了导电层125A(和125C)的材料(例如，TiN)的柱状多晶结构，这导致更小的晶粒和更小的高度差异。结果，降低了导电层125C和125A的表面粗糙度。例如，导电层125C的RMS粗糙度可以在约1.6nm和约1.8nm之间。在一些实施例中，导电层125B被称为***层，并且三层结构125被描述为具有嵌入的***层125B的柱状多晶材料(例如，导电层125A或125C的材料)。

三层结构125在随后的工艺中被图案化以形成MIM电容器的底部电极。在MIM电容器中，具有高表面粗糙度的电极表面可能会引起电晕效应(例如，高局部电场)，这可能会在MIM电容器中的介电层(例如，见图7中的127)的击穿电压(VBD)和时间相关介电击穿(TDDB)方面对MIM电容器的性能产生负面影响。此外，高表面粗糙度可能导致电极与随后形成的介电层(例如，127)之间不牢固的界面，从而导致例如介电层127的分层。所公开的三层结构125，通过破坏导电层125A和125C的柱状多晶结构降低了表面粗糙度，从而减轻或避免了以上讨论的性能问题。

接下来，在图5中，图案化三层结构125以形成底部电极125。在一些实施例中，光刻胶层形成在三层结构125上。例如使用光刻来图案化光刻胶层。然后使用图案化的光刻胶层作为蚀刻掩模执行各向异性蚀刻工艺。各向异性蚀刻工艺可以使用对光刻胶层的材料具有选择性(例如，具有更高蚀刻速率)的蚀刻剂。在各向异性蚀刻工艺之后，三层结构125的剩余部分形成底部电极125。如图5所示，底部电极125覆盖ESL 123的第一部分(例如，图5中的右侧部分)并且暴露ESL 123的第二部分(例如，图5中的左侧部分)。在形成底部电极125之后，通过合适的工艺(诸如灰化)去除图案化的光刻胶层。

接下来，在图6中，在底部电极125上方(例如，共形地)形成介电层127。在示例实施例中，介电层127由高k介电材料形成。用于介电层127的示例材料包括HfO₂、ZrO₂、Al₂O₃、Ta₂O₅、TiO₂、La₂O₃、Y₂O₃、HfSiO₄、LaAlO₃、SrTiO₃、Si₃N₄、它们的组合等。可以使用诸如CVD、PECVD、ALD等合适的形成方法来形成介电层127。注意，介电层127具有阶梯形截面。介电层127的第一部分(例如，图6中的左侧部分)接触ESL 123的上表面并沿着ESL 123的上表面延伸，并且介电层127的第二部分(例如，图6中的右侧部分)接触底部电极125的上表面并沿着底部电极125的上表面延伸。

接下来，在图7中，导电层129A、129B和129C在介电层127上方连续形成以形成三层结构129。在所示实施例中，三层结构129与图4中的三层结构125相同。换句话说，导电层129A、129B和129C分别与导电层125A、125B和125C相同。三层结构129的材料和形成方法与三层结构125的材料和形成方法相同或相似，在此不再赘述。

接下来，在图8中，例如使用光刻和蚀刻技术对三层结构129进行图案化以形成中间电极129。细节与以上讨论的底部电极125的细节相同或相似，在此不再赘述。注意，中间电极129具有阶梯形截面。中间电极129的第一部分(例如，下部部分)与底部电极125横向相邻，并且第二部分(例如，较高部分)垂直地位于底部电极125之上(例如，上方)。在图8中，介电层127的第一部分(其接触ESL 123的上表面并沿着ESL 123的上表面延伸)由中间电极129覆盖(例如，完全覆盖)，并且介电层127的第二部分(其接触底部电极125的上表面并延伸沿着底部电极125的上表面)由中间电极129部分地暴露。

接下来，在图9中，在中间电极129和介电层127的暴露部分上方(例如，共形地)形成介电层131(例如，高k介电材料)。在示例实施例中，介电层131由与介电层127相同的材料使用相同或相似的形成方法形成，在此不再赘述。注意，介电层131的部分接触中间电极129的上表面和侧壁并沿着中间电极129的上表面和侧壁延伸，而介电层131的另外部分接触介电层127的暴露部分并沿着介电层127的暴露部分延伸。结果，在一些实施例中，介电层127的暴露部分与上覆的介电层131合并以形成介电材料区域(在图9中标记为131/127)，其厚度约为介电层131(或127)的两倍。

接下来，在图10中，在介电层131上方依次形成导电层133A、133B和133C以形成三层结构133。在所示的实施例中，三层结构133与图4的三层结构125相同。换句话说，导电层133A、133B和133C分别与导电层125A、125B和125C相同。三层结构133的材料及形成方法与三层结构125的材料及形成方法相同或相似，在此不再赘述。

接下来，在图11中，使用例如光刻和蚀刻技术对三层结构133进行图案化。在所示实施例中，在三层结构133中形成开口134以暴露介电层131，并且三层结构133被分成两个单独的部分，例如：左侧部分133L和右侧部分133R。右侧部分133R具有阶梯形截面并且形成顶部电极133R。在图11的示例中，顶部电极133R的第一部分与中间电极129横向相邻，而顶部电极133R的第二部分垂直地位于中间电极129之上(例如，上方)。在所示的实施例中，中间电极129的部分垂直地***在底部电极125和顶部电极133R的部分之间。换言之，顶部电极133R的部分、中间电极129的部分以及底部电极125的部分沿着同一垂直线垂直堆叠。注意，介电层127和131将底部电极125、中间电极129和顶部电极133R彼此分离。在一些实施例中，三层结构133的左侧部分133L在三层结构133的图案化工艺期间被去除，并且仅右侧部分133R被保留以形成顶部电极133R。如将在下文更详细讨论的，底部电极125、中间电极129和其间的介电层127形成第一MIM电容器。顶部电极133R、中间电极129和其间的介电层131形成与第一MIM电容器并联耦合的第二MIM电容器。

接下来，在图12中，在顶部电极133R上方形成钝化层135。钝化层135由合适的介电材料，诸如氧化硅、聚合物(例如，聚酰亚胺)等，使用合适的形成方法，诸如CVD、PECVD等形成。钝化层135填充开口134(见图11)。在形成钝化层135之后，可以执行诸如CMP的平坦化工艺以实现钝化层135的平坦上表面。

接下来，在图13中，形成开口136(例如，136A和136B)以暴露互连结构120的导电部件。在实施例中，使用光刻和蚀刻技术形成开口136。在图13的示例中，开口136A形成为延伸穿过钝化层135、三层结构133的左侧部分133L、介电层131、中间电极129、介电层127和ESL123。开口136B形成为延伸穿过钝化层135、上电极133R、介电层131、介电层127、下电极125和ESL 123。

接下来，在图14中，在开口136中形成一种或多种导电材料以形成通孔137(例如，137A和137B)。可以通过形成阻挡层以衬垫开口136的侧壁和底部，然后用导电材料填充开口来形成通孔137。细节与以上讨论的形成接触插塞115的细节相同或相似，在此不再赘述。注意，在图14中，通孔137A的侧壁接触并因此电耦合到三层结构133的左侧部分133L和中间电极129。类似地，通孔137B的侧壁接触并因此电耦合到顶部电极133R和底部电极125。

图14进一步示出了半导体器件100的MIM电容器的示例电连接。例如，通孔137A连接到第一电压源节点(例如，电压源的正端子)，并且通孔137B连接到第二电压源节点(例如，电压源的负端子)。为了便于讨论，在顶部电极133R、中间电极129和底部电极125上显示了“+”符号或“-”符号以示出它们与电压源的电连接。熟练的技术人员将容易理解其他电连接是可能的。例如，图14中的“+”符号和“-”符号可以互换。因此，在图14的示例中，两个MIM电容器并联耦合在标记为“+”的正极端子和标记为“-”的负极端子之间，如图15所示。

图15示出了在实施例中图14中的MIM电容器的示意图。如图15所示，第一电容器C1和第二电容器C2并联耦合在正端子和负端子之间。第一电容器C1可以对应于由底部电极125、中间电极129和其间的介电层127形成的MIM电容器。第二电容器C2可以对应于由顶部电极133R、中间电极129和其间的介电层131形成的MIM电容器。第一电容器C1和第二电容器C2并联得到具有较大电容的等效电容器，该较大电容为第一电容器C1和第二电容器C2的电容之和。

图16示出了在另一个实施例中的半导体器件100A的截面图。半导体器件100A类似于图14的半导体器件100，但是图14中的三层结构133由图16中的单个导电层133S代替。在一些实施例中，图16中的单个导电层133S是由与图14中的导电层133A(或133C)相同的材料形成，并且具有与图14中的三层结构133相同的厚度。换句话说，为了形成图16中的单个导电层133S，不再(例如，不执行等离子体工艺150)形成图14的三层结构133中的导电层133B，并且生长(例如，沉积)导电层133A的材料(例如，TiN)到图14中三层结构133的全部厚度。这简化了制造工艺并降低了成本。注意，与在其上形成有高k介电材料(例如，127或131)的三层结构125和129不同，没有高k介电材料形成在单个导电层133S上方以形成MIM电容器。因此，虽然单一导电层133S具有比三层结构125和129更高的表面粗糙度，但不存在由单一导电层133S的较高表面粗糙度而导致的性能损失(例如，VBD和/或TDDB)。

实施例可以取得优势。通过采用三层结构代替MIM电容器的电极的单层结构，降低了电极的表面粗糙度。降低的表面粗糙度减轻或避免了在VBD和TDDB方面的性能下降。结果，改进了所形成的半导体器件的性能和可靠性。

图17示出了根据一些实施例的制造半导体器件的方法的流程图。应当理解，图17所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新排列或重复如图17所示的各种步骤。

参考图17，在框1010处，在衬底上方形成互连结构。在框1020处，在互连结构上方形成蚀刻停止层。在框1030处，在蚀刻停止层上方形成第一多层结构，包括：在蚀刻停止层上方形成第一导电层；利用等离子体工艺处理第一导电层的上层；在处理过的第一导电层上方形成第二导电层。在方框1040处，图案化第一多层结构以形成第一电极。在框1050处，在第一电极上方形成第一介电层。在框1060处，在第一介电层上方形成第二多层结构，第二多层结构具有与第一多层结构相同的层结构。在方框1070处，形成第二多层结构以形成第二电极。

在实施例中，一种形成半导体器件的方法包括：在衬底上方形成互连结构；在互连结构上方形成蚀刻停止层；在蚀刻停止层上方形成第一多层结构，包括：在蚀刻停止层上方形成第一导电层；利用等离子体工艺处理第一导电层的上层；在处理过的第一导电层上形成第二导电层。该方法还包括：图案化第一多层结构以形成第一电极；在第一电极上方形成第一介电层；在第一介电层上方形成第二多层结构，第二多层结构具有与第一多层结构相同的层结构；以及图案化第二多层结构以形成第二电极。在实施例中，第一导电层是多晶材料，其中处理第一导电层的上层将第一导电层的上层转化为非晶材料。在实施例中，使用包括氮气或稀有气体的气体源来执行等离子体工艺。在实施例中，第一导电层和第二导电层由相同的多晶材料形成。在实施例中，第一介电层由高k介电材料形成。在实施例中，第一电极覆盖蚀刻停止层的第一部分并且暴露蚀刻停止层的第二部分，其中第一介电层共形地形成在第一电极上方和蚀刻停止层的第二部分上方。在实施例中，第二电极形成为具有阶梯形截面，其中，第二电极的第一部分与第一电极横向相邻，并且第二电极的第二部分沿着远离衬底的第一电极的上表面延伸。在实施例中，第二电极的第二部分在第一电极的上表面处暴露第一介电层的第一部分。在实施例中，该方法还包括：在第二电极上方和第一介电层的暴露的第一部分上方形成第二介电层；以及在第二介电层上方形成第三电极，其中第三电极形成为具有阶梯形截面，其中第三电极的第一部分与第二电极的第二部分横向相邻，并且第三电极的第二部分沿着远离衬底的第二电极的第二部分的上表面延伸。在实施例中，形成第三电极包括：在第二介电层上方形成第三多层结构，第三多层结构具有与第一多层结构相同的层结构；以及图案化第三多层结构以形成第三电极。在实施例中，形成第三电极包括：在第二介电层上方形成单一导电层；以及图案化单一导电层以形成第三电极。在实施例中，该方法还包括：形成延伸穿过第二电极的第一部分的第一通孔；以及形成延伸穿过第三电极的第一部分和第一电极的第二通孔。

在实施例中，一种形成半导体器件的方法包括：在衬底上方形成晶体管；在晶体管和衬底上方形成蚀刻停止层；在蚀刻停止层上方形成金属-绝缘体-金属(MIM)电容器，包括：在蚀刻停止层上方形成底部电极，其中底部电极具有层结构并且包括第一导电层、第二导电层和位于其间的第三导电层，其中第一导电层和第二导电层由多晶材料形成，并且第三导电层由非晶材料形成，其中底部电极形成为覆盖蚀刻停止层的第一部分并暴露蚀刻停止层的第二部分；在蚀刻停止层的第二部分和底部电极上方形成第一介电层；在第一介电层上方形成中间电极；在中间电极上方形成第二介电层；以及在第二介电层上方形成顶部电极。在实施例中，形成底部电极包括：在蚀刻停止层上方形成多晶材料的第一层；使用等离子体工艺将多晶材料的第一层的上层转化为非晶材料；在等离子体工艺之后，在非晶材料上方形成多晶材料的第二层。在实施例中，中间电极形成为具有与底部电极相同的层结构。在实施例中，中间电极具有第一阶梯形截面，并且顶部电极具有第二阶梯形截面，其中，第一介电层由中间电极部分地覆盖，并且第二介电层由顶部电极部分地覆盖。在实施例中，方法还包括：形成延伸穿过第一介电层、第二介电层和中间电极的第一通孔；以及形成延伸穿过第一介电层、第二介电层、底部电极和顶部电极的第二通孔。

在实施例中，一种半导体器件包括：衬底，具有晶体管；蚀刻停止层，位于衬底上方；以及金属-绝缘体-金属(MIM)电容器，位于蚀刻停止层上方，金属-绝缘体-金属电容器包括：位于蚀刻停止层上方的底部电极，其中蚀刻停止层由底部电极部分地覆盖，其中底部电极具有层结构并且底部电极包括多晶材料的第一层、多晶材料的第二层和位于第一层和第二层之间的非晶材料的第三层；第一介电层，位于底部电极和蚀刻停止层上方；中间电极，位于第一介电层上方，其中中间电极具有与底电极相同的层结构；第二介电层，位于中间电极上方；以及顶部电极，位于第二介电层上方。在实施例中，第一介电层由中间电极部分地覆盖，其中第二介电层由顶部电极部分地覆盖。在实施例中，中间电极***在第一介电层的第一部分和第二介电层的第一部分之间，其中第一介电层的第二部分接触第二介电层的第二部分并且沿着第二介电层的第二部分延伸。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：

在衬底上方形成互连结构；

在所述互连结构上方形成蚀刻停止层；

在蚀刻停止层上形成第一多层结构，包括：

在所述蚀刻停止层上方形成第一导电层；

利用等离子体工艺处理所述第一导电层的上层；和

在处理过的所述第一导电层上方形成第二导电层；

图案化所述第一多层结构以形成第一电极；

在所述第一电极上方形成第一介电层；

在所述第一介电层上方形成第二多层结构，所述第二多层结构具有与所述第一多层结构相同的层结构；以及

图案化所述第二多层结构以形成第二电极。

2.根据权利要求1所述的方法，其中，所述第一导电层是多晶材料，其中，处理所述第一导电层的所述上层将所述第一导电层的所述上层转化为非晶材料。

3.根据权利要求2所述的方法，其中，使用包括氮气或稀有气体的气体源来执行所述等离子体工艺。

4.根据权利要求2所述的方法，其中，所述第一导电层和所述第二导电层由相同的多晶材料形成。

5.根据权利要求1所述的方法，其中，所述第一介电层由高k介电材料形成。

6.根据权利要求1所述的方法，其中，所述第一电极覆盖所述蚀刻停止层的第一部分并且暴露所述蚀刻停止层的第二部分，其中，所述第一介电层共形地形成在所述第一电极上方和所述蚀刻停止层的所述第二部分上方。

7.根据权利要求1所述的方法，其中，所述第二电极形成为具有阶梯形截面，其中，所述第二电极的第一部分与所述第一电极横向相邻，并且所述第二电极的第二部分沿着远离所述衬底的所述第一电极的上表面延伸。

8.根据权利要求7所述的方法，其中，所述第二电极的所述第二部分在所述第一电极的所述上表面处暴露所述第一介电层的第一部分。

9.一种形成半导体器件的方法，所述方法包括：

在衬底上方形成晶体管；

在所述晶体管和所述衬底上方形成蚀刻停止层；以及

在所述蚀刻停止层上方形成金属-绝缘体-金属电容器，包括：

在所述蚀刻停止层上方形成底部电极，其中，所述底部电极具有层结构并且包括第一导电层、第二导电层和位于其间的第三导电层，其中，所述第一导电层和所述第二导电层由多晶材料形成并且所述第三导电层由非晶材料形成，其中，所述底部电极形成为覆盖所述蚀刻停止层的第一部分并暴露所述蚀刻停止层的第二部分；

在所述蚀刻停止层的所述第二部分上方和所述底部电极上方形成第一介电层；

在所述第一介电层上方形成中间电极；

在所述中间电极上方形成第二介电层；和

在所述第二介电层上方形成顶部电极。

10.一种半导体器件，包括：

衬底，具有晶体管；

蚀刻停止层，位于所述衬底上方；以及

金属-绝缘体-金属电容器，位于所述蚀刻停止层上方，所述金属-绝缘体-金属电容器包括：

底部电极，位于所述蚀刻停止层上方，其中所述蚀刻停止层由所述底部电极部分地覆盖，其中所述底部电极具有层结构，并且所述底部电极包括：

多晶材料的第一层；

所述多晶材料的第二层；和

非晶材料的第三层，位于所述第一层和所述第二层之间；

第一介电层，位于所述底部电极和所述蚀刻停止层上方；

中间电极，位于所述第一介电层上方，其中，所述中间电极具有与所述底电极相同的层结构；

第二介电层，位于所述中间电极上方；和

顶部电极，位于所述第二介电层上方。

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