TWI689080B - 記憶體裝置 - Google Patents

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Abstract

一種記憶體裝置包括基底接點區域沿著一第一方向延伸。基底接點區域包括至少一個N型基底接點結構，分佈於N型基底接點線，其沿著該第一方向延伸。至少一個P型基底接點結構在第一方向與N型基底接點結構交替配置，且在第二方向與N型基底接點結構交錯配置。第二方向垂直於第一方向。至少一個虛設基底接點結構，沿著該第一方向分佈，相對於該N型基底接點線是與該至少一個P型基底接點結構相對。又，記憶胞區域相鄰於該基底接點區域。在記憶胞區域的至少一個靜態隨機存取記憶胞延著該第二方向分佈構成至少一個記憶排，每一個記憶排函蓋延著該第二方向的一個N型井區以及延著該第二方向的二個P型井區而夾著該N型井區。N型/P型基底接點結構分別提供第一/第二基底電壓給N型/P型井區。

Description

記憶體裝置
本發明是有關於半導體製造技術，更是關於記憶體裝置。
為了所縮小電晶體的尺寸，在半導體製造技術已經提出三維結構，例如是鰭式場效電晶體(fin field effect transistor，FinFET)，其藉由凸出的鰭結構，來取代在基底的源極與汲極，因此有效減少元件的使用面積。
記憶體裝置會使用大量的電晶體來構成記憶胞。例如，靜態隨機存取記憶體裝置的記憶胞的電路，例如是使用六個電晶體或是更多來構成一個記憶胞。例如，一個記憶胞會包含兩個反相器。反相器由P型金屬氧化物半導體(P-type metal-oxide-semiconductor，PMOS)場效電晶體與N型金屬氧化物半導體(N-type metal-oxide-semiconductor，NMOS)場效電晶體。另外還包括其它的NMOS場效電晶體，而構成左右對稱的結構。
這些P型與N型的場效電晶體，在佈局上是將一組P型場效電晶體置於中間，而兩組N型的場效電晶體在其兩邊夾著P型場效電晶體。一般，P型場效電晶體的基底是由N型井區所提 供，而N型場效電晶體的基底是由P型井區所提供。因此整體記憶體裝置需要有基底接點(pickup)的結構，來提供兩種基底電壓給在底部的P型井區與N型井區的系統電壓。
當記憶體裝置是採用鰭式場效電晶體來製造時，為了提供兩種基底電壓給在底部的P型井區與N型井區的系統電壓，其多個N型基底接點(N-pickup)結構與多個P型基底接點(P-pickup)結構在佈局上的配置位置需要是適當設計，使得記憶胞的佈局可以達到對稱結構，而維持較一致的操作性能。
本發明提供一種記憶體裝置，針對基底接點的佈局設計，可以維持記憶胞結構的對稱。
依據本發明的一實施例，本發明提供一種記憶體裝置，包括一基底接點區域，沿著一第一方向延伸。其中該基底接點區域包括至少一個N型基底接點結構，分佈於一N型基底接點線，該N型基底接點線沿著該第一方向延伸，其中該至少一個N型基底接點結構接收第一基底電壓。至少一個P型基底接點結構，在該第一方向與該至少一個N型基底接點結構交替配置，且在一第二方向與該至少一個N型基底接點結構交錯配置，其中該第二方向垂直於該第一方向，其中該至少一個P型基底接點結構接收第二基底電壓。至少一個虛設基底接點結構，沿著該第一方向分佈，相對於該N型基底接點線與該至少一個P型基底接點結構相對。 一記憶胞區域相鄰於該基底接點區域，其中該至少一個靜態隨機存取記憶胞延著該第二方向分佈構成至少一個記憶排，每一個該記憶排包含延著該第二方向的一個N型井區以及延著該第二方向的二個P型井區而夾著該N型井區。該至少一個N型基底接點結構提供該第一基底電壓給分別對應的該至少一個N型井區，以及該至少一個P型基底接點結構提供該第二基底電壓給分別對應的該至少一個P型井區。
依據本發明的一實施例，對於所述的記憶體裝置，該記憶胞區域包括第一陣列區域及第二陣列區域夾著該基底接點區域。每一個該記憶排的二個該P型井區是第一P型井區與第二P型井區。該至少一個P型基底接點結構包括第一P型基底接點結構在該基底接點區域的第一邊，以提供該第二基底電壓給該第一P型井區，以及第二P型基底接點結構在該基底接點區域的第二邊與該第一邊相對，以提供該第二基底電壓給該第二P型井區。
依據本發明的一實施例，對於所述的記憶體裝置，該N型基底接點線是在該基底接點區域的中間，該至少一個P型基底接點結構是在該N型基底接點線的左邊與右邊交替配置，或是該右邊與該左邊交替配置。
依據本發明的一實施例，對於所述的記憶體裝置，該基底接點區域包括六條或是更多的偶數條多晶矽線，延伸在該第一方向。
依據本發明的一實施例，對於所述的記憶體裝置，該基 底接點區域相對該記憶胞區域是邊緣區域，其中該至少一個P型基底接點結構分佈於一P型基底接點線，該P型基底接點線在該第一方向延伸，且在該N型基底接點線與該記憶胞區域的邊緣之間。
依據本發明的一實施例，對於所述的記憶體裝置，該基底接點區域包括四條或更多的多晶矽線，延伸在該第一方向。
依據本發明的一實施例，對於所述的記憶體裝置，每一個該靜態隨機存取記憶胞包括至少一個P型鰭式場效電晶體，至少一個第一N型鰭式場效電晶體及至少一個第二N型鰭式場效電晶體，其中該P型鰭式場效電晶體是配置在分別對應相同的該N型井區，該至少一個第一N型鰭式場效電晶體是配置在分別對應的該P型井區的上方，該至少一個第二N型鰭式場效電晶體是配置在分別對應相同的該P型井區的上方。
依據本發明的一實施例，對於所述的記憶體裝置，其中該至少一個靜態隨機存取記憶胞的每一個包括六個鰭式場效電晶體。
依據本發明的一實施例，對於所述的記憶體裝置，該基底接點區域與記憶胞區域是在基底上所規劃的相鄰區域。
依據本發明的一實施例，對於所述的記憶體裝置，在該基底的表面有至少一個鰭結構，沿著該第二方向延伸。
依據本發明的一實施例，對於所述的記憶體裝置，更包括介電層在該基底上而位於該至少一個鰭結構之間，其中該介電 層低於該鰭結構。
依據本發明的一實施例，對於所述的記憶體裝置，在該基底接點區域的該N型基底接點結構包括至少一個鰭結構，形成在該基底上表面，沿著該第二方向延伸。介電層在該基底上而位於該至少一個鰭結構之間，其中該介電層低於該鰭結構。電性連接結構在該介電層上沿著該第一方向延伸，跨過與接觸該至少一個鰭結構。
依據本發明的一實施例，對於所述的記憶體裝置，相鄰的二個該N型基底接點結構是共用相同的該電性連接結構。
依據本發明的一實施例，對於所述的記憶體裝置，該電性連接結構跨過相鄰二個該鰭結構。
依據本發明的一實施例，對於所述的記憶體裝置，更包括接觸點結構，與該電性連接結構連接。
依據本發明的一實施例，對於所述的記憶體裝置，相鄰的二個該N型基底接點結構經由共用的電性連接結構連接，提供該第一基底電壓給相鄰的二個該P型井區。
依據本發明的一實施例，對於所述的記憶體裝置，在該基底接點區域的該P型基底接點結構包括至少一個鰭結構，形成在該基底上表面，沿著該第二方向延伸。介電層在該基底上而位於該至少一個鰭結構之間，其中該介電層低於該鰭結構。電性連接結構在該介電層上沿著該第一方向延伸，跨過與接觸該至少一個鰭結構。
依據本發明的一實施例，對於所述的記憶體裝置，該電性連接結構跨過相鄰二個該鰭結構。
依據本發明的一實施例，對於所述的記憶體裝置，其中該虛設基底接點結構也是設置在該介電層上，與該鰭結構分離。
依據本發明的一實施例，對於所述的記憶體裝置，該N型基底接點結構與該P型基底接點結構之間在該第二方向的分佈上，還包括沿著該第一方向延伸的多晶矽線，並且該P型基底接點結構與該虛設基底接點結構之間還包括二個該多晶矽線對稱於該N型基底接點線。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
50:記憶體裝置
100:記憶胞區域
103:基底
102:基底接點區域
105:介電層
104:鰭結構
106:閘極結構
108、110:連接結構
112:多晶矽線
114:P型基底接點結構
114a:第一P型基底接點結構
114b:第二P型基底接點結構
114d:虛設基底接點結構
114c、114dc:電性連接結構
116:N型基底接點結構
116c:電性連接結構
118:P型井區
118a:第一P型井區
118b:第二P型井區
120:N型井區
122:接觸點結構
124:基底接點區域
130、132、134:摻雜區域
140、142:電源線
200:N型基底接點線
202:P型基底接點線
M1、M2、M3、M4、M5、M6:電晶體
圖1是依照本發明一實施例，一種靜態隨機存取記憶體裝置的電路結構示意圖。
圖2是依照本發明一實施例，記憶體裝置佈局示意圖。
圖3是依照本發明一實施例，沿著圖2的N型基底接點線200的部份剖面示意圖。
圖4依照本發明一實施例，沿著圖2的P型基底接點線202的部份剖面示意圖。
圖5是依照本發明一實施例，沿著圖2的I-I切線的部份剖面 示意圖。
圖6是依照本發明一實施例，沿著圖2的II-II切線的部份剖面示意圖。
圖7是依照本發明一實施例，記憶體裝置佈局示意圖。
圖8是依照本發明一實施例，記憶體裝置部份佈局示意圖。
圖9是依照本發明一實施例，記憶體裝置部份佈局示意圖。
圖10是依照本發明一實施例，記憶體裝置部份佈局示意圖。
圖11是依照本發明一實施例，記憶體裝置部份佈局示意圖。
圖12是依照本發明一實施例，記憶體裝置部份佈局示意圖。
本發明是關於記憶體裝置的製造。記憶體裝置例如是靜態隨機存取記憶(Static Random-Access Memory,SRAM)裝置。首先本發明的記憶體裝置以SRAM裝置為例來說明，N型基底接點結構與P型基底接點結構的配置方式。
圖1是依照本發明一實施例，一種靜態隨機存取記憶體裝置的電路結構示意圖。參閱圖1，以六個(6T)的SRAM電路為例，一個記憶胞的電路，基本上會包含兩個反相器。一個反相器是由NMOS電晶體M1與PMOS電晶體M2與所組成，另一個反相器是由NMOS電晶體M3與PMOS電晶體M4與所組成。另外還有用於控制的兩個NMOS電晶體M5、M6與反相器連接。如此，構成電晶體左右對稱的結構。反相器的PMOS電晶體的一端與電 壓VDD連接，而NMOS電晶體的一端與地電壓連接。NMOS電晶體M5、M6由位元線與字元線控制。
對應SRAM電路的結構，一般在分配記憶胞陣列的多個電晶體時，PMOS電晶體會規劃在一條列上，而NMOS電晶體依照其電路的對稱關係，會配置在PMOS列的上下兩列。多個PMOS電晶體是形成在共同條狀的N型井區上方，而由N型基底接點提供第一基底電壓，例如Vcc。在N型井區兩邊分別的多個NMOS電晶體是形成在共同的兩條P型井區上方，而由P型基底接點提供另一個電壓，例如Vss。記憶胞陣列規劃成多個記憶胞區域，相鄰兩個記憶胞區域之間會有基底接點區域，用來設置N型基底接點與P型基底接點，以提供給這些N型井區與P型井區的基底電壓。
以下以舉多個實施例來說明本發明，但是本發明不限於所舉的實施例。
圖2是依照本發明一實施例，記憶體裝置佈局示意圖。圖3是依照本發明一實施例，沿著圖2的N型基底接點線200的部份剖面示意圖。圖4依照本發明一實施例，沿著圖2的P型基底接點線202的部份剖面示意圖。圖5是依照本發明一實施例，沿著圖2的I-I切線的部份剖面示意圖。圖6是依照本發明一實施例，沿著圖2的II-II切線的部份剖面示意圖。參閱圖2以及配合參閱圖3至圖6，對於利用鰭式場效電晶體所設計的記憶體裝置50，其會包括記憶胞區域(cell area)100以及基底接點區域(pickup area)102。基底接點區域102是在兩個憶胞區域100之間。在元件的佈局上，為了方便描述也可以定義垂直的方向為第一方向，水平的方向為第二方向。第一方向垂直於第二方向。
對於鰭式場效電晶體的設計，用於構成源極與汲極的鰭結構104是延伸在水平方向。在垂直方向延伸的閘極106會交叉鰭結構104。閘極結構106一般例如是由多晶矽製成。由於多個閘極結構106是延伸相同的一條垂直線上，因此整體上也可以稱為閘極線。另外一些電性連接結構108，會形成在閘極線之間，與電晶體是適當連接達成記憶胞的電路結構。關於記憶體裝置50的細部結構可以由本領域的一般技術者所了解，其描述於此省略。以下是針對在基底接點區域102的多個N型基底接點結構(N-pickup)116與多個P型基底接點結構(P-pickup)114的配置關係，在鰭式場效電晶體的前提下進行描述。N型基底接點結構116以N標示，P型基底接點結構114用P標示。
記憶胞區域100是相鄰於基底接點區域102。多個記憶胞是延著第二方向分佈構成多個記憶排。每一個記憶排函蓋延著第二方向的一個N型井區120以及延著第二方向的二個P型井區118，其夾著N型井區120。在N型井區120上方形成有多個P型鰭式場效電晶體，分佈在水平方向，其共用N型井區120。在P型井區118上方形成有多個N型鰭式場效電晶體，也是分佈在水平方向，其共用P型井區118。
SRAM的一個記憶胞會包含一條N型井區120以及兩條P型井 區118夾著此一條N型井區120。此兩條P型井區118可以區分為第一P型井區118a與第二P型井區118b。對應地，P型基底接點結構114包含第一P型基底接點結構114a與第二P型基底接點結構114b。第一P型基底接點結構114a在基底接點區域102的第一邊，以提供第二基底電壓(vss)給第一P型井區118a。第二P型基底接點結構114b在該基底接點區域102的第二邊與第一邊相對，以提供第二基底電壓(vss)給第二P型井區118b。
在基底接點區域102內，對於鰭式場效電晶體的SRAM電路，基於三維架構的疊層結構，其每相鄰兩個N型基底接點結構由一個連接結構110連在一起，利用N型基底接點結構116提供N型井區120的基底電壓，例如是Vcc。另外利用P型基底接點結構114提供P型井區118的基底電壓，例如是Vss。
多個N型基底接點結構116，分佈於N型基底接點線200。此N型基底接點線200沿著第一方向延伸，也就是本實施繪圖的垂直方向。相鄰兩個N型基底接點結構116之間的P型基底接點結構114無法與N型基底接點結構116對齊在一條線上，因此P型基底接點結構114需要與N型基底接點結構116錯開。基於整體左右對稱的考量，多個P型基底接點結構114，在第一方向，也就是垂直方向，與多個N型基底接點結構116交替(alternate)配置。同時，這多個P型基底接點結構114在一第二方向，也就是水平方向，也與多個N型基底接點結構116交錯(interleaving)配置。
換句話，N型基底接點線200是在基底接點區域102的中間。多個P型基底接點結構114是在N型基底接點線200的左邊與右邊交替配置，或是右邊與左邊交替配置。
由於P型基底接點結構114不是對準在N型基底接點線200上而左右配置，基底接點區域102內也設置有多個虛設基底接點結構114d，也是沿著第一方向分佈。相對於該N型基底接點線200是與多個P型基底接點結構114相對。
另外，接觸點結構122與連接結構110連接，用於由Vcc與Vss電源線(後示於圖8)連接，以提供對應井區的基底電壓。
再者，在基底接點區域102中可以包括六條或是更多的偶數條多晶矽線112，延伸在第一方向，配合鰭結構104來完成所需要的對稱結構。
以下針對圖3至圖6於兩個方向的剖面結構載進一步說明。鰭結構104是在基底103，例如是矽基底，的表表面形成鰭狀的結構。也就是，鰭結構104是凸出於基底103，因此會有介電層105，例如氧化矽層，會形成在鰭結構104之間，以維持接近鰭結構104的高度，利於後續的連結構的形成。
在圖3的N型基底接點結構116，其會涵蓋兩條鰭結構104。屬於N型基底接點結構116的電性連接結構108，於此更以電性連接結構116c來標示，以利於分辨與了解。在圖4的P型基底接點結構114，屬於P型基底接點結構114的電性連接結構108，於此更以電性連接結構114c來標示。另外，屬於虛設基底接點結 構114d的電性連接結構108，於此更以電性連接結構114dc來標示。虛設基底接點結構114d的下方不需要設置鰭結構104。
圖5是屬於個P型井區118，而沿著鰭結構104的延伸方向的剖面結構。在基底接點區域102內的多晶矽線112又例如以1、2、3、4、5、6來標示，在多晶矽線2與3之間的虛設基底接點結構114d(D)的電性連接結構114dc不會與鰭結構104接觸，而P型基底接點結構114(P)的電性連接結構114c會與鰭結構104接觸。於一實施例，屬於虛設基底接點結構114d(D)的電性連接結構114dc與屬於P型基底接點結構114的電性連接結構114c相對於電性連接結構116c是對應設置，因此可以維持較佳的結構對稱性。
圖6是屬於個N型井區120，而沿著鰭結構104的延伸方向的剖面結構。在多晶矽線3與4之間的N型基底接點結構116，包含電性連接結構116c，其會與對應的鰭結構104連接。以上是P型基底接點結構114與N型基底接點結構116在平面的佈局，關於垂直方向的疊層結構的描述，於此忽略，其可以依照一般半導體製造流程，完成各疊層結構的圖案化製程。
圖7是依照本發明一實施例，記憶體裝置佈局示意圖。參閱圖7，在記憶胞區域100的邊緣也可以在設置另一個基底接點區域124。由於此基底接點區域124是在記憶胞區域100的最外緣，P型基底接點結構114可以對準在相同的一條線上，可以稱為P型基底接點202。於本實施例，P型基底接點202是在N型基底接點200與記憶胞區域100的邊緣之間。另外，此基底接點區域 124所配置的多晶矽線112的數量是四條或是更多。
以下提供較詳細實施例來描述一些疊層的佈局結構。圖8是依照本發明一實施例，記憶體裝置部份佈局示意圖。參閱圖8，在基底中的預定位置會先形成多個P型井區118與多個N型井區120，交叉配置。另外也會在基底上會進行形成鰭結構104等的相關的製程。N型電晶體後續會形成在P型井區118的上方。P型電晶體後續會形成在N型井區120的上方。
圖9是依照本發明一實施例，記憶體裝置部份佈局示意圖。參閱圖9，在完成圖8的結構後，對於P型電晶體需要有P+摻雜區域130、摻雜區域132、摻雜區域134對應記憶胞區域100、基底接點區域102、基底接點區域124，其中“P+”代表高濃度P型摻雜。
圖10是依照本發明一實施例，記憶體裝置部份佈局示意圖。參閱圖10，在圖9的製程後，P型基底接點結構114與N型基底接點結構116的製程會繼續完成。P型基底接點結構114與N型基底接點結構116的排列規則如圖2與圖3的描述。多個N型基底接點結構116對準在一條線上。以N型基底接點結構116維參考，多個P型基底接點結構114在第一方向(垂直方向)與多個N型基底接點結構116交替配置，且在第二方向(水平方向)與多個N型基底接點結構116交錯配置。
圖11是依照本發明一實施例，記憶體裝置部份佈局示意圖。參閱圖11，連接結構110的製程也會繼續完成。另外接觸點 結構122也會完成，用以傳遞基底電壓給在底部對應的P/N型井區118/120。其後，如圖2與圖3的結構佈局可以完成。於此，連接結構110也包含虛設基底接點結構114d，使得結構趨於左右對稱。由於由鰭式場效電晶體的結構是利用鰭結構來提供源極與汲極，其結構強度較弱，在製造過程中容易受材料的應力而變形。本發明在基底接點區域102可以達到較為對稱的結構，使鰭式場效電晶體的性能可以維持一致。
圖12是依照本發明一實施例，記憶體裝置部份佈局示意圖。參閱圖8，在基底接點區域的範圍，於上層的Vcc電源線140與VSS電源線142會沿著第一方向(垂直方向)形成。在電源線140與電源線142上所接收的基底電壓，會透過接觸點結構122以及連接結構110等的內連線結構，而傳遞給對應的P/N型井區118/120，其是在第二方向(水平方向)延伸。在P型井區118上方所形成的電晶體是N型，在N型井區120上方所形成的電晶體是P型。
本發明在基底接點區域102安排N型基底接點結構與P型基底接點結構的佈局，其使N型基底接點結構沿著縱列的方向分佈。另外，P型基底接點結構沿著縱列的方向分佈，是與N型基底接點結構交替配置，但是P型基底接點結構是在N型基底接點結構的左右錯開。另外為了達到結構的對稱，在對應P型基底接點結構的另一邊也設置虛設基底接點結構。
雖然本發明已以實施例揭露如上，然其並非用以限定本 發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
50‧‧‧記憶體裝置
100‧‧‧記憶胞區域
103‧‧‧基底
102‧‧‧基底接點區域
105‧‧‧介電層
104‧‧‧鰭結構
106‧‧‧閘極結構
108、110‧‧‧連接結構
112‧‧‧多晶矽線
114‧‧‧P型基底接點結構
114a‧‧‧第一P型基底接點結構
114b‧‧‧第二P型基底接點結構
114d‧‧‧虛設基底接點結構
114c、114dc‧‧‧電性連接結構
116‧‧‧N型基底接點結構
116c‧‧‧電性連接結構
118‧‧‧P型井區
118a‧‧‧第一P型井區
118b‧‧‧第二P型井區
120‧‧‧N型井區
122‧‧‧接觸點結構
200‧‧‧N型基底接點線
202‧‧‧P型基底接點線

Claims (20)

  1. 一種記憶體裝置，具有多個靜態隨機存取記憶胞，該記憶體裝置包括：一基底接點區域，沿著一第一方向延伸，其中該基底接點區域包括：至少一個N型基底接點結構，分佈於一N型基底接點線，該N型基底接點線沿著該第一方向延伸，其中該至少一個N型基底接點結構接收第一基底電壓；至少一個P型基底接點結構，在該第一方向與該至少一個N型基底接點結構交替配置，且在一第二方向與該至少一個N型基底接點結構交錯配置，其中該第二方向垂直於該第一方向，其中該至少一個P型基底接點結構接收第二基底電壓；以及至少一個虛設基底接點結構，沿著該第一方向分佈，相對於該N型基底接點線與該至少一個P型基底接點結構相對；以及一記憶胞區域，相鄰於該基底接點區域，其中該至少一個靜態隨機存取記憶胞延著該第二方向分佈構成至少一個記憶排，每一個該記憶排包含延著該第二方向的一個N型井區以及延著該第二方向的二個P型井區而夾著該N型井區，其中該至少一個N型基底接點結構提供該第一基底電壓給分別對應的該至少一個N型井區，以及該至少一個P型基底接點結構提供該第二基底電壓給分別對應的該至少一個P型井區。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中該記憶胞區域包括第一陣列區域及第二陣列區域夾著該基底接點區域，其中每一個該記憶排的二個該P型井區是第一P型井區與第二P型井區，其中該至少一個P型基底接點結構包括：第一P型基底接點結構在該基底接點區域的第一邊，以提供該第二基底電壓給該第一P型井區；以及第二P型基底接點結構在該基底接點區域的第二邊與該第一邊相對，以提供該第二基底電壓給該第二P型井區。
  3. 如申請專利範圍第2項所述的記憶體裝置，其中該N型基底接點線是在該基底接點區域的中間，該至少一個P型基底接點結構是在該N型基底接點線的左邊與右邊交替配置，或是該右邊與該左邊交替配置。
  4. 如申請專利範圍第2項所述的記憶體裝置，其中該基底接點區域包括六條或是更多的偶數條多晶矽線，延伸在該第一方向。
  5. 如申請專利範圍第1項所述的記憶體裝置，其中該基底接點區域相對該記憶胞區域是邊緣區域，其中該至少一個P型基底接點結構分佈於一P型基底接點線，該P型基底接點線在該第一方向延伸，且在該N型基底接點線與該記憶胞區域的邊緣之間。
  6. 如申請專利範圍第5項所述的記憶體裝置，其中該基底接點區域包括四條或更多的多晶矽線，延伸在該第一方向。
  7. 如申請專利範圍第1項所述的記憶體裝置，其中每一個該靜態隨機存取記憶胞包括至少一個P型鰭式場效電晶體，至少一個第一N型鰭式場效電晶體及至少一個第二N型鰭式場效電晶體，其中該至少一個P型鰭式場效電晶體是配置在分別對應相同的該N型井區，該至少一個第一N型鰭式場效電晶體是配置在分別對應的該P型井區的上方，該至少一個第二N型鰭式場效電晶體是配置在分別對應相同的該P型井區的上方。
  8. 如申請專利範圍第1項所述的記憶體裝置，其中該至少一個靜態隨機存取記憶胞的每一個包括六個鰭式場效電晶體。
  9. 如申請專利範圍第1項所述的記憶體裝置，其中該基底接點區域與記憶胞區域是在基底上所規劃的相鄰區域。
  10. 如申請專利範圍第9項所述的記憶體裝置，其中在該基底的表面有至少一個鰭結構，沿著該第二方向延伸。
  11. 如申請專利範圍第10項所述的記憶體裝置，更包括介電層在該基底上而位於該至少一個鰭結構之間，其中該介電層低於該鰭結構。
  12. 如申請專利範圍第9項所述的記憶體裝置，其中在該基底接點區域的該N型基底接點結構包括：至少一個鰭結構，形成在該基底上表面，沿著該第二方向延伸；介電層在該基底上而位於該至少一個鰭結構之間，其中該介電層低於該鰭結構；以及 電性連接結構，在該介電層上沿著該第一方向延伸，跨過與接觸該至少一個鰭結構。
  13. 如申請專利範圍第12項所述的記憶體裝置，其中相鄰的二個該N型基底接點結構是共用相同的該電性連接結構。
  14. 如申請專利範圍第12項所述的記憶體裝置，該電性連接結構跨過相鄰二個該鰭結構。
  15. 如申請專利範圍第12項所述的記憶體裝置，更包括接觸點結構，與該電性連接結構連接。
  16. 如申請專利範圍第1項所述的記憶體裝置，相鄰的二個該N型基底接點結構經由共用的電性連接結構連接，提供該第一基底電壓給相鄰的二個該P型井區。
  17. 如申請專利範圍第9項所述的記憶體裝置，其中在該基底接點區域的該P型基底接點結構包括：至少一個鰭結構，形成在該基底上表面，沿著該第二方向延伸；介電層在該基底上而位於該至少一個鰭結構之間，其中該介電層低於該鰭結構；以及電性連接結構，在該介電層上沿著該第一方向延伸，跨過與接觸該至少一個鰭結構。
  18. 如申請專利範圍第17項所述的記憶體裝置，其中該電性連接結構跨過相鄰二個該鰭結構。
  19. 如申請專利範圍第17項所述的記憶體裝置，其中該虛設基底接點結構也是設置在該介電層上，與該鰭結構分離。
  20. 如申請專利範圍第1項所述的記憶體裝置，其中該N型基底接點結構與該P型基底接點結構之間在該第二方向的分佈上，還包括沿著該第一方向延伸的多晶矽線，其中該P型基底接點結構與該虛設基底接點結構之間還包括二個該多晶矽線對稱於該N型基底接點線。
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