TWI476902B - ６ｆ動態隨機存取記憶體單元 - Google Patents

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Description

6F 2 動態隨機存取記憶體單元
本發明係有關於動態隨機存取記憶體(Dynamic Random Access Memory；簡稱DRAM)單元。
通常以氧化物區使各積體電路電晶體相互隔離。被用來形成這些區的兩種常見技術是：(i)使用氮化矽層中之開孔的區域矽氧化(Local Oxidation of Silicon；簡稱LOCOS)、以及(ii)以氧化物填滿淺溝槽之淺溝槽隔離(Shallow Trench Isolation；簡稱STI)。這兩種技術都不容易擴展，且需要小心的佈局，才能實現具有8F2 或較小的面積之DRAM單元。
美國專利6,545,904說明了一種自隔離電晶體及STI的一組合得到隔離之6F2 DRAM單元。該等隔離電晶體中之閘極氧化物的厚度大於DRAM存取電晶體中使用之氧化物的厚度，因而提供了較佳的隔離。
n通道存取電晶體及隔離電晶體之P+多晶矽閘極被建議作為實現6F2 DRAM單元的另一種方法。請參閱Hiroshi Kiuirai等人在"Electronic Devices Meeting,2001,IEDM Technical Digest International"發表的論文"Data Retention Time in DRAM with WSix/P+ ply-Si Gate NMOS Cell Transistor"(自395頁開始)。Masami Aoki等人在"1996 Symposium on VLSI Technology Digest of Technical Papers"發表的論文"Fully Self-Aligned 6F2 Cell Technology for Low Cost 1Gb DRAM"(自22頁開始)中說明了使用LOCOS及隔離電晶體的電容上覆位元線單元中之6F2 DRAM單元的另一種技術。
在下文的說明中，說明了6F2 DRAM單元。述及了許多特定細節，以便提供對該等單元及其用於諸如第3圖所示之電容接觸結構等的一陣列之徹底了解。熟悉此項技術者當可了解這些特定細節只不過是實現本發明申請專利範圍的記憶體之一種方式。在其他的情形中，並未詳細說明製造DRAM單元的習知程序，以避免非必要地模糊了本發明。
所述之單元尤其適用於嵌入式DRAM，這是因為該等單元與邏輯互補金屬氧化物半導體(CMOS)技術相容。
在第1圖中，示出了兩個單元對10及12。每一單元包含諸如電晶體14及電容15等的一存取電晶體及電容。接點28將存取電晶體14之一源極/汲極區連接到一上方位元線18。字線16上的電位存取每一對單元中之一單元。每一位元線被連接到諸如感測放大器20等的一放大器之一輸入；感測放大器20之另一輸入被連接到一位元線22，該位元線22延伸到一DRAM陣列之另一部分。同樣地，單元對12被連接到一位元線24，該位元線24將一輸入提供給感測放大器25。
存取電晶體14及26之通道區與該等位元線及字線之間分別成一角度。如第2圖所示，此種方式減少了該等單元對之水平尺寸，且更易於促進一單元對的上方位元線18之一單一接點28。
經由諸如第1圖所示之電晶體30及31等的隔離電晶體而得到每一單元對與其鄰近單元對(沿著一特定位元線)間之隔離。這些電晶體之閘極界定了諸如第1圖所示之線32及33等的虛擬字線。在一取代閘極(replacement gate)製程中，以具有有利於p型裝置(縱然電晶體3(0及31之源極/汲極區以及存取電晶體14及26之源極/汲極區都是n型區)的一功函數之一金屬製造這些虛擬字線。該等存取電晶體具有功函數有利於n型裝置之金屬閘極。第2圖所示佈局之該等單元具有6F2 之有效面積，且係以一基於邏輯裝置之製程製造該等單元。
F被定義為最小間距(minimum pitch)的一半，而最小間距是一重複圖案中之最小線寬加上該線的一側與次一鄰接線間之與該線緊臨的間隔之寬度。在第2圖所示之佈局中，各位元線係沿著水平方向，且各字線係沿著垂直方向。該等位元線係在一2F之半金屬間距上。每一單元的水平尺寸是在一1.5閘極間距或3F的半閘極間距上。因而得到了6F2 之單元面積。
可在一基體(bulk)矽基材上或一絕緣層上覆矽(Silicon On Insulator；簡稱SOI)基材上製造第2圖所示之佈局。在一實施例中，係自一p型基體矽基材蝕刻出 盤曲形鰭狀半導體本體40、41、及42，該等本體40、41、及42中之每一本體係分別大致平行於諸如位元線43、44、及45等的一鄰近位元線。諸如本體42等的該等連續本體包含在諸如本體42的區域48上形成之"λ"形區段。該等本體40、41、及42包含存取電晶體及隔離電晶體之n型源極/汲極區、以及這些電晶體之通道區。請注意，雖然在一實施例中將凸起的本體用於三閘極製程，但是不必然是此種佈局，例如，可在一基體矽中直接形成源極/汲極區以及在該源極/汲極區之間被界定的通道區。
沿著水平方向而在該等線40、41、與42之間形成一些STI區。且如前文所述，以在該等半導體本體與諸如第2圖所示的虛擬字線52及53等的被垂直配置的虛擬字線之交叉上被界定之隔離電晶體提供各單元對間之垂直隔離。每一單元對與沿著諸如本體40等的特定矽本體的一相鄰單元對被該等單元對的對向端上配置之隔離電晶體隔離。該等隔離電晶體中之每一隔離電晶體包含諸如區域72及74等的一源極/汲極區、以及在該等區域72與74之間被界定的一通道區。用來界定該等存取電晶體的閘極的虛擬字線52與53之間形成了諸如字線50及51等的存取字線。
諸如位元線43、44、及45等的通常被水平配置之位元線是在諸如被配置在該基材之上的一金屬1層中被形成之大致垂直於該等字線的金屬線。與特定位元線相關聯的所有存取電晶體(例如，沿著本體40形成之與位元線43 相關聯的該等存取電晶體)具有諸如接點60及61等的一些通孔接點，因而經由一單一通孔接點將來自一對存取電晶體中之每一存取電晶體的一源極/汲極區連接到位元線。因此，經由共同的通孔接點61將具有源極/汲極區63及64(界定了斜角通道區65)之存取電晶體以及具有源極/汲極區66及68(界定了斜角通道區70)之存取電晶體連接到位元線43。
諸如接點75及76等的通孔接點將每一存取電晶體之另一源極/汲極區連接到一電容。如將在第3圖中以最佳方式示出的，位元線上覆電容(Capacitor Over Bit Line；簡稱COB)佈局有助於減少6F2 單元尺寸，而且也不需要那些不一定與邏輯裝置製程相容的基材層處理步驟，而該等基材層處理步驟在基材區被用於形成電容時是需要的。
第2圖所示的佈局之所有源極/汲極區都是n+區。因此，存取電晶體及隔離電晶體都是n通道裝置。然而，界定該等隔離電晶體的閘極之金屬線包含有利於p型裝置之一金屬，更具體而言，包含具有大約4.8至5.1電子伏特(eV)的功函數之一金屬。相比之下，係以具有有利於n型裝置的功函數之一金屬(更具體而言，具有大約4.0至4.2 eV的功函數之一金屬)製造用來界定該等存取電晶體的閘極之存取字線。
在一實施例中，該等虛擬字線被保持在小於零伏特(相對於該基材的零伏特)之一電位。此外，該等存取字 線在不選擇一行的存取電晶體時，被保持在小於零伏特的該相同電位。12/20/2010提出申請的申請案12/928,989 "NOR Word Line Selection"以及12/20/2010提出申請的申請案12/928,949 "NAND Logic Word Line Selection"述及了可被用於第2圖所示佈局之字線選擇。12/20/2010提出申請的申請案12/928,948 "Hierarchical DRAM Sensing"述及了可配合第2圖所示的陣列而使用之一階層式DRAM感測配置。所有三個前文中參照的申請案都被讓渡給本申請案之受讓人。
在第3圖中，以一橫斷面圖示出一單一DRAM單元之一電容及通孔接點。一半導體基材81包含一整合式本體，該整合式本體具有在通孔接點86之下的一源極/汲極區。接點86被有時被稱為0階層間介質(InterLayer Dielectric；簡稱ILD)之一絕緣體圍繞。在第一階ILD中，該通孔接點包含自接點86延伸到鑲嵌銅嵌體88之插塞87(例如，一鎢插塞)。請注意，有一穿過蝕刻劑終止層85而形成之開孔，該開孔分隔每一ILD層，以便接觸到一下方層。在該第二ILD中，該通孔接點也包含具有一上方鑲嵌銅嵌體90之一插塞91。在該所示實施例中，於ILD層3及4中形成電容。該電容包含一第一板92，該第一板92與下方嵌體90接觸。一絕緣體93使該板92與內部第二板94絕緣。該板94經由圖中未示出之一連接而被連接到接地點(基材電位)。請注意，在每一較高的ILD層中，線的間隔增加了。然而，在該所示之實施例 中，該等電容之間有可在此種COB單元的6F2 面積內製造該等單元之足夠間隔。在被讓渡給本申請案的受讓人之共同申請案13/041,170中述及了該電容之製造。
自第2圖的剖面線4-4截取之第4圖示出諸如第2圖所示之本體41等的一半導體本體、以及一上方金屬字線50，且通常以如同場效電晶體之方式使該金屬字線50與該本體絕緣。在製造第2圖所示的陣列之一程序中，先自一犧牲多晶矽層形成該等字線，然後在以對準該犧牲閘極之方式摻雜該等電晶體之源極/汲極區之後，使用一取代閘極製程，而以金屬字線取代該多晶矽。在第4圖中，金屬字線50是具有有利於n通道裝置的功函數之一金屬字線。
自第2圖的剖面線5-5截取之第5圖示出自一上方位元線43至係為一源極/汲極區的一半導體本體40之一接點。在第一金屬層中形成該位元線。一接點100將位元線43及插塞101連接到被配置在第2圖所示配對單元佈局中之兩個存取電晶體之間的本體40(源極/汲極區)。仍然示出一ILD 0以及一蝕刻劑終止層85。
第6圖是在沒有虛擬字線之情形下該等DRAM COB單元被組織成線性對之一替代佈局。在區域130內示出一單一單元。在每一擴散區120中形成一對單元。(請注意，並未示出所有的擴散區120。)係在一線性的配置下將該等單元配對，而沒有第2圖所示之盤曲形本體。在每一擴散之間使用了STI。係在與晶圓的主角(principal angle)保持相同的角度之情形下進行對所有單元的擴散。因此，係針對通道植入物及源極/汲極植入物而將晶圓定位在相同的偏軸方位。
第6圖中所示之所有的字線(尤其是字線105、106、107、108、及109)是存取字線。一字線在被選擇時是正電位，且在不被選擇時保持在負電位。並未示出位元線，但是係橫越位元線接點110而水平地配置該等位元線。每一單元對共用被配置在其單元間之中間位置上之一位元線接點110。
如長方形方塊112所示，一單元具有等於6F2 之一面積，而在該實施例中，該面積中之3F係沿著字線的方向，且2F係自一字線延伸到另一字線(例如，自字線105延伸到字線106)。
因此，已說明了DRAM佈局，其中使用共同位元線接點將該等單元配對，且其中該等單元具有等於6F2 之面積。
10,12‧‧‧單元對
14,26‧‧‧存取電晶體
15‧‧‧電容
18,22,24,43,44,45‧‧‧位元線
28,60,61,75,76,100‧‧‧接點
16,50,51,105,106‧‧‧字線
20,25‧‧‧感測放大器
30,31‧‧‧隔離電晶體
32,33,52,53‧‧‧虛擬字線
40,41,42‧‧‧半導體本體
48,72,74,130‧‧‧區域
63,64,66,68‧‧‧源極/汲極區
65,70‧‧‧通道區
81‧‧‧半導體基材
86‧‧‧通孔接點
87,91,101‧‧‧插塞
88,90‧‧‧鑲嵌銅嵌體
85‧‧‧蝕刻劑終止層
92‧‧‧第一板
93‧‧‧絕緣體
94‧‧‧第二板
120‧‧‧擴散區
110‧‧‧位元線接點
第1圖是根據本發明的一實施例而佈局的配對動態隨機存取記憶體(DRAM)單元之一電氣示意圖。
第2圖是單元對之一平視圖，圖中示出該等單元對的上方位元線及上方電容之接點。
第3圖是大致自第2圖的剖面線3-3截取的一電容接點及上方電容之一橫斷面正視圖。
第4圖是大致自第2圖的剖面線4-4截取的構成一存取電晶體的一閘極的一金屬字線之一橫斷面正視圖。
第5圖是自一存取電晶體的一下方源極/汲極區至一位元線的接點之一橫斷面正視圖。
第6圖是在沒有隔離電晶體的情形下實現6F2 單元的另一實施例中使用的斜角擴散之一平視圖。
10,12‧‧‧單元對
14,26‧‧‧存取電晶體
15‧‧‧電容
18,22,24‧‧‧位元線
28‧‧‧接點
16‧‧‧字線
20,25‧‧‧感測放大器
30,31‧‧‧隔離電晶體
32,33‧‧‧虛擬字線

Claims (24)

  1. 一種動態隨機存取記憶體(DRAM)陣列，包含：一對單元，每一單元包含具有界定一通道區的n型源極/汲極區之一存取電晶體、及一電容，第一對單元中之每一存取電晶體的一源極/汲極區被連接到提供至一位元線的一連接之一共同通孔接點，每一存取電晶體之另一源極/汲極區以及相鄰對的單元的存取電晶體之另一源極/汲極區被該等n型源極/汲極區界定之共同通道區隔離；大致垂直於位元線而延伸之一些存取字線，每一存取字線越過一存取電晶體的一通道區而延伸，該等存取字線包含具有有利於n通道裝置的功函數之一材料；以及大致垂直於位元線而延伸之一些虛擬字線，每一虛擬字線越過該等共同通道區中之一共同通道區而延伸，該等虛擬字線包含具有有利於p通道裝置的功函數之一材料。
  2. 如申請專利範圍第1項之DRAM陣列，其中該等虛擬字線之功函數大約為4.8-5.1電子伏特(eV)。
  3. 如申請專利範圍第1項之DRAM陣列，其中該虛擬字線被耦合到相對於一基材電位之一負電位。
  4. 如申請專利範圍第3項之DRAM陣列，包含被連接到該等存取電晶體的該等另一源極/汲極區之一些通孔接點，用以提供至上方電容之一連接。
  5. 如申請專利範圍第4項之DRAM陣列，其中該位元線是被配置在該陣列中之該等對單元之上之一金屬線。
  6. 如申請專利範圍第5項之DRAM陣列，其中該等電 容被配置在該等位元線之上。
  7. 如申請專利範圍第1項之DRAM陣列，其中該等存取電晶體之該等通道區相對於其源極/汲極區成一斜角。
  8. 如申請專利範圍第6項之DRAM陣列，其中該等存取電晶體之該等通道區相對於其源極/汲極區成一斜角。
  9. 如申請專利範圍第7項之DRAM陣列，其中係自以大致垂直於該等字線之方式而被配置之一連續盤曲形半導體本體形成該等源極/汲極區、存取電晶體通道區、及共同通道區。
  10. 如申請專利範圍第8項之DRAM陣列，其中係自以大致垂直於該等字線之方式而被配置之一連續盤曲形半導體本體形成該等源極/汲極區、存取電晶體通道區、及共同通道區。
  11. 如申請專利範圍第10項之DRAM陣列，其中每一單元具有大約為6F2 之面積。
  12. 一種DRAM陣列，包含：一對單元，每一單元包含具有界定一通道區的n型源極/汲極區之一存取電晶體、及一電容，第一對單元中之每一存取電晶體的一源極/汲極區被連接到提供至一位元線的一連接之一共同通孔接點；大致垂直於位元線而延伸之一些存取字線，每一存取字線越過一存取電晶體的一通道區而延伸，該等存取字線包含具有有利於n通道裝置的功函數之一材料；以及其中該等存取電晶體之該等通道區相對於其源極/汲 極區成一斜角。
  13. 如申請專利範圍第12項之DRAM陣列，其中該等存取字線在其不被選擇時被保持在相對於一基材電位之一負電位。
  14. 如申請專利範圍第13項之DRAM陣列，其中以具有大約4.0至4.2eV的功函數之一金屬製造該等存取字線。
  15. 如申請專利範圍第12項之DRAM陣列，其中每一存取電晶體之另一源極/汲極區以及相鄰對單元的存取電晶體之另一源極/汲極區被該等n型源極/汲極區界定之共同通道區隔離，且該DRAM陣列包含大致垂直於位元線而延伸之一些虛擬字線，每一虛擬字線越過該等共同通道區中之一共同通道區而延伸，該等虛擬字線包含具有有利於p通道裝置的功函數之一材料。
  16. 如申請專利範圍第15項之DRAM陣列，其中該等虛擬字線之功函數大約為4.8-5.1eV。
  17. 如申請專利範圍第16項之DRAM陣列，包含被連接到該等存取電晶體的該等另一源極/汲極區之一些通孔接點，用以提供至上方電容之一連接。
  18. 如申請專利範圍第17項之DRAM陣列，其中該位元線是被配置在一基材之上之一金屬線。
  19. 如申請專利範圍第18項之DRAM陣列，其中該等電容被配置在該等位元線之上。
  20. 一種DRAM陣列，包含： 一對單元，每一單元包含具有界定一通道區的n型源極/汲極區之一存取電晶體、及一電容，第一對單元中之每一存取電晶體的一源極/汲極區被連接到提供至一位元線的一連接之一共同通孔接點；大致垂直於位元線而延伸之一些存取字線，每一存取字線越過一存取電晶體的一通道區而延伸，該等存取字線包含具有有利於n通道裝置的功函數之一材料；以及其中該等存取字線在其不被選擇時被保持在相對於一基材電位之一負電位。
  21. 如申請專利範圍第20項之DRAM陣列，其中每一對單元被配置在一共同擴散區中。
  22. 如申請專利範圍第21項之DRAM陣列，其中每一擴散區被淺溝槽隔離分開。
  23. 如申請專利範圍第21項之DRAM陣列，其中每一擴散區相對於該等存取字線成相同角度的斜角。
  24. 如申請專利範圍第23項之DRAM陣列，其中每一對單元之該共同通孔接點被設置在每一擴散區之大約中間位置。
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