CN103915112B - 双端口sram连接结构 - Google Patents

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Abstract

本发明提供了一种静态随机存取存储器(SRAM)单元。SRAM单元包括用于数据存储的交叉耦合的第一反相器和第二反相器，每个反相器都包括：至少一个上拉器件和至少两个下拉器件；至少四个传输门器件，被配置为具有两个交叉耦合的反相器；至少两个端口，与用于读取和写入的至少四个传输门器件耦合；第一接触部件，与第一反相器的两个第一下拉器件(PD‑11和PD‑12)接触；以及第二接触部件，与第二反相器的两个第二下拉器件(PD‑21和PD‑22)接触。本发明还提供了双端口SRAM连接结构。

Description

双端口SRAM连接结构
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及SRAM单元结构。
背景技术
在深亚微米集成电路技术中，嵌入式静态随机存取存储器(SRAM)器件已经成为高速通信、图像处理和芯片上***(SOC)产品的流行存储单元。例如，双端口(DP)SRAM器件允许并行操作，诸如一个周期内的IR(读取)1W(写入)或2R(读取)，因此，具有比单端口SRAM更高的带宽。在具有减小的特征尺寸和增加的封装密度的先进技术中，单元结构的低负载和高速是嵌入式存储器和SOC产品中的重要因素。实现多种栅极结构以达到高封装密度和高速。例如，在SRAM结构中采用U形栅极结构。然而，U形栅极结构包括具有下拉(PD)器件变化的潜在问题和关于鳍式场效应晶体管(FinFET)结构的集成问题。而且，U形栅极结构中的临界尺寸均匀性(CDU)还引起了瓶颈和泄漏问题。相应地，U形栅极结构影响SRAM单元稳定性并且限制缩放(或收缩)能力。因此，期望具有解决以上问题的新结构和方法。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种静态随机存取存储器(SRAM)单元，包括：第一反相器和第二反相器，被交叉耦合来用于数据存储，每个反相器都包括至少一个上拉器件和至少两个下拉器件；至少四个传输门器件，被配置成具有两个交叉耦合的反相器；至少两个端口，与所述至少四个传输门器件耦合来用于读取和写入；第一接触部件，与所述第一反相器的两个第一下拉器件(PD-11和PD-12)接触；以及第二接触部件，与所述第二反相器的两个第二下拉器件(PD-21和PD-22)接触。
在该SRAM单元中，所述PD-11包括第一栅极；所述PD-12包括第二栅极；所述PD-21包括第三栅极；所述PD-22包括第四栅极；所述第一接触部件直接接合在所述第一栅极和所述第二栅极上；以及所述第二接触部件直接接合在所述第三栅极和所述第四栅极上。
在该SRAM单元中，所述PD-11和所述PD-12具有第一共漏极；以及所述PD-21和所述PD-22具有第二共漏极。
在该SRAM单元中，所述第一栅极、第二栅极、第三栅极和第四栅极在第一方向上被拉长和延伸；以及所述第一接触部件和所述第二接触部件在垂直于所述第一方向的第二方向上被拉长和延伸。
该SRAM单元进一步包括：在所述第二方向上被拉长和延伸的有源区，其中，所述有源区包括：第一有源区，位于所述第一栅极和所述第二栅极下方；以及第二有源区，位于所述第三栅极和所述第四栅极下方。
在该SRAM单元中，所述有源区进一步包括：第三有源区，紧邻所述第一有源区；第四有源区，紧邻所述第二有源区；第一传输门器件和第二传输门器件，形成在所述第三有源区上；以及第三传输门器件和第四传输门器件，形成在所述第四有源区上。
在该SRAM单元中，所述SRAM单元具有在所述第一方向上扩展第一尺寸和在所述第二方向上扩展第二尺寸的拉长形状；所述第一尺寸大于所述第二尺寸；以及所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区沿着所述第一尺寸进行设置，使得所述第一有源区和所述第二有源区介于所述第三有源区和所述第四有源区之间。
该SRAM单元进一步包括：第一传输门接触部件、第二传输门接触部件、第三传输门接触部件和第四传输门接触部件，分别与所述第一传输门器件、所述第二传输门器件、所述第三传输门器件和所述第四传输门器件接触，其中，所述SRAM单元在所述第一方向上从第一边缘扩展到第二边缘；所述第一传输门接触部件和所述第二传输门接触部件设置在所述SRAM单元的所述第一边缘上并且被配置成在所述第一方向上相互偏移；以及所述第三传输门接触部件和所述第四传输门接触部件设置在所述SRAM单元的所述第二边缘上并且被配置成在所述第一方向上相互偏移。
该SRAM单元进一步包括：自对准接触部件，所述自对准接触部件在所述第一方向上被拉长并且被定向，其中，所述自对准接触部件与所述第一共漏极和在所述第一传输门器件和所述第二传输门器件之间共享的另一个共漏极接触。
该SRAM单元进一步包括：通孔部件(Via-0)，与所述自对准接触部件和第一金属层中的金属线垂直接触。
在该SRAM单元中，所述PD-11、所述PD-12、所述PD-21和所述PD-22包括鳍式场效应晶体管(FinFET)。
根据本发明的另一方面，提供了一种静态随机存取存储器(SRAM)单元结构，包括：第一反相器和第二反相器，被交叉耦合来用于数据存储，每个反相器都包括至少一个上拉器件和至少两个下拉器件；至少四个传输门器件(PG1、PG2、PG3和PG4)，被配置具有两个交叉耦合的反相器；至少两个端口，与所述至少四个传输门器件耦合来用于读取和写入；以及四个接触部件(C1、C2、C3和C4)，分别与所述PG1、所述PG2、所述PG3和所述PG4接触，其中所述SRAM单元具有在第一方向上定向的拉长形状，以及所述C1、所述C2、所述C3和所述C4被配置成使得C1、C2、C3和C4中的每个都在所述第一方向上与任何其他接触部件偏移。
在该SRAM单元结构中，所述SRAM单元在所述第一方向上从第一边缘到第二边缘扩展第一尺寸以及在垂直于所述第一方向的第二方向上扩展第二尺寸；所述第二尺寸小于所述第一尺寸；所述C1和所述C3设置在所述第一边缘处并且在所述第一方向上彼此间隔开；所述C2和所述C4设置在所述第二边缘处并且在所述第一方向上彼此间隔开。
在该SRAM单元结构中，所述PG1、所述PG2、所述PG3和所述PG4分别包括第一栅极、第二栅极、第三栅极和第四栅极；所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极均具有在所述第一方向上定向的拉长形状；以及所述C1、所述C2、所述C3和所述C4分别与所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极接触。
在该SRAM单元结构中，所述C1、所述C2、所述C3和所述C4连接至字线。
根据本发明的又一方面，提供了一种静态随机存取存储器(SRAM)单元，包括：第一反相器和第二反相器，被交叉耦合来用于数据存储，所述第一反相器包括第一上拉器件(PU1)和两个下拉器件(PD-11和PD-12)，而所述第二反相器包括第二上拉器件(PU2)和另外两个下拉器件(PD-21和PD-22)；第一U形栅极，物理连接PD-11和PD-12的栅极端子；第二U形栅极，物理连接PD-21和PD-22的栅极端子；第一长接触部件，与所述PU1的漏极以及所述PD-11和所述PD-12的第一共漏极接触；以及第二长接触部件，与所述PU2的漏极以及所述PD-21和所述PD-22的第二共漏极接触。
该SRAM单元结构进一步包括：四个传输门器件(PG1、PG2、PG3和PG4)，被配置成具有两个交叉耦合的反相器；以及两个端口，与所述四个传输门器件耦合来用于读取和写入，其中所述第一长接触部件与所述PG1和所述PG3的第三共漏极接触，以及所述第二长接触部件与所述PG2和所述PG4的第四共漏极接触。
该SRAM单元结构进一步包括：位于第一金属层下方的通孔(Via0)层，其中，所述Via0层包括：第一通孔部件，与所述第一长接触部件和所述第一金属层中的第一金属线直接接触；以及第二通孔部件，与所述第二长接触部件和所述第一金属层中的第二金属线直接接触。
在该SRAM单元结构中，所述SRAM单元具有在第一方向上定向的拉长形状，以及所述第一长接触部件和所述第二长接触部件在所述第一方向上定向。
在该SRAM单元结构中，所述第一U形栅极包括第一部分、第二部分和第三部分，所述第一部分和所述第三部分在所述第一方向上定向，所述第二部分在垂直于所述第一方向的第二方向上定向，以及所述第二部分的一端直接连接至所述第一部分以及另一端直接连接至所述第三部分；以及所述第一长接触部件在所述第一部分和所述第三部分之间自对准。
附图说明
当结合附图进行读取时，通过以下详细说明更好地理解本发明的多方面。应该强调的是，根据工业中的标准实践，多种部件没有按比例绘制。事实上，为了论述的清楚起见，多种特征的尺寸可以任意增加或减小。
图1是在一个实施例中根据本发明的多个方面构造的双端口静态随机存取存储器(DP SRAM)单元的示意图。
图2是在另一个实施例中根据本发明的多个方面构造的DP SRAM单元的示意图。
图3是在另一个实施例中根据本发明的多个方面构造的DP SRAM单元的示意图。
图4、图5、图6、图7和图9是在一个实施例中根据本发明的多个方面构造的DP SRAM单元的俯视图。
图8是包括在根据一个实施例构造的图7的DP SRAM单元结构中的互连结构的截面图。
图10是在多个实施例中根据本发明的多个方面构造的DP SRAM单元的俯视图。
图11是在多个实施例中根据本发明的多个方面构造的DP SRAM单元的俯视图。
图12是在多个实施例中根据本发明的多个方面构造的DP SRAM单元的俯视图。
图13是具有根据一个实施例构建的多个单元的DP SRAM结构的截面图。
图14是在多个实施例中根据本发明的多个方面构造的DP SRAM单元或其部分的俯视图。
图15是在一个实施例中根据本发明的多个方面构造的DP SRAM结构的示意图。
图16是在另一个实施例中根据本发明的多个方面构造的DP SRAM结构的示意图。
图17是在又一个实施例中根据本发明的多个方面构造的DP SRAM结构的示意图。
具体实施方式
应该理解，以下发明内容提供用于实现多个实施例的不同特征的多个不同实施例或实例。以下描述组件和布置的特定实例，以简化本发明。当然，这些仅是实例而不用于限制。另外，本发明可以在多个实例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身未规定所论述的多个实施例和/或结构之间的关系。
图1是在一个实施例中根据本发明的多个方面构造的双端口(DP)SRAM单元100的示意图。在一个实施例中，DP SRAM单元100包括鳍式场效应晶体管(FinFET)。在另一个实施例中，DP SRAM单元100包括平面型场效应晶体管(FET)。DP SRAM单元100包括交叉耦合的第一反相器和第二反相器。第一反相器包括由p-型场效应晶体管(pFET)形成的第一上拉器件(被称为PU-1)。第一反相器还包括由n-型场效应晶体管(nFET)形成并且以并联模式配置的多个第一下拉器件。尤其是，多个第一下拉器件的漏极电连接在一起，相应源极电连接在一起，并且相应栅极电连接在一起。第二反相器包括由pFET形成的第二上拉器件(被称为PU-2)。第二反相器还包括由nFET形成并且以并联模式配置的多个第二下拉器件。多个第一下拉器件的数量和多个第二下拉器件的数量对于平衡单元结构来说相等。在一个实施例中，多个第一下拉器件包括分别称为PD-11和PD-12的两个nFET。在一个实施例中，多个第二下拉器件包括分别称为PD-21和PD-22的两个nFET。
PU-1、PD-11和PD-12的漏极电连接在一起，以限定第一漏极节点(或第一节点)。PU-2、PD-21和PD-22的漏极电连接在一起，以限定第二漏极节点(或第二节点)。PU-1、PD-11和PD-12的栅极电连接并且耦合至第二节点。PU-2、PD-21和PD-22的栅极电连接并且耦合至第一节点。PU-1和PU-2的源极电连接至电源线(Vcc线)。PD-11、PD-12、PD-21和PD-22的源极电连接至互补电源线(Vss线)。在DP SRAM单元布局的一个实施例中，PD-11和PD-12的源极电连接至第一Vss线，而PD-21和PD-22的源极电连接至第二Vss线。
DP SRAM单元100进一步包括第一端口(端口A)和第二端口(端口B)。在一个实施例中，端口A和端口B包括至少四个传输门器件，分别被称为PG-1、PG-2、PG-3和PG-4。端口A包括第一传输门器件(PG-1)和第二传输门器件(PG-2)。端口B包括第三传输门器件(PG-3)和第四传输门器件(PG-4)。PG-1的漏极电连接至第一位线(称为A_BL)。PG-1的源极电连接至第一节点。PG-1的栅极电连接至第一字线(称为端口A WL)。PG-2的漏极电连接至第一位线条(bit-line bar，又称为反相位线)(A_BLB)。PG-2的源极电连接至第二节点。PG-2的栅极电连接至第一字线(端口A WL)。PG-3的漏极电连接至第二位线(B_BL)。PG-3的源极电连接至第一节点。PG-3的栅极电连接至第二字线(端口B WL)。PG-4的漏极电连接至第二位线条(B_BLB)。PG-4的源极电连接至第二节点。PG-4的栅极电连接至第二字线(端口B WL)。
单元100可以包括附加器件，诸如附加下拉器件和传输门器件。具体地，第一反相器包括类似于PD-11和PD-12的结构被配置为并联的多个下拉器件。更具体地，第一反相器中的下拉器件的漏极电连接在一起。第一反相器中的下拉器件的源极电连接在一起。第一反相器中的下拉器件的栅极电连接在一起。为了平衡，第二反相器包括类似于PD-21和PD-22的结构被配置为并联的相同数量的下拉器件。具体地，第二反相器中的下拉器件的漏极电连接在一起。第二反相器中的下拉器件的源极电连接在一起。第二反相器中的下拉器件的栅极电连接在一起。
第一端口包括第一传输门器件或被配置为并联的多个第一传输门器件(还被称为PG-1)。具体地，第一传输门器件的数量被配置为使得源极、漏极和栅极分别电连接在一起。更具体地，第一传输门器件(PG-1)的多个漏极电连接至第一位线(A_BL)。PG-1的多个源极电连接至第一节点。PG-1的多个栅极电连接至第一字线(端口A WL)。
类似地，第一端口包括第二传输门器件或被配置为并联的相同数量的第二传输门器件(还称为PG-2)。具体地，第二传输门器件的数量被配置成使得漏极、源极和栅极分别电连接在一起。更具体地，PG-2的多个漏极电连接至第一位线条(A_BLB)。PG-2的多个源极电连接至第二节点。GP-2的多个栅极电连接至第一字线(端口A WL)。
第二端口包括第三传输门器件或被配置为并联的相同数量的第三传输门器件(还被称为PG-3)。具体地，第三传输门器件的数量被配置成使得漏极、源极和栅极分别电连接在一起。更具体地，PG-3的多个漏极电连接至第二位线(B_BL)。PG-3的多个源极电连接至第一节点。PG-3的多个栅极电连接至第二字线(端口B WL)。
第二端口包括第四传输门器件或被配置为并联的相同数量的第四传输门器件(还被称为PG-4)。具体地，第四传输门器件的数量被配置成使得漏极、源极和栅极分别电连接在一起。更具体地，PG-4的多个漏极电连接至第二位线条(B_BLB)。PG-4的多个源极电连接至第二节点。PG-4的多个栅极电连接至第二字线(端口B WL)。
在SRAM单元100的本实施例中，单元中的FET的总数大于12。
图2是在另一个实施例中根据本发明的多个方面构造的双端口(DP)SRAM单元102的示意图。如图2所示，SRAM单元102类似于图1的SRAM单元100，但是具有的不同布线和结构。
图3是在又一个实施例中根据本发明的多个方面构造的双端口(DP)SRAM单元104的示意图。SRAM单元104类似于图1中的SRAM单元100的一个实施例，其中，下拉器件的数量和传输门器件的数量大于四个。在SRAM单元104中，第一反相器包括6个下拉器件PD-11、PD-12、PD-13、PD-14、PD-15和PD-16。第二反相器包括6个下拉器件PD-21、PD-22、PD-23、PD-24、PD-25和PD-26。另外地，SRAM单元104包括被配置成形成第一端口和第二端口的8个传输门器件。具体地，端口A包括4个传输门器件PG-11、PG-12、PG-21和PG-22。端口B包括4个传输门器件PG-31、PG-32、PG-41和PG-42。PG-11和PG-12的漏极电连接至第一位线(A_BL)。PG-11和PG-12的源极电连接至节点1。PG-11和PG-12的栅极电连接至第一字线(称为端口A WL)。PG-21和PG-22的漏极电连接至第一位线条(A_BLB)。PG-21和PG-22的源极电连接至节点2。PG-21和PG-22的栅极电连接至第一字线(端口A WL)。PG-31和PG-32的漏极电连接至第二位线(B_BL)。PG-31和PG-32的源极被电连接至节点1。PG-31和PG-32的栅极电连接至第二字线(端口B WL)。PG-41和PG-42的漏极电连接至第二位线条(B_BLB)。PG-41和PG-42的源极电连接至节点2。PG-41和PG-42的栅极电连接至第二字线(端口B WL)。
在SRAM单元104中，下拉器件的数量大于传输门器件的数量。具体地，比率“R”被定义为R＝Npd/Npg，其中，Npd是SRAM单元中的下拉器件的数量，而Npg是SRAM单元中的传输门器件的数量。比率R大于1以增加SRAM单元的吸收电流(sink current)、存取速度和器件可靠性。在多种实例中，比率R可以是3/2、2、或5/4。单元中的nFET和pFET的总数大于12，使得比率R被调节为大于1。在图3所示的本实施例中，比率R是3/2，而FET的总数是22。
在一个实施例中，SRAM单元104(或者100或102)包括鳍式有源区和具有增强性能和增加的组装密度(packing density)的FinFET。可以通过任何合适技术形成多种n-型FinFET(nFinFET)和p-型FinFET(pFinFET)。在一个实施例中，多种nFinFET和pFinFET通过包括以下步骤的工艺形成：蚀刻半导体以形成沟槽、部分地填充沟槽以形成浅沟槽隔离(STI)部件和鳍式有源区。在本发明的又一个实施例中，在鳍式有源区上选择性地形成外延半导体层。在另一个实施例中，多种FinFET通过包括以下步骤的工艺形成：在半导体衬底上沉积介电材料层、蚀刻介电材料层以形成其开口、在开口内的半导体衬底上选择外延生长半导体材料(诸如，硅)以形成鳍式有源区和STI部件。在另一个实施例中，多种FinFET可以包括用于增强的迁移率和器件性能的应变部件。例如，pFinFET包括在硅衬底上外延生长的硅锗。对于另一个实例，pFinFET包括在硅衬底上外延生长的碳化硅。在另一个实施例中，使用高k/金属栅极技术来形成多种FinFET，其中，栅极包括具有高k介电材料的栅极介电层和具有金属的栅电极。
在DP SRAM单元100、102和104(统称为DP SRAM单元)中，通过具有接触件、通孔和金属线的互连结构来耦合多种FET。尤其是，DP SRAM单元包括被设计和配置成解决背景技术中所论述的问题的接触部件和/或通孔部件。在一个实施例中，DP SRAM单元包括在两个或更多个下拉器件的栅极上接合并且与两个或更多下拉器件的栅极接触的长接触部件。在又一个实施例中，下拉器件的栅极在第一方向上对准，并且长接触部件在垂直于第一方向的第二方向上对准。在另一个实施例中，分别连接传输门器件的接触部件被设置成非对称结构。在又一个实施例中，在DP SRAM单元的阵列中，与多个单元的传输门器件相关的接触部件被设计成Z字形结构。在又一个实施例中，DP SRAM单元包括通过两个相邻的平行栅极进行定向并且在两个相邻的平行栅极之间自对准的长自对准接触部件。在又一个实施例中，DP SRAM单元包括在接触层和第一金属层(M1层)之间垂直地设置的零通孔层(Via0层)。Via0层包括多种通孔部件(Via-0部件)，以提供接触层中的接触部件和M1层中的金属线之间的垂直连接，用于空间放大和组装密度增强。以下参考图4至图17进一步描述多个实施例。
图4是在一个实施例中的根据本发明的多个方面构造的DP SRAM单元110的俯视图。在一个实施例中，DP SRAM单元110是特定结构中的DP SRAM单元100的一部分。DP SRAM单元110包括DP SRAM阵列的一个单元并且形成在半导体衬底上。半导体衬底包括硅。可选地，衬底包括锗、硅锗或其他合适半导体材料。半导体衬底可以包括其他合适部件和结构。在一个实施例中，半导体衬底采用在用于隔离的支撑块状晶圆上的绝缘层上方形成半导体材料层。该技术和结构被称为绝缘体上半导体(semiconductor on isolation，SOI)。可以通过包括注氧隔离(SIMOX)、接合和回蚀(BESOI)以及区域熔融和再结晶(ZMR)的不同技术来形成SOI结构。
在半导体衬底的单位单元区域112中形成DP SRAM单元110。通过单位单元边界114限定单位单元区域112。在一个实施例中，单位单元区域112被限定为矩形，该矩形在第一方向上扩展第一尺寸116并且在垂直于第一方向的第二方向上扩展第二尺寸118。第一尺寸116大于第二尺寸118。第一尺寸和第二尺寸(116和118)分别称为长间距(pitch)和短间距。在一个实施例中，具有多个单元的SRAM阵列被配置为形成分别具有作为第一方向和第二方向上的长间距和短间距的周期性常数的二维周期性结构。第一方向和第二方向还分别参考数字116和118。SRAM单元110包括设置在单元的中心部分中的N阱区120。SRAM单元110进一步包括设置在N阱120的两侧上的P阱区122。在一个实施例中，N阱120和P阱122延伸到超过单位单元边界的多个单元。例如，N阱120和P阱122在第二方向上延伸到4个或更多个单元。在另一个实施例中，N阱120和P阱不是连续结构并且可以在相关有源区中进行限定。
在衬底中通过隔离部件限定多个有源区并且多个有源区通过隔离部件相互隔离。通过合适技术在半导体衬底中形成隔离部件。在一个实施例中，通过浅沟槽隔离(STI)技术来形成隔离部件。在另一个实施例中，可选地，通过局部硅氧化(LOCOS)技术来形成隔离部件。在又一个实施例中，STI部件的形成包括：在衬底中蚀刻沟槽并且通过诸如氧化硅、氮化硅或氮氧化硅的一种或多种绝缘体材料填充该沟槽。填充后的沟槽可以具有多层结构，诸如，热氧化衬里层和填充沟槽的氮化硅。在形成隔离部件时，在半导体衬底中限定有源区。在本实施例中，SRAM单元110中的FET是在平面有源区中所形成的平面晶体管。
在一个实施例中，DP SRAM单元110包括在P阱122中所形成的第一有源区124、第二有源区126、第三有源区128和第四有源区130。DP SRAM单元110进一步包括在N阱120中所形成的第五有源区132和第六有源区134。第一有源区124至第六有源区134具有拉长形状并且在第二方向上进行定向并沿着第一尺寸进行分配。第一有源区至第六有源区或其子集可以延伸到多个单元，诸如，第二方向上的4个或更多单元。
在每个鳍式有源部件中，可以形成一个或多个下拉器件(PD)、一个或多个传输门器件(PG)或它们的组合。尤其是，每个有源部件都包括一个PD、一个PG、两个PD、两个PG、或PD/PG(一个PD和一个PG)。在本实施例中，在有源区124上形成传输门器件PG-1和PG-3。在有源区126上形成下拉器件PD-11和PD-12。类似地，对于SRAM单元110的平衡结构，在有源区128上形成传输门器件PG-2和PG-4。在鳍式有源区130上形成下拉器件PD-21和PD-22。关于上拉器件，在N阱120中设置第五有源区132和第六有源区134。在第五有源区132上形成上拉器件PU-1，并且在第六有源区134上形成上拉器件PU-2。
在DP SRAM单元110内形成用于多个nFET和pFET的多个栅极部件(或栅极)。栅极部件包括栅极介电层(诸如，氧化硅)和设置在栅极介电层上的栅电极(诸如，掺杂多晶硅)。在另一个实施例中，可选地或另外，栅极部件包括用于电路性能和制造集成的其他合适材料。例如，栅极介电层包括高k介电材料层。栅电极包括诸如铝、铜、钨的金属或其他合适导电材料。多个栅极在第一方向116上进行定向并且被配置成具有多个有源区，以形成各自的上拉器件、下拉器件和传输门器件。
在本实施例中，长栅极136设置在有源区126上方并且进一步延伸到第五有源区132上方，以分别形成PD-11和PU-11。类似地，另一个长栅极137设置在有源区130上方并且进一步延伸到第六有源区134上方，以分别形成PD-21和PU-2。短栅极138设置在有源区126上并且被配置为形成PD-12。类似地，另一个短栅极139设置在有源区130上并且被配置为形成PD-22。其他四个栅极141、142、143和144设置在有源区124和128上，以分别形成传输门器件PG-1、PG-2、PG-3和PG-4。
在本实施例中，PD-11和PD-12共享第一共漏极、PD-21和PD-22共享第二共漏极，PG-1和PG-3共享第三共漏极，以及PG-2和PG-4共享第四共漏极。
在图4所示的结构的另一个实施例中，P阱122中的第一有源区124至第四有源区130以及相关的下拉器件和传输门器件对称地设置在N阱120的两侧上。
图5是示出包括互连部件的DP SRAM单元110的俯视图。可以多个互连部件用于耦合nFET和pFET，以形成功能SRAM单元。与有源区接触的那些接触部件还称为有源接触部件。与栅极接触的那些接触部件还称为栅极接触部件。在一个实施例中，SRAM单元110包括分别在栅极141、142、143和144上接合的栅极接触部件146-1、146-2、146-3和146-4。如图5所示，SRAM单元110还包括设置在有源区124、126、128、130、132和134上并且直接在各个有源区上接合的有源接触部件148。尤其是，那些有源接触部件与各个FET的源极、漏极或共漏极接触。在本实施例中，有源接触部件148具有拉长形状，并且长度尺寸在第一方向上对准。为了简单起见，在图5中没有单独标记有源接触部件148。仅标记出两个示例性有源接触部件。在有源区126上所设置的介于栅极136和138之间的有源接触部件148之一被标记为148-1。在有源区130上所设置的介于栅极137和139之间的有源接触部件148之一被标记为148-2。尤其是，有源接触部件148-1与PD-11和PD-12的共漏极接触，并且进一步延伸至PU-1的漏极。有源接触部件148-2与PD-21和PD-22的共漏极接触并且进一步延伸至PU-2的漏极。
在SRAM单元110中存在并且在图6中示出了其他接触部件。在图6中(而不是图5中)所示出的那些其他接触部件仅用于理解和澄清的目的。这不意味着此后形成那些其他接触部件。尤其是，在一个实施例中，在同一制造过程中同时形成图5中的接触部件和新出现的其他接触部件。图6示出DP SRAM单元110的俯视图。SRAM单元110包括被配置成接触并连接相邻栅极的一个(或多个)长栅极接触部件150。长栅极接触部件150具有拉长形状并且其长度在第二方向上延伸(span)，而相邻栅极在第一方向上进行定向。在本实施例中，SRAM单元110包括长栅极接触部件150-1和150-2。长栅极接触部件150-1被配置成接合在栅极136和138上，使得电连接栅极136和138。通过长栅极接触部件150-1，消除了U形栅极结构和相应圆角问题(rounding issue)。类似地，长栅极接触部件150-2被配置成接合在栅极137和139上，使得电连接栅极137和139。
SRAM单元110还包括设置在N阱120中并且被配置成与N阱120中的栅极接触的一个(或多个)栅极接触部件152。在一个实施例中，栅极接触部件152具有拉长形状并且长度尺寸在第二方向上延伸。在本实施例中，SRAM单元110包括两个栅极接触部件152-1和152-2。栅极接触部件152-1接合在栅极136上并且连接至栅极136。栅极接触部件152-2接合在栅极137上并且连接至栅极137。在一个实施例中，栅极接触部件152被配置成与栅极接触并且被延伸至进一步与有源区接触。例如，栅极接触部件152-1被配置成与和PU-1相关的栅极136接触，并且在第二方向上延伸，以进一步与PU-2的漏极接触。类似地，栅极接触部件152-2被配置成与和PU-2相关的栅极137接触并且在第二方向上延伸，以进一步与PU-1的漏极接触。在另一个实施例中，有源接触部件148-1延伸以与栅极接触部件152-2接合(merge)，使得通过接合的接触部件电连接相应部件(PD-11和PD-12的共漏极、PU1的漏极以及PU-2的栅极)。在另一个实施例中，类似地，有源接触部件148-2延伸以与栅极接触部件152-1接合，使得通过接合的接触部件电连接相应部件(PD-21和PD-22的共漏极、PU2的漏极和PU-1的栅极)。
在根据多个实施例所构造的俯视图中，SRAM单元110进一步包括图7所示的其他互连部件。在一个实施例中，SRAM单元110包括位于第一金属(M1)层下方并且设置在接触层和M1层之间的通孔零(Via0)层。Via0层包括介于接触层中的下面的接触部件和M1层中的上面的金属线之间的多个Via-0部件156，并且与下面的接触部件和上面的金属线接触。在SRAM单元110中包括Via0层，以提供空间增强，使得在高装配布局中适当地耦合多个部件。
参考在衬底162上所形成的互连结构160的截面图的图8进一步描述Via0层和Via-0部件。衬底162包括在其中形成的多种隔离部件(诸如，STI并且在图8中被标记为“STI”)，并且通过隔离部件限定相互隔离的多个有源区。在衬底162的有源区上形成多个栅极(标记为“栅极”)。互连结构160包括接触部件，诸如有源接触部件(标记为“CO”)和栅极接触部件(标记为“Gate_CO”)。有源接触部件接合在各自的有源区上，而栅极接触部件接合在各自的栅极上。
互连结构160还包括多个金属层，诸如，在衬底162上连续地设置并且通过诸如M1和M2层之间的第一通孔层(“Via1”)和M2和M3层之间的第二通孔层(“Via2”)的各自的通孔层中的通孔部件垂直连接的第一金属层(“M1”)、第二金属层(“M2”)和第三金属层(“M3”)。
尤其是，互连结构160另外包括设置在接触层和M1层之间的通孔零层(“Via0”)。Via0层中的Via-0部件被配置成与接触层中的下面的接触部件和M1层中的上面的金属线接触。Via0层中的Via-0部件提供空闲增强，使得接触部件适当地与M1层中的各自的金属线电连接(尤其在高组装布局中)。例如，相邻栅极相互接近，从而在相邻栅极之间保留有限空间。接触部件在俯视图中可以具有很小尺寸，使得接触部件能够适合于有限空间。相应的Via-0部件可以具有较大尺寸，以接合在下面的接触部件上，并且仍然具有足够大的尺寸，使得上面的金属线能够接合在Via-0部件上。
再次参考图7，SRAM单元110包括设置在各自的接触部件上的Via-0部件156。Via-0部件156在图7中被示出为其类似于接触部件的那些，但是为了区别，附有阴影。为了简单起见，在图7中没有单独标记Via-0部件156。
参考图9，SRAM单元110进一步包括诸如M1层中的金属线158的金属线，以接合在各自的Via-0部件上。为了区别，在图9中将金属线158示出为虚线矩形。为了简单起见，在图9中没有单独标记金属线158。金属线158可以具有拉长形状。在一个实施例中，金属线158在第一方向116上定向。
图10是根据一个或多个实施例构造的DP SRAM单元170的俯视图。DP SRAM单元170类似于DP SRAM单元110。DP SRAM单元170包括下拉器件(PD-11、PD-12、PD-21和PD-22)、上拉器件(PU-1和PU-2)、以及传输门器件(PG-1、PG-2、PG-3和PG-4)，这些器件被配置成用于数据存储的交叉耦合的两个反相器和用于读取和写入的两个端口。尤其是，DP SRAM单元170包括被配置成接触和连接相邻的栅极的一个(或多个)长栅极接触部件150。长栅极接触部件150具有拉长形状，并且其长度在第二方向118上延伸，而相邻栅极在第一方向上进行定向。在本实施例中，SRAM单元170包括长栅极接触部件150-1和150-2。长栅极接触部件150-1被配置成接合在与下拉器件PD-11和PD-12相关的相邻栅极上，使得电连接相邻的栅极。通过长栅极接触部件150-1，消除了U形栅极结构和相应圆角问题。类似地，长栅极接触部件150-2被配置成接合在与下拉器件PD-21和PD-22相关的相邻栅极上，使得电连接相邻栅极。在另一个实施例中，SRAM单元170包括设置在各自的接触部件上的Via-0部件。
图11是根据一个或多个实施例构造的DP SRAM单元180的俯视图。DP SRAM单元180类似于DP SRAM单元110，其包括双端口和被设计成接合在并且连接两个相邻栅极的长接触部件。这里没有重复类似部件和结构的描述。
在本实施例中，DP SRAM单元180包括鳍式有源部件182。因此，DP SRAM单元180中的多种上拉器件、下拉器件和传输门器件是FinFET。FinFET具有由于多个栅极耦合(称为双栅极或三倍栅极)导致的增强性能并且具有高组装密度。每个有源区都可以包括一个或多个鳍式有源部件。在本实施例中，用于下拉器件和传输门器件的每个有源区都包括两个鳍式有源部件。例如，用于下拉器件PD-11和PD-12的有源区包括两个鳍式有源部件182。类似地，用于下拉器件PD-21和PD-22的有源区包括两个鳍式有源部件182。用于传输门器件PG-1和PG-3的有源区包括两个鳍式有源部件182。用于传输门器件PG-2和PG-4的有源区也包括两个鳍式有源部件182。
DP SRAM单元180包括被配置成用于数据存储的交叉耦合的两个反相器和用于读取和写入的两个端口的下拉器件(PD-11、PD-12、PD-21和PD-22)、上拉器件(PU-1和PU-2)、以及传输门器件(PG-1、PG-2、PG-3和PG-4)。
尤其是，DP SRAM单元180包括被配置成接触并且连接相邻栅极的一个(或多个)长栅极接触部件150。长栅极接触部件150具有拉长形状，并且其长度在第二方向118上延伸，而相邻栅极在第一方向上进行定向。在本实施例中，SRAM单元180包括长栅极接触部件150-1和150-2。长栅极接触部件150-1被配置成接合在与下拉器件PD-11和PD-12相关的相邻栅极上，使得电连接相邻栅极。类似地，长栅极接触部件150-2被配置成接合在与下拉器件PD-21和PD-22相关的相邻栅极上，使得电连接相邻栅极。如上所述，U形栅极引入了降低栅极质量的圆角效果。FinFET结构中的圆角效果更严重，这是因为FinFET结构不是平面的而是三维的。通过使用长接触部件150连接相邻栅极，在不使用U形栅极的情况下实现合适栅极连接。
在另一个实施例中，SRAM单元180包括设置在各自的接触部件上的Via-0部件。每个Via-0部件都与接触层中的下面的接触部件和M1层中的上面的金属线接触。
图12是根据一个或多个实施例构造的DP SRAM单元190的俯视图。DP SRAM单元190在一些方面类似于DP SRAM单元110，但是具有用于传输门器件的栅极连接的非对称栅极接触件结构。为了简单起见，这里没有重复类似部件和结构的说明。DP SRAM单元190包括下拉器件(PD-11、PD-12、PD-21和PD-22)、上拉器件(PU-1和PU-2)、以及传输门器件(PG-1、PG-2、PG-3和PG-4)，这些器件被配置成用于数据存储的交叉耦合的两个反相器和用于读取和写入的两个端口。图12仅部分地示出DP SRAM单元190。例如，为了简单起见，未示出有源区。有源区可以类似于图10的有源区(平面有源区)或图11的有源区(鳍式有源区)。在图12中示出了多个互连部件并且以下进一步对其进行描述。
SRAM单元190包括多种接触部件、通孔部件和金属线。在一个实施例中，DP SRAM单元190包括被配置成接触和连接相邻栅极的一个(或多个)长栅极接触部件150。长栅极接触部件150具有拉长形状并且其长度在第二方向118上延伸，而相邻栅极被定向为第一方向。在本实施例中，SRAM单元190包括长栅极接触部件150-1和150-2。长栅极接触部件150-1被配置成接合在与下拉器件PD-11和PD-12相关的相邻的栅极上，使得电连接相邻栅极。通过长栅极接触部件150-1，消除了U形栅极结构和相应圆角问题。类似地，长栅极接触部件150-2被配置成接合在与下拉器件PD-21和PD-22相关的相邻栅极上，使得电连接相邻栅极。在另一个实施例中，SRAM单元190包括设置在各自的接触部件上的Via-0部件。
尤其是，SRAM单元190包括用于到传输门器件的栅极连接件的非对称栅极接触部件。SRAM单元190包括栅极接触部件192-1、192-2、192-3和192-4，这些栅极接触部件被配置成分别接合在用于传输门器件PG-1、PG-2、PG-3和PG-4的栅极上并且分别与这些器件接触。栅极接触部件192-1、192-2、192-3和192-4被设置为非对称结构。栅极接触部件192-1和192-3设置在第一边缘上，并且栅极接触部件192-2和192-4设置在第二边缘上。第一边缘和第二边缘在第一方向(X方向)上扩展。栅极接触部件192-1和192-3在第一方向上相互偏移。类似地，栅极接触部件192-2和192-4在第一方向上相互偏移。
具体地，分别通过相邻单元共享栅极接触部件192-1、192-2、192-3和192-4。SRAM结构200的图13中以俯视图进一步示出传输门器件的栅极接触部件192的非对称结构。SRAM结构200部分地包括示例性的四个SRAM单元(单元1-1、单元1-2、单元2-1和单元2-2)，其中，用虚线示出单元边界。四个栅极接触部件202、204、206和208设置在四个单元中，以提供四个SRAM单元的传输门器件的栅极连接。当从那些栅极接触部件的中心到中心观看时，栅极接触部件202、204、206和208被定位成Z字形结构。如果图12中的SRAM单元是单元2-2，则栅极接触部件202和204分别是栅极接触部件192-4和192-2。更具体地，栅极接触部件202设置在SRAM单元202中并且与SRAM单元1-2共享该栅极接触部件202，而栅极接触部件204设置在SRAM单元1-2中并且与SRAM单元2-2共享该栅极接触部件204。
传输门接触部件202至208通过多个SRAM单元被设置为Z字形结构。被沿着第二方向(Y方向)按照Z字形配置并且重复传输门接触部件。第三方向Z被限定为垂直于衬底的方向(垂直于X和Y方向)。在一个实施例中，通过通孔层沿着Z方向重复这样的Z字形结构。金属线类似地被配置为与相应通孔部件对准。
返回参考图12，SRAM单元190进一步包括Via-0部件，该Via-0部件被配置成提供下面的接触部件和M1层中的上面的金属线之间的垂直连接，以用于空间放大。
SRAM单元进一步包括M1层中的第一金属线(“M1”)和M2层中的第二金属线(“M2”)，被配置成提供到达SRAM单元的电布线，以用于包括读取和写入的多种操作。在本实施例中，M1层中的第一金属线被定向在第一方向(X方向)上，并且M2层中的第二金属线被定向在第二方向(Y方向)上。第一金属线被配置成与各自的Via-0部件垂直接触。第二金属线(标记为196-1至196-9)被配置成通过各自的通孔部件(“Via-1”)连接至第一金属线，并且进一步耦合至包括电源线的多种输入。例如，对第二金属线196-5被布线至电源线Vdd。在另一个实例中，第二金属线196-4和196-6被布线至互补电源线Vss。
图14是根据一个或多个实施例构造的DP SRAM单元210的俯视图。DP SRAM单元180包括下拉器件(PD-11、PD-12、PD-21和PD-22)、上拉器件(PU-1和PU-2)、以及传输门器件(PG-1、PG-2、PG-3和PG-4)，这些器件被配置成用于数据存储的交叉耦合的两个反相器和用于读取和写入的两个端口。为了简单起见，没有重复DP SRAM单元210中的类似部件和结构。
在SRAM单元210中，使用平面有源区形成多种FET以形成下拉器件、上拉器件和传输门器件。在这种情况下，由长自对准接触部件使用U形栅极结构，以减少包括与空间限制相关的问题的各种问题。
如图14所示，在SRAM单元210上形成并且设置两个U形栅极212。第一U形栅极212-1设置在SRAM单元的第一部分(在这种情况下，右侧部分)上，而第二U形栅极212-1设置在SRAM单元的第二部分(在这种情况下，左侧部分)上。每个U形栅极都包括连接在一起的三个部分(第一部分、第二部分和第三部分)。第一部分和第三部分被定向在第一方向上。第二部分被定向在第二方向上。第二部分的一端直接连接至第一部分而另一端直接连接至第三部分。
第一U形栅极212-1设置在P阱122上，并且第一部分延伸至N阱120。第一U形栅极212-1形成用于PD-11、PD-12和PU-1的连续栅极。第二U形栅极212-2设置在P阱122上，并且U形栅极212-2的第一部分延伸至N阱120。第二U形栅极212-2形成用于PD-21、PD-22和PU-2的连续栅极。
尤其是，DP SRAM单元210包括一个或多个长自对准接触部件241。长自对准接触部件241设置在各自的有源区上并且与各自的有源区接触。长自对准接触部件241在各个栅极之间自对准。在本实施例中，SRAM单元210包括长自对准接触部件241-1和241-2。以长自对准接触部件241-1为例，长自对准接触部件241-1被定向在第一方向上，并且设置在平行的并且被定向在相同方向上的用于PG-1和PG-3的栅极之间。长自对准接触部件241-1进一步在长U形栅极212-1的两个平行部分(定向在第一方向上的第一部分和第三部分)之间延伸。在形成长自对准接触部件241-1的一种方法中，层间介电(ILD)层设置在栅极和衬底上。蚀刻工艺通过蚀刻掩模(诸如，图案化的抗蚀层或硬掩模)应用于ILD层。蚀刻工艺选择性地蚀刻ILD材料，而不蚀刻相应的栅极，因此，接触件沟槽与平行栅极之间的间隙中有源区对准。即使在蚀刻掩模中所限定的开口与有源区不完全对准，也由于蚀刻工艺的选择性蚀刻，接触件沟槽与平行栅极之间的有源区(诸如，PG-1和PG-3的栅极之间的有源区)自对准。
在另一个实施例中，当采用双图案化(或多图案化)技术时，分别图案化有源接触件沟槽和栅极接触件沟槽。对蚀刻有源接触件沟槽的蚀刻工艺进行调节，以选择性地蚀刻ILD材料而不是栅极材料(栅极上的顶部材料层是栅极图案化硬掩模，而侧壁材料层是栅极间隔件)。因此，长自对准接触部件241-1在栅极间隔件之间自对准，并且与栅极间隔件物理接触。
在另一个实施例中，SRAM单元110包括位于第一金属层(M1)层下方并且设置在接触层和M1层之间的通孔零(Via0)层。Via0层包括介于接触层中的下面的接触部件和M1层中的上面的金属线之间的多个Via-0部件，并且与下面的接触部件和上面的金属线接触。Via-0部件放大结合区，使得上面的金属线容易接合并且连接上面的自对准接触件。
图15是根据一个实施例构造的SRAM结构220的俯视图。SRAM结构220包括设置在诸如SRAM单元110的SRAM单元上的互连结构的一部分。SRAM结构220包括第二金属层(M2)中的金属线和第三金属层(M3)中的金属线，并且进一步包括位于M2和M3层之间的通孔层中的通孔部件。M2层中的金属线被定向在第二方向(Y方向)上，而M3层中的金属线被定向在第一方向(X方向)上。如图15所示，M2层中的金属线分别连接至电源线(Vdd、Vss、或诸如Vss或Vdd的恒定电压线)和位线(A-BLB、B_BLB、A-BL和B_BL)。M3层中的金属线分别连接至字线(WL-A和WL-B)。
图16是根据一个实施例构造的SRAM结构230的俯视图。SRAM结构230包括设置在诸如SRAM单元110的SRAM单元上的互连结构的一部分。SRAM结构230包括第一金属层(M1)中的金属线、第二金属层(M2)中的金属线、和第三金属层(M3)中的金属线。在本实施例中，M1层中的金属线232连接至电源线Vdd并且被定向在第二方向(Y方向)上。可以存在M1层中的其他金属线，以提供单元局部连接件和接合焊盘。M2层中的金属线被定向在第二方向(Y方向)上。如图16所示，M2层中的金属线分别连接至电源线(Vdd、Vss)、屏蔽线和位线(A-BLB、B_BLB、A-BL和B_BL)。M3层中的金属线被定向在第一方向(X方向)上。M3层中的金属线分别连接至字线(WL-A和WL-B)。
图17是根据一个实施例构造的SRAM结构240的俯视图。SRAM结构240包括设置在诸如SRAM单元110的SRAM单元上的互连结构的一部分。SRAM结构240包括第一金属层(M1)中的金属线、第二金属层(M2)中的金属线、以及第三金属层(M3)中的金属线。在本实施例中，M1层中的金属线232分别连接至电源线(Vdd和Vss)，并且被定向在第二方向(Y方向)上。可以存在M1层中的其他金属线，以提供单元局部连接、Vss电源线和接合焊盘。M2层中的金属线被定向在第二方向(Y方向)上。如图17所示，M2层中的金属线分别连接至电源线(Vdd、Vss)、屏蔽线和位线(A-BLB、B_BLB、A-BL和B_BL)。M3层中的金属线被定向在第一方向(X方向)上。M3层中的金属线分别连接至字线(WL-A和WL-B)。
在多个实施例中，所公开的DP SRAM器件解决在背景技术中所提出的多种问题。本发明提供根据不同实施例的双端口SRAM单元和具有通过多种接触部件配置和耦合的多个下拉器件和多个传输门器件的布局。所公开的结构和布局适于高-k/金属-栅极。可以在多个实施例中具有一个或多个其他优点。在一个实例中，长栅极接触部件通过用于光刻图案的大量处理提供到达相邻栅极的局部连接。在另一个实例中，非对称栅极接触部件减少由拥挤空间所导致的问题，从而增加空间并且提供适用于先进技术节点中的单元收缩和布局缩放的布局。在另一个实例中，鳍式有源部件是直的，而一些是长的，并且是连续的以形成两个FinFET，诸如下拉器件和/或传输门器件，以在较宽范围操作电压(从最高到最低Vdd操作)上提供传输门器件和下拉器件之间的较好器件跟踪/匹配。在另一个实例中，有源区的简单形状解决下拉器件电流拥挤问题以及光刻邻近效应。
多个实施例中的多种部件和结构可以被结合以存在于SRAM单元中。例如，SRAM单元包括连接用于PD-11和PD-12的栅极的长栅极接触件(还连接用于PD-11和PD-12的栅极的另一个长栅极接触部件)，并且进一步包括连接传输门器件的栅极的非对称栅极接触部件。在另一个实例中，SRAM单元包括：连接用于PD-11和PD-12的栅极的长栅极接触件(还连接用于PD-11和PD-12的栅极的另一个长栅极接触部件)；与传输门器件的栅极接触的非对称栅极接触部件；以及自对准接触部件。
因此，本发明提供静态随机存取存储器(SRAM)的一个实施例，包括：用于数据存储的交叉耦合的第一和第二反相器，每个反相器都包括至少一个上拉器件和至少两个下拉器件；至少四个传输门器件，被配置为具有两个交叉耦合的反相器；至少两个端口，与至少四个传输门器件耦合，用于读取和写入；第一接触部件，与第一反相器的两个第一下拉器件(PD-11和PD-12)接触；第二接触部件，与第二反相器的两个第二下拉器件(PD-21和PD-22)接触。
本发明还提供静态随机存取存储器(SRAM)的另一个实施例，包括：第一和第二反相器，被交叉耦合并用于数据存储，每个反相器都包括：至少一个上拉器件和至少两个下拉器件；至少四个传输门器件(PG1、PG2、PG3和PG4)，被配置成具有两个交叉耦合的反相器；至少两个端口，与至少四个传输门器件耦合，并用于读取和写入；以及四个接触部件(C1、C2、C3和C4)，分别与PG1、PG2、PG3和PG4接触。SRAM单元具有定向在第一方向上的拉长形状，C1、C2、C3和C4被配置成使得C1、C2、C3和C4中的每个都与第一方向上的任何其他拉长形状偏移。
本发明还提供静态随机存取存储器(SRAM)的另一个实施例，包括：第一和第二反相器，被交叉耦合并用于数据存储。第一反相器包括第一上拉器件(PU1)和两个下拉器件(PD-11和PD-12)，并且第二反相器包括第二上拉器件(PU2)和另外两个下拉器件(PD-21和PD-22)。SRAM单元还包括：第一U形栅极，与PD-11和PD-12的栅极端子物理连接；第二U形栅极，与PD-21和PD-22的栅极端子物理连接；第一长接触部件，与PU1的漏极和PD-11和PD-12的第一共漏极接触；以及第二长接触部件，与PU2的漏极和PD-21和PD-22的第二共漏极接触。
以上概述了多个实施例的特征。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计和修改用于实现与本文中所介绍的实施例的相同目的和/或实现与其相同优点的其他处理和结构。本领域技术人员还应该认识到，这样的等效结构没有背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下作出多种改变、替换和更改。

Claims (18)

1.一种静态随机存取存储器SRAM单元，包括：
第一反相器和第二反相器，被交叉耦合来用于数据存储，每个反相器都包括至少一个上拉器件和至少两个下拉器件；
至少四个传输门器件，被配置成具有两个交叉耦合的反相器；
至少两个端口，与所述至少四个传输门器件耦合来用于读取和写入；
第一接触部件，与所述第一反相器的两个第一下拉器件PD-11和PD-12的栅极均电接触；以及
第二接触部件，与所述第二反相器的两个第二下拉器件PD-21和PD-22的栅极均电接触，其中，
所述PD-11包括第一栅极；
所述PD-12包括第二栅极；
所述PD-21包括第三栅极；
所述PD-22包括第四栅极；
所述第一接触部件直接接合在所述第一栅极和所述第二栅极上，所述第一栅极的顶面和所述第二栅极的顶面与所述第一接触部件的底面直接接触；以及
所述第二接触部件直接接合在所述第三栅极和所述第四栅极上，所述第三栅极的顶面和所述第四栅极的顶面与所述第二接触部件的底面直接接触。
2.根据权利要求1所述的SRAM单元，其中，
所述PD-11和所述PD-12具有第一共漏极；以及
所述PD-21和所述PD-22具有第二共漏极。
3.根据权利要求2所述的SRAM单元，其中，
所述第一栅极、第二栅极、第三栅极和第四栅极在第一方向上被拉长和延伸；以及
所述第一接触部件和所述第二接触部件在垂直于所述第一方向的第二方向上被拉长和延伸。
4.根据权利要求3所述的SRAM单元，进一步包括：在所述第二方向上被拉长和延伸的有源区，其中，所述有源区包括：
第一有源区，位于所述第一栅极和所述第二栅极下方；以及
第二有源区，位于所述第三栅极和所述第四栅极下方。
5.根据权利要求4所述的SRAM单元，其中，所述有源区进一步包括：
第三有源区，紧邻所述第一有源区；
第四有源区，紧邻所述第二有源区；
第一传输门器件和第二传输门器件，形成在所述第三有源区上；以及
第三传输门器件和第四传输门器件，形成在所述第四有源区上。
6.根据权利要求5所述的SRAM单元，其中，
所述SRAM单元具有在所述第一方向上扩展第一尺寸和在所述第二方向上扩展第二尺寸的拉长形状；
所述第一尺寸大于所述第二尺寸；以及
所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区沿着所述第一尺寸进行设置，使得所述第一有源区和所述第二有源区介于所述第三有源区和所述第四有源区之间。
7.根据权利要求6所述的SRAM单元，进一步包括：第一传输门接触部件、第二传输门接触部件、第三传输门接触部件和第四传输门接触部件，分别与所述第一传输门器件、所述第二传输门器件、所述第三传输门器件和所述第四传输门器件接触，其中
所述SRAM单元在所述第一方向上从第一边缘扩展到第二边缘；
所述第一传输门接触部件和所述第二传输门接触部件设置在所述SRAM单元的所述第一边缘上并且被配置成在所述第一方向上相互偏移；以及
所述第三传输门接触部件和所述第四传输门接触部件设置在所述SRAM单元的所述第二边缘上并且被配置成在所述第一方向上相互偏移。
8.根据权利要求6所述的SRAM单元，进一步包括：自对准接触部件，所述自对准接触部件在所述第一方向上被拉长并且被定向，其中，所述自对准接触部件与所述第一共漏极和在所述第一传输门器件和所述第二传输门器件之间共享的另一个共漏极接触。
9.根据权利要求8所述的SRAM单元，进一步包括：通孔部件(Via-0)，与所述自对准接触部件和第一金属层中的金属线垂直接触。
10.根据权利要求1所述的SRAM单元，其中，所述PD-11、所述PD-12、所述PD-21和所述PD-22包括鳍式场效应晶体管(FinFET)。
11.一种静态随机存取存储器SRAM单元结构，包括：
第一反相器和第二反相器，被交叉耦合来用于数据存储，每个反相器都包括至少一个上拉器件和至少两个下拉器件；
第一接触部件，与所述第一反相器的所述至少两个下拉器件的相邻栅极均电接触；
第二接触部件，与所述第二反相器的所述至少两个下拉器件的相邻栅极均电接触，其中，所述第一接触部件直接接合在所述第一反相器的所述至少两个下拉器件的相邻栅极上，所述第一反相器的所述至少两个下拉器件的相邻栅极的顶面与所述第一接触部件的底面直接接触；以及所述第二接触部件直接接合在所述第二反相器的所述至少两个下拉器件的相邻栅极上，所述第二反相器的所述至少两个下拉器件的相邻栅极的顶面与所述第二接触部件的底面直接接触；
至少四个传输门器件PG1、PG2、PG3和PG4，被配置具有两个交叉耦合的反相器；
至少两个端口，与所述至少四个传输门器件耦合来用于读取和写入；以及
四个接触部件C1、C2、C3和C4，分别与所述PG1、所述PG2、所述PG3和所述PG4的栅极接触，其中
所述SRAM单元具有在第一方向上定向的拉长形状，以及
所述C1、所述C2、所述C3和所述C4被配置成使得C1、C2、C3和C4中的每个都在所述第一方向上与任何其他接触部件偏移。
12.根据权利要求11所述的SRAM单元结构，其中，
所述SRAM单元在所述第一方向上从第一边缘到第二边缘扩展第一尺寸以及在垂直于所述第一方向的第二方向上扩展第二尺寸；
所述第二尺寸小于所述第一尺寸；
所述C1和所述C3设置在所述第一边缘处并且在所述第一方向上彼此间隔开；
所述C2和所述C4设置在所述第二边缘处并且在所述第一方向上彼此间隔开。
13.根据权利要求12所述的SRAM单元结构，其中，
所述PG1、所述PG2、所述PG3和所述PG4分别包括第一栅极、第二栅极、第三栅极和第四栅极；
所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极均具有在所述第一方向上定向的拉长形状；以及
所述C1、所述C2、所述C3和所述C4分别与所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极接触。
14.根据权利要求11所述的SRAM单元结构，其中，所述C1、所述C2、所述C3和所述C4连接至字线。
15.一种静态随机存取存储器SRAM单元结构，包括：
第一反相器和第二反相器，被交叉耦合来用于数据存储，所述第一反相器包括第一上拉器件PU1和两个下拉器件PD-11和PD-12，而所述第二反相器包括第二上拉器件PU2和另外两个下拉器件PD-21和PD-22；
第一U形栅极，包括第一接触部件、PD-11的栅极和PD-12的栅极，所述第一接触部件电连接PD-11和PD-12的栅极端子，且所述PD-11的栅极的顶面和所述PD-12的栅极的顶面与所述第一接触部件的底面直接接触；
第二U形栅极，包括第二接触部件、PD-21的栅极和PD-22的栅极，所述第二接触部件电连接PD-21和PD-22的栅极端子，且所述PD-21的栅极的顶面和所述PD-22的栅极的顶面与所述第二接触部件的底面直接接触；
第一长接触部件，位于第一金属层下方，与所述PU1的漏极以及所述PD-11和所述PD-12的第一共漏极接触；以及
第二长接触部件，位于所述第一金属层下方，与所述PU2的漏极以及所述PD-21和所述PD-22的第二共漏极接触，
位于所述第一金属层下方的通孔Via-0层，其中，所述Via-0层包括：
第一通孔部件，与所述第一长接触部件和所述第一金属层中的第一金属线直接接触；以及
第二通孔部件，与所述第二长接触部件和所述第一金属层中的第二金属线直接接触。
16.根据权利要求15所述的SRAM单元结构，进一步包括：
四个传输门器件PG1、PG2、PG3和PG4，被配置成具有两个交叉耦合的反相器；以及
两个端口，与所述四个传输门器件耦合来用于读取和写入，其中
所述第一长接触部件与所述PG1和所述PG3的第三共漏极接触，以及
所述第二长接触部件与所述PG2和所述PG4的第四共漏极接触。
17.根据权利要求15所述的SRAM单元结构，其中，
所述SRAM单元具有在第一方向上定向的拉长形状，以及
所述第一长接触部件和所述第二长接触部件在所述第一方向上定向。
18.根据权利要求17所述的SRAM单元结构，其中，
所述第一U形栅极包括第一部分、第二部分和第三部分，所述第一部分和所述第三部分在所述第一方向上定向，所述第二部分在垂直于所述第一方向的第二方向上定向，以及所述第二部分的一端直接连接至所述第一部分以及另一端直接连接至所述第三部分；以及
所述第一长接触部件在所述第一部分和所述第三部分之间自对准。
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