TWI660183B - Component inspection method, probe card, interposer and inspection device - Google Patents

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TWI660183B
TWI660183B TW104123874A TW104123874A TWI660183B TW I660183 B TWI660183 B TW I660183B TW 104123874 A TW104123874 A TW 104123874A TW 104123874 A TW104123874 A TW 104123874A TW I660183 B TWI660183 B TW I660183B
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Abstract

信號輸出入電路(33)，係具備有：輸入線(41)；共同輸出線(51)；複數條個別輸出線(52)；繼電器開關部(53)；及電阻元件(54)。在比較器(32)，係連接有共同輸出線(51)(該共同輸出線，係將來自複數個DUT(10)的響應信號合成並傳送)。比較器(32)，係將合成響應信號(該合成響應信號，係將回應從圖案產生器(31)所發送的測試信號而從複數個DUT(10)所分別輸出的響應信號合成為1個)與閾值作比較。

Description

元件之檢查方法、探針卡、中介層及檢查裝置
本發明，係關於檢查元件的電性特性之元件之檢查方法、使用其之探針卡、中介層(interposer)及檢查裝置。
形成於半導體晶圓(以下，有時記載為「晶圓」)之積體電路、半導體記憶體等之元件之電性特性的檢查，係使用具有探針卡的檢查裝置而進行。探針卡，係具備有接觸於晶圓上之元件之電極焊墊的複數個探針(接觸件)。而且，在使各探針接觸於晶圓上之各電極焊墊的狀態下，藉由從測試器對各探針發送電信號的方式，進行晶圓上之電子電路的檢查。
近年來，由於電子電路圖案之微細化獲得進展，並且晶圓大型化，因此，形成於一片晶圓上之元件的個數跳躍性地增加。因此，在將一個測試器連接於複數個檢查對象元件(以下，有時記載為「DUT」)而依序進行檢查的方法中，係有如下述問題：直至針對全部的DUT完成檢查為止，需要較長時間。
在日本特開平4-158275號公報(專利文獻1)中，係提出一種檢查方法，該檢查方法，係對並聯地連接於測試器之2個以上的DUT進行一次性洩漏電流之測定，且相對於規格值A，同時測定之DUT之洩漏電流的總和B較小時(A>B)，係將全部的DUT判定為合格，A<B時，將至少一個DUT判定為不合格，接著對每個DUT個別地進行洩漏電流之測定。在專利文獻1之檢查方法中，雖係將洩漏電流的總和B設成為指標，但由於洩漏電流值，係根據DUT而成為不同值，因此，在同時測定之結果為A<B時，無法推定不良之DUT的個數。
本發明，係提供一種檢查方法(該檢查方法，係在檢測複數個元件之電性特性時，可在短時間內良好地進行檢查)。
本發明之元件之檢查方法，係一種檢查形成於基板上之複數個元件的電性特性之元件之檢查方法。元件之檢查方法，其特徵係，包含有：第1步驟，從前述測試器，對並聯地連接於測試器的複數個元件同時地輸入測試信號；及第2步驟，根據來自基於所輸入之前述測試信號之前述複數個元件之響應信號的合成值，進行前述複數個元件的1個以上是否為不合格之判定。
本發明之元件之檢查方法，係亦可為在前述第2步驟將前述合成值與預先設定的閾值作比較，當不滿 足前述閾值時，係判定為前述複數個元件的1個以上為不合格者。在該情況下，在前述第2步驟中，亦可更具備有下述步驟：在不滿足前述閾值時，設定不同於前述閾值的新閾值，且亦可使用前述新閾值來再次進行前述第1步驟及前述第2步驟。
本發明之元件之檢查方法，係亦可藉由反覆執行設定前述新閾值之步驟、前述第1步驟及前述第2步驟直至滿足前述新閾值的方式，來檢測不合格之前述元件的個數。
本發明之元件之檢查方法，係前述閾值亦可多階段地被設定，且當將第N次(其中，N，係1以上的正整數)判定所設定的閾值設成為THN、將第N+1次判定所設定的閾值設成為THN+1時，則具有THN>THN+1之關係。在此，本發明之元件之檢查方法，係在前述複數個元件由n個(其中，n，係2以上的正整數)元件所構成，且前述n個元件全部合格時之前述響應信號的合成值為S0的情況下，前述閾值THN，係亦可為滿足下式(1)之關係者。
[數1]S0×[n-(N-1)]/n≧THN>S0×(n-N)/n…(1)
本發明之元件之檢查方法，係前述元件亦可為非揮發性半導體記憶體，前述第1步驟及前述第2步 驟，係亦可作為前述非揮發性半導體記憶體的寫入測試而執行者。
本發明之探針卡，係配置於測試器(該測試器，係檢查形成於基板上之複數個元件的電性特性)與前述基板之間者。本發明之探針卡，係具備有：複數個探針，分別接觸於複數個前述元件的電極焊墊；及支撐基板，支撐前述複數個探針。而且，在本發明之探針卡中，其特徵係，前述支撐基板，係具有：輸入線，連接於前述探針，將來自前述測試器的測試信號傳送至複數個前述元件；複數條個別輸出線，連接於前述探針，傳送來自基於前述測試信號之前述元件的響應信號；及共同輸出線，整合複數條前述個別輸出線並合成來自複數個前述元件的前述響應信號，而朝向前述測試器傳送，在前述個別輸出線具備有電阻部(該電阻部，係具有大於前述元件之內部電阻的電阻)。
本發明之探針卡，係亦可在前述個別輸出線更具有與前述電阻部串聯連接的繼電器開關部。
本發明之中介層，係配置於測試器(該測試器，係檢查形成於基板上之複數個元件的電性特性)與前述基板之間。而且，本發明之中介層，係具有：輸入線，朝向複數個前述元件傳送來自前述測試器的測試信號；複數條個別輸出線，傳送來自基於前述測試信號之前述元件的響應信號；及共同輸出線，整合複數條前述個別輸出線並合成來自複數個前述元件的前述響應信號，而朝向前述 測試器傳送，在前述個別輸出線具備有電阻部(該電阻部，係具有大於前述元件之內部電阻的電阻)。
本發明之中介層，係亦可在前述個別輸出線更具有與前述電阻部串聯連接的繼電器開關部。
本發明之檢查裝置，係檢查形成於基板上之複數個元件的電性特性者。本發明之檢查裝置，係具備有：圖案產生器，生成用以檢查前述元件的測試信號；比較器，將合成響應信號(該合成響應信號，係合成來自基於前述測試信號之複數個前述元件的響應信號)與閾值作比較；及信號輸出入電路，介設於前述圖案產生器及比較器與前述元件之間。而且，在本發明之檢查裝置中，前述信號輸出入電路，係具有：輸入線，朝向複數個前述元件傳送前述測試信號；複數條個別輸出線，傳送來自基於前述測試信號之前述元件的響應信號；及共同輸出線，整合複數條前述個別輸出線並合成來自複數個前述元件的前述響應信號，而朝向前述比較器傳送，在前述個別輸出線具備有電阻部(該電阻部，係具有大於前述元件之內部電阻的電阻)。
本發明之檢查裝置，係亦可在前述個別輸出線更具有與前述電阻部串聯連接的繼電器開關部。又，本發明之檢查裝置，係亦可更具備有控制部，該控制部，係具有：信號控制部，控制前述圖案產生器所致之前述測試信號的生成；判定部，根據前述比較器所致之前述閾值與前述合成響應信號的比較資訊，判定複數個前述元件中的 1個以上是否為不合格；及閾值設定部，在藉由前述判定部，判定為前述複數個元件中的1個以上為不合格時，設定不同於前述閾值之新閾值。
100‧‧‧檢查裝置
1‧‧‧裝載室
10‧‧‧DUT
2‧‧‧檢查室
4‧‧‧控制部
11‧‧‧載置台
12‧‧‧支架
13‧‧‧探針卡
13a‧‧‧支撐基板
13b‧‧‧探針
21‧‧‧連接環
22‧‧‧中介層
3‧‧‧測試器
14‧‧‧定位機構
31‧‧‧圖案產生器
32‧‧‧比較器
33‧‧‧信號輸出入電路
51‧‧‧共同輸出線
52‧‧‧個別輸出線
41‧‧‧輸入線
53‧‧‧繼電器開關部
54‧‧‧電阻元件
101‧‧‧主控制部
102‧‧‧輸入裝置
103‧‧‧輸出裝置
104‧‧‧顯示裝置
105‧‧‧記憶裝置
106‧‧‧外部介面
107‧‧‧匯流排
111‧‧‧CPU
112‧‧‧RAM
113‧‧‧ROM
115‧‧‧記錄媒體
121‧‧‧信號控制部
122‧‧‧判定部
123‧‧‧閾值設定部
W‧‧‧晶圓
[圖1]表示本發明之實施形態之檢查裝置之概略構成的剖面圖。
[圖2]表示本發明之實施形態之信號輸出入電路之一例的概略構成圖。
[圖3]表示圖1所示之控制部之硬體構成之一例的圖面。
[圖4]圖1所示之控制部的功能方塊圖。
[圖5]以往之檢查方法中之測試信號及響應信號與閾值的說明圖。
[圖6]說明由本實施形態之檢查方法所得到之合成響應信號之大小的圖面。
[圖7]說明本實施形態之檢查方法之閾值相對於合成響應信號之設定例的圖面。
[圖8]表示本發明之一實施形態之檢查方法之步驟之一例的流程圖。
〔檢查裝置〕
圖1，係表示本發明之一實施形態之檢查裝置之概略構成的剖面圖。在圖1中，檢查裝置100，係具備有：裝載室1；檢查室2，收容形成有複數個檢查對象元件(DUT)10(在圖1中未圖示)的晶圓W；測試器3，進行晶圓W上之DUT10之電性特性檢查；及控制部4，控制該些檢查裝置100之各構成部。
<裝載室>
裝載室1，係形成搬送晶圓W之搬送區域。
<檢查室>
檢查室2，係具有：載置台11，載置晶圓W；及支架12，配置於載置台11的上方。載置台11，係構成為可在載置有晶圓W的狀態下，使晶圓W在X、Y、Z及θ方向移動。支架12，係支撐探針卡13。探針卡13，係具有支撐基板13a與複數個探針(接觸件)13b。探針卡13，係經由具有多數個連接端子的連接環21及中介層(或是性能板)22、測試頭(省略圖示)，而與測試器3電性連接。
又，檢查室2，係更具備有：支撐於支架12之探針卡13的複數個探針13b；及定位機構14，用以進行與形成於載置台11上之晶圓W之複數個DUT10之電極焊墊(未圖示)的對位。
<測試器>
測試器3，係對各DUT10發送電信號，並且接收來自DUT10之響應信號而進行晶圓W上之DUT10的電性特性檢查。測試器3，係具備有圖案產生器31與比較器32。
圖2，係表示信號輸出入電路33(該信號輸出入電路，係電性連接圖案產生器31及比較器32與複數個DUT10)之一例的概略構成圖。
圖案產生器31，係生成用以檢查DUT10的測試信號。圖案產生器31與複數個DUT10之間，係藉由輸入線41(該輸入線，係指在中途分歧成複數個的配線)而連接。
比較器32，係將響應信號(該響應信號，係回應從圖案產生器31所發送的測試信號而從複數個DUT10各別輸出)或來自複數個DUT10的響應信號合成為1個信號(以下，有時記載為「合成響應信號」)而與閾值作比較。在比較器32，係連接有共同輸出線51(該共同輸出線，係指將來自複數個DUT10之響應信號合成並傳送的配線)。比較器32與複數個DUT10之間，係藉由共同輸出線51及作為來自各DUT10之配線的個別輸出線52而連接。
<信號輸出入電路>
如圖2所示，信號輸出入電路33，係具備有：輸入 線41；共同輸出線51；複數條個別輸出線52；繼電器開關部53；及電阻元件54。在本實施形態中，信號輸出入電路33，係只要安裝於測試器3、探針卡13之支撐基板13a、或中介層(或性能板)22之任一即可。
輸入線41，係在中途，因應進行一次性檢查之DUT10的個數而分歧，且並聯地連接圖案產生器31與複數個DUT10。在圖案產生器31所生成的測試信號，係經由輸入線41，而朝向複數個DUT10傳送。另外，在輸入線41，係亦可設置有用以切換圖案產生器31與複數個DUT10之連接/非連接的繼電器開關部等。又，輸入線41，係只要能夠對各DUT10同時發送測試信號，則不限於圖2所示的構成。
共同輸出線51，係根據從圖案產生器31所輸入的測試信號，將複數條個別輸出線52(該個別輸出線，係傳送從各DUT10所輸出的響應信號)整合而成者。從各DUT10所輸出的響應信號，係經由個別輸出線52及共同輸出線51而傳送至比較器32。
在各個別輸出線52，係串聯地設置有繼電器開關部53與電阻元件54。另外，繼電器開關部53與電阻元件54之配列順序並無限制。
繼電器開關部53，係可使用於切換比較器32與複數個DUT10之連接/非連接的情形。在將來自各DUT10之響應信號合成為1個時，係只要使所有的繼電器開關部53成為連接狀態(ON)即可。在將來自各DUT10 之響應信號個別地發送至比較器32時，係只要僅使1條個別輸出線52之繼電器開關部53成為連接狀態(ON)，且使其他條個別輸出線52之繼電器開關部53成為非連接狀態(OFF)即可。另外，在不需將來自各DUT10之響應信號個別地發送至比較器32時，亦可不設置繼電器開關部53。
電阻元件54，係具有篩選響應信號的作用，並且為了調節連接於各個別輸出線52之共同輸出線51中的阻抗，而具有大於各DUT10之內部電阻(輸出阻抗)的電阻。
<控制部>
檢查裝置100之各構成部，係分別連接於控制部4，且藉由控制部4來控制。控制部4，係典型為電腦。圖3，係表示圖1所示之控制部4之硬體構成的一例。控制部4，係具備有：主控制部101；輸入裝置102，如鍵盤、滑鼠等；輸出裝置103，如印表機等；顯示裝置104；記憶裝置105；外部介面106；及匯流排107，彼此連接該些裝置。主控制部101，係具有：CPU(中央處理裝置)111；RAM(隨機存取記憶體)112；及ROM(唯讀記憶體)113。記憶裝置105，係只要為可記憶資訊者，則其形態並無限制，可為例如硬碟裝置或光碟裝置。又，記憶裝置105，係能夠對電腦可讀取之記錄媒體115記錄資訊，又，藉由記錄媒體115讀取資訊。記錄媒體 115，係只要為可記錄資訊者，則其形態並無限制，可為例如硬碟、光碟、快閃記憶體等。記錄媒體115，係亦可為記錄有本實施形態之檢查方法之配方的記錄媒體。
在控制部4中，CPU111，係使用RAM112作為工作區而執行儲存於ROM113或記憶裝置105的程式，藉由此，可在本實施形態之檢查裝置100中，對形成於晶圓W上的DUT10執行檢查。具體而言，控制部4，係在檢查裝置100中，控制各構成部(例如，載置台11、定位機構14、圖案產生器31、比較器32、繼電器開關部53等)。
圖4，係控制部4的功能方塊圖，且亦表示測試器3之圖案產生器31與比較器32的關係。如圖4所示，控制部4，係具備有：信號控制部121；判定部122；及閾值設定部123。該些，係藉由下述方式來實現：CPU111，係使用RAM112作為工作區而執行儲存於ROM113或記憶裝置105的軟體(程式)。另外，亦可利用例如FPGA(可程式邏輯陣列)等，使探針卡13或中介層(或性能板)22具有與信號控制部121、判定部122及閾值設定部123相同的功能。又，控制部4，雖係亦具有其他功能(例如切換繼電器開關部53之連接/非連接的控制功能等)，但省略詳細之說明。
信號控制部121，係控制圖案產生器31所致之測試信號的生成。具體而言，信號控制部121，係對圖案產生器31發送控制信號，且指示在圖案產生器31所生 成的時脈信號及資料信號的種類、生成/停止等。
判定部122，係從比較器32取得閾值與合成響應信號的比較資訊，根據該比較資訊來判定複數個DUT10中之1個以上是否為不合格，亦即全部的DUT10是否為合格。另外，該判定作業，係亦可不在判定部122進行，而在比較器32進行。又，判定部122，係可根據後述之步驟，在複數個DUT10中，判定輸出了FAIL信號之DUT10的個數。
閾值設定部123，係在比較器32中，設定用以進行比較之閾值。閾值設定部123，係可多階段地設定複數個閾值，閾值，係可動態地改變。例如，在藉由判定部122(或比較器32)，從第1閥值與合成響應信號的比較資訊，判定為複數個DUT10中的1個以上為不合格時，閾值設定部123，係可設定第2閥值以作為不同於第1閥值的新閾值。
在此，參閱圖5及圖6，說明閾值設定部123之閾值的設定方法。圖5，係以往之檢查方法中之測試信號及響應信號與閾值的說明圖。圖案產生器31，係生成時脈信號(CLK)及資料信號(DATA)，將該些作為測試信號而輸入至各DUT10。其結果，從各DUT10輸出響應信號，根據該響應信號之位準，以比較器32判斷各DUT10合格與否(PASS/FAIL)。例如，當以比較器32進行比較之際的閾值TH為3V時，響應信號只要為3V以上則判斷為合格(PASS)，只要未滿3V則判斷為不合格 (FAIL)。如此一來，在來自各DUT10之個別響應信號中，係有時包含有滿足閾值TH的PASS信號與不滿足閾值TH的FAIL信號。因此，合成響應信號，係可能有僅從PASS信號所合成的情形、僅從FAIL信號所合成的情形、從PASS信號及FAIL信號所合成的情形。
圖6(A)、(B)、(C)，係表示由本實施形態之檢查方法所得到之合成響應信號的大小(例如電壓值)。圖7，係說明本實施形態之檢查方法之閾值相對於合成響應信號之設定例的圖面。在圖6及圖7中，係列舉DUT10為3個的情形為例。對於各DUT10，從圖案產生器31輸入的信號位準及信號圖案，係相同內容。對此，來自各DUT10之個別響應信號，係如上述，有包含合格(PASS)與不合格(FAIL)的可能性，且在全部PASS的情況與混合有PASS與FAIL的情況下，合成為1個的合成響應信號會成為不同的值。
例如，在DUT10之個別響應信號的輸出位準為Hi(PASS)：3[V]及Low(FAIL)：0[V]的2值時，只要3個DUT10之個別響應信號的輸出位準SD全部為Hi，則如圖6(A)所示，合成響應信號之輸出位準S0，係變成為S0=3[V]。
又，在3個DUT10中的2個DUT10之個別響應信號的輸出位準SD為Hi，且1個DUT10之個別響應信號的輸出位準SD為Low時，如圖6(B)所示，合成響應信號之輸出位準S1，係變成為2[V][=3[V]×(3-1)/3]。
而且，在3個DUT10中的1個DUT10之個別響應信號的輸出位準SD為Hi，且2個DUT10之個別響應信號的輸出位準SD為Low時，如圖6(C)所示，合成響應信號之輸出位準S2，係變成為1[V][=3[V]×(3-2)/3]。另外，DUT10之輸出阻抗，係設成為同為Hi：3[V]及Low：0[V]。
亦即，在n個DUT10全部輸出相同之輸出位準SD[V]的PASS信號時，合成響應信號之輸出位準S0，係變成為S0[V]=SD[V]×n/n。又，在n個DUT10中的1個DUT10輸出FAIL信號，且其他DUT10輸出PASS信號時，合成響應信號之輸出位準S1，係變成為S1[V]=SD[V]×(n-1)/n。在n個DUT10中的2個DUT10輸出FAIL信號，且其他DUT10輸出PASS信號時，合成響應信號之輸出位準S2，係變成為S2[V]=SD[V]×(n-2)/n。
在本實施形態之檢查方法中，係藉由比較器32，依序將合成響應信號之輸出位準與閾值TH1、TH2、TH3…作比較為較佳。判定部122，係在合成響應信號之輸出位準滿足閾值TH時，判定為「全部的DUT10為合格」，在不滿足閾值TH時，判定為「1個以上的DUT10為不合格」。
如圖7所示，在第1次判定中，係只要預先將所使用的閾值TH1設定於3個DUT10全部為合格(PASS)時之合成響應信號的輸出位準S0與1個DUT10為不合格(FAIL)時之合成響應信號的輸出位準S1之間 即可。藉由此，只要合成響應信號之輸出位準為閾值TH1以上，則可判斷全部的DUT10為合格(PASS)，只要未滿閾值TH1，則可判斷1個以上的DUT10為不合格(FAIL)。
又，在第2次判定中，係只要預先將所使用的閾值TH2設定於1個DUT10為不合格(FAIL)時之合成響應信號的輸出位準S1與2個DUT10為不合格(FAIL)時之合成響應信號的輸出位準S2之間即可。藉此，根據第1次的判定結果，只要合成響應信號之輸出位準為閾值TH2以上，則可判斷2個DUT10為合格(PASS)，1個DUT10為不合格(FAIL)。又，只要合成響應信號之輸出位準為未滿閾值TH2，則可判斷2個以上之DUT10為不合格(FAIL)。
而且，在第3次判定中，係只要預先將所使用的閾值TH3設定成2個DUT10為不合格(FAIL)時之未滿合成響應信號的輸出位準S2即可。藉此，根據第1次及第2次的判定結果，只要合成響應信號之輸出位準為閾值TH3以上，則可判斷1個DUT10為合格(PASS)，2個DUT10為不合格(FAIL)。又，只要合成響應信號之輸出位準為未滿閾值TH3，則可判斷3個DUT10為不合格(FAIL)。
在一個階段一個階段地降低閾值位準而進行判定的情況下，對於n個(其中，n，係2以上的正整數)DUT10，將用以第N次(其中，N，係1以上的正整 數)判定所設置的閾值設成為THN，且將第N+1次判定所設定的閾值設成為THN+1時，則具有THN>THN+1的關係。又，對於n個DUT10全部為合格時之合成響應信號的輸出位準S0，設定為判定第N次的閾值THN，係滿足由下式(1)所表示的關係為較佳。
[數2]S0×[n-(N-1)]/n≧THN>S0×(n-N)/n…(1)
又，閾值THN，係為了考慮容限來提高判定的可靠性，而設定於S0×[n-(N-1)]/n與S0×(n-N)/n的中間值附近為更佳。亦即，當輸出FAIL信號之DUT10的個數從0開始增加1的情況下，即設成為合成響應信號S0、S1、S2、…Sn時，將閾值THN設定於S0與S1的中間值附近、S1與S2的中間值附近、…Sn-1與Sn的中間值附近為較佳。在該情況下，閾值THN，係設成為例如由下式(2)所表示的值為較佳。
[數3]THN=〔{S0×[n-(N-1)]/n}+{S0×(n-N)/n}〕×1/2…(2)
〔檢查方法〕
接下來，參閱圖8，說明使用檢查裝置100所進行之本發明之一實施形態之檢查方法的具體步驟。圖8，係表 示本發明之一實施形態之檢查方法之步驟之一例的流程圖。本實施形態之檢查方法，係包含STEP1~STEP4之處理。
在STEP1中，係設定使用於第1次判定的閾值TH1。該閾值TH1，係藉由閾值設定部123來設定。由上述式(1)可知，對n個DUT10全部為合格時之合成響應信號的輸出位準S0，第1次判定所設定的閾值TH1，係滿足其次之關係為較佳。
S0×n/n≧TH1>S0×(n-1)/n
又，考慮容限， 設成為TH1=[S0×n/n+S0×(n-1)/n]×1/2為更佳。
在STEP2中，係根據信號控制部121之指令，以圖案產生器31生成時脈信號及資料信號，並對n個DUT10全部同時地輸入相同的測試信號。
在STEP3中，係藉由比較器32，將響應信號(該響應信號，係回應測試信號而從各DUT10輸出)的合成值(合成響應信號)與閾值TH1作比較。在該情況下，繼電器開關部53，係全部維持為連接狀態(ON)。
其次，在STEP4中，判定部122，係從比較器32來取得閾值TH1與合成響應信號的比較資訊，且根據該比較資訊，判定n個DUT10中的1個以上是否為不合格，亦即全部的DUT10是否為合格。
在STEP4中，判定為「n個DUT10中的1個以上為不合格」(YES)時，係再次返回到STEP1。亦 即，再次在STEP1中，藉由閾值設定部123，加以設定使用於第2次判定的閾值TH2來作為新閾值。由上述式(1)可知，對n個DUT10全部為合格時之合成響應信號的輸出位準S0，第2次判定所設定的閾值TH2，係滿足其次之關係為較佳。
S0×(n-1)/n≧TH2>S0×(n-2)/n
又，考慮容限，設成為TH2={[S0×(n-1)/n]+[S0×(n-2)/n]}×1/2為更佳。
當在STEP1中加以設定新閾值(例如，使用於第2次判定的閾值TH2)時，執行STEP2~STEP4之處理，進行第2次判定。如此一來，直至在STEP4中被判定為「n個DUT10中的1個以上非不合格」(NO)為止，循環狀地重複執行STEP1~STEP4之處理。另外，亦可在預先設定重複次數之上限，當達到上限時，從判定部122將中止信號發送至信號控制部121及閾值設定部123。
另一方面，在STEP4中，被判定為「n個DUT10中的1個以上非不合格」(NO)時，結束本實施形態之檢查方法的處理。
在本實施形態中，係可藉由與輸出FAIL信號之DUT10的個數從0之狀態開始增加1的情況下，即合成響應信號的輸出位準S0、S1、S2、…SN(其中，N，係1以上的正整數)建立關聯，從而改變閾值TH的方式， 來判定n個DUT10中之輸出了FAIL信號之DUT10的個數。
亦即，在第1次判定中，係將閾值TH1設定於n個DUT10全部輸出PASS信號(亦即，0個DUT10輸出FAIL信號)時之合成響應信號的輸出位準S0與n個DUT10中的1個輸出FAIL信號時之合成響應信號的輸出位準S1之間(較佳的，係輸出位準S0與輸出位準S1的中間值附近)。
又，在第2次判定中，係將閾值TH2設定於n個DUT10中的1個輸出FAIL信號時之合成響應信號的輸出位準S1與n個DUT10中的2個輸出FAIL信號時之合成響應信號的輸出位準S2之間(較佳的，係輸出位準S1與輸出位準S2的中間值附近)。
而且，在第N次判定中，係將閾值THN設定於n個DUT10中的N-1個輸出FAIL信號時之合成響應信號的輸出位準S(N-1)與n個DUT10中的N個輸出FAIL信號時之合成響應信號的輸出位準SN之間(較佳的，係輸出位準S(N-1)與輸出位準SN的中間值附近)。如此一來，可藉由一邊改變閾值TH，一邊反覆執行上述STEP1~STEP4之步驟的方式，自動地判定n個DUT10中之輸出了FAIL信號之DUT10的個數。
亦可在反覆執行上述STEP1~STEP4的步驟時，例如，在控制部4設置連接於閾值設定部123的計數器部(省略圖示)，且每當以閾值設定部123設定閾值 TH時，使計數增加1。在該情況下，由計數器部所計數的計數值(1、2、3、…N)，係與STEP1~STEP4之步驟的執行次數相等。又，最後在STEP4中，被判定為「n個DUT10中的1個以上非不合格」(NO)時的計數值(1、2、3、…N)，係對輸出了FAIL信號之DUT10之個數加上1後的值，因而可迅速地掌握輸出了FAIL信號之DUT10的個數。
又，亦可在存在來自各DUT10之個別響應信號的輸出位準SD產生變動之可能性的情況下，設置下述步驟：預先針對任意之1~數個DUT10，測定個別響應信號之輸出位準SD，而根據該些值，預先修正以閾值設定部123加以設定的閾值TH。
<變形例>
在本實施形態之檢查方法中，係如上述，無法特定輸出了FAIL信號的DUT10。因此，除了上述STEP1~STEP4以外，亦可設置下述工程：將來自各DUT10之個別響應信號的輸出位準SD與閾值TH作比較。亦即，在STEP4中，被判定為「n個DUT10中的1個以上為不合格」(YES)時，亦可變更為：返回到STEP1，將來自各DUT10之個別響應信號的輸出位準SD與閾值TH作比較。在該情況下，只要僅使信號輸出入電路33之1條個別輸出線52的繼電器開關部53成為連接狀態(ON)，且使其他條個別輸出線52的繼電器開關部53成為非連接 狀態(OFF)，而將個別響應信號發送至比較器32即可。另外，亦可利用晶片選擇端子(該晶片選擇端子，係可從複數個DUT10中選擇任意之DUT10而進行電性連接)來代替切換繼電器開關部53。又，亦可在第1次步驟之STEP4中，被判定為「n個DUT10中的1個以上為不合格」(YES)時，係立即移行至個別響應信號之判定，或亦可在反覆上述STEP1~STEP4之處理預定次數(例如5~10次)後，儘管僅在STEP4中被判定為「n個DUT10中的1個以上為不合格」(YES)時，移行至個別響應信號之判定。
如以上，在本實施形態之檢查方法中，係由於使用合成了來自複數個DUT10之輸出信號的合成響應信號而進行與閾值TH之比較，因此，可在複數個DUT10中迅速地判定是否包含有成為不合格(FAIL)之DUT10。又，可藉由一邊改變閾值TH，一邊反覆執行上述STEP1~STEP4之步驟的方式，自動地判定n個DUT10中之輸出了FAIL信號之DUT10的個數。因此，藉由利用本實施形態之檢查方法，在各種半導體元件之檢查中，可在短時間內進行效率良好的檢查。
本實施形態之檢查方法，係可用於各種半導體元件之檢查。特別是，可較佳地用於例如NAND型快閃記憶體等之非揮發性半導體記憶體元件的寫入測試。在本實施形態之檢查方法中，係如上述，雖可自動且迅速地判定輸出了FAIL信號之DUT10的個數，但無法特定輸出了 FAIL信號的DUT10。但是，在非揮發性半導體記憶體元件的情況下，由於是在寫入測試之後，針對個別的DUT10實施讀出測試，因此，關於各個DUT10之合格與否判定與不良DUT10之特定，係可藉由讀出測試來確認。
以上，雖以例示之目的詳細說明了本發明之實施形態，但本發明並不限於上述實施形態，可進行各種變形。例如，本發明之檢查方法，係只要為一次檢查輸出READY信號/BUSY信號之元件時，則不論元件之種類，可較佳地利用。
又，在圖8之流程圖中，雖係每當執行1次STEP2~STEP4之處理時，在STEP1設定新閾值，但即使反覆STEP2~STEP4之處理預定次數，亦可在STEP4中，被判定為「n個DUT10中的1個以上為不合格」(YES)時，變形為：返回到STEP1，並設定新閾值。
本國際申請，係根據2014年8月1日所申請之日本專利申請號2014-157753號來主張優先權，該申請之所有內容皆引用於此。

Claims (12)

  1. 一種元件之檢查方法，係檢查形成於基板上之複數個元件的電性特性，該元件之檢查方法，其特徵係，包含有：第1步驟，從前述測試器，對並聯地連接於測試器的複數個元件同時地輸入測試信號；及第2步驟，根據來自基於所輸入之前述測試信號之前述複數個元件之響應信號的合成值，進行前述複數個元件的1個以上是否為不合格之判定，前述合成值，係指分別對應於前述複數個元件而設定且經由篩選前述響應信號之電阻部所獲得之輸出的合成值。
  2. 如申請專利範圍第1項之元件之檢查方法，其中，在前述第2步驟中，係更具備有下述步驟：將前述合成值與預先設定的閾值作比較，在不滿足前述閾值時，係判定為前述複數個元件的1個以上為不合格，並且在前述第2步驟中，在不滿足前述閾值時，設定不同於前述閾值的新閾值，且使用前述新閾值來再次進行前述第1步驟及前述第2步驟。
  3. 如申請專利範圍第2項之元件之檢查方法，其中，藉由反覆執行設定前述新閾值之步驟、前述第1步驟及前述第2步驟直至滿足前述新閾值的方式，來檢測不合格之前述元件的個數。
  4. 如申請專利範圍第3項之元件之檢查方法，其中，前述閾值，係多階段地被設定，且當將第N次(其中，N，係1以上的正整數)判定所設定的閾值設成為THN、將第N+1次判定所設定的閾值設成為THN+1時，則具有THN>THN+1之關係，並且在前述複數個元件由n個(其中，n，係2以上的正整數)元件所構成，且前述n個元件全部合格時之前述響應信號的合成值為S0的情況下，前述閾值THN，係滿足下式(1)之關係。[數1]S0×[n-(N-1)]/n≧THN>So×(n-N)/n…(1)
  5. 如申請專利範圍第1項之元件之檢查方法，其中，前述元件，係非揮發性半導體記憶體，前述第1步驟及前述第2步驟，係作為前述非揮發性半導體記憶體的寫入測試而執行。
  6. 一種探針卡，係配置於測試器(該測試器，係檢查形成於基板上之複數個元件的電性特性)與前述基板之間，該探針卡，其特徵係，具備有：複數個探針，分別接觸於複數個前述元件的電極焊墊；及支撐基板，支撐前述複數個探針，前述支撐基板，係具有：輸入線，連接於前述探針，將來自前述測試器的測試信號傳送至複數個前述元件；複數條個別輸出線，連接於前述探針，傳送來自基於前述測試信號之前述元件的響應信號；及共同輸出線，整合複數條前述個別輸出線並合成來自複數個前述元件的前述響應信號，而朝向前述測試器傳送，在各個前述個別輸出線具備有篩選前述響應信號的電阻部。
  7. 如申請專利範圍第6項之探針卡，其中，在前述個別輸出線，更具有與前述電阻部串聯連接的繼電器開關部。
  8. 一種中介層，係配置於測試器(該測試器，係檢查形成於基板上之複數個元件的電性特性)與前述基板之間，該中介層，其特徵係，具有：輸入線，朝向複數個前述元件傳送來自前述測試器的測試信號；複數條個別輸出線，傳送來自基於前述測試信號之前述元件的響應信號；及共同輸出線，整合複數條前述個別輸出線並合成來自複數個前述元件的前述響應信號，而朝向前述測試器傳送，在各個前述個別輸出線具備有篩選前述響應信號的電阻部。
  9. 如申請專利範圍第8項之中介層，其中，在前述個別輸出線，更具有與前述電阻部串聯連接的繼電器開關部。
  10. 一種檢查裝置，係檢查形成於基板上之複數個元件的電性特性，該檢查裝置，其特徵係，具備有：圖案產生器，生成用以檢查前述元件的測試信號；比較器，將合成響應信號(該合成響應信號，係合成來自基於前述測試信號之複數個前述元件的響應信號)與閾值作比較；及信號輸出入電路，介設於前述圖案產生器及比較器與前述元件之間，前述信號輸出入電路，係具有：輸入線，朝向複數個前述元件傳送前述測試信號；複數條個別輸出線，傳送來自基於前述測試信號之前述元件的響應信號；及共同輸出線，整合複數條前述個別輸出線並合成來自複數個前述元件的前述響應信號，而朝向前述比較器傳送，在各個前述個別輸出線具備有篩選前述響應信號的電阻部。
  11. 如申請專利範圍第10項之檢查裝置，其中，在前述個別輸出線，更具有與前述電阻部串聯連接的繼電器開關部。
  12. 如申請專利範圍第10項之檢查裝置，其中，更具備有控制部，該控制部，係具有：信號控制部，控制前述圖案產生器所致之前述測試信號的生成；判定部，根據前述比較器所致之前述閾值與前述合成響應信號的比較資訊，判定複數個前述元件中的1個以上是否為不合格；及閾值設定部，在藉由前述判定部，判定為前述複數個元件中的1個以上為不合格時，設定不同於前述閾值之新閾值。
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