TWI421517B - 積體電路測試系統和方法 - Google Patents

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積體電路測試系統和方法
本發明是有關於一種積體電路之測試方法，且特別是有關於一種記憶體裝置之測試方法。
積體電路的製造牽涉一個晶圓的製程，通過一系列的製造步驟以製造出多個積體電路於此晶圓上。一旦此晶圓被製造完成，此晶圓係被切割成各別的積體電路，這些積體電路之後更會遇到牽涉不同的銲線以及封裝步驟之製程。然而，在使用前會希望能夠對積體電路的操作進行測試。在一些案例中，多個積體電路可在晶圓被切割前接受測試。或者可選擇地，此些積體電路可在銲線以及封裝步驟之後接受測試。一般來說，此類測試是為了驗證此些積體電路之不同的電性特性。從這些測試所得到的資訊可提供至一電腦中，以將這些測試結果和儲存於記憶體中的資訊作比較，以及提供一關於積體電路可靠度的決定。
由於積體電路係各自接受測試，而測試係為一時間消耗的過程。所以，相當多的努力係放在改善測試過程的效率。然而，儘管如此，積體電路的測試效率仍需要更進一步的改善。
根據本發明之一方面，提出一種測試一半導體記憶體裝置之方法，半導體記憶體裝置包括複數個資料輸入/輸出(I/O)連接件，此方法包括同時通過至少二個資料輸入/輸出連接件，從此半導體記憶體裝置中讀取一先前寫入資料，其中來自至少二個資料輸入/輸出連接件的訊號係被結合以產生一合成輸出訊號；比較此合成輸出訊號與一預定電壓準位；以及基於合成輸出訊號和預定電壓準位的比較結果判定此半導體記憶體裝置是否恰當地操作。
根據本發明之另一方面，提出一種測試半導體記憶體裝置之方法，此半導體記憶體裝置包括複數個資料輸入/輸出(I/O)連接件，此方法包括通過半導體記憶體裝置之資料輸入/輸出連接件之一第一資料輸入/輸出連接件以及一第二資料輸入/輸出連接件，將來自一測試器之一輸入/輸出通道之一測試資料寫入至半導體記憶體裝置之複數個記憶胞中，其中，第一資料輸入/輸出連接件以及第二資料輸入/輸出連接件係通過設置於半導體記憶體裝置以及測試器外部之一節點連接至測試器之輸入/輸出通道；同時通過第一資料輸入/輸出連接件以及第二資料輸入/輸出連接件，從半導體記憶體裝置中讀取測試資料，其中來自第一資料輸入/輸出連接件以及第二資料輸入/輸出連接件之複數個訊號係被結合於此節點上以產生一合成輸出訊號；以及基於合成輸出訊號和預定電壓準位之一比較結果判定半導體記憶體裝置是否恰當地操作。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第1圖，其繪示用來測試多個半導體裝置之一結構之方塊圖，其中每一被測試之半導體裝置係被視為是一待測物(device under test,“DUT”)。舉例來說，每一待測物可以是一半導體記憶體裝置，包括具有各自的儲存資料之位元的多個記憶胞。每一半導體記憶體裝置可根據熟知的實行，包括一或多個供資料輸入/輸出(input/output,“I/O”)使用的襯墊或接腳、電源、時序、以及位址資料作安裝。此一半導體記憶體裝置之測試可包括將資料寫入至多個記憶胞，接著從此些記憶胞中讀取以此方式所寫入之資料，並且判定此讀取資料和寫入資料是否相匹配。有許多人所熟知的半導體記憶體測試器可用於此種半導體記憶體裝置之測試。
如第1圖所示，一慣用的測試器100可被用來同時測試多個待測物102a-102c。一配接器104可被用來當作一位於測試器100以及待測物102a-102c之間的界面。配接器104可以是一被動元件，藉由提供每一待測物資料輸入/輸出接腳接至各自的測試器輸入/輸出通道的一對一固定佈線，此被動元件允許測試器100電性連接至待測物102a-102c。測試器100之輸入/輸出通道係分別通過待測物之輸入/輸出接腳，以對待測物之多個記憶胞寫入和讀取資料。由於測試器的輸入/輸出通道數目有限，而此些輸入/輸出通道和待測物之資料輸入/輸出接腳係為一對一連接，故而有限數目的待測物可在任意所給予的時間內連接至測試器100。所以，舉例來說，假如測試器100具有640個輸入/輸出通道，且每一待測物具有16個資料輸入/輸出接腳，則由輸入/輸出來源的觀點來說，可於任意所給予時間內連接至測試器100之待測物的最大數目即為640/16=40。所以，使用第1圖中所示之結構，其測試器100具有640個輸入/輸出通道，而每一待測物具有16個資料輸入/輸出接腳，只有40個待測物可以平行方式作測試。
為了要增加可同時接受測試之待測物的數目，多個待測物可被連接至半導體記憶體裝置測試器的每一輸入/輸出通道。請參照第2圖，其繪示此類結構之方塊圖。如第2圖所示，第一和第二待測物152a和152b係通過一配接器154所提供之多個連接件，一同連接至一測試器150之共用輸入/輸出通道。更特別的是，第一和第二待測物152a和152b各包括相同數目的資料輸入/輸出接腳。測試器150的每一輸入/輸出通道同時連接至第一待測物152a的一資料輸入/輸出接腳，以及第二待測物152b的一資料輸入/輸出接腳。
第2圖中所示之結構相較於第1圖所示之結構，係利於允許測試器150的每個輸入/輸出通道對於兩倍於待測物152的平行測試。所以，用來測試大量群組之半導體記憶體裝置的所需時間可被減少。然而，於第2圖中所繪示之結構會導致某種程度的過度傷害，而減少整體的產量。此過度傷害的議題係總結於表1中：
如表1所示，根據第2圖所示之結構，即測試器150的每一輸入/輸出通道連接於待測物152a和152b的資料輸入/輸出接腳，平行地測試多個待測物，此時會有四種可能的結果。第一種情況(狀態1)對應於二待測物皆通過測試之情形。舉例來說，寫入一預定資料型樣(pattern)並且接著由待測物152a和152b之記憶體中讀取。因此，對於這一對待測物152a和152b，測試器150發出一通過之結果。第四種情況(狀態4)對應於二待測物皆未通過測試之情形。舉例來說，二待測物皆無法送回之前寫入於待測物之記憶體中的相同資料。因此，對於這一對待測物152a和152b，測試器150發出一失敗之結果。所以，狀態1和狀態4提供了預期的以及恰當的結果。
然而，狀態2和狀態3顯現了過度傷害的問題。狀態2對應於第一待測物152a未通過此測試，然而第二待測物152b通過此測試之情形。狀態3對應於第一待測物152a通過此測試，然而第二待測物152b未通過此測試之情形。在這兩個案例中，測試器150偵測到來自於共同連接的待測物152a和152b的一不正確回應，並且對於這一對待測物送回一失敗結果。因此，對於狀態2和狀態3，此二待測物之一者將會被錯誤地確認為是一失敗的裝置。
接著參考第3圖以及第4圖。第3圖以及第4圖顯示了一替代結構，相較於第1圖之結構，此結構允許一半導體測試器200連接二倍的待測物。半導體測試器200的每一輸入/輸出通道係通過一配接器204連接至一單一待測物202之二資料輸入/輸出接腳。在此所示的範例中，測試器200的每一輸入/輸出通道係分別連接至一對資料輸入/輸出接腳D(n)和D(n+8)。舉例來說，輸入/輸出通道1係連接至資料輸入/輸出接腳D0和D8，輸入/輸出通道2係連接至資料輸入/輸出接腳D1和D9，等等。可替換地，測試器200的每一輸入/輸出通道可分別連接至一對資料輸入/輸出接腳D(n)和D(15-n)。舉例來說，輸入/輸出通道1可連接至資料輸入/輸出接腳D(0)和D(15)，輸入/輸出通道2可連接至資料輸入/輸出接腳D(1)和D(14)，等等。如另一種替換，測試器200的每一輸入/輸出通道可分別連接至一對資料輸入/輸出接腳D(n)和D(m)，其中n和m為整數，表示測試器200的每一輸入/輸出接腳係分別連接至一對資料輸入/輸出接腳，而不需要下述的任意特殊型樣。
同樣地，配接器204可以是一被動連接元件，表示此配接器204允許待測物的多個資料輸入/輸出接腳同時地提供各自的輸出訊號至測試器200的一單一輸入/輸出通道，而不需要一選擇器單元或著類似去選擇位於待測物和配接器端之間的輸入/輸出訊號。如第3圖所示，配接器204可包括多個節點，包括節點N1-N8。每一節點N1-N8給從待測物202的多個資料輸入/輸出接腳輸出之訊號提供一個連接點，使此些輸出訊號結合為一合成訊號提供至測試器200個別的輸入/輸出通道。舉例來說，節點N1將來自於資料輸入/輸出接腳D0以及資料輸入/輸出接腳D8的訊號結合以產生一合成訊號，此合成訊號係被提供至測試器200的輸入/輸出通道1，節點N2將來自於資料輸入/輸出接腳D1以及資料輸入/輸出接腳D9的訊號結合以產生一合成訊號，此合成訊號係被提供至測試器200的輸入/輸出通道2等。
相較於第1圖所示之結構，第3圖和第4圖所示之結構可允許只使用測試器200一半的輸入/輸出通道以測試一待測物202。故舉例來說，假設測試器200小於測試器100，而測試器200仍具有640個輸入/輸出通道，每一待測物202具有16個資料輸入/輸出接腳，那麼最多可以有80個待測物可接受平行式地測試。
接下來將會說明一測試流程，此測試係允許一半導體記憶體測試器之每一輸入/輸出通道連接至一待測物之各組資料輸入/輸出接腳，舉例來說，就如同第3圖以及第4圖中所示，由此對於現有的半導體測試器來說，此方式可增加平行式之測試能力。有利的是，以此方式所增加之能力可允許更快並且對半導體記憶體裝置進行更有成本效益的測試。
接著參考第5A圖以及第5B圖，其說明使用第3圖和第4圖所示之一連接結構來測試半導體裝置的一測試方法之實施例。第5A圖繪示了由測試器200的輸入/輸出通道所接收之產生波形。舉例來說，第5A圖中所示之訊號可當作電壓準位的範例，此電壓準位係來自於待測物202之二輸入/輸出接腳D(0)以及D(8)的輸出結合，並在測試器200的輸入/輸出通道1被接收。
VHIGH 區係為一大約等於VCC 之電壓準位，並且相應於當D(n)=資料“1”之輸出以及D(n+8)=資料“1”之輸出時被測試器200所接收之一電壓準位。VLOw 區係為一大約等於接地電位(GND)之電壓準位，並且相應於當D(n)=資料“0”之輸出以及D(n+8)=資料“0”之輸出時被測試器200所接收之一電壓準位。VMID 區係為一大約等於1/2VCC 之電壓準位，並且相應於當D(n)=資料“1”之輸出以及D(n+8)=資料“0”之輸出，或者當D(n)=資料“0”之輸出以及D(n+8)=資料“1”之輸出時被測試器200所接收之一電壓準位。
測試器設定的電壓輸出高(VOH)準位以及電壓輸出低(VOL)準位可針對測試器200作設定，以判定測試結果是通過或是失敗。如第5B圖所示，VOH準位可設定於一位於VCC 和1/2VCC 之間的電壓準位，而VOL準位可設定於一位於1/2VCC 和GND之間的電壓準位。以第5B圖中所示之VOH和VOL設定，測試器200可用來判定待測物202是否恰當地操作(通過)或是不當地操作(失敗)。
第6A圖至第6D圖繪示以第2圖至第5B圖所示之結構作測試的四種可能的測試流程。一般來說，第6A圖至第6D圖中所示之流程以及底下的說明係描述資料輸入/輸出接腳D(n)和D(n+8)；然而，此流程可等同地應用於其他可替換之結構，例如是那些上述說明的測試器200的每一輸入/輸出通道連接至一對資料輸入/輸出接腳D(n)和D(15-n)或是連接至一對資料輸入/輸出接腳D(n)和D(m)。
第6A圖繪示一第一測試流程，其中相同的測試資料“0”係通過資料輸入/輸出接腳D(n)和D(n+8)，寫入至個別的記憶胞，並且接著作讀取，以判定記憶體裝置是否是恰當地操作。方塊250顯示了測試資料“0”從測試器200寫入至待測物202。更具體的是，測試器200的每一輸入/輸出通道通過一對各自的資料輸入/輸出接腳D(n)和D(n+8)，於一各自的位址寫入測試資料“0”至記憶胞。此即為，測試資料“0”通過資料輸入/輸出接腳D(n)寫入至一第一記憶胞，且測試資料“0”通過資料輸入/輸出接腳D(n+8)寫入至一第二記憶胞，其中，此第一記憶胞和第二記憶胞是分別根據提供至待測物202的位址資料所選擇出來。在一些實施例中，測試器200可連續地分別提供寫入資料，使得測試資料“0”先寫入至一和資料輸入/輸出接腳D(n)相關連之第一記憶胞，而接著測試資料“0”係寫入至一和資料輸入/輸出接腳D(n+8)相關連之第二記憶胞，或者反之亦然，儘管用來給第一記憶胞和第二記憶胞之位址資料係被分別、同步地提供至待測物202。
在一些實施例中，待測物202可包括一測試模式，舉例來說，根據一位於待測物202中的測試模式資料壓縮系統，每一資料輸入/輸出接腳D(n)和D(n+8)可寫入和/或讀取測試資料至多個記憶胞，或者是每一資料輸入/輸出接腳D(n)和D(n+8)可從多個記憶胞寫入和/或讀取測試資料。第6A圖中所示之流程(以及第6B圖至第6D圖中所示之流程)藉由將測試資料寫入至記憶胞的各自群組和由記憶胞的各自群組作讀取，可被相同地應用於此類的待測物，在此，這些記憶胞的每一群組係和資料輸入/輸出接腳D(n)和D(n+8)中之一者作聯繫。
在方塊252中，測試器200從待測物202讀取之前所寫入之測試資料(此測試資料於方塊250寫入)。更具體的是，測試器200的每一輸入/輸出通道通過方塊250中被選定位址的同樣記憶胞的一對資料輸入/輸出接腳D(n)和D(n+8)讀取之前所寫入的測試資料。此即是，之前所寫入之測試資料是同時地一同通過第一記憶胞和第二記憶胞的資料輸入/輸出接腳D(n)和D(n+8)作讀取。
在方塊254中，測試器200將VOL準位以及由接腳D(n)和D(n+8)結合所產生且被測試器200的輸入/輸出通道所接收之輸出電壓準位作比較。假如輸出電壓準位係小於VOL準位，則測試器200說明此結果代表測試資料“0”是成功地被寫入，並且接著從待測物202中作讀取。假如此結果係由待測物202的全部記憶胞所得到，那麼待測物202係被認為已經通過此測試(方塊258)。此外，假如此輸出電壓準位沒有小於VOL準位，則測試器說明此結果代表測試資料“0”沒有成功地被寫入，並且接著從待測物202中的至少一個記憶胞作讀取。在此範例中，待測物202係被認為未通過此測試(方塊256)。
第6B圖繪示一第二測試流程，其中相同的測試資料“1”係通過資料輸入/輸出接腳D(n)和D(n+8)，寫入至個別的記憶胞，並且接著作讀取，以判定記憶體裝置是否是恰當地操作。方塊260顯示了測試資料“1”從測試器200寫入至待測物202。更具體的是，測試器200的每一輸入/輸出通道通過一對各自的資料輸入/輸出接腳D(n)和D(n+8)，於一各自的位址寫入測試資料“1”至記憶胞。此即為，測試資料“1”通過資料輸入/輸出接腳D(n)寫入至一第一記憶胞，以及測試資料“1”通過資料輸入/輸出接腳D(n+8)寫入至一第二記憶胞，其中，此第一記憶胞和第二記憶胞是分別根據提供至待測物202的位址資料所選擇出來。在一些實施例中，測試器200可連續地分別提供寫入資料，使得測試資料“1”先寫入至一和資料輸入/輸出接腳D(n)相關連之第一記憶胞，而接著測試資料“1”係寫入至一和資料輸入/輸出接腳D(n+8)相關連之第二記憶胞，或者反之亦然，儘管用來給第一記憶胞和第二記憶胞之位址資料係被分別、同步地提供至待測物202。
在一些實施例中，待測物202可包括一測試模式，舉例來說，根據一位於待測物202中的測試模式資料壓縮系統，每一資料輸入/輸出接腳D(n)和D(n+8)可寫入和/或讀取測試資料至多個記憶胞，或者是每一資料輸入/輸出接腳D(n)和D(n+8)可從多個記憶胞寫入和/或讀取測試資料。第6B圖中所示之流程藉由將測試資料寫入至記憶胞的各自群組和由記憶胞的各自群組作讀取，可被相同地應用於此類的待測物，在此，這些記憶胞的每一群組係和資料輸入/輸出接腳D(n)和D(n+8)中之一者作聯繫。
在方塊262中，測試器200從待測物202讀取之前所寫入之測試資料(此測試資料於方塊260寫入)。更具體的是，測試器200的每一輸入/輸出通道通過方塊260中被選定位址的同樣記憶胞的一對資料輸入/輸出接腳D(n)和D(n+8)讀取之前所寫入的測試資料。此即是，之前所寫入之測試資料是同時地一同通過第一記憶胞和第二記憶胞的資料輸入/輸出接腳D(n)和D(n+8)作讀取。
在方塊264中，測試器200將VOH準位以及由接腳D(n)和D(n+8)結合所產生且被測試器200的輸入/輸出通道所接收的之輸出電壓準位作比較。假如輸出電壓準位係大於VOH準位，則測試器200說明此結果代表測試資料“1”是成功地被寫入，並且接著從待測物202中作讀取。假如此結果係由待測物202的全部記憶胞所得到，那麼待測物202係被認為已經通過此測試(方塊268)。此外，假如此輸出電壓準位沒有大於VOH準位，則測試器說明此結果代表測試資料“1”沒有成功地被寫入，並且接著從待測物202中的至少一個記憶胞作讀取。在此範例中，待測物202係被認為未通過此測試(方塊266)。
第6C圖繪示一第三測試流程，其中不同的測試資料“0”和“1”通過資料輸入/輸出接腳D(n)和D(n+8)寫入各別的記憶胞，並且接著作讀取，以判定記憶體裝置是否是恰當地操作。方塊270繪示測試資料“0”和“1”從測試器200寫入至待測物202。更具體的是，測試器200的每一輸入/輸出通道通過資料輸入/輸出接腳D(n)寫入測試資料“1”以及通過資料輸入/輸出接腳D(n+8)寫入測試資料“0”至位於個別位址的記憶胞。此即是，測試資料“1”係通過資料輸入/輸出接腳D(n)寫入至一第一記憶胞，以及測試資料“0”係通過資料輸入/輸出接腳D(n+8)寫入至一第二記憶胞，其中，此第一記憶胞和第二記憶胞是分別根據提供至待測物202的位址資料所選擇出來。在一些實施例中，測試器200可連續地分別提供寫入資料，使得測試資料“1”先寫入至一和資料輸入/輸出接腳D(n)相關連之第一記憶胞，而接著測試資料“0”係寫入至一和資料輸入/輸出接腳D(n+8)相關連之第二記憶胞，或者反之亦然，儘管用來給第一記憶胞和第二記憶胞之位址資料係被分別、同步地提供至待測物202。
在一些實施例中，待測物202可包括一測試模式，舉例來說，根據一位於待測物202中的測試模式資料壓縮系統，每一資料輸入/輸出接腳D(n)和D(n+8)可寫入和/或讀取測試資料至多個記憶胞，或者是每一資料輸入/輸出接腳D(n)和D(n+8)可從多個記憶胞寫入和/或讀取測試資料。第6C圖中所示之流程藉由將測試資料寫入至記憶胞的各自群組和由記憶胞的各自群組作讀取，可被相同地應用於此類的待測物，在此，這些記憶胞的每一群組係和資料輸入/輸出接腳D(n)和D(n+8)中之一者作聯繫。
在方塊272中，測試器200從待測物202讀取之前所寫入之測試資料(此測試資料於方塊270寫入)。更具體的是，測試器200的每一輸入/輸出通道通過方塊270中被選定位址的同樣記憶胞的一對資料輸入/輸出接腳D(n)和D(n+8)讀取之前所寫入的測試資料。此即是，之前所寫入之測試資料是同時地一同通過第一記憶胞和第二記憶胞的資料輸入/輸出接腳D(n)和D(n+8)作讀取。
在方塊274中，測試器200將VOH準位和VOL準位以及由接腳D(n)和D(n+8)結合所產生且被測試器200的輸入/輸出通道所接收的之輸出電壓準位作比較。假如輸出電壓準位係位於VOH準位和VOL準位之間(例如：小於VOH準位，但是大於VOL準位)，則測試器200說明此結果代表測試資料“0”和“1”是成功地被寫入，並且接著從待測物202中作讀取。假如此結果係由待測物202的全部記憶胞所得到，那麼待測物202係被認為已經通過此測試(方塊278)。此外，假如此輸出電壓準位並非位於VOH準位和VOL準位之間，則測試器說明此結果代表測試資料“0”和“1”沒有成功地被寫入，並且接著從待測物202中的記憶胞作讀取。在此範例中，待測物202係被認為未通過此測試(方塊276)。
第6D圖繪示一第四測試流程，其中不同的測試資料“1”和“0”通過資料輸入/輸出接腳D(n)和D(n+8)寫入各別的記憶胞，並且接著作讀取，以判定記憶體裝置是否是恰當地操作。方塊280繪示測試資料“0”和“1”從測試器200寫入至待測物202。更具體的是，測試器200的每一輸入/輸出通道通過資料輸入/輸出接腳D(n)寫入測試資料“0”以及通過資料輸入/輸出接腳D(n+8)寫入測試資料“1”至位於個別位址的記憶胞。此即是，測試資料“0”係通過資料輸入/輸出接腳D(n)寫入至一第一記憶胞，且測試資料“1”係通過資料輸入/輸出接腳D(n+8)寫入至一第二記憶胞，其中，此第一記憶胞和第二記憶胞是分別根據提供至待測物202的位址資料所選擇出來。在一些實施例中，測試器200可連續地分別提供寫入資料，使得測試資料“0”先寫入至一和資料輸入/輸出接腳D(n)相關連之第一記憶胞，而接著測試資料“1”係寫入至一和資料輸入/輸出接腳D(n+8)相關連之第二記憶胞，或者反之亦然，儘管用來給第一記憶胞和第二記憶胞之位址資料係被分別、同步地提供至待測物202。
在一些實施例中，待測物202可包括一測試模式，舉例來說，根據一位於待測物202中的測試模式資料壓縮系統，每一資料輸入/輸出接腳D(n)和D(n+8)可寫入和/或讀取測試資料至多個記憶胞，或者是每一資料輸入/輸出接腳D(n)和D(n+8)可從多個記憶胞寫入和/或讀取測試資料。第6D圖中所示之流程藉由將測試資料寫入至記憶胞的各自群組和由記憶胞的各自群組作讀取，可被相同地應用於此類的待測物，在此，這些記憶胞的每一群組係和資料輸入/輸出接腳D(n)和D(n+8)中之一者作聯繫。
在方塊282中，測試器200從待測物202讀取之前所寫入之測試資料(此測試資料於方塊280寫入)。更具體的是，測試器200的每一輸入/輸出通道通過方塊280中被選定位址的同樣記憶胞的一對資料輸入/輸出接腳D(n)和D(n+8)讀取之前所寫入的測試資料。此即是，之前所寫入之測試資料是同時地一同通過第一記憶胞和第二記憶胞的資料輸入/輸出接腳D(n)和D(n+8)作讀取。
在方塊284中，測試器200將VOH準位和VOL準位以及由接腳D(n)和D(n+8)結合所產生且被測試器200的輸入/輸出通道所接收的之輸出電壓準位作比較。假如輸出電壓準位係位於VOH準位和VOL準位之間(例如：小於VOH準位，但是大於VOL準位)，則測試器200說明此結果代表測試資料“1”和“0”是成功地被寫入，並且接著從待測物202中作讀取。假如此結果係由待測物202的全部記憶胞所得到，那麼待測物202係被認為已經通過此測試(方塊288)。此外，假如此輸出電壓準位並非位於VOH準位和VOL準位之間，則測試器說明此結果代表測試資料“1”和“0”沒有成功地被寫入，並且接著從待測物202中的記憶胞作讀取。在此範例中，待測物202係被認為未通過此測試(方塊286)。
在此所說明之測試系統和方法可被用於各種的半導體記憶體測試。舉例來說，本揭露書的觀點係藉由設置相對應的連接件，使用一適當結構的配接器來匹配待測物的連接結構，即可應用於晶圓測試、最終測試、預燒測試、以及循環測試。同樣地，於此所說明之測試系統和方法可用於各種不同形式的半導體記憶體裝置的測試，舉例來說，包括SRAM記憶體、NOR快閃記憶體、Pseudo SRAM記憶體、以及包括位元/字元切換能力、低/高位元控制或低/高字元控制等此類特徵的記憶體裝置。
儘管此處參照第2圖至第6D圖所揭露的測試系統和方法係已主要地說明了將一測試器的輸入/輸出通道連接至一待測物的資料輸入/輸出接腳的參考，然而本揭露書的範圍並不限於此一結構。本領域具有相關知識的技術人員應了解此觀念可作延伸，包括測試器輸入/輸出通道可連接至一待測物的超過二個以上的資料輸入/輸出接腳。舉例來說，一測試器的每一輸入/輸出通道可連接至一待測物的2N(其中N係為一大於或等於1的整數)個資料輸入/輸出接腳。此類的可替換實施例可包括將一待測物的二個資料輸入/輸出接腳、四個資料輸入/輸出接腳、八個資料輸入/輸出接腳、或多個資料輸入/輸出接腳和一測試器的一輸入/輸出通道作連接，以增加測試產量。故，舉例來說，假如一待測物具有16個資料輸入/輸出接腳D(0)至D(15)，測試器的每一輸入/輸出通道可被指定連接至此待測物的各組(二個、四個、或八個)資料輸入/輸出接腳。例如一具體的範例，在一實施例中，測試器的每一輸入/輸出通道係被指定連接至待測物的一組具有四個的資料輸入/輸出接腳，這些連接件可被作成像是測試器的每一輸入/輸出通道係連接至資料輸入/輸出接腳D(n),D(n+4),D(n+8),以及D(n+12)，其中，對一第一輸入/輸出通道而言n=0，對一第二輸入/輸出通道而言n=1，對一第三輸入/輸出通道而言n=2，以及對一第四輸入/輸出通道而言n=3。進一步地，在不脫離本揭露書的範圍之下，更多的可替換連接結構皆可被使用。
根據本揭露書所揭露的原理，已經以不同的實施例揭露如上，然而這些實施例僅是藉由範例說明的一種方法，而並非對本揭露書原理加以限制。故而，本發明所保護的廣度和範圍當視後附之申請專利範圍以及本揭露書中核發的申請專利範圍之均等物所界定者為準，並不受上述示範性說明的實施例限制。此外，上述的優點和特徵係被提供於所說明的實施例，但並非限制所核發的申請專利範圍應用於製程或結構去完成上述的任一或全部優點。
此外，此處之分類標題係用以提供內容組識上的提示。這些標題並非用以限定可能據此揭露書而核發的請求項所載之發明或是用以對其作特徵化。具體地舉例來說，雖然標題有關於“技術領域”，如此，請求項不應受限於此標題下所採用以描述所謂技術領域之語言。此外，在“背景”一節所描述之一項技術不應被認定為承認該項技術是為本揭露書中任一發明之先前技術。至於“內容”一節不應被當作是被核發的請求項所載之發明的一種特徵化描述。此外，本揭露書中任何以單數方式提及的「發明」不應被用來爭辯在揭露書中僅有之新穎性之唯一觀點。由本揭露書所核發之多個請求項的特徵可解釋為多個發明，並且此些請求項可作為藉此所保護之此(些)發明及其均等物之定義。在所有的情況下，此些請求項的範圍應就其本身而言來考量，並可參考本揭露書為之，但其所提出的標題不應被用作限制之條件。
100、150、200．．．測試器
102a-102c、152a-152b、202、202a-202c．．．待測物
104、154、204．．．配接器
D1-D15．．．資料輸入/輸出接腳
N1-N8．．．節點
第1圖繪示一用於測試半導體記憶體裝置之一對一結構之方塊圖。
第2圖繪示用於測試半導體記憶體裝置之一結構之方塊圖，其中二待測物係連接至一測試器之每一輸入/輸出通道。
第3圖和第4圖繪示用於測試半導體記憶體裝置之一結構之方塊圖，其中一待測物之二接腳係連接至一測試器之每一輸入/輸出通道。
第5A圖和第5B圖繪示此些以第3圖和第4圖所示結構來測試半導體記憶體裝置之方法相關之電壓準位。
第6A圖至第6D圖繪示以第3圖和第4圖所示結構來測試半導體記憶體裝置之過程之流程圖。
200．．．測試器
202．．．待測物
204．．．配接器
D1-D15．．．資料輸入/輸出接腳
N1-N8．．．節點

Claims (20)

  1. 一種測試一半導體記憶體裝置之方法，該半導體記憶體裝置包括複數個資料輸入/輸出(I/O)連接件，該方法包括：同時通過至少二個該資料輸入/輸出連接件，從該半導體記憶體裝置中讀取一先前寫入資料，其中來自該至少二個資料輸入/輸出連接件的訊號係被結合以產生一合成輸出訊號；比較該合成輸出訊號與一預定電壓準位；以及基於該合成輸出訊號和該預定電壓準位的比較結果判定該半導體記憶體裝置是否恰當地操作。
  2. 如申請專利範圍第1項所述之方法，其中該合成輸出訊號係被一測試器之一單一輸入/輸出通道所接收。
  3. 如申請專利範圍第1項所述之方法，其中該讀取的步驟包括在一配接器中之一節點上結合該至少二個資料輸入/輸出連接件之該些訊號以產生該合成輸出訊號。
  4. 如申請專利範圍第3項所述之方法，其中該配接器係被串聯設置於該半導體記憶體裝置以及一測試器之間。
  5. 如申請專利範圍第1項所述之方法，更包括於讀取前寫入一測試資料至該半導體記憶體裝置，使得對該先前寫入資料之讀取包括讀取以該方式寫入之該測試資料。
  6. 如申請專利範圍第5項所述之方法，其中該測試資料之寫入包括分別通過該至少二資料輸入/輸出連接件，將相同的資料寫入至少二記憶胞中。
  7. 如申請專利範圍第6項所述之方法，其中比較該合成輸出訊號與該預定電壓準位包括比較該合成輸出訊號與一電壓輸出高(VOH)準位，並判定該合成輸出訊號之電壓準位是否高於該電壓輸出高準位。
  8. 如申請專利範圍第6項所述之方法，其中比較該合成輸出訊號與該預定電壓準位包括比較該合成輸出訊號與一電壓輸出低(VOL)準位，並判定該合成輸出訊號之電壓準位是否低於該電壓輸出低準位。
  9. 如申請專利範圍第5項所述之方法，其中該測試資料之寫入包括分別通過該至少二資料輸入/輸出連接件，將不同的資料寫入至少二記憶胞中。
  10. 如申請專利範圍第9項所述之方法，其中比較該合成輸出訊號與該預定電壓準位包括比較該合成輸出訊號與一電壓輸出低(VOL)準位與一電壓輸出高(VOH)準位，並判定該合成輸出訊號之電壓準位是否介於該電壓輸出高準位以及該電壓輸出低準位之間。
  11. 一種測試一半導體記憶體裝置之方法，該半導體記憶體裝置包括複數個資料輸入/輸出(I/O)連接件，該方法包括：通過該半導體記憶體裝置之該些資料輸入/輸出連接件之一第一資料輸入/輸出連接件以及一第二資料輸入/輸出連接件，將來自一測試器之一輸入/輸出通道之一測試資料寫入至該半導體記憶體裝置之複數個記憶胞中，其中，該第一資料輸入/輸出連接件以及該第二資料輸入/輸出連接件係通過設置於該半導體記憶體裝置以及該測試器外部之一節點連接至該測試器之該輸入/輸出通道；同時通過該第一資料輸入/輸出連接件以及該第二資料輸入/輸出連接件，從該半導體記憶體裝置中讀取該測試資料，其中來自該第一資料輸入/輸出連接件以及該第二資料輸入/輸出連接件之複數個訊號係被結合於該節點上以產生一合成輸出訊號；以及基於該合成輸出訊號和該預定電壓準位之一比較結果判定該半導體記憶體裝置是否恰當地操作。
  12. 如申請專利範圍第11項所述之方法，其中該合成輸出訊號係被該測試器之該輸入/輸出通道所接收。
  13. 如申請專利範圍第11項所述之方法，其中該節點係位於一配接器之內部。
  14. 如申請專利範圍第13項所述之方法，其中該配接器係被串聯設置於該半導體記憶體裝置與該測試器之間。
  15. 如申請專利範圍第11項所述之方法，其中該測試資料之寫入步驟包括分別通過該第一資料輸入/輸出連接件以及該第二資料輸入/輸出連接件，將相同資料寫入至一第一記憶胞以及一第二記憶胞中。
  16. 如申請專利範圍第15項所述之方法，更包括比較該合成輸出訊號以及該預定電壓準位，其中該預定電壓準位係為一電壓輸出高準位，並且判定該合成輸出訊號之一電壓準位是否大於該電壓輸出高準位。
  17. 如申請專利範圍第15項所述之方法，更包括比較該合成輸出訊號以及該預定電壓準位，其中該預定電壓準位係為一電壓輸出低(VOL)準位，並且判定該合成輸出訊號之該電壓準位是否小於該電壓輸出低準位。
  18. 如申請專利範圍第11項所述之方法，其中該測試資料之該寫入包括分別通過該第一資料輸入/輸出連接件以及該第二資料輸入/輸出連接件，將不同資料寫入至一第一記憶胞與一第二記憶胞。
  19. 如申請專利範圍第18項所述之方法，更包括比較該合成輸出訊號以及該預定電壓準位，其中該預定電壓準位係為一電壓輸出低準位，並且更比較該合成輸出訊號和一預定電壓輸出高準位，並且判定該合成輸出訊號之一電壓準位是否係位於該電壓輸出高準位以及該電壓輸出低準位之間。
  20. 如申請專利範圍第11項所述之方法，其中該測試資料之寫入步驟更包括通過該半導體記憶體裝置之該些資料輸入/輸出連接件之一第三資料輸入/輸出連接件以及一第四資料輸入/輸出連接件寫入該測試資料，將來自於該測試器之該輸入/輸出通道之該測試資料寫入至該半導體記憶體裝置之該些記憶胞中，其中，該第一資料輸入/輸出連接件、該第二資料輸入/輸出連接件、該第三資料輸入/輸出連接件、以及該第四資料輸入/輸出連接件係通過設置於該半導體記憶體裝置以及該測試器外部之該節點連接至該測試器之該輸入/輸出通道；以及其中，該測試資料之讀取步驟更包括同時通過該第一資料輸入/輸出連接件、該第二資料輸入/輸出連接件、該第三資料輸入/輸出連接件、以及該第四資料輸入/輸出連接件，從該半導體記憶體裝置中讀取該測試資料，其中，來自該第一資料輸入/輸出連接件、該第二資料輸入/輸出連接件、該第三資料輸入/輸出連接件、以及該第四資料輸入/輸出連接件之複數個訊號係於該節點上結合以產生一合成輸出訊號。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI561839B (en) * 2014-01-24 2016-12-11 Sitronix Technology Corp Integrated circuit testing interface and automatic test equipment

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11315652B1 (en) * 2020-11-19 2022-04-26 Winbond Electronics Corp. Semiconductor chip burn-in test with mutli-channel

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6055653A (en) * 1998-04-27 2000-04-25 Compaq Computer Corporation Method and apparatus for testing gang memory modules
TW200421276A (en) * 2003-04-10 2004-10-16 Via Optical Solution Inc Apparatus and method for generating wobble clock
TW200639635A (en) * 2005-02-23 2006-11-16 Micron Technology Inc Memory device and method having multiple internal data buses and memory bank interleaving
TW200929166A (en) * 2007-12-20 2009-07-01 Himax Tech Ltd Bit block transfer circuit and method thereof and color filling method
TW200934369A (en) * 2008-01-17 2009-08-01 Novatek Microelectronics Corp Method and related device for reducing data transition in data transmission interface
CN101738994A (zh) * 2008-11-25 2010-06-16 上海神曦太阳能科技有限公司 太阳能采集阵列控制器之间的数字信号传输方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6055653A (en) * 1998-04-27 2000-04-25 Compaq Computer Corporation Method and apparatus for testing gang memory modules
TW200421276A (en) * 2003-04-10 2004-10-16 Via Optical Solution Inc Apparatus and method for generating wobble clock
TW200639635A (en) * 2005-02-23 2006-11-16 Micron Technology Inc Memory device and method having multiple internal data buses and memory bank interleaving
TW200929166A (en) * 2007-12-20 2009-07-01 Himax Tech Ltd Bit block transfer circuit and method thereof and color filling method
TW200934369A (en) * 2008-01-17 2009-08-01 Novatek Microelectronics Corp Method and related device for reducing data transition in data transmission interface
CN101738994A (zh) * 2008-11-25 2010-06-16 上海神曦太阳能科技有限公司 太阳能采集阵列控制器之间的数字信号传输方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI561839B (en) * 2014-01-24 2016-12-11 Sitronix Technology Corp Integrated circuit testing interface and automatic test equipment

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