TWI634376B - 靜電保護電路、光電裝置及電子機器 - Google Patents

靜電保護電路、光電裝置及電子機器 Download PDF

Info

Publication number
TWI634376B
TWI634376B TW103135091A TW103135091A TWI634376B TW I634376 B TWI634376 B TW I634376B TW 103135091 A TW103135091 A TW 103135091A TW 103135091 A TW103135091 A TW 103135091A TW I634376 B TWI634376 B TW I634376B
Authority
TW
Taiwan
Prior art keywords
type transistor
power supply
protection circuit
electrostatic protection
wiring
Prior art date
Application number
TW103135091A
Other languages
English (en)
Other versions
TW201514596A (zh
Inventor
吉井榮仁
Original Assignee
日商精工愛普生股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商精工愛普生股份有限公司 filed Critical 日商精工愛普生股份有限公司
Publication of TW201514596A publication Critical patent/TW201514596A/zh
Application granted granted Critical
Publication of TWI634376B publication Critical patent/TWI634376B/zh

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本發明之靜電保護電路除抑制靜電對信號配線SL之影響以外，亦抑制靜電對電源配線VSS、VDD之影響。
本發明之靜電保護電路之特徵在於：第1靜電保護電路(301)包括第1 n型電晶體與第1 p型電晶體，第2靜電保護電路(302)包括第2 n型電晶體及第2 p型電晶體之至少一者，於該等電晶體，源極連接於閘極，第1 n型電晶體之閘極電性連接於低電位電源配線VSS，第1 n型電晶體之汲極電性連接於信號配線SL，第1 p型電晶體之閘極電性連接於高電位電源配線VDD，第1 p型電晶體之汲極電性連接於信號配線SL，第2 n型電晶體及第2 p型電晶體之至少一者之汲極電性連接於低電位電源配線VSS或高電位電源配線VDD。

Description

靜電保護電路、光電裝置及電子機器
本發明係關於一種靜電保護電路、搭載有該靜電保護電路之光電裝置、及電子機器。
作為光電裝置之主動驅動型之液晶裝置包含調變光之像素及驅動該像素之半導體電路(掃描線驅動電路、資料線驅動電路等)等。於該液晶裝置，有構成像素或半導體電路等之電晶體因靜電而受到無法恢復之靜電損害之虞，抑制靜電之影響之靜電對策重要。例如，於專利文獻1中，提出有設置有靜電保護電路(electrostatic protection circuit)之液晶裝置。
圖16係專利文獻1記載之靜電保護電路之電路圖。如圖16所示，專利文獻1記載之靜電保護電路500包含p型電晶體504與n型電晶體505。p型電晶體504之源極及閘極連接於高電位配線502，被供給電位VH。n型電晶體505之源極及閘極連接於低電位配線503，被供給電位低於電位VH之電位VL。p型電晶體504之汲極及n型電晶體505之汲極連接於信號配線501。
於信號配線501之電位處於VL~VH之範圍之情形時，p型電晶體504及n型電晶體505處於斷開狀態，信號配線501、高電位配線502、及低電位配線503不會產生電干擾，而液晶裝置正常地進行動作。若 信號配線501之電位因靜電而自VL~VH之範圍偏離，則p型電晶體504及n型電晶體505之任一者成為接通狀態(導通狀態)。例如，若信號配線501之電位因靜電而高於VH，則p型電晶體504成為接通狀態。若信號配線501之電位因靜電而低於VL，則n型電晶體505成為接通狀態。若如此般信號配線501之電位因靜電而發生變化，則高電位配線502及低電位配線503之任一者與信號配線501成為導通狀態。而且，因靜電而附加至信號配線501之電荷被分配(放電)至成為導通狀態之高電位配線502或低電位配線503之任一者，由靜電引起之信號配線501之電位之變化變小。由於由靜電引起之信號配線501之電位之變化變小，故不易對連接於信號配線501之半導體電路產生無法恢復之靜電損害(例如靜電擊穿)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2006-18165號公報
如上所述，專利文獻1記載之液晶裝置包含使因靜電而附加至信號配線501之電荷放電至高電位配線502或低電位配線503之任一者的靜電保護電路500。
然而，於上述靜電保護電路500，於因靜電而產生之電荷附加至高電位配線502或低電位配線503之任一者的情形時，難以放電該電荷。因此，若因靜電而產生之電荷附加至高電位配線502，則有高電位配線502之電位變動，而對與高電位配線502電性連接之電晶體(例如p型電晶體504)產生無法恢復之靜電損害之虞。若因靜電而產生之電荷附加至低電位配線503，則有低電位配線503之電位變動，而對與低電位配線503電性連接之電晶體(例如n型電晶體505)產生無法恢復 之靜電損害之虞。
如此，於專利文獻1記載之液晶裝置中，存在難以抑制靜電對高電位配線502或低電位配線503之影響的問題。
本發明係為了解決上述問題之至少一部分而完成者，可作為以下之形態或應用例而實現。
[應用例1]本應用例之靜電保護電路之特徵在於包含第1靜電保護電路、第2靜電保護電路、第1電源配線、第2電源配線、及信號配線，上述第1靜電保護電路及上述第2靜電保護電路之各者分別電性連接於上述第1電源配線、上述第2電源配線及上述信號配線，上述第1靜電保護電路包括第1電晶體與第2電晶體，上述第2靜電保護電路包括第3電晶體，上述第1電晶體為n型電晶體，上述第2電晶體為p型電晶體，上述第3電晶體為n型或p型中任一類型之電晶體，上述第1電晶體、上述第2電晶體及上述第3電晶體之各者分別將源極及汲極中之一者電性連接於閘極，上述第1電晶體之閘極電性連接於上述第1電源配線，上述第1電晶體之源極及汲極中之另一者電性連接於上述信號配線，上述第2電晶體之閘極電性連接於上述第2電源配線，上述第2電晶體之源極及汲極中之另一者電性連接於上述信號配線，上述第3電晶體之源極及汲極中之另一者電性連接於上述第1電源配線或上述第2電源配線。
第1靜電保護電路包括第1電晶體與第2電晶體。若因靜電而正電荷附加至信號配線，則第1電晶體之閘極相對於源極及汲極中之另一者具有負電位，第1電晶體成為非導通狀態，第2電晶體之閘極相對於源極及汲極中之另一者具有負電位，第2電晶體成為導通狀態。因此，因靜電而附加至信號配線之正電荷經由成為導通狀態之第2電晶體而放電至第2電源配線。若因靜電而負電荷附加至信號配線，則第1 電晶體之閘極相對於源極及汲極中之另一者具有正電位，第1電晶體成為導通狀態，第2電晶體之閘極相對於源極及汲極中之另一者具有正電位，第2電晶體成為非導通狀態。因此，因靜電而附加至信號配線之負電荷經由成為導通狀態之第1電晶體而放電至第1電源配線。即，第1靜電保護電路具有如下作用：將因靜電而附加之電荷放電至第1電源配線或第2電源配線之任一者，抑制該電荷之影響。
第2靜電保護電路包括n型或p型中任一類型之第3電晶體，且源極及汲極中之另一者電性連接於第1電源配線或第2電源配線。因靜電而附加至第1電源配線或第2電源配線之靜電係經由電性連接於第1電源配線或第2電源配線之源極及汲極中之另一者，放電至連接有源極及汲極中之一者之配線之側。即，第2靜電保護電路具有如下作用：將因靜電而附加至第1電源配線或第2電源配線之電荷放電，抑制靜電對第1電源配線或第2電源配線之影響。
如此，本應用例之靜電保護電路包含抑制靜電對信號配線之影響之靜電保護電路(第1靜電保護電路)、及抑制靜電對第1電源配線或第2電源配線之影響之靜電保護電路(第2靜電保護電路)。再者，公知技術(日本專利特開2006-18165號公報)中之高電位配線或低電位配線係與本應用例中之第1電源配線或第2電源配線對應。因此，克服難以抑制靜電對高電位配線或低電位配線(第1電源配線或第2電源配線)之影響的公知技術之問題，除抑制靜電對信號配線之影響以外，亦抑制靜電對第1電源配線及第2電源配線之影響，不易對電性連接於信號配線、第1電源配線、及第2電源配線之元件(例如電晶體)產生無法恢復之靜電損害。
[應用例2]於上述應用例記載之靜電保護電路中較佳為，上述第2靜電保護電路包括第4電晶體，上述第3電晶體為n型電晶體，上述第4電晶體為p型電晶體，上述第4電晶體之源極及汲極中之一者電性連接 於閘極，上述第3電晶體之閘極、及上述第4電晶體之源極及汲極中之另一者電性連接於上述第1電源配線，上述第4電晶體之閘極、及上述第3電晶體之源極及汲極中之另一者電性連接於上述第2電源配線。
第2靜電保護電路包括第3電晶體與第4電晶體。若因靜電而正電荷附加至第1電源配線，則第3電晶體之閘極相對於源極及汲極中之另一者具有正電位，第3電晶體成為導通狀態，第4電晶體之閘極相對於源極及汲極中之另一者具有負電位，第4電晶體亦成為導通狀態。由此，可將因靜電而附加至第1電源配線之正電荷經由成為導通狀態之第3電晶體及第4電晶體放電至第2電源配線。
若因靜電而負電荷附加至第2電源配線，則第3電晶體之閘極相對於源極及汲極中之另一者具有正電位，第3電晶體成為導通狀態，第4電晶體之閘極相對於源極及汲極中之另一者具有負電位，第4電晶體亦成為導通狀態。由此，可將因靜電而附加至第2電源配線之負電荷經由成為導通狀態之第3電晶體及第4電晶體放電至第1電源配線。
[應用例3]於上述應用例記載之靜電保護電路中較佳為，上述第2靜電保護電路之電阻高於上述第1靜電保護電路。
信號配線成為供給用以驅動光電裝置之信號之配線。第1電源配線及第2電源配線係對光電裝置之構成要素(例如驅動器)供給電力之配線，與信號配線相比供更大之電流流過。因此，第1電源配線及第2電源配線必須使配線電容大於信號配線，而易於較信號配線供更大之電流流過。因此，第1電源配線及第2電源配線之面積大於信號配線之面積。
假設存在靜電之產生源之情形時，面積較大之第1電源配線及第2電源配線相較面積較小之信號配線更容易帶電(更容易受靜電之影響)。進而，與面積較小之信號配線相比，於面積較大之第1電源配線及第2電源配線中因靜電而產生之帶電量(電荷之儲存量)變大。因 此，與信號配線相比，於第1電源配線及第2電源配線中，因靜電而附加之電荷之量變大，因此，於利用第2靜電保護電路放電因該靜電而附加之電荷之情形時，有較大之電流(過剩之電流)流過第2靜電保護電路，從而構成第2靜電保護電路之電晶體被損壞之虞。由於第2靜電保護電路之電阻高於第1靜電保護電路，故上述過剩之電流得到抑制，第2靜電保護電路不易被損壞。因此，能夠使第2靜電保護電路穩定地長時間動作。
[應用例4]於上述應用例記載之靜電保護電路中較佳為，上述第1電晶體及上述第3電晶體具有大致相同之通道寬度，上述第2電晶體及上述第4電晶體具有大致相同之通道寬度，上述第3電晶體之通道長度包含上述第1電晶體之通道長度之120%或者大於上述120%，上述第4電晶體之通道長度包含上述第2電晶體之通道長度之120%或者大於上述120%。
第1電晶體及第3電晶體具有大致相同之通道寬度，第3電晶體之通道長度包含第1電晶體之通道長度之120%或者大於第1電晶體之通道長度之120%。由此，第3電晶體之電阻高於第1電晶體。同樣地，第2電晶體及第4電晶體具有大致相同之通道寬度，第4電晶體之通道長度包含第3電晶體之通道長度之120%或者大於第2電晶體之通道長度之120%。由此，第4電晶體之電阻高於第2電晶體。
因此，包括第3電晶體及第4電晶體之第2靜電保護電路之電阻高於包括第1電晶體及第2電晶體之第1靜電保護電路。
[應用例5]本應用例之光電裝置之特徵在於包括上述應用例記載之靜電保護電路。
由於本應用例之光電裝置包括上述應用例記載之靜電保護電路，故靜電之影響得到抑制，從而可提高相對於靜電之耐性、即光電裝置之可靠性。
[應用例6]本應用例之電子機器之特徵在於包括上述應用例記載之靜電保護電路及上述應用例記載之光電裝置。
由於本應用例之電子機器包括上述應用例記載之靜電保護電路及包含上述應用例記載之靜電保護電路之光電裝置，故靜電之影響得到抑制，從而可提高相對於靜電之耐性、即電子機器之可靠性。
1a‧‧‧半導體層
1a'‧‧‧通道區域
1b‧‧‧低濃度源極區域
1c‧‧‧低濃度汲極區域
1d‧‧‧高濃度源極區域
1e‧‧‧高濃度汲極區域
2‧‧‧閘極絕緣膜
3a‧‧‧閘極電極
5a‧‧‧中繼電極
5a1‧‧‧汲極電極
6a‧‧‧資料線
6a1‧‧‧源極電極
7‧‧‧取樣電路
7s‧‧‧取樣用電晶體
9a‧‧‧像素電極
10‧‧‧元件基板
10a‧‧‧基板本體
11a‧‧‧掃描線
12‧‧‧底層絕緣膜
12cv‧‧‧接觸孔
18‧‧‧配向膜
20‧‧‧對向基板
20a‧‧‧對向基板本體
22‧‧‧絕緣膜
23‧‧‧對向電極
24‧‧‧配向膜
30‧‧‧TFT
41‧‧‧第1層間絕緣膜
42‧‧‧第2層間絕緣膜
43‧‧‧第3層間絕緣膜
50‧‧‧液晶層
52‧‧‧密封材料
53‧‧‧遮光膜
60‧‧‧電容線
70‧‧‧附加電容
71‧‧‧下部電極
72‧‧‧介電層
73‧‧‧上部電極
81‧‧‧接觸孔
83‧‧‧接觸孔
85‧‧‧接觸孔
89‧‧‧接觸孔
90‧‧‧引繞配線
91‧‧‧資料線驅動電路用電源配線
92‧‧‧資料線驅動電路用信號配線
94‧‧‧掃描線驅動電路用電源配線
95‧‧‧掃描線驅動電路用信號配線
96‧‧‧影像信號線
97‧‧‧共用電極配線
100‧‧‧液晶裝置
101‧‧‧資料線驅動電路
102‧‧‧外部電路連接端子
104‧‧‧掃描線驅動電路
105‧‧‧配線
106‧‧‧上下導通部
300‧‧‧靜電保護電路
301‧‧‧第1靜電保護電路
302‧‧‧第2靜電保護電路
310-1‧‧‧第1 p型電晶體
310-2‧‧‧第2 p型電晶體
311-1‧‧‧半導體層
311-1a‧‧‧通道區域
311-1b‧‧‧低濃度雜質區域
311-1c‧‧‧低濃度雜質區域
311-1d‧‧‧高濃度源極區域
311-1e‧‧‧高濃度汲極區域
311-2‧‧‧半導體層
311-2a‧‧‧通道區域
311-2b‧‧‧低濃度雜質區域
311-2c‧‧‧低濃度雜質區域
311-2d‧‧‧高濃度源極區域
311-2e‧‧‧高濃度汲極區域
313-1‧‧‧閘極電極
313-1a‧‧‧閘極
313-2‧‧‧閘極電極
313-2a‧‧‧閘極
314-1‧‧‧源極
314-2‧‧‧源極
315-1‧‧‧汲極
315-2‧‧‧汲極
330-1‧‧‧第1 n型電晶體
330-2‧‧‧第2 n型電晶體
331-1‧‧‧半導體層
331-1a‧‧‧通道區域
331-1b‧‧‧低濃度雜質區域
331-1c‧‧‧低濃度雜質區域
331-1d‧‧‧高濃度源極區域
331-1e‧‧‧高濃度汲極區域
331-2‧‧‧半導體層
331-2a‧‧‧通道區域
331-2b‧‧‧低濃度雜質區域
331-2c‧‧‧低濃度雜質區域
331-2d‧‧‧高濃度源極區域
331-2e‧‧‧高濃度汲極區域
333-1‧‧‧閘極電極
333-1a‧‧‧閘極
333-2‧‧‧閘極電極
333-2a‧‧‧閘極
334-1‧‧‧源極
334-2‧‧‧源極
335-1‧‧‧汲極
335-2‧‧‧汲極
500‧‧‧靜電保護電路
501‧‧‧信號配線
502‧‧‧高電位配線
503‧‧‧低電位配線
504‧‧‧p型電晶體
505‧‧‧n型電晶體
1000‧‧‧投射型顯示裝置
1100‧‧‧偏光照明裝置
1101‧‧‧燈單元
1102‧‧‧積分器透鏡
1103‧‧‧偏光轉換元件
1104‧‧‧分色鏡
1105‧‧‧分色鏡
1106‧‧‧反射鏡
1107‧‧‧反射鏡
1108‧‧‧反射鏡
1201‧‧‧中繼透鏡
1202‧‧‧中繼透鏡
1203‧‧‧中繼透鏡
1204‧‧‧中繼透鏡
1205‧‧‧中繼透鏡
1206‧‧‧合光稜鏡
1207‧‧‧合光稜鏡
1210‧‧‧液晶光閥
1220‧‧‧液晶光閥
1230‧‧‧液晶光閥
1300‧‧‧屏幕
B‧‧‧藍色光
CLX‧‧‧X時脈信號
CLXB‧‧‧反轉X時脈信號
CLY‧‧‧Y時脈信號
CLYB‧‧‧反轉Y時脈信號
CTD-1a‧‧‧接觸孔
CTD-1b‧‧‧接觸孔
CTD-2a‧‧‧接觸孔
CTD-2b‧‧‧接觸孔
CTG-1a‧‧‧接觸孔
CTG-1b‧‧‧接觸孔
CTG-2a‧‧‧接觸孔
CTG-2b‧‧‧接觸孔
CTS-1a‧‧‧接觸孔
CTS-1b‧‧‧接觸孔
CTS-2a‧‧‧接觸孔
CTS-2b‧‧‧接觸孔
DX‧‧‧X起始脈衝信號
DY‧‧‧Y起始脈衝信號
E‧‧‧顯示區域
ENBX1‧‧‧資料可執行信號
ENBX2‧‧‧資料可執行信號
ENBX3‧‧‧資料可執行信號
ENBX4‧‧‧資料可執行信號
G‧‧‧綠色光
G1~Gm‧‧‧掃描信號
L‧‧‧系統光軸
L1‧‧‧通道長度
L2‧‧‧通道長度
LCCOM‧‧‧共用電位
NC‧‧‧負電荷
NRG‧‧‧預充電信號
P‧‧‧像素
PC‧‧‧正電荷
R‧‧‧紅色光
S1~Sn‧‧‧取樣信號
SL‧‧‧信號配線
VDD‧‧‧高電位電源配線
VDDX‧‧‧高電位電源
VDDY‧‧‧高電位電源
VH‧‧‧電位
VID1~VID6‧‧‧影像信號
VL‧‧‧電位
VS1~VSn‧‧‧影像信號
VSS‧‧‧低電位電源配線
VSSX‧‧‧低電位電源
VSSY‧‧‧低電位電源
W1‧‧‧通道寬度
圖1係表示實施形態1之液晶裝置之構造之概略俯視圖。
圖2係沿著圖1之H-H’線之概略剖面圖。
圖3(a)、(b)係表示實施形態1之液晶裝置之主要之電路構成的電路圖。
圖4係表示構成像素之各構成要素之位置關係之模式剖面圖。
圖5係靜電保護電路之電路圖。
圖6係表示靜電保護電路之各構成之配置之概略俯視圖。
圖7係沿著圖6之A-A'線之表示第1靜電保護電路之構造之概略剖面圖。
圖8(a)係沿著圖6之B-B'線之表示第2靜電保護電路之構造之概略剖面圖。(b)係沿著圖6之C-C'線之表示第2靜電保護電路之構造之概略剖面圖。
圖9(a)係表示附加至低電位電源配線VSS之負電荷NC之流動之電路圖。(b)係表示附加至高電位電源配線VDD之負電荷NC之流動之電路圖。
圖10(a)係表示附加至低電位電源配線VSS之正電荷PC之流動之電路圖。(b)係表示附加至高電位電源配線VDD之正電荷PC之流動之電路圖。
圖11(a)係表示附加至信號配線SL之負電荷NC之流動之電路圖。(b)係表示附加至信號配線SL之正電荷PC之流動之電路圖。
圖12係表示實施形態2之投射型顯示裝置之構成之概略圖。
圖13係表示變化例1之第1靜電保護電路之構造之概略剖面圖。
圖14(a)係表示變化例1之第2 p型電晶體之構造之概略剖面圖。(b)係變化例1之第2 n型電晶體之概略剖面圖。
圖15(a)係表示變化例2之靜電保護電路之構成之電路圖。(b)係表示變化例2之另一靜電保護電路之構成之電路圖。
圖16係公知技術之靜電保護電路之電路圖。
以下，參照圖式，對本發明之實施形態進行說明。上述實施形態係表示本發明之一態樣者，並非限定本發明者，可於本發明之技術思想之範圍內任意變更。又，於以下之各圖中，將各層或各部位設為可於圖式上識別之程度之大小，因此，使各層或各部位之比例尺與實際不同。
(實施形態1)「液晶裝置之概要」實施形態1之液晶裝置100係光電裝置之一例，係具備薄膜電晶體(Thin Film Transistor；以下稱為TFT)30之透過型之液晶裝置。
本實施形態之液晶裝置100係可較佳地用作例如後述之投射型顯示裝置(液晶投影儀)之光調變元件(光閥)者。
首先，參照圖1至圖3，對作為本實施形態之光電裝置之液晶裝置100之整體構成進行說明。圖1係表示液晶裝置之構成之概略俯視圖。圖2係沿著圖1之H-H'線之概略剖面圖。圖3(a)係液晶裝置之電路圖，圖3(b)係像素之等效電路。
如圖1及圖2所示，本實施形態之液晶裝置100包含相互對向配置之元件基板10及對向基板20、以及由該等一對基板夾持之液晶層50等。
元件基板10大於對向基板20，兩基板經由配置成邊框狀之密封 材料52而接著，於其間隙封入具有正或負之介電各向異性之液晶而構成液晶層50。密封材料52係例如熱固性或紫外線硬化性之環氧樹脂等接著劑，且混入有用以將一對基板之間隔保持為固定之間隔件(省略圖示)。
於配置成邊框狀之密封材料52之內側，同樣呈邊框狀設置有遮光膜53。遮光膜53包含例如遮光性之金屬或金屬化合物等，遮光膜53之內側成為顯示區域E。於顯示區域E，像素P呈矩陣狀配置有複數個。
於元件基板10之排列有複數個外部電路連接端子102之第1邊與沿著該第1邊之密封材料52之間，設置有資料線驅動電路101。於沿著該第1邊之密封材料52與顯示區域E之間，設置有取樣電路7。於沿著與該第1邊正交且相互對向之另外之第2邊、第3邊之密封材料52與顯示區域E之間，設置有掃描線驅動電路104。於沿著與該第1邊對向之另外之第4邊之密封材料52與顯示區域E之間，設置有將2個掃描線驅動電路104連接之配線105。進而，設置有用以將資料線驅動電路101、取樣電路7、及掃描線驅動電路104與外部電路連接端子102電性連接的引繞配線90。
資料線驅動電路101包含預充電電路。
如圖2所示，元件基板10包含基板本體10a、形成於基板本體10a之液晶層50側之面之TFT30與像素電極9a、及覆蓋像素電極9a之配向膜18等。基板本體10a包含例如石英或玻璃等透明材料。又，TFT30或像素電極9a為像素P之構成要素。像素P之詳細情況將於下文進行敍述。
進而，此處雖未圖示，但於元件基板10上，除資料線驅動電路101、取樣電路7、掃描線驅動電路104以外，亦設置有後述之靜電保護電路300(參照圖3)。除此以外，亦可設置用以檢查製造途中或出貨 時之液晶裝置100之品質、缺陷等之檢查電路等半導體電路。
對向基板20包含對向基板本體20a、以及依序積層於對向基板本體20a之液晶層50側之面之遮光膜53、絕緣膜22、對向電極23、及配向膜24等。對向基板本體20a包含例如石英或玻璃等透明材料。
遮光膜53係如圖1所示，於俯視時與取樣電路7或掃描線驅動電路104等重疊，具有遮蔽自對向基板20側入射之光，而防止該等電路之由光引起之誤動作的作用。又，以多餘之雜散光不入射至顯示區域E之方式進行遮蔽，確保顯示區域E之顯示中之較高之對比度。
絕緣膜22包含例如矽氧化物等無機材料，具有透光性且以覆蓋遮光膜53之方式設置。又，絕緣膜22亦作為緩和因遮光膜53而產生於基板上之凹凸之平坦化層發揮功能。
對向電極23包含例如ITO(Indium Tin Oxide，氧化銦錫)等之透明導電膜，覆蓋絕緣膜22，並且遍及顯示區域E而形成。對向電極23係藉由如圖1所示設置於對向基板20之四角之上下導通部106而與元件基板10側之配線電性連接。
覆蓋像素電極9a之配向膜18及覆蓋對向電極23之配向膜24係根據液晶裝置100之光學設計而設定，於本實施形態中，包含矽氧化物等無機材料之斜向蒸鍍膜(無機配向膜)。又，配向膜18、24亦可使用聚醯亞胺等之有機配向膜。
如圖3(a)所示，自外部電路經由外部電路連接端子102及掃描線驅動電路用電源配線94對掃描線驅動電路104供給低電位電源VSSY之電位及高電位電源VDDY之電位。低電位電源VSSY之電位成為接地電位(基準電位)、即供給至掃描線驅動電路104之電位中最低之電位。高電位電源VDDY之電位高於低電位電源VSSY之電位，成為供給至掃描線驅動電路104之電位中最高之電位。進而，自外部電路經由外部電路連接端子102及掃描線驅動電路用信號配線95對掃描線驅 動電路104供給Y時脈信號CLY、反轉Y時脈信號CLYB、及Y起始脈衝信號DY。掃描線驅動電路104係根據該等信號依次產生掃描信號G1~Gm，並輸出至掃描線11a。
自外部電路經由外部電路連接端子102及資料線驅動電路用電源配線91對資料線驅動電路101供給低電位電源VSSX之電位及高電位電源VDDX之電位。低電位電源VSSX之電位成為接地電位(基準電位)、即供給至資料線驅動電路101之電位中最低之電位。高電位電源VDDX之電位高於低電位電源VSSX之電位，成為供給至資料線驅動電路101之電位中最高之電位。進而，自外部電路經由外部電路連接端子102及資料線驅動電路用信號配線92對資料線驅動電路101供給X時脈信號CLX、反轉X時脈信號CLXB、X起始脈衝信號DX、資料可執行信號ENBX1、ENBX2、ENBX3、ENBX4、及預充電信號NRG。資料線驅動電路101係於被輸入X起始脈衝信號DX時，於基於X時脈信號CLX(及反轉X時脈信號CLXB)之時序，依次產生並輸出取樣信號S1~Sn。
自外部電路經由外部電路連接端子102及共用電極配線97向對向電極23供給共用電位LCCOM。進而，共用電位LCCOM係經由共用電極配線97及電容線60而供給至形成附加電容70之一電極(下部電極71)(參照圖3(b))。
取樣電路7包括對影像信號VID1~VID6取樣並供給至資料線6a之取樣用電晶體7s。資料線6a係經由取樣用電晶體7s而連接於影像信號線96。經由外部電路連接端子102及影像信號線96對取樣電路7供給影像信號VID1~VID6之電位。進而，針對取樣電路7，自資料線驅動電路101對每一取樣用電晶體7s供給取樣信號S1~Sn。取樣電路7係於被輸入取樣信號S1~Sn時，根據取樣信號S1~Sn將影像信號VS1~VSn依次供給至與取樣用電晶體7s對應之資料線6a。
如圖3(a)及圖3(b)所示，於顯示區域E，設置有相互絕緣且正交之作為信號線之複數條掃描線11a及複數條資料線6a、以及相對於掃描線11a平行地延伸之電容線60。於由掃描線11a及資料線6a劃分之區域，設置有像素電極9a、TFT30、及附加電容70，該等構成像素P之像素電路。
被供給影像信號VS1~VSn之資料線6a係電性連接於TFT30之源極電極。對資料線6a寫入之影像信號VS1~VSn既可依序按照線序供給，亦可對相鄰之複數條資料線6a彼此逐組供給。於本實施形態中，影像信號VS1~VSn係對應於串列-平行展開為6相之影像信號VID1~VID6之各者，而逐組供給至6條資料線6a之組。影像信號之相展開數(即，串列-平行展開之影像信號之系列數)並不限於6相，例如亦可構成為，將展開為9相、12相、24相等複數相之影像信號供給至將對應於此相展開數之數量設為一組的資料線6a之組。
被供給掃描信號之掃描線11a係連接於TFT30之閘極電極3a(參照圖4)。對掃描線11a及閘極電極3a依序按照線序供給掃描信號G1~Gm。像素電極9a係電性連接於TFT30之汲極電極。
液晶裝置100構成為，作為開關元件之TFT30藉由掃描信號G1~Gm之輸入而僅於固定期間成為接通狀態，藉此將自資料線6a供給之影像信號VS1~VSn以特定之時序經由TFT30而寫入至像素電極9a。而且，經由像素電極9a而寫入至液晶層50之特定位準之影像信號VS1~VSn，於像素電極9a與和其隔著液晶層50而對向配置之對向電極23之間被保持固定期間。
為防止所保持之影像信號VS1~VSn洩漏，而與形成於像素電極9a與對向電極23之間之液晶電容並聯地附加附加電容70。附加電容70係設置於TFT30之汲極與電容線60之間。附加電容70包含連接於像素電極9a之上部電極73、及連接於電容線60之下部電極71。如上所述， 經由共用電極配線97及電容線60對下部電極71供給共用電位LCCOM。
此種液晶裝置100為透過型，且採用未施加電壓時之像素P之透過率大於施加電壓時之透過率而成為亮顯示的常白模式、或未施加電壓時之像素P之透過率小於施加電壓時之透過率而成為暗顯示的常黑模式之光學設計。根據光學設計，於光之入射側與射出側分別配置偏光元件(省略圖示)而使用。
「配線之概要與靜電保護電路之配置」其次，參照圖3(a)，對設置於液晶裝置100之配線之概要與構成本發明之特徵之靜電保護電路300之配置位置進行說明。
如上所述，液晶裝置100包含用以對資料線驅動電路101供給電源之資料線驅動電路用電源配線91、用以對資料線驅動電路101供給驅動用之信號之資料線驅動電路用信號配線92、用以對掃描線驅動電路104供給電源之掃描線驅動電路用電源配線94、用以對掃描線驅動電路104供給驅動用之信號之掃描線驅動電路用信號配線95、用以對取樣電路7供給影像信號VID1~VID6之影像信號線96、及用以對共用電極(對向電極23、下部電極71)供給共用電位LCCOM之共用電極配線97等。
進而，液晶裝置100包含構成本發明之特徵之靜電保護電路300。
對一資料線驅動電路用電源配線91供給低電位電源VSSX之電位，對另一資料線驅動電路用電源配線91供給高電位電源VDDX之電位(較高之電位)。進而，對一掃描線驅動電路用電源配線94供給低電位電源VSSY之電位，對另一掃描線驅動電路用電源配線94供給高電位電源VDDY之電位。
被供給低電位電源VSSX之電位之資料線驅動電路用電源配線 91、及被供給低電位電源VSSY之電位之掃描線驅動電路用電源配線94係本發明中之「第1電源配線」之一例，以下，稱為低電位電源配線VSS。
被供給高電位電源VDDX之電位之資料線驅動電路用電源配線91、及被供給高電位電源VDDY之電位之掃描線驅動電路用電源配線94係本發明中之「第2電源配線」之一例，以下，稱為高電位電源配線VDD。
對掃描線驅動電路用信號配線95供給Y時脈信號CLY、反轉Y時脈信號CLYB、Y起始脈衝信號DY等。對資料線驅動電路用信號配線92供給X時脈信號CLX、反轉X時脈信號CLXB、X起始脈衝信號DX、資料可執行信號ENBX1、ENBX2、ENBX3、ENBX4、及預充電信號NRG。對影像信號線96供給影像信號VID1~VID6。對共用電極配線97供給共用電位LCCOM。
該等Y時脈信號CLY、反轉Y時脈信號CLYB、Y起始脈衝信號DY、X時脈信號CLX、反轉X時脈信號CLXB、X起始脈衝信號DX、資料可執行信號ENBX1、ENBX2、ENBX3、ENBX4、預充電信號NRG、影像信號VID1~VID6、及共用電位LCCOM之電位處於低電位電源配線VSS之電位與高電位電源配線VDD之電位之間。
即，資料線驅動電路用信號配線92、掃描線驅動電路用信號配線95、影像信號線96、及共用電極配線97之電位處於低電位電源配線VSS之電位與高電位電源配線VDD之間。
再者，資料線驅動電路用信號配線92、掃描線驅動電路用信號配線95、影像信號線96、及共用電極配線97係本發明中之「信號配線」之一例，以下，稱為信號配線SL。
如圖3所示，靜電保護電路300係配置於外部電路連接端子102與半導體電路(資料線驅動電路101、取樣電路7、掃描線驅動電路104) 之間。靜電保護電路300係配置於低電位電源配線VSS、高電位電源配線VDD及信號配線SL之各者。
詳細情況雖於下文進行敍述，但靜電保護電路300係電性連接於低電位電源配線VSS、高電位電源配線VDD、及信號配線SL。例如，圖中配置於低電位電源配線VSS之靜電保護電路300亦電性連接於高電位電源配線VDD及信號配線SL(省略圖示)。圖中配置於高電位電源配線VDD之靜電保護電路300亦電性連接於低電位電源配線VSS及信號配線SL(省略圖示)。圖中配置於信號配線SL之靜電保護電路300亦電性連接於低電位電源配線VSS及高電位電源配線VDD(省略圖示)。
「像素之構成」圖4係表示構成像素之各構成要素之位置關係之模式剖面圖，以可明示之尺度表示。其次，參照圖4，對像素P之具體之構成進行說明。
如圖4所示，像素P包含依序積層於基板本體10a的包含掃描線11a等之第1層、包含TFT30等之第2層、包含資料線6a等之第3層、包含附加電容70等之第4層、及包含像素電極9a與配向膜18等之第5層(最上層)。於第1層與第2層之間設置有底層絕緣膜12，於第2層與第3層之間設置有第1層間絕緣膜41，於第3層與第4層之間設置有第2層間絕緣膜42，於第4層與第5層之間設置有第3層間絕緣膜43，防止上述各要素發生短路。
(第1層之構成-掃描線等-)於第1層設置有包含鎢矽化物之掃描線11a。作為構成掃描線11a之材料，除鎢矽化物以外，可使用例如氮化鈦(titanium nitride)或鎢等。掃描線11a具有遮光性，遮擋會自下側入射至TFT30之光，抑制由光引起之TFT30之誤動作。
(第2層之構成-TFT等-)其次，作為第2層，設置有包含閘極電極3a之TFT30。TFT30包括導電性之包含多晶矽及鎢矽化物之閘極電極3a、包含多晶矽之半導體層1a、及將閘極電極3a與半導體層1a絕緣 之包含矽氧化物之閘極絕緣膜2。半導體層1a包含高濃度源極區域1d、通道區域1a'、高濃度汲極區域1e、形成於高濃度源極區域1d與通道區域1a'之間之接合區域(低濃度源極區域1b)、及形成於通道區域1a'與高濃度汲極區域1e之間之接合區域(低濃度汲極區域1c)。閘極絕緣膜2係以覆蓋半導體層1a及底層絕緣膜12之方式設置。又，閘極電極3a係隔著閘極絕緣膜2與半導體層1a之通道區域1a'對向配置。
(第1層與第2層之間之構成-底層絕緣膜等-)於掃描線11a與半導體層1a之間設置有包含矽氧化物之底層絕緣膜12。未與半導體層1a接觸之區域之底層絕緣膜12係由閘極絕緣膜2覆蓋。於掃描線11a上之底層絕緣膜12及閘極絕緣膜2設置有接觸孔12cv。以填埋該接觸孔12cv之方式設置有閘極電極3a，閘極電極3a與掃描線11a係經由接觸孔12cv而相互連接，成為相同電位。
(第3層之構成-資料線等-)於第3層設置有資料線6a(源極電極6a1)及中繼電極5a(汲極電極5a1)。資料線6a及中繼電極5a包含金屬等導電材料，具有例如包含鋁之層與包含氮化鈦之層之雙層構造。資料線6a與源極電極6a1一體形成，與TFT30之高濃度源極區域1d接觸之部分成為源極電極6a1。中繼電極5a與汲極電極5a1一體形成，與TFT30之高濃度汲極區域1e接觸之部分成為汲極電極5a1。
(第2層與第3層之間之構成-第1層間絕緣膜-)於閘極電極3a與資料線6a之間設置有包含例如矽氧化物或矽氮化物之第1層間絕緣膜41。於第1層間絕緣膜41，設置有用以將TFT30之高濃度源極區域1d與源極電極6a1電性連接之接觸孔81、及用以將TFT30之高濃度汲極區域1e與汲極電極5a1電性連接之接觸孔83。
(第4層之構成-附加電容等-)於第4層設置有附加電容70。附加電容70包括連接於像素電極9a且作為像素電位側電容電極之上部電極73、作為固定電位側電容電極之下部電極71、及由上部電極73與下部 電極71夾持之介電層72等。根據該附加電容70，可明顯提高像素電極9a中之電位保持特性。
上部電極73包含例如金屬等導電材料，具有將像素電極9a與中繼電極5a中繼連接之功能。上部電極73係經由接觸孔89而連接於像素電極9a，並經由接觸孔85、中繼電極5a及接觸孔83而連接於TFT30之高濃度汲極區域1e。
下部電極71包含金屬等導電材料，具有例如包含鋁之層與包含氮化鈦之層之雙層構造。下部電極71之主線部係沿掃描線11a之配置方向延伸，成為電容線60。即，下部電極71與電容線60成為相同電位(固定電位)。
作為介電層72，可使用例如矽氮化物、氧化矽、氧化鉿、氧化鋁、氧化鉭等之單層膜、或積層該等單層膜中至少2種以上之單層膜而成之多層膜。
(第3層與第4層之間之構成-第2層間絕緣膜-)於資料線6a及中繼電極5a與附加電容70之間，設置有包含例如矽氮化物或矽氧化物等之第2層間絕緣膜42。於第2層間絕緣膜42設置有用以將中繼電極5a與上部電極73電性連接之接觸孔85。
(第5層、及第4層與第5層之間之構成-像素電極等-)於第5層設置有像素電極9a。像素電極9a係於每一像素P形成為島狀，於像素電極9a上設置有配向膜18。而且，於像素電極9a與附加電容70之間，設置有包含例如矽氮化物或矽氧化物等之第3層間絕緣膜43。於第3層間絕緣膜43設置有用以將像素電極9a與上部電極73電性連接之接觸孔89。
再者，上述半導體電路(資料線驅動電路101、取樣電路7、掃描線驅動電路104等)或靜電保護電路300具有與上述像素P相同之配線層之構造，利用與像素P相同之步驟(於相同之機會)形成。
「靜電保護電路之概要」圖5係靜電保護電路之電路圖。以下，參照圖5，對本實施形態之靜電保護電路300之概要進行說明。
如圖5所示，靜電保護電路300包括第1靜電保護電路301與第2靜電保護電路302。進而，第1靜電保護電路301包括第1 p型電晶體310-1與第1 n型電晶體330-1。第2靜電保護電路302包括第2 p型電晶體310-2與第2 n型電晶體330-2。
構成第1靜電保護電路301之第1 p型電晶體310-1及第1 n型電晶體330-1係電性連接於低電位電源配線VSS、高電位電源配線VDD及信號配線SL。詳細而言，第1 p型電晶體310-1電性連接於信號配線SL及高電位電源配線VDD。第1 n型電晶體330-1電性連接於低電位電源配線VSS及信號配線SL。
構成第2靜電保護電路302之第2 p型電晶體310-2及第2 n型電晶體330-2係電性連接於低電位電源配線VSS及高電位電源配線VDD。
於n型電晶體330-1、330-2，低電位側成為源極，高電位側成為汲極。於以下之說明中，將n型電晶體330-1、330-2之源極及汲極中與低電位電源配線VSS電性連接之側稱為源極334-1、334-2。將n型電晶體330-1、330-2之源極及汲極中未與低電位電源配線VSS電性連接之側稱為汲極335-1、335-2。
於p型電晶體310-1、310-2，高電位側成為源極，低電位側成為汲極。於以下之說明中，將p型電晶體310-1、310-2之源極及汲極中與高電位電源配線VDD電性連接之側稱為源極314-1、314-2。將p型電晶體310-1、310-2之源極及汲極中未與高電位電源配線VDD電性連接之側稱為汲極315-1、315-2。
於n型電晶體330-1、330-2，源極334-1、334-2連接於閘極333-1a、333-2a，源極334-1、334-2及閘極333-1a、333-2a成為相同電位。於n型電晶體330-1、330-2，電阻根據閘極333-1a、333-2a相對於汲極 335-1、335-2之電位而發生變化。即，若閘極333-1a、333-2a相對於汲極335-1、335-2成為正電位，則n型電晶體330-1、330-2成為導通狀態(接通狀態)。若閘極333-1a、333-2a相對於汲極335-1、335-2成為負電位，則n型電晶體330-1、330-2成為非導通狀態(斷開狀態)。
再者，n型電晶體330-1、330-2之源極334-1、334-2係本發明中之「源極及汲極中之一者」之一例。
於p型電晶體310-1、310-2，源極314-1、314-2連接於閘極313-1a、313-2a，源極314-1、314-2及閘極313-1a、313-2a成為相同電位。於p型電晶體310-1、310-2，電阻根據閘極313-1a、313-2a相對於汲極315-1、315-2之電位而發生變化。即，若閘極313-1a、313-2a相對於汲極315-1、315-2成為負電位，則p型電晶體310-1、310-2成為導通狀態(接通狀態)。若閘極313-1a、313-2a相對於汲極315-1、315-2成為正電位，則p型電晶體310-1、310-2成為非導通狀態(斷開狀態)。
再者，p型電晶體310-1、310-2之源極314-1、314-2係本發明中之「源極及汲極中之一者」之一例。
第1 n型電晶體330-1之閘極333-1a(源極334-1)電性連接於低電位電源配線VSS。第1 n型電晶體330-1之汲極335-1電性連接於信號配線SL。
再者，第1 n型電晶體330-1之汲極335-1係本發明中之「源極及汲極中之另一者」之一例。
第1 p型電晶體310-1之閘極313-1a(源極314-1)電性連接於高電位電源配線VDD。第1 p型電晶體310-1之汲極315-1電性連接於信號配線SL。
再者，第1 p型電晶體310-1之汲極315-1係本發明中之「源極及汲極中之另一者」之一例。
第2 n型電晶體330-2之閘極333-2a(源極334-2)電性連接於低電位 電源配線VSS。第2 n型電晶體330-2之汲極335-2電性連接於高電位電源配線VDD。
再者，第2 n型電晶體330-2之汲極335-2係本發明中之「源極及汲極中之另一者」之一例。
第2 p型電晶體310-2之閘極313-2a(源極314-2)電性連接於高電位電源配線VDD。第2 p型電晶體310-2之汲極315-2電性連接於低電位電源配線VSS。
再者，第2 p型電晶體310-2之汲極315-2係本發明中之「源極及汲極中之另一者」之一例。
「靜電保護電路之構成」圖6係表示靜電保護電路之各構成之配置之概略俯視圖。圖7係沿著圖6之A-A'線之表示第1靜電保護電路之構造之概略剖面圖。圖8(a)係沿著圖6之B-B'線之表示第2靜電保護電路(形成有第2 p型電晶體之區域)之構造之概略剖面圖。圖8(b)係沿著圖6之C-C'線之表示第2靜電保護電路(形成有第2 n型電晶體之區域)之構造之概略剖面圖。
首先，參照圖6，對靜電保護電路300之平面構成進行說明。
如圖6所示，靜電保護電路300包括第1靜電保護電路301與第2靜電保護電路302。於第1靜電保護電路301，第1 n型電晶體330-1與第1 p型電晶體310-1係隔著信號配線SL大致線對稱地配置。於第2靜電保護電路302，第2 n型電晶體330-2及第2 p型電晶體310-2係沿著低電位電源配線VSS及高電位電源配線VDD配置。
再者，第1靜電保護電路301具有與公知技術(日本專利特開2006-18165號公報)之靜電保護電路500(圖16)相同之構成，第2靜電保護電路302具有與公知技術之靜電保護電路500不同之構成。
於第1靜電保護電路301之第1 n型電晶體330-1中，半導體層331-1為矩形狀，包含高濃度汲極區域331-1e、通道區域331-1a及高濃度源 極區域331-1d。於半導體層331-1(通道區域331-1a)與閘極電極333-1(閘極333-1a)重疊之區域形成第1 n型電晶體330-1之通道。第1 n型電晶體330-1之通道寬度為W1，通道長度為L1。
高濃度源極區域331-1d之一部分與低電位電源配線VSS重疊，於該重疊之部分配置有接觸孔CTS-1a。高濃度汲極區域331-1e之一部分與信號配線SL重疊，於該重疊之部分配置有接觸孔CTD-1a。閘極電極333-1係以與半導體層331-1之通道區域331-1a及低電位電源配線VSS重疊之方式配置。與半導體層331-1之通道區域331-1a重疊之部分之閘極電極333-1成為閘極333-1a。閘極電極333-1具有U字形狀，不與高濃度源極區域331-1d重疊。於閘極電極333-1與低電位電源配線VSS重疊之部分配置有接觸孔CTG-1a。
於第1靜電保護電路301之第1 p型電晶體310-1中，半導體層311-1為矩形狀，包含高濃度汲極區域311-1e、通道區域311-1a及高濃度源極區域311-1d。於半導體層311-1(通道區域311-1a)與閘極電極313-1(閘極313-1a)重疊之區域形成第1 p型電晶體310-1之通道。第1 p型電晶體310-1之通道寬度為W1，通道長度為L1。
高濃度汲極區域311-1e之一部分與信號配線SL重疊，於該重疊之部分配置有接觸孔CTD-1b。高濃度源極區域311-1d之一部分與高電位電源配線VDD重疊，於該重疊之部分配置有接觸孔CTS-1b。閘極電極313-1係以與半導體層311-1之通道區域311-1a及高電位電源配線VDD重疊之方式配置。與半導體層311-1之通道區域311-1a重疊之部分之閘極電極313-1成為閘極313-1a。閘極電極313-1具有U字形狀，不與高濃度源極區域311-1d重疊。於閘極電極313-1與高電位電源配線VDD重疊之部分配置有接觸孔CTG-1b。
於第2靜電保護電路302之第2 n型電晶體330-2中，半導體層331-2為矩形狀，包含高濃度汲極區域331-2e、通道區域331-2a及高濃度源 極區域331-2d。於半導體層331-2(通道區域331-2a)與閘極電極333-2(閘極333-2a)重疊之區域形成第2 n型電晶體330-2之通道。第2 n型電晶體330-2之通道寬度為W1，通道長度為L2。
第2 n型電晶體330-2及第1 n型電晶體330-1具有相同之通道寬度W1。第2 n型電晶體330-2之通道長度L2大於第1 n型電晶體330-1之通道長度L1。具體而言，第2 n型電晶體330-2之通道長度L2包含第1 n型電晶體330-1之通道長度L1之120%或者大於第1 n型電晶體330-1之通道長度L1之120%。若通道寬度相同，則n型電晶體之電阻值係與通道長度成正比地變大(成為高電阻)。因此，第2 n型電晶體330-2之電阻高於第1 n型電晶體330-1。
第2 n型電晶體330-2之高濃度汲極區域331-2e之一部分與高電位電源配線VDD重疊，於該重疊之部分配置有接觸孔CTD-2a。高濃度源極區域331-2d之一部分與低電位電源配線VSS重疊，於該重疊之部分配置有接觸孔CTS-2a。閘極電極333-2係以與半導體層331-2之通道區域331-2a及低電位電源配線VSS重疊之方式配置。與半導體層331-2之通道區域331-2a重疊之部分之閘極電極333-2成為閘極333-2a。低電位電源配線VSS係以具有於俯視時與半導體層331-2之高濃度源極區域331-2d及閘極電極333-2重疊之部分的方式，伸出至半導體層331-2之側。於低電位電源配線VSS與閘極電極333-2重疊之部分配置有接觸孔CTG-2a。
於第2靜電保護電路302之第2 p型電晶體310-2中，半導體層311-2為矩形狀，包含高濃度汲極區域311-2e、通道區域311-2a及高濃度源極區域311-2d。於半導體層311-2(通道區域311-2a)與閘極電極313-2(閘極313-2a)重疊之區域形成第2 p型電晶體310-2之通道。第2 p型電晶體310-2之通道寬度為W1，通道長度為L2。
第2 p型電晶體310-2及第1 p型電晶體310-1具有相同之通道寬度 W1。第2 p型電晶體310-2之通道長度L2大於第1 p型電晶體310-1之通道長度L1。具體而言，第2 p型電晶體310-2之通道長度L2包含第1 p型電晶體310-1之通道長度L1之120%或者大於第1 p型電晶體310-1之通道長度L1之120%。若通道寬度相同，則p型電晶體之電阻值係與通道長度成正比地變大(成為高電阻)。因此，第2 p型電晶體310-2之電阻高於第1 p型電晶體310-1。
高濃度汲極區域311-2e之一部分與低電位電源配線VSS重疊，於該重疊之部分配置有接觸孔CTD-2b。高濃度源極區域311-2d之一部分與高電位電源配線VDD重疊，於該重疊之部分配置有接觸孔CTS-2b。閘極電極313-2係以與半導體層311-2之通道區域311-2a及高電位電源配線VDD重疊之方式配置。與半導體層311-2之通道區域311-2a重疊之部分之閘極電極313-2成為閘極313-2a。高電位電源配線VDD係以具有於俯視時與半導體層311-2之高濃度源極區域311-2d及閘極電極313-2重疊之部分的方式，伸出至半導體層311-2之側。於高電位電源配線VDD與閘極電極313-2重疊之部分配置有接觸孔CTG-2b。
如上所述，第2 n型電晶體330-2之電阻高於第1 n型電晶體330-1。第2 p型電晶體310-2之電阻高於第1 p型電晶體310-1。
因此，第2靜電保護電路302之電阻高於第1靜電保護電路301。
再者，第1 n型電晶體330-1、第1 p型電晶體310-1、第2 n型電晶體330-2、及第2 p型電晶體310-2具有相等之通道寬度W1，但並不限定於此。例如，亦可為如下構成：於n型電晶體330-1、330-2或p型電晶體之310-1、310-2，通道寬度或通道長度互不相同。
總之，以第2 n型電晶體330-2之電阻值高於第1 n型電晶體330-1之電阻值的方式，設定各電晶體之通道寬度及通道長度即可。同樣地，以第2 p型電晶體310-2之電阻值高於第1 p型電晶體310-1之電阻值的方式，設定各電晶體之通道寬度及通道長度即可。
換言之，以第2靜電保護電路302之電阻高於第1靜電保護電路301的方式，設定構成第2靜電保護電路302及第1靜電保護電路301之電晶體之通道長度或通道寬度即可。
其次，參照圖7，對第1靜電保護電路301之構造進行說明。
如圖7所示，設置於覆蓋基板本體10a之底層絕緣膜12上之半導體層311-1、331-1係由閘極絕緣膜2覆蓋。於閘極絕緣膜2上，設置有利用與閘極電極3a相同之步驟形成之閘極電極313-1、333-1。介隔閘極絕緣膜2而與半導體層311-1、331-1對向配置之部分之閘極電極313-1、333-1成為閘極313-1a、333-1a。閘極電極313-1、333-1及閘極絕緣膜2係由第1層間絕緣膜41覆蓋。於第1層間絕緣膜41上，設置有利用與資料線6a或中繼電極5a相同之步驟形成之低電位電源配線VSS、高電位電源配線VDD及信號配線SL。於低電位電源配線VSS、高電位電源配線VDD及信號配線SL依序積層有第2層間絕緣膜42與第3層間絕緣膜43。
其次，參照圖8(a)，對第2靜電保護電路302中之設置有第2 p型電晶體310-2之區域之構造進行說明。
如圖8(a)所示，設置於覆蓋基板本體10a之底層絕緣膜12上之半導體層311-2係由閘極絕緣膜2覆蓋。於閘極絕緣膜2上，設置有利用與閘極電極3a相同之步驟形成之閘極電極313-2。介隔閘極絕緣膜2而與半導體層311-2對向配置之部分之閘極電極313-2成為閘極313-2a。閘極電極313-2及閘極絕緣膜2係由第1層間絕緣膜41覆蓋。於第1層間絕緣膜41上，設置有利用與資料線6a或中繼電極5a相同之步驟形成之低電位電源配線VSS及高電位電源配線VDD。於低電位電源配線VSS及高電位電源配線VDD依序積層有第2層間絕緣膜42與第3層間絕緣膜43。
其次，參照圖8(b)，對第2靜電保護電路302中之設置有第2 n型電 晶體330-2之區域之構造進行說明。
如圖8(b)所示，設置於覆蓋基板本體10a之底層絕緣膜12上之半導體層331-2係由閘極絕緣膜2覆蓋。於閘極絕緣膜2上，設置有利用與閘極電極3a相同之步驟形成之閘極電極333-2。介隔閘極絕緣膜2與半導體層331-2對向配置之部分之閘極電極333-2成為閘極333-2a。閘極電極333-2及閘極絕緣膜2係由第1層間絕緣膜41覆蓋。於第1層間絕緣膜41上，設置有利用與資料線6a或中繼電極5a相同之步驟形成之低電位電源配線VSS及高電位電源配線VDD。於低電位電源配線VSS及高電位電源配線VDD依序積層有第2層間絕緣膜42與第3層間絕緣膜43。
再者，低電位電源配線VSS、高電位電源配線VDD、及信號配線SL包括與半導體電路(資料線驅動電路101、掃描線驅動電路104、取樣電路7等)電性連接之主線部、及與靜電保護電路300電性連接之支線部(省略圖示)。例如，低電位電源配線VSS、高電位電源配線VDD、及信號配線SL之支線部所對應之部分具有利用與像素P相同之步驟形成之多層之配線構造(省略圖示)，使得於與複數個靜電保護電路300中之一靜電保護電路300電性連接之支線部和與複數個靜電保護電路300中之另一靜電保護電路300電性連接之另一支線部於俯視時交叉之情形時，兩者不會電性短路。同樣地，低電位電源配線VSS、高電位電源配線VDD、及信號配線SL之主線部所對應之部分亦具有利用與像素P相同之步驟形成之多層之配線構造(省略圖示)。
進而，於第1 n型電晶體330-1中，低電位電源配線VSS成為將閘極333-1a(閘極電極333-1)與源極334-1(高濃度源極區域331-1d)電性連接之中繼電極，於第1 p型電晶體310-1中，高電位電源配線VDD成為將閘極313-1a(閘極電極313-1)與源極314-1(高濃度源極區域311-1d)電性連接之中繼電極(參照圖7)。於第2 n型電晶體330-2中，低電位電源 配線VSS成為將閘極333-2a(閘極電極333-2)與源極334-2(高濃度源極區域331-2d)電性連接之中繼電極(參照圖8(b))。於第2 p型電晶體310-2中，高電位電源配線VDD成為將閘極313-2a(閘極電極313-2)與源極314-2(高濃度源極區域311-2d)電性連接之中繼電極(參照圖8(a))。
「靜電保護電路之動作與效果」圖9至圖11係與圖5對應之靜電保護電路之電路圖，以虛線表示因靜電而附加之電荷之流動。詳細而言，於圖9(a)中，以虛線表示附加至低電位電源配線VSS之負電荷NC之流動。於圖9(b)中，以虛線表示附加至高電位電源配線VDD之負電荷NC之流動。於圖10(a)中，以虛線表示附加至低電位電源配線VSS之正電荷PC之流動。
於圖10(b)中，以虛線表示附加至高電位電源配線VDD之正電荷PC之流動。於圖11(a)中，以虛線表示附加至信號配線SL之負電荷NC之流動。於圖11(b)中，以虛線表示附加至信號配線SL之正電荷PC之流動。
於液晶裝置100之動作時，各配線之電位按照低電位電源配線VSS之電位、信號配線SL之電位、高電位電源配線VDD之電位之順序變高。
其結果，於第1 n型電晶體330-1中，閘極333-1a相對於汲極335-1具有負電位，因此，第1 n型電晶體330-1成為非導通狀態。於第1 p型電晶體310-1中，閘極313-1a相對於汲極315-1具有正電位，因此，第1 p型電晶體310-1成為非導通狀態。於第2 n型電晶體330-2中，閘極333-2a相對於汲極335-2具有負電位，因此，第2 n型電晶體330-2成為非導通狀態。於第2 p型電晶體310-2中，閘極313-2a相對於汲極315-2具有正電位，因此，第2 p型電晶體310-2成為非導通狀態。
即，於液晶裝置100之動作時，構成第1靜電保護電路301及第2靜電保護電路302之電晶體全部成為非導通狀態。因此，與構成第1靜 電保護電路301及第2靜電保護電路302之電晶體電性連接之低電位電源配線VSS、高電位電源配線VDD、及信號配線SL不會相互產生電干擾，而液晶裝置100正常地進行動作。
於液晶裝置100之非動作時，低電位電源配線VSS、高電位電源配線VDD、及信號配線SL成為電位不確定之浮動狀態。例如，若正靜電作用於低電位電源配線VSS，則低電位電源配線VSS具有正電位，若負靜電作用於低電位電源配線VSS，則低電位電源配線VSS具有負電位。同樣地，高電位電源配線VDD及信號配線SL之電位亦根據作用於高電位電源配線VDD及信號配線SL之靜電而變化。
於液晶裝置100之非動作時，若靜電作用於配線(低電位電源配線VSS、高電位電源配線VDD、信號配線SL)，則有該配線之電位大幅變動，而對與該配線電性連接之半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)產生無法恢復之靜電損害(例如靜電擊穿)之虞。由於液晶裝置100包括靜電保護電路300，故液晶裝置100之非動作時之靜電之影響變小(被抑制)，不易對半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)產生無法恢復之靜電損害(例如靜電擊穿)。
如上所述，本實施形態之靜電保護電路300包含構成與公知技術之靜電保護電路500(參照圖16)相同之第1靜電保護電路301、及構成與公知技術之靜電保護電路500不同之第2靜電保護電路302。因此，本實施形態之靜電保護電路300與僅設置公知技術之靜電保護電路500之情形相比，可更有力地抑制靜電之影響。
以下，對其詳細情況進行說明。於以下之說明中，將僅由第1靜電保護電路301構成之靜電保護電路、即不具備第2靜電保護電路302之靜電保護電路300稱為公知技術之靜電保護電路。
於液晶裝置100之非動作時，若因靜電而負電荷NC附加至低電位 電源配線VSS，則第1 n型電晶體330-1之閘極333-1a相對於汲極335-1具有負電位，第1 n型電晶體330-1成為非導通狀態。第2 n型電晶體330-2之閘極333-2a相對於汲極335-2具有負電位，第2 n型電晶體330-2成為非導通狀態。第2 p型電晶體310-2之閘極313-2a相對於汲極315-2具有正電位，第2 p型電晶體310-2成為非導通狀態。
因此，如圖9(a)所示，因靜電而附加至低電位電源配線VSS之負電荷NC係分散地作用於第1 n型電晶體330-1、第2 n型電晶體330-2、及第2 p型電晶體310-2之三個電晶體。於使用公知技術之靜電保護電路之情形時，上述負電荷NC僅局部作用於第1 n型電晶體330-1。若負電荷NC僅局部作用於第1 n型電晶體330-1，則與分散地作用於三個電晶體之情形相比，容易對第1 n型電晶體330-1產生無法恢復之靜電損害(例如靜電擊穿)。即，於本實施形態之靜電保護電路300，因靜電而附加至低電位電源配線VSS之負電荷NC之影響分散至三個電晶體，因此，與使用公知技術之靜電保護電路之情形相比，不易對第1 n型電晶體330-1、第2 n型電晶體330-2、及第2 p型電晶體330-2產生無法恢復之靜電損害。由此，不易因為因靜電而附加至低電位電源配線VSS之負電荷NC而使第1靜電保護電路301及第2靜電保護電路302受損，能夠使第1靜電保護電路301及第2靜電保護電路302穩定地長時間動作，而穩定地抑制靜電之影響。
若因靜電而負電荷NC附加至高電位電源配線VDD，則第2 n型電晶體330-2之閘極333-2a相對於汲極335-2具有正電位，第2 n型電晶體330-2成為導通狀態。第1 p型電晶體310-1之閘極313-1a相對於汲極315-1具有負電位，第1 p型電晶體310-1成為導通狀態。第2 p型電晶體310-2之閘極313-2a相對於汲極315-2具有負電位，第2 p型電晶體310-2成為導通狀態。
因此，如圖9(b)所示，因靜電而附加至高電位電源配線VDD之負 電荷NC經由成為導通狀態之第1 p型電晶體310-1而放電至信號配線SL，進而經由成為導通狀態之第2 n型電晶體330-2及第2 p型電晶體310-2而放電至低電位電源配線VSS。於使用公知技術之靜電保護電路之情形時，上述負電荷NC僅放電至信號配線SL。於靜電保護電路300，附加至高電位電源配線VDD之負電荷NC放電至信號配線SL及低電位電源配線VSS之兩者，因此，與使用公知技術之靜電保護電路之情形相比，更有力地抑制由負電荷NC引起之高電位電源配線VDD之電位變動，不易對與高電位電源配線VDD電性連接之半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)產生無法恢復之靜電損害。
再者，詳細情況雖於下文進行敍述，但若將附加至高電位電源配線VDD之負電荷NC僅放電至信號配線SL，則有信號配線SL之電位變動變大，而對與信號配線SL連接之半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)等產生無法恢復之靜電損害之虞。於本實施形態中，將附加至高電位電源配線VDD之負電荷NC分散地放電至信號配線SL及低電位電源配線VSS之兩者，因此，與僅放電至信號配線SL之情形相比，被放電有負電荷NC之側之配線(低電位電源配線VSS、信號配線SL)之電位變動變小，不易對半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)等產生無法恢復之靜電損害。
若因靜電而正電荷PC附加至低電位電源配線VSS，則第1 n型電晶體330-1之閘極333-1a相對於汲極335-1具有正電位，第1 n型電晶體330-1成為導通狀態。第2 n型電晶體330-2之閘極333-2a相對於汲極335-2具有正電位，第2 n型電晶體330-2成為導通狀態。第2 p型電晶體310-2之閘極313-2a相對於汲極315-2具有負電位，第2 p型電晶體310-2成為導通狀態。
因此，如圖10(a)所示，因靜電而附加至低電位電源配線VSS之正電荷PC經由成為導通狀態之第1 n型電晶體330-1而放電至信號配線SL，進而經由成為導通狀態之第2 n型電晶體330-2及第2 p型電晶體310-2而放電至高電位電源配線VDD。於使用公知技術之靜電保護電路之情形時，上述正電荷PC僅放電至信號配線SL。於靜電保護電路300，附加至低電位電源配線VSS之正電荷PC放電至信號配線SL及高電位電源配線VDD之兩者，因此，與使用公知技術之靜電保護電路之情形相比，更有力地抑制由正靜電(正電荷PC)引起之低電位電源配線VSS之電位變動，不易對與低電位電源配線VSS電性連接之半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)產生無法恢復之靜電損害。
再者，詳細情況雖於下文進行敍述，但若將附加至低電位電源配線VSS之正電荷PC僅放電至信號配線SL，則有信號配線SL之電位變動變大，而對與信號配線SL連接之半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)等產生無法恢復之靜電損害之虞。於本實施形態中，將附加至低電位電源配線VSS之正電荷PC分散地放電至信號配線SL及高電位電源配線VDD之兩者，因此，與僅放電至信號配線SL之情形相比，被放電有正電荷PC之側之配線(高電位電源配線VDD、信號配線SL)之電位變動變小，不易對半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)等產生無法恢復之靜電損害。
若因靜電而正電荷PC附加至高電位電源配線VDD，則第1 p型電晶體310-1之閘極313-1a相對於汲極315-1具有正電位，第1 p型電晶體310-1成為非導通狀態。第2 n型電晶體330-2之閘極333-2a相對於汲極335-2具有負電位，第2 n型電晶體330-2成為非導通狀態。第2 p型電晶體310-2之閘極313-2a相對於汲極315-2具有正電位，第2 p型電晶體 310-2成為非導通狀態。
因此，如圖10(b)所示，因靜電而附加至高電位電源配線VDD之正電荷PC係分散地作用於第1 p型電晶體310-1、第2 n型電晶體330-2、及第2 p型電晶體310-2之三個電晶體。於使用公知技術之靜電保護電路之情形時，上述正電荷PC僅局部作用於第1 p型電晶體310-1。若正電荷PC僅局部作用於第1 p型電晶體310-1，則與分散地作用於三個電晶體之情形相比，容易對第1 p型電晶體310-1產生無法恢復之靜電損害。於靜電保護電路300，因靜電而附加至高電位電源配線VDD之正電荷PC之影響分散至三個電晶體，因此，於使用公知技術之靜電保護電路之情形時，不易對第1 p型電晶體310-1、第2 n型電晶體330-2、及第2 p型電晶體310-2產生無法恢復之靜電損害。
由此，不易因為因靜電而附加至高電位電源配線VDD之正電荷PC而使第1靜電保護電路301及第2靜電保護電路302受損，能夠使第1靜電保護電路301及第2靜電保護電路302穩定地長時間動作，而穩定地抑制靜電之影響。
若因靜電而負電荷NC附加至信號配線SL，則第1 n型電晶體330-1之閘極333-1a相對於汲極335-1具有正電位，第1 n型電晶體330-1成為導通狀態。第1 p型電晶體310-1之閘極313-1a相對於汲極315-1具有正電位，第1 p型電晶體310-1成為非導通狀態。
因此，如圖11(a)所示，因靜電而附加至信號配線SL之負電荷NC經由成為導通狀態之第1 n型電晶體330-1放電至低電位電源配線VSS。由此，附加至信號配線SL之負電荷NC經由成為導通狀態之第1 n型電晶體330-1放電至低電位電源配線VSS，因此，抑制由負電荷NC引起之信號配線SL之電位變動，不易對與信號配線SL電性連接之半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)等產生無法恢復之靜電損害(例如靜電擊穿)。
若因靜電而正電荷PC附加至信號配線SL，則第1 n型電晶體330-1之閘極333-1a相對於汲極335-1具有負電位，第1 n型電晶體330-1成為非導通狀態。第1 p型電晶體310-1之閘極313-1a相對於汲極315-1具有負電位，第1 p型電晶體310-1成為導通狀態。
因此，如圖11(b)所示，因靜電而附加至信號配線SL之正電荷PC經由成為導通狀態之第1 p型電晶體310-1放電至高電位電源配線VDD。由於附加至信號配線SL之正電荷PC經由成為導通狀態之第1 p型電晶體310-1放電至高電位電源配線VDD，故抑制由正電荷PC引起之信號配線SL之電位變動，不易對與信號配線SL電性連接之半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)等產生無法恢復之靜電損害。
低電位電源配線VSS及高電位電源配線VDD係對半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)供給電力之配線，信號配線SL係供給驅動液晶裝置100之信號之配線，於低電位電源配線VSS及高電位電源配線VDD，與信號配線SL相比供更大之電流流過。因此，低電位電源配線VSS及高電位電源配線VDD之面積大於信號配線SL之面積，即，低電位電源配線VSS及高電位電源配線VDD之配線電容大於信號配線SL之配線電容，低電位電源配線VSS及高電位電源配線VDD易於較信號配線SL供更大之電流流過。
假設因靜電而等量之電荷附加至低電位電源配線VSS、高電位電源配線VDD、及信號配線SL之情形時，面積(配線電容)較小之信號配線SL與面積(配線電容)較大之低電位電源配線VSS及高電位電源配線VDD相比，產生較大之電位變動。又，配線電容較大之低電位電源配線VSS及高電位電源配線VDD與配線電容較小之信號配線SL相比，產生較小之電位變動。如此，於低電位電源配線VSS、高電位電源配線VDD、及信號配線SL，靜電之影響不同。
如圖11(a)及圖11(b)所示，因靜電而附加至信號配線SL之負電荷NC或正電荷PC放電至低電位電源配線VSS或高電位電源配線VDD之任一者，減小由靜電引起之信號配線SL之電位變動。被放電有電荷之側之配線(低電位電源配線VSS、高電位電源配線VDD)具有比被附加有電荷之側之配線(信號配線SL)大之配線電容，因此，即便放電電荷，被放電有電荷之側之配線(低電位電源配線VSS、高電位電源配線VDD)之電位變動亦較被附加有電荷之側之配線(信號配線SL)之電位變動小。由此，與被附加有電荷之側之配線(信號配線SL)同樣地，於被放電有電荷之側之配線(低電位電源配線VSS、高電位電源配線VDD)，由靜電引起之不良情況(無法恢復之靜電損害)亦得到抑制。
如此，就被放電因靜電而產生之電荷之側之配線而言，較配線電容較小之配線(信號配線SL)，配線電容較大之配線(低電位電源配線VSS、高電位電源配線VDD)更佳。
如圖9(b)及圖10(a)所示，將因靜電而附加至低電位電源配線VSS或高電位電源配線VDD之負電荷NC或正電荷PC分散地放電至信號配線SL與電源配線(低電位電源配線VSS或高電位電源配線VDD之任一者)之兩者，減小由靜電引起之低電位電源配線VSS或高電位電源配線VDD之電位變動。
例如，於使用公知技術之靜電保護電路之情形時，因靜電而附加至低電位電源配線VSS或高電位電源配線VDD之負電荷NC或正電荷PC僅放電至信號配線SL。於此情形時，由於被放電有電荷之側之配線(信號配線SL)具有比被附加有電荷之側之配線(低電位電源配線VSS、高電位電源配線VDD)小之配線電容，故藉由放電電荷，而被放電有電荷之側之配線(信號配線SL)之電位變動較被附加有電荷之側之配線(低電位電源配線VSS、高電位電源配線VDD)之電位變動大。即，藉由將因靜電而附加至低電位電源配線VSS或高電位電源配線 VDD之負電荷NC或正電荷PC僅放電至信號配線SL，有信號配線SL產生較大之電位變動，而對與信號配線SL電性連接之半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)產生無法恢復之靜電損害之虞。
於靜電保護電路300，將因靜電而附加至低電位電源配線VSS或高電位電源配線VDD之負電荷NC或正電荷PC分散地放電至信號配線SL與電源配線(低電位電源配線VSS或高電位電源配線VDD之任一者)之兩者。由此，與使用公知技術之靜電保護電路之情形相比，被放電有電荷之側之配線(信號配線SL)之電位變動變小，不易對與信號配線SL電性連接之半導體電路(取樣電路7、資料線驅動電路101、掃描線驅動電路104)產生無法恢復之靜電損害。
進而，因靜電而附加之電荷之放電之容易度根據被放電電荷之側之配線之配線電容而不同。詳細而言，被放電電荷之側之配線之配線電容較大之情形與被放電電荷之側之配線之配線電容較小之情形相比，更容易放電因靜電而附加之電荷。由此，被放電電荷之側之配線之配線電容較大之情形與被放電電荷之側之配線之配線電容較小之情形相比，可較快地放電因靜電而附加之電荷。若較快地放電因靜電而附加之電荷，則被附加有靜電之側之配線之電位變動亦變小。
於使用公知技術之靜電保護電路之情形時，被放電電荷之側之配線成為信號配線SL。於使用本實施形態之靜電保護電路300之情形時，被放電電荷之側之配線成為信號配線SL及電源配線(低電位電源配線VSS或高電位電源配線VDD之任一者)。因此，被放電電荷之側之配線之配線電容係靜電保護電路300大於公知技術之靜電保護電路。由此，靜電保護電路300與公知技術之靜電保護電路相比，可較快地放電因靜電而附加之電荷，減小被附加有靜電之側之配線之電位變動。
如此，本實施形態之靜電保護電路300與公知技術之靜電保護電路相比，被附加有靜電之側之配線及被放電有靜電之側之配線之兩者之電位變動變小，因此，可更有力地抑制由靜電引起之不良情況(無法恢復之靜電損害)。
於製造液晶裝置100之步驟中，因各種因素而產生靜電。例如，於使用電漿環境之處理(清洗、成膜、蝕刻等)中，電漿成為靜電之產生源。於搬送或搬運中，因滑動或摩擦等而產生靜電。帶電之構件(匣、治具等)亦成為靜電之產生源。進而，液晶裝置100完成之後，亦因各種因素而產生靜電。
與面積較小之信號配線SL相比，該等靜電更容易作用於面積較大之低電位電源配線VSS及高電位電源配線VDD。即，與面積較小之信號配線SL相比，容易因靜電對面積較大之低電位電源配線VSS及高電位電源配線VDD附加較大量之電荷。附加至低電位電源配線VSS或高電位電源配線VDD之較大量之電荷係如圖9(b)或圖10(a)所示，經由成為導通狀態之第1靜電保護電路301放電至信號配線SL，且經由成為導通狀態之第2靜電保護電路302放電至電源配線(低電位電源配線VSS或高電位電源配線VDD之任一者)。
如上所述，因靜電而附加之電荷存在相較配線電容較小之配線之側而更容易流向配線電容較大之配線之側的關係，因此，因靜電而附加之電荷相較第1靜電保護電路301之側而更容易流向第2靜電保護電路302之側。進而，由於容易因靜電對低電位電源配線VSS及高電位電源配線VDD附加較大量之電荷，故較大量之電荷(以下，稱為放電電流)容易流過第2靜電保護電路302。
假設第1靜電保護電路301及第2靜電保護電路302之電阻大致相同之情形時，較大之放電電流流過第2靜電保護電路302。流過第2靜電保護電路302之放電電流之電流值係與因靜電而附加至低電位電源 配線VSS及高電位電源配線VDD之電荷之量成正比。因此，若附加至低電位電源配線VSS及高電位電源配線VDD之電荷之量變大，則有第2靜電保護電路302被損壞般之過剩之放電電流流過之虞。
如上所述，第2靜電保護電路302之電阻高於第1靜電保護電路301，因此，可抑制第2靜電保護電路302被損壞般之過剩之放電電流。即，藉由使第2靜電保護電路302之電阻高於第1靜電保護電路301，提高靜電保護電路302(靜電保護電路300)之相對於靜電之耐性，而第2靜電保護電路302(靜電保護電路300)長時間穩定地動作。
為了使第2靜電保護電路302之電阻高於第1靜電保護電路301，而使第2 n型電晶體330-2之通道長度L2大於第1 n型電晶體330-1之通道長度L1，使第2 p型電晶體310-2之通道長度L2大於第1 p型電晶體310-1之通道長度L2。因此，形成於通道區域之電容係第2 n型電晶體330-2大於第1 n型電晶體330-1，第2 p型電晶體310-2大於第1 p型電晶體310-1。即，第2 n型電晶體330-2及第2 p型電晶體310-2具有較第1 n型電晶體330-1及第1 p型電晶體310-1大之電容。
如上所述，較大之電流容易流過低電位電源配線VSS及高電位電源配線VDD。進而，若較大之電流流過低電位電源配線VSS及高電位電源配線VDD，則低電位電源配線VSS及高電位電源配線VDD之電位變動。於本實施形態中，由於具有較大之電容之第2靜電保護電路302(第2 n型電晶體330-2及第2 p型電晶體310-2)與低電位電源配線VSS及高電位電源配線VDD電性連接，故低電位電源配線VSS及高電位電源配線VDD之配線電容變大，即便較大之電流流過，低電位電源配線VSS及高電位電源配線VDD之電位變動亦變小。因此，低電位電源配線VSS及高電位電源配線VDD之電位之穩定性提高，而能夠使液晶裝置100穩定地動作。
即，由電容大於第1靜電保護電路301之電晶體構成第2靜電保護 電路302(由電阻大於第1靜電保護電路301之電晶體構成第2靜電保護電路302)，藉此除能夠發揮上述抑制靜電之影響之效果以外，亦能夠發揮如下新效果：可增大低電位電源配線VSS及高電位電源配線VDD之配線電容，提高低電位電源配線VSS及高電位電源配線VDD之電位之穩定性，而使液晶裝置100穩定地動作。
如上所述，於本實施形態中，可獲得以下之效果。
(1)靜電保護電路300包含構成與公知技術相同之第1靜電保護電路301、及構成與公知技術不同之第2靜電保護電路302。若使用靜電保護電路300，則與使用公知技術之靜電保護電路之情形相比，可自因靜電而附加有電荷之側之配線(低電位電源配線VSS及高電位電源配線VDD)較快地放電因靜電而產生之電荷，減小因靜電而附加有電荷之側之配線之電位變動，進而，亦可減小被放電有因靜電而產生之電荷之側之配線之電位變動。因此，靜電保護電路300與公知技術之靜電保護電路相比，可更有力地抑制靜電對低電位電源配線VSS及高電位電源配線VDD之影響，而可提高液晶裝置100之相對於靜電之耐性(可靠性)。
(2)由於第2靜電保護電路302之電阻高於第1靜電保護電路301，故第2靜電保護電路302被損壞般之過剩之放電電流被抑制，而可提高靜電保護電路300(第2靜電保護電路302)之相對於靜電之耐性，使靜電保護電路300長時間穩定地動作。
(3)由於第2靜電保護電路302形成有較第1靜電保護電路301大之電容，故藉由將第2靜電保護電路302電性連接於低電位電源配線VSS及高電位電源配線VDD，而低電位電源配線VSS及高電位電源配線VDD之配線電容變大，可減小較大之電流流過之情形時之低電位電源配線VSS及高電位電源配線VDD之電位變動。因此，低電位電源配線VSS及高電位電源配線VDD之電位之穩定性提高，而能夠使液晶裝置 100穩定地動作。
(實施形態2)「電子機器」圖12係表示作為電子機器之投射型顯示裝置(液晶投影儀)之構成的概略圖。如圖12所示，作為本實施形態之電子機器之投射型顯示裝置1000包括沿著系統光軸L配置之偏光照明裝置1100、作為光分離元件之2個分色鏡1104、1105、3個反射鏡1106、1107、1108、5個中繼透鏡1201、1202、1203、1204、1205、3個作為光調變機構之透過型液晶光閥1210、1220、1230、作為光合成元件之合光稜鏡1206、及投射透鏡1207。
偏光照明裝置1100概略包括作為包含超高壓水銀燈或鹵素燈等白色光源之光源之燈單元1101、積分器透鏡1102、及偏光轉換元件1103。
分色鏡1104使自偏光照明裝置1100射出之偏光光束中之紅色光(R)反射，且使綠色光(G)與藍色光(B)透過。另一個分色鏡1105使透過分色鏡1104之綠色光(G)反射，且使藍色光(B)透過。
由分色鏡1104反射之紅色光(R)在反射鏡1106反射後經由中繼透鏡1205而入射至液晶光閥1210。
由分色鏡1105反射之綠色光(G)經由中繼透鏡1204而入射至液晶光閥1220。
透過分色鏡1105之藍色光(B)經由包含3個中繼透鏡1201、1202、1203與2個反射鏡1107、1108之導光系統而入射至液晶光閥1230。
液晶光閥1210、1220、1230分別相對於合光稜鏡1206之每種色光之入射面而對向配置。入射至液晶光閥1210、1220、1230之色光基於影像資訊(影像信號)而經調變並朝向合光稜鏡1206射出。該稜鏡係貼合有4個直角稜鏡，且於其內表面呈十字狀形成有反射紅色光之多層介質膜與反射藍色光之多層介質膜。由該等多層介質膜合成3種色光而合成顯示彩色圖像之光。經合成之光係由作為投射光學系統之投 射透鏡1207投射至屏幕1300上而放大顯示圖像。
液晶光閥1210、1220、1230係應用上述液晶裝置100。液晶裝置100包含實施形態1之靜電保護電路300，不易對半導體電路(資料線驅動電路101、取樣電路7、掃描線驅動電路104等)等產生無法恢復之靜電損害(例如靜電擊穿)。因此，應用有該液晶裝置100之投射型顯示裝置1000不易受靜電之影響，具有較高之可靠性。
本發明並不限於上述實施形態，可於不違反自申請專利範圍及說明書整體領會之發明之主旨或思想之範圍內進行適當變更，進行了此種變更之液晶裝置及應用該液晶裝置之電子機器亦包含於本發明之技術性範圍內。
除上述實施形態以外亦考慮各種變化例。以下，列舉變化例進行說明。
(變化例1)圖13與圖7對應，係表示第1靜電保護電路(第1 p型電晶體、第1 n型電晶體)之構造之概略剖面圖。圖14(a)與圖8(a)對應，係表示第2 p型電晶體之構造之概略剖面圖。圖14(b)與圖8(b)對應，係表示第2 n型電晶體之構造之概略剖面圖。再者，對與實施形態1相同之構成標註相同之符號並省略詳細之說明。
構成本變化例之靜電保護電路300之電晶體具有於半導體層之通道區域之兩側配置有低濃度雜質區域(高電阻區域)之LDD(Lightly Doped Drain，輕摻雜汲極)構造。構成實施形態1之靜電保護電路300之電晶體不具有此種LDD構造(低濃度雜質區域)。該方面係本變化例與實施形態1之不同點。
詳細而言，如圖13所示，本變化例之第1 p型電晶體310-1之半導體層311-1包括高濃度汲極區域311-1e、低濃度汲極區域311-1c、通道區域311-1a、低濃度源極區域311-1b、及高濃度源極區域311-1d。即，本變化例之第1 p型電晶體310-1具有於半導體層311-1之通道區域 311-1a之兩側配置有低濃度雜質區域311-1b、311-1c(高電阻區域)之LDD構造。
本變化例之第1 n型電晶體330-1之半導體層331-1包括高濃度汲極區域331-1e、低濃度汲極區域331-1c、通道區域331-1a、低濃度源極區域331-1b、及高濃度源極區域331-1d。即，本變化例之第1 n型電晶體330-1具有於半導體層331-1之通道區域331-1a之兩側配置有低濃度雜質區域331-1b、331-1c(高電阻區域)之LDD構造。
如圖14(a)所示，本變化例之第2 p型電晶體310-2之半導體層311-2包括高濃度汲極區域311-2e、低濃度汲極區域311-2c、通道區域311-2a、低濃度源極區域311-2b、及高濃度源極區域311-2d。即，本變化例之第2 p型電晶體310-2具有於半導體層311-2之通道區域311-2a之兩側配置有低濃度雜質區域311-2b、311-2c(高電阻區域)之LDD構造。
如圖14(b)所示，本變化例之第2 n型電晶體330-2之半導體層331-2包括高濃度汲極區域331-2e、低濃度汲極區域331-2c、通道區域331-2a、低濃度源極區域331-2b、及高濃度源極區域331-2d。即，本變化例之第2 n型電晶體330-2具有於半導體層331-2之通道區域331-2a之兩側配置有低濃度雜質區域331-2b、331-2c(高電阻區域)之LDD構造。
於本變化例中，使構成第2靜電保護電路302之電晶體之LDD區域之雜質濃度小於構成第1靜電保護電路301之電晶體之LDD區域之雜質濃度，使第2靜電保護電路302之LDD區域之電阻高於第1靜電保護電路301之LDD區域。其結果，第2 p型電晶體310-2之電阻高於第1 p型電晶體310-1，第2 n型電晶體330-2之電阻高於第1 n型電晶體330-1。因此，第2靜電保護電路302之電阻高於第1靜電保護電路301。
如此，除調整構成第2靜電保護電路302及第1靜電保護電路301之電晶體之通道長度或通道寬度的方法以外，亦可藉由調整構成第2靜電保護電路302及第1靜電保護電路301之電晶體之LDD區域之雜質 濃度(電阻)，而使第2靜電保護電路302之電阻高於第1靜電保護電路301。
進而，亦可藉由對構成第2靜電保護電路302及第1靜電保護電路301之電晶體設置偏置區域(省略圖示)，調整偏置區域之尺寸，而使第2靜電保護電路302之電阻高於第1靜電保護電路301。
(變化例2)圖15與圖5對應，係表示變化例2之靜電保護電路之構成之電路圖。再者，對與實施形態1相同之構成標註相同之符號並省略詳細之說明。
實施形態1之靜電保護電路300與本變化例之靜電保護電路300之不同之處在於第2靜電保護電路302之構成。
詳細而言，實施形態1之第2靜電保護電路302包括第2 n型電晶體330-2與第2 p型電晶體310-2(參照圖5)。如圖15(a)所示，本變化例之第2靜電保護電路302包括第2 n型電晶體330-2。或者，如圖15(b)所示，本變化例之第2靜電保護電路302包括第2 p型電晶體310-2。該方面係本變化例與實施形態1之不同點。
於包括第2 n型電晶體330-2或第2 p型電晶體310-2之任一者之第2靜電保護電路302中，亦與包括第2 n型電晶體330-2及第2 p型電晶體310-2之兩者之實施形態1之第2靜電保護電路302同樣地，可抑制靜電對低電位電源配線VSS及高電位電源配線VDD之影響。
進而，本變化例之第2靜電保護電路302之面積比實施形態1之第2靜電保護電路302之面積小，因此，可謀求靜電保護電路300之省空間化。
如本變化例及實施形態1所示，第2靜電保護電路302只要為包括第2 n型電晶體330-2及第2 p型電晶體310-2之至少一者之構成即可。
(變化例3)靜電保護電路300並不限定於應用於液晶裝置100，例如，可應用於包含有機電致發光元件之發光裝置。藉由應用靜電保護 電路300，可提供一種不易受靜電之影響之可靠性較高之發光裝置。
進而，靜電保護電路300亦可應用於在半導體基板或絕緣基板等上形成有感測器、致動器、電子電路等之MEMS(Micro Electro Mechanical Systems，微機電系統)、或包含半導體電路之電子器件。例如，形成於半導體基板之包括MOS(Metal Oxide Semiconductor，金氧半導體)電晶體之積體電路中之靜電保護電路亦為本發明之應用範圍。
(變化例4)靜電保護電路300只要與被供給最低之電位之配線(例如低電位電源配線VSS)、電位高於該配線之電位之配線(例如信號配線SL)、及被供給最高之電位之配線(例如高電位電源配線VDD)電性連接即可。進而，只要存在被供給如上所述之電位之配線，便可將靜電保護電路300配置於液晶裝置(光電裝置)之任意之場所。
具體而言，靜電保護電路300係配置於外部電路連接端子102與半導體電路(資料線驅動電路101、取樣電路7、掃描線驅動電路104)之間之區域，但並不限定於此。例如，亦可將靜電保護電路300配置於資料線驅動電路101或掃描線驅動電路104之內部，亦可配置於半導體電路(資料線驅動電路101、取樣電路7、掃描線驅動電路104)與顯示區域E之間。
進而，於實施形態1中，將靜電保護電路300連接於低電位電源配線VSS、高電位電源配線VDD、及信號配線SL，但並不限定於此。例如，亦可為將靜電保護電路300電性連接於複數條信號配線SL中被供給最低之電位之信號配線SL、被供給最高之電位之信號配線SL、及其他信號配線SL的構成。
(變化例5)應用實施形態1之液晶裝置100之電子機器並不限定於實施形態2之投射型顯示裝置1000。例如，除投射型顯示裝置1000以外，可將實施形態1之液晶裝置應用於投射型之HUD(Head Up Display，抬頭顯示器)、HMD(Head Mounted Display，頭戴式顯示器)、電子書、個人電腦、數位靜態相機、液晶電視、取景器型或螢幕監控型之錄影機、汽車導航系統、POS(Point Of Sale，銷售點)等資訊終端機器、及電子記事本等電子機器。
進而，於搭載有實施形態1之靜電保護電路300之電子機器中，靜電之影響亦得到抑制，具有較高之可靠性。即，只要為包括靜電保護電路300及/或包含靜電保護電路300之光電裝置之電子機器，便可抑制靜電之影響，而具有較高之可靠性。

Claims (7)

  1. 一種靜電保護電路，其特徵在於：上述靜電保護電路係與第1電源配線、第2電源配線及信號配線電性連接者；上述靜電保護電路包含：第1靜電保護電路及第2靜電保護電路；且上述第1靜電保護電路包括第1n型電晶體及第1p型電晶體；上述第2靜電保護電路包括第2n型電晶體及第2p型電晶體中之至少之一者；上述第1n型電晶體、上述第1p型電晶體、上述第2n型電晶體及上述第2p型電晶體中之至少一者各自將源極及汲極中之一者連接於閘極；上述第1n型電晶體之閘極電性連接於上述第1電源配線；上述第1n型電晶體之源極及汲極中之另一者電性連接於上述信號配線；上述第1p型電晶體之閘極電性連接於上述第2電源配線；上述第1p型電晶體之源極及汲極中之另一者電性連接於上述信號配線；於上述第2n型電晶體及上述第2p型電晶體中之至少一者，源極及汲極中之另一者電性連接於上述第1電源配線或上述第2電源配線；上述第2靜電保護電路所包含之上述第2n型電晶體及/或上述第2p型電晶體之電阻高於上述第1靜電保護電路所包含之上述第1n型電晶體及上述第1p型電晶體。
  2. 如請求項1之靜電保護電路，其中上述第2靜電保護電路包括上述第2n型電晶體及上述第2p型電晶體； 上述第2n型電晶體之閘極及上述第2p型電晶體之源極及汲極中之另一者電性連接於上述第1電源配線；上述第2p型電晶體之閘極及上述第2n型電晶體之源極及汲極中之另一者電性連接於上述第2電源配線。
  3. 如請求項1或2之靜電保護電路，其中上述第1n型電晶體及上述第2n型電晶體具有大致相同之通道寬度；上述第1p型電晶體及上述第2p型電晶體具有大致相同之通道寬度；上述第2n型電晶體之通道長度包含上述第1n型電晶體之通道長度之120%或者大於上述120%；上述第2p型電晶體之通道長度包含上述第1p型電晶體之通道長度之120%或者大於上述120%。
  4. 一種光電裝置，其特徵在於包括如請求項1至3中任一項之靜電保護電路。
  5. 一種光電裝置，其特徵在於包含：顯示區域，其配置有掃描線，資料線及像素；半導體電路；外部電路連接端子；電源配線，其包含低電位電源配線及高電位電源配線，且對上述半導體電路供給電源；信號配線，其連接於上述外部電路連接端子；及靜電保護電路，其配置於上述顯示區域與上述外部電路連接端子之間；且上述靜電保護電路包含：抑制對上述信號配線之靜電影響之第1靜電保護電路及抑制對上述電源配線之靜電影響之第2靜電保護電路； 上述第2靜電保護電路之電阻高於上述第1靜電保護電路。
  6. 如請求項5之光電裝置，其中上述第1靜電保護電路及上述第2靜電保護電路包含半導體層、閘極絕緣膜、閘極電極及層間絕緣膜之層結構；於上述第1靜電保護電路，上述信號配線、上述低電位電源配線及上述高電位電源配線設置於同層，且上述信號配線、上述低電位電源配線及上述高電位電源配線在與上述半導體層之間具有設置於上述層間絕緣膜之接觸孔；於上述第2靜電保護電路，上述低電位電源配線及上述高電位電源配線設置於同層，且上述低電位電源配線及上述高電位電源配線在與上述半導體層之間具有設置於上述層間絕緣膜之接觸孔。
  7. 一種電子機器，其特徵在於包括如請求項1至3中任一項之靜電保護電路或如請求項4至6中任一項之光電裝置。
TW103135091A 2013-10-11 2014-10-08 靜電保護電路、光電裝置及電子機器 TWI634376B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013213462A JP6079548B2 (ja) 2013-10-11 2013-10-11 静電気保護回路、電気光学装置、及び電子機器
JP2013-213462 2013-10-11

Publications (2)

Publication Number Publication Date
TW201514596A TW201514596A (zh) 2015-04-16
TWI634376B true TWI634376B (zh) 2018-09-01

Family

ID=52812767

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103135091A TWI634376B (zh) 2013-10-11 2014-10-08 靜電保護電路、光電裝置及電子機器

Country Status (6)

Country Link
US (1) US9977299B2 (zh)
JP (1) JP6079548B2 (zh)
KR (1) KR20160068900A (zh)
CN (1) CN105637630B (zh)
TW (1) TWI634376B (zh)
WO (1) WO2015052940A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102400333B1 (ko) * 2015-12-10 2022-05-19 엘지디스플레이 주식회사 어레이 기판과 이를 포함한 액정표시장치
CN106652822A (zh) * 2017-02-28 2017-05-10 深圳市华星光电技术有限公司 一种阵列基板及发光二极管显示器
CN106932987B (zh) * 2017-05-09 2018-08-31 惠科股份有限公司 一种显示面板和显示装置
CN107402464B (zh) * 2017-07-21 2019-12-24 惠科股份有限公司 一种静电放电电路和显示面板
CN107342284A (zh) * 2017-08-14 2017-11-10 武汉天马微电子有限公司 显示基板及显示装置
CN110049609B (zh) * 2019-04-17 2020-07-10 深圳市华星光电半导体显示技术有限公司 静电释放电路和显示面板
JP7302417B2 (ja) * 2019-10-02 2023-07-04 セイコーエプソン株式会社 温度検出回路、電気光学装置および電子機器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303314A (ja) * 1997-04-24 1998-11-13 Toshiba Microelectron Corp 半導体集積回路
US20020146878A1 (en) * 2001-04-05 2002-10-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
TW200603069A (en) * 2004-07-05 2006-01-16 Seiko Epson Corp Semiconductor device, display device, and electronic apparatus
US20100053827A1 (en) * 2008-08-08 2010-03-04 Harumi Kawano Protection circuit
TW201248825A (en) * 2011-03-29 2012-12-01 Seiko Epson Corp Electrooptic device substrate, electrooptic device, method of manufacturing electrooptic device, and electronic apparatus

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2743376B2 (ja) 1988-04-28 1998-04-22 セイコーエプソン株式会社 薄膜集積回路の製造方法
US7148508B2 (en) * 2002-03-20 2006-12-12 Seiko Epson Corporation Wiring substrate, electronic device, electro-optical device, and electronic apparatus
JP4877866B2 (ja) 2003-10-28 2012-02-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4574158B2 (ja) 2003-10-28 2010-11-04 株式会社半導体エネルギー研究所 半導体表示装置及びその作製方法
JP4822686B2 (ja) * 2004-10-15 2011-11-24 パナソニック株式会社 保護回路及びこれを搭載した半導体集積回路
TWI358872B (en) * 2008-01-09 2012-02-21 Chunghwa Picture Tubes Ltd Two-way electrostatic discharge protection circuit
US8749930B2 (en) 2009-02-09 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Protection circuit, semiconductor device, photoelectric conversion device, and electronic device
JP2011018775A (ja) 2009-07-09 2011-01-27 Seiko Epson Corp 静電保護回路及び半導体回路
KR101901869B1 (ko) * 2011-11-10 2018-09-28 삼성전자주식회사 Ｅｓｄ 보호 기능을 강화한 디스플레이 구동 장치 및 디스플레이 시스템
JP6028332B2 (ja) * 2012-01-12 2016-11-16 セイコーエプソン株式会社 液晶装置、及び電子機器
JP6056175B2 (ja) * 2012-04-03 2017-01-11 セイコーエプソン株式会社 電気光学装置及び電子機器
US9142954B2 (en) * 2012-06-29 2015-09-22 Shanghai Tianma Micro-electronics Co., Ltd. ESD protection system and X-ray flat panel detector
JP5950109B2 (ja) * 2012-09-11 2016-07-13 セイコーエプソン株式会社 電気泳動表示装置の駆動方法、電気泳動表示装置、電子機器および電子時計

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303314A (ja) * 1997-04-24 1998-11-13 Toshiba Microelectron Corp 半導体集積回路
US20020146878A1 (en) * 2001-04-05 2002-10-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
TW200603069A (en) * 2004-07-05 2006-01-16 Seiko Epson Corp Semiconductor device, display device, and electronic apparatus
US20100053827A1 (en) * 2008-08-08 2010-03-04 Harumi Kawano Protection circuit
TW201248825A (en) * 2011-03-29 2012-12-01 Seiko Epson Corp Electrooptic device substrate, electrooptic device, method of manufacturing electrooptic device, and electronic apparatus

Also Published As

Publication number Publication date
KR20160068900A (ko) 2016-06-15
CN105637630A (zh) 2016-06-01
US20160238911A1 (en) 2016-08-18
JP6079548B2 (ja) 2017-02-15
TW201514596A (zh) 2015-04-16
US9977299B2 (en) 2018-05-22
CN105637630B (zh) 2018-11-27
WO2015052940A1 (en) 2015-04-16
JP2015076563A (ja) 2015-04-20

Similar Documents

Publication Publication Date Title
JP5786601B2 (ja) 電気光学装置、及び電子機器
TWI634376B (zh) 靜電保護電路、光電裝置及電子機器
JP5834733B2 (ja) 電気光学装置、電子機器
US9768158B2 (en) Static electricity protection circuit, electro-optic device and electronic device
JP2013080040A (ja) 電気光学装置、電気光学装置の製造方法、及び電子機器
JP6028332B2 (ja) 液晶装置、及び電子機器
US9164336B2 (en) Electro-optical device and electronic apparatus
US9461033B2 (en) Electro-optical device, electronic apparatus and semiconductor device
JP2014013301A (ja) 電気光学装置、及び電子機器
JP2018136477A (ja) 電気光学装置、電子機器
JP2017120295A (ja) 電気光学装置、電子機器
TW201435850A (zh) 光電裝置、電子機器及驅動電路
JP6315113B2 (ja) 電気光学装置及び電子機器
JP6237069B2 (ja) 電気光学装置、及び電子機器
JP2012181308A (ja) 電気光学装置および電子機器
JP5347412B2 (ja) 電気光学装置及び電子機器
JP2009069247A (ja) 電気光学装置、その製造方法及び電子機器、並びに配線構造
JP6107356B2 (ja) 静電保護回路、電気光学装置、及び電子機器
JP2013178435A (ja) 電気光学装置及び電子機器
JP5987461B2 (ja) 電気光学装置の製造方法、及び、電気光学装置
JP2016042189A (ja) 電気光学装置、電子機器
JP2010091740A (ja) 電気光学装置及び電子機器
JP2014157304A (ja) 電気光学装置、電子機器
JP2013246228A (ja) 電気光学装置の製造方法
JP2015087689A (ja) 電気光学装置、電子機器