CN105637630B - 静电防护电路、电光装置及电子设备 - Google Patents

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Abstract

第一静电防护电路配备第一n型晶体管和第一p型晶体管，第二静电防护电路配备第二n型晶体管和第二p型晶体管中的至少一者，源与这些晶体管的栅连接，第一n型晶体管的栅与低电位电源配线VSS进行电连接，第一n型晶体管的漏与信号配线SL进行电连接，第一p型晶体管的栅与高电位电源配线VDD进行电连接，第一p型晶体管的漏与信号配线SL进行电连接，第二n型晶体管和第二p型晶体管中的至少一者的漏与低电位电源配线VSS或高电位电源配线VDD进行电连接。

Description

静电防护电路、电光装置及电子设备
技术领域
本发明涉及静电防护电路，安装有静电防护电路的电光装置，以及电子设备。
背景技术
作为电光装置的有源驱动型液晶装置具有调制光的像素、驱动像素的半导体电路(扫描线驱动电路、数据线驱动电路等)等。在该液晶装置中存在如下问题：即，构成像素、半导体电路等的晶体管会遭受静电导致的不可挽回的静电损害，并且抑制静电影响的静电对策很重要。例如，PTL 1提出一种配备有静电保护电路(静电防护电路)的液晶装置。
图16是PTL 1中描述的静电防护电路的电路图。如图16所示，PTL1中描述的静电防护电路500具有p型晶体管504和n型晶体管505。p型晶体管504的源和栅与高电位配线502连接并且被提供电位VH。n型晶体管505的源和栅与低电位配线503连接并且被提供电位VL，该电位VL是低于电位VH的电位。p型晶体管504的漏和n型晶体管505的漏与信号配线501连接。
在信号配线501的电位处于VL到VH的范围内的情况下，p型晶体管504和n型晶体管505处于关断状态，并且在没有来自信号配线501、高电位配线502或低电位配线503的电气干扰的情况下，液晶装置正常工作。当信号配线501的电位因静电而处于VL到VH的范围之外时，p型晶体管504和n型晶体管505中的一者处于接通状态(导通状态)。例如，当信号配线501的电位因静电而大于VH时，p型晶体管504处于接通状态。当信号配线501的电位因静电而低于VL时，n型晶体管505处于接通状态。在此方式中，当信号配线501的电位因静电而变化时，高电位配线502和低电位配线503中的一者处于导通状态，信号配线501也是如此。然后，因静电而被施加到信号配线501上的电荷被分布(释放)到高电位配线502或低电位配线503中处于导通状态的任一者，并且因静电而导致的信号配线501的电位变化减小。由于因静电而导致的信号配线501的电位变化减小，因此与信号配线501连接的半导体电路难以遭受不可挽回的静电损害(例如，静电击穿)。
引用列表
专利文献
PTL 1：JP-A-2006-18165
发明内容
技术问题
如上所述，PTL 1中描述的液晶装置具有静电防护电路500，该电路将因静电而被施加到信号配线501上的电荷释放到高电位配线502或低电位配线503中的任一者。
但是，在静电导致的电荷被施加到上述静电防护电路500中的高电位配线502或低电位配线503中的任一者的情况下，难以释放电荷。出于该原因，当静电导致的电荷被施加到高电位配线502时，高电位配线502的电位发生变化，并且存在与高电位配线502电连接的晶体管(例如，p型晶体管504)会遭受不可挽回的静电损害的问题。当静电导致的电荷被施加到低电位配线503时，低电位配线503的电位发生变化，并且存在与低电位配线503电连接的晶体管(例如，n型晶体管505)会遭受不可挽回的静电损害的问题。
通过此方式，在PTL 1中描述的液晶装置中，存在如下问题：即，难以抑制静电对高电位配线502或低电位配线503的影响。
问题的解决方案
做出本发明是为了解决上述问题中的至少一部分，并且可以通过下面的形式或应用实例来实现。
(应用实例1)根据该应用实例的静电防护电路具有第一静电防护电路、第二静电防护电路、第一电源配线、第二电源配线和信号配线，其中所述第一静电防护电路和所述第二静电防护电路中的每一者分别与所述第一电源配线、所述第二电源配线和所述信号配线进行电连接，所述第一静电防护电路设置有第一晶体管和第二晶体管，所述第二静电防护电路设置有第三晶体管，所述第一晶体管为n型晶体管，所述第二晶体管为p型晶体管，所述第三晶体管为n型或p型晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管中的每一晶体管的源和漏中的一者与栅进行电连接，所述第一晶体管的栅与所述第一电源配线进行电连接，所述第一晶体管的源和漏中的另一者与所述信号配线进行电连接，所述第二晶体管的栅与所述第二电源配线进行电连接，所述第二晶体管的源和漏中的另一者与所述信号配线进行电连接，所述第三晶体管的源和漏中的另一者与所述第一电源配线或所述第二电源配线进行电连接。
所述第一静电防护电路设置有所述第一晶体管和所述第二晶体管。当正电荷因静电而被施加到所述信号配线上时，所述第一晶体管的栅相对于源和漏中的另一者具有负电位且所述第一晶体管处于非导通状态，并且所述第二晶体管的栅相对于源和漏中的另一者具有负电位且所述第二晶体管处于导通状态。出于该原因，因静电而被施加到所述信号配线上的正电荷经由处于导通状态的所述第二晶体管被释放到所述第二电源配线。当负电荷因静电而被施加到所述信号配线上时，所述第一晶体管的栅相对于源和漏中的另一者具有正电位且所述第一晶体管处于导通状态，并且所述第二晶体管的栅相对于源和漏中的另一者具有正电位且所述第二晶体管处于非导通状态。出于该原因，因静电而被施加到所述信号配线上的负电荷经由处于导通状态的所述第一晶体管被释放到所述第一电源配线。也就是说，所述第一静电防护电路将因静电而被施加的电荷释放到所述第一电源配线或所述第二电源配线中的任一者，并且具有抑制所述电荷的影响的作用。
所述第二静电防护电路设置有第三晶体管，该晶体管为n型或p型晶体管，并且源和漏中的另一者与所述第一电源配线或所述第二电源配线进行电连接。因静电而被施加到所述第一电源配线或所述第二电源配线上的静电电荷经由与所述第一电源配线或所述第二电源配线进行电连接的源和漏中的另一者而被释放到连接源和漏中的一者的配线侧。也就是说，所述第二静电防护电路释放被施加到所述第一电源配线或所述第二电源配线上的电荷，并且具有抑制相对于所述第一电源配线或所述第二电源配线而言的静电影响的作用。
在此方式中，根据该应用实例的静电防护电路具有抑制相对于所述信号配线而言的静电影响的静电防护电路(第一静电防护电路)和抑制相对于所述第一电源配线或所述第二电源配线而言的静电影响的静电防护电路(第二静电防护电路)。在此，本领域的公知技术(JP-A-2006-18165)中的高电位配线和低电位配线与该应用实例中的所述第一电源配线和所述第二电源配线对应。因此，根据该应用实例的静电防护电路克服了本领域的公知技术中的诸如难以抑制相对于高电位配线或低电位配线(所述第一电源配线或所述第二电源配线)而言的静电影响之类的问题，并且除所述信号配线之外，还抑制相对于所述第一电源配线和所述第二电源配线而言的静电影响，并且与所述信号配线、所述第一电源配线和所述第二电源配线进行电连接的元件(例如，晶体管)难以遭受不可挽回的静电损害。
(应用实例2)在上述应用实例中描述的静电防护电路中，优选地，所述第二静电防护电路设置有第四晶体管，所述第三晶体管为n型晶体管，所述第四晶体管为p型晶体管，所述第四晶体管的源和漏中的一者与栅进行电连接，所述第三晶体管的栅以及所述第四晶体管的源和漏中的另一者与所述第一电源配线进行电连接，并且所述第四晶体管的栅以及所述第三晶体管的源和漏中的另一者与所述第二电源配线进行电连接。
所述第二静电防护电路设置有所述第三晶体管和所述第四晶体管。当正电荷因静电而被施加到所述第一电源配线上时，所述第三晶体管的栅相对于源和漏中的另一者具有正电位且所述第三晶体管处于导通状态，并且所述第四晶体管的栅相对于源和漏中的另一者具有负电位且所述第四晶体管也处于导通状态。因此可以将因静电而被施加到所述第一电源配线上的正电荷经由处于导通状态的所述第三晶体管和所述第四晶体管释放到所述第二电源配线。
当负电荷因静电而被施加到所述第二电源配线上时，所述第三晶体管的栅相对于源和漏中的另一者具有正电位且所述第三晶体管处于导通状态，并且所述第四晶体管的栅相对于源和漏中的另一者具有负电位且所述第四晶体管也处于导通状态。因此可以将因静电而被施加到所述第二电源配线上的负电荷经由处于导通状态的所述第三晶体管和所述第四晶体管释放到所述第一电源配线。
(应用实例3)在上述应用实例中的静电防护电路中，优选地，所述第二静电防护电路具有比所述第一静电防护电路高的电阻。
所述信号配线是提供用于驱动所述电光装置的信号的配线。所述第一电源配线和所述第二电源配线是将电力提供到所述电光装置的构成要素(例如，驱动器)且与所述信号配线相比传导大电流的配线。出于该原因，所述第一电源配线和所述第二电源配线需要具有比所述信号线大的配线电容，并且需要容易地传导比所述信号配线大的电流。出于该原因，所述第一电源配线和所述第二电源配线的面积大于所述信号配线的面积。
假设存在静电源的情况，具有大面积的所述第一电源配线和所述第二电源配线与具有小面积的所述信号配线相比更容易通过静电而被充电(静电影响更大)。此外，与具有小面积的所述信号配线相比，在具有大面积的所述第一电源配线和所述第二电源配线中，由静电导致的静电电荷量(累积电荷量)增加。出于该原因，由于与所述信号配线相比，在所述第一电源配线和所述第二电源配线中，因静电而被施加的电荷量更大，因此在因静电而被施加的电荷在所述第二静电防护电路中释放的情况下，存在这样的问题：即，大电流(过大的电流)在所述第二静电防护电路中流动，并且构成所述第二静电防护电路的晶体管将损坏。由于所述第二静电防护电路具有比所述第一静电防护电路高的电阻，因此上述过大的电流受到抑制，并且难以击穿所述第二静电防护电路。因此，可以通过稳定的方式长时间地操作所述第二静电防护电路。
(应用实例4)在根据上述应用实例的静电防护电路中，优选地，所述第一晶体管和所述第三晶体管具有基本相同的沟道宽度，所述第二晶体管和所述第四晶体管具有基本相同的沟道宽度，所述第三晶体管的沟道长度是所述第一晶体管的沟道长度的120％，或者长于120％，并且所述第四晶体管的沟道长度是所述第二晶体管的沟道长度的120％，或者长于120％。
所述第一晶体管和所述第三晶体管具有基本相同的沟道宽度，并且所述第三晶体管的沟道长度是所述第一晶体管的沟道长度的120％，或者长于所述第一晶体管的沟道长度的120％。因此，所述第三晶体管具有比所述第一晶体管高的电阻。以同样的方式，所述第二晶体管和所述第四晶体管具有基本相同的沟道宽度，并且所述第四晶体管的沟道长度是所述第二晶体管的沟道长度的120％，或者长于所述第二晶体管的沟道长度的120％。因此，所述第四晶体管具有比所述第二晶体管高的电阻。
因此，通过所述第三晶体管和所述第四晶体管配置的所述第二静电防护电路具有比通过所述第一晶体管和所述第二晶体管配置的所述第一静电防护电路高的电阻。
(应用实例5)根据该应用实例的电光装置配备根据上述应用实例的静电防护电路。
由于根据该应用实例的电光装置配备根据上述应用实例的静电防护电路，因此，静电影响受到抑制，并且可以增加相对于静电而言的电阻，也就是说，增加所述电光装置的可靠性。
(应用实例6)根据该应用实例的电子设备配备根据上述应用实例的静电防护电路和根据上述应用实例的电光装置。
由于根据该应用实例的电子设备配备根据上述应用实例的静电防护电路和具有根据上述应用实例的静电防护电路的电光装置，因此，静电影响受到抑制，并且可以增加相对于静电而言的电阻，也就是说，增加所述电子设备的可靠性。
附图说明
图1是示出根据实施例1的液晶装置的结构的示意性平面图。
图2是沿着图1中的线II-II截取的示意性截面图。
图3A是示出根据实施例1的液晶装置的主电路配置的电路图。
图3B是示出根据实施例1的液晶装置的主电路配置的电路图。
图4是示出构成像素的各个构成元件的位置关系的示意性截面图。
图5是静电防护电路的电路图。
图6是示出静电防护电路的每个配置的设置的示意性平面图。
图7是示出沿着图6中的线VII-VII截取的第一静电防护电路的结构的示意性截面图。
图8A是示出沿着图6中的线VIIIA-VIIIA截取的第二静电防护电路的结构的示意性截面图。
图8B是示出沿着图6中的线VIIIB-VIIIB截取的第二静电防护电路的结构的示意性截面图。
图9A是被施加到低电位电源配线VSS上的负电荷NC的流动的电路图。
图9B是被施加到高电位电源配线VDD上的负电荷NC的流动的电路图。
图10A是被施加到低电位电源配线VSS上的正电荷PC的流动的电路图。
图10B是被施加到高电位电源配线VDD上的正电荷PC的流动的电路图。
图11A是被施加到信号配线SL上的负电荷NC的流动的电路图。
图11B是被施加到信号配线SL上的正电荷PC的流动的电路图。
图12是示出根据实施例2的投影型显示装置的配置的示意图。
图13是示出根据变型实例1的第一静电防护电路的结构的示意性截面图。
图14A是示出根据变型实例1的第二p型晶体管的结构的示意性截面图。
图14B是根据变型实例1的第二n型晶体管的示意性截面图。
图15A是示出根据变型实例2的静电防护电路的配置的电路图。
图15B是示出根据变型实例2的另一静电防护电路的配置的电路图。
图16是根据本领域的公知技术的静电防护电路的电路图。
具体实施方式
下面将参考附图描述本发明的实施例。这些实施例示出本发明的一方面，并且能够在本发明的技术构思范围内被任意地更改，而不限制本发明。此外，在以下的各个附图中，各层或各部分的比例被降低为不同于实际比例，以便各层或各部分在附图中具有可识别的大小。
实施例1
(液晶装置的概要)根据实施例1的液晶装置100是电光装置的实例，并且是配备薄膜晶体管(下文称为TFT)30的透射型液晶装置。
根据该实施例的液晶装置100例如能够被有利地用作将在下面描述的投影型显示装置(液晶投影仪)的光调制器(光阀)。
首先，参考图1到图3B描述根据该实施例的作为电光装置的液晶装置100的整体配置。图1是示出液晶装置的配置的示意性平面图。图2是沿着图1中的线II-II截取的示意性截面图。图3A是液晶装置的电路图，图3B是像素等效电路的图形。
如图1和图2所示，根据该实施例的液晶装置100具有被设置为彼此相对的元件基板10和对置基板20，介于这对基板之间的液晶层50，等等。
元件基板10大于对置基板20，并且这两个基板经由设置为框架形状的密封材料52而粘合，并且液晶层50由被封装在基板之间的间隙中的液晶构成，液晶具有正或负的介电各向异性。密封材料52例如是诸如热固或紫外固化环氧树脂之类的粘合剂，并且在密封材料52中混入用于使该对基板保持恒定间隔的间隔物(从图中省略)。
在设置为框架形状的密封材料52的内侧，同样将遮挡膜53设置为框架形状。遮挡膜53例如由具有遮光性质的金属、金属化合物等形成，遮挡膜53的内侧为显示区域E。在显示区域E中，将多个像素P设置为矩阵形式。
数据线驱动电路101被设置在第一侧与沿着第一侧的密封材料52之间，在第一侧设置元件基板10的多个外部电路连接端子102。采样电路7被设置在沿着第一侧的密封材料52与显示区域E之间。扫描线驱动电路104被设置在沿着第二侧和第三侧的密封材料52与显示区域E之间，第二侧和第三侧与第一侧正交并且第二侧和第三侧彼此相对。接合两个扫描线驱动电路104的配线105被设置在沿着与第一侧相对的第四侧的密封材料52与显示区域E之间。此外，路由配线(routing wiring)90被设置以将数据线驱动电路101、采样电路7和扫描线驱动电路104与外部电路连接端子102进行电连接。
数据线驱动电路101包括预充电电路。
如图2所示，元件基板10具有基板本体10a，在基板本体10a的液晶层50侧的表面上形成的TFT 30和像素电极9a，覆盖像素电极9a的取向膜18，等等。基板本体10a例如由诸如石英或玻璃之类的透明材料构成。此外，TFT 30和像素电极9a是像素P的构成元件。下面将描述像素P的细节。
此外，尽管图中未示出，但是除了数据线驱动电路101、采样电路7和扫描线驱动电路104之外，还在元件基板10上设置下面将描述的静电防护电路300(请参考图3A)。除此之外，还可以设置诸如用于在制造期间或出货时检查液晶装置100的质量、缺陷等的检查电路之类的半导体电路。
对置基板20具有对置基板本体20a，以及按顺序层叠在对置基板本体20a的液晶层50侧的表面上的遮挡膜53、绝缘膜22、对置电极23、取向膜24等。对置基板本体20例如由诸如石英或玻璃之类的透明材料构成。
遮挡膜53以平面的方式与图1所示的采样电路7、扫描线驱动电路104等重叠，并且具有以下作用：即，通过遮挡从对置基板20侧入射的光，防止这些电路因光而导致错误操作。此外，遮挡膜53通过充当遮挡物以使不必要的杂散光不入射到显示区域E中，来确保显示区域E的显示中的高对比度。
绝缘膜22例如由诸如氧化硅之类的无机材料形成，并且被设置为具有透光性且覆盖遮挡膜53。此外，绝缘膜22还充当平坦化层，该层减小因遮挡膜53而在基板上产生的不平整。
对置电极23例如由诸如ITO之类的透明导电膜形成，并且遍及显示区域E而形成，以及覆盖绝缘膜22。对置电极23通过如图1所示的设置在对置基板20的四个角处的垂直导通部106而与元件基板10侧的配线电连接。
覆盖像素电极9a的取向膜18和覆盖对置电极23的取向膜24基于液晶装置100的光学设计来设定，并且在该实施例中，由诸如氧化硅之类的无机材料构成的倾斜气相沉积膜(无机取向膜)配置而成。此外，诸如聚酰亚胺之类的有机取向膜可被用于取向膜18和24。
如图3所示，低电位电源VSSY的电位和高电位电源VDDY的电位经由外部电路连接端子102和扫描线驱动电路电源配线94被从外部电路提供到扫描线驱动电路104。低电位电源VSSY的电位是接地电位(基准电位)，也就是说，被提供到扫描线驱动电路104的电位当中的最低电位。高电位电源VDDY的电位高于低电位电源VSSY的电位，并且是被提供到扫描线驱动电路104的电位当中的最高电位。此外，Y时钟信号CLY、反向Y时钟信号CLYB、Y启动脉冲信号DY经由外部电路连接端子102和扫描线驱动电路信号配线95被从外部电路提供到扫描线驱动电路104。扫描线驱动电路104基于这些信号依次产生扫描信号G1到Gm，并且将所产生的信号输出到扫描线11a。
低电位电源VSSX的电位和高电位电源VDDX的电位经由外部电路连接端子102和数据线驱动电路电源配线91被从外部电路提供到数据线驱动电路101。低电位电源VSSX的电位是接地电位(基准电位)，也就是说，被提供到数据线驱动电路101的电位当中的最低电位。高电位电源VDDX的电位高于低电位电源VSSX的电位，并且是被提供到数据线驱动电路101的电位当中的最高电位。此外，X时钟信号CLX、反向X时钟信号CLXB、X启动脉冲信号DX、数据使能信号ENBX1、ENBX2、ENBX3和ENBX4、以及预充电信号NRG经由外部电路连接端子102和数据线驱动电路信号配线92被从外部电路提供到数据线驱动电路101。当输入X启动脉冲信号DX时，数据线驱动电路101以基于X时钟信号CLX(和反向X时钟信号CLXB)的时序依次产生并输出采样信号S1到Sn。
公共电位LCCOM经由外部电路连接端子102和公共电极配线97被从外部电路提供到对置电极23。此外，公共电位LCCOM经由公共电极配线97和电容器线60被提供到形成附加电容器70的一个电极(下电极71)(请参考图3B)。
采样电路7设置有采样晶体管7s，该晶体管对视频信号VID1到VID6进行采样并将所采样的信号提供到数据线6a。数据线6a经由采样晶体管7s与视频信号线96连接。视频信号VID1到VID6的电位经由外部电路连接端子102和视频信号线96被提供到采样电路7。此外，采样信号S1到Sn针对每个采样晶体管7s被从数据线驱动电路101提供到采样电路7。当输入采样信号S1到Sn时，采样电路7根据采样信号S1到Sn依次将视频信号VS1到VSn提供到与采样晶体管7s对应的数据线6a。
如图3A和图3B所示，显示区域E设置有多个扫描线11a和多个数据线6a作为正交且彼此绝缘的信号线，还设置有相对于扫描线11a平行延伸的电容器线60。像素电极9a、TFT30和附加电容器70被设置在由扫描线11a和数据线6a划分的区域中并且这些构成像素P的像素电路。
视频信号VS1到VSn被提供到的数据线6a与TFT 30的源电极进行电连接。被写入数据线6a的视频信号VS1到VSn可以此顺序按照线顺序性被提供，也可以针对就彼此相邻的多个数据线6a而言的每个组被提供。在该实施例中，视频信号VS1到VSn与在六相中以串-并的方式排列的视频信号VID1到VID6中的每一者对应，并且针对就六个数据线6a构成的组而言的每个组被提供。视频信号的相排列数(即，以串-并的方式排列的视频信号的序列数)不限于六相，例如，可以具有这样的配置：在该配置中，在多相(诸如九相、十二相或二十四相)中排列的视频信号针对数据线6a(数据线6a以与视频信号的相排列数对应的数目分组)构成的组被提供。
扫描信号被提供到的扫描线11a与TFT 30的栅电极3a(请参考图4)连接。扫描信号G1到Gm以此顺序按照线顺序被提供到扫描线11a和栅电极3a。像素电极9a与TFT 30的漏电极进行电连接。
液晶装置100被配置为，使得从数据线6a提供的视频信号VS1到VSn通过TFT 30以预定的时序经由TFT 30被写入像素电极9a，TFT 30是开关元件，由于扫描信号G1到Gm的输入，TFT 30在特定时间段内处于接通状态。然后，经由像素电极9a被写入液晶层50的预定电平的视频信号VS1到VSn在特定时间段内被保持在像素电极9a与对置电极23之间，对置电极23被设置为经由液晶层50与像素电极9a相对。
附加电容器70以与在像素电极9a与对置电极23之间形成的液晶电容器平行的方式被附加，以便防止被保持的视频信号VS1到VSn漏电。附加电容器70被设置在TFT 30的漏与电容器线60之间。附加电容器70具有与像素电极9a连接的上电极73和与电容器线60连接的下电极71。如上所述，公共电位LCCOM经由公共电极配线97和电容器线60被提供到下电极71。
液晶装置100是透射型装置，并且采用包括具有清晰显示的常白模式或具有暗显示的常黑模式的光学设计，在常白模式下，未施加电压时的像素P的透射率大于施加电压时的透射率，在常黑模式下，未施加电压时的像素P的透射率小于施加电压时的透射率。根据此光学设计，通过在光入射侧和光照射侧中的每一者处排列偏振元件(图中省略)来使用液晶装置100。
(配线的概要和静电防护电路的设置)接下来参考图3A描述在液晶装置100中设置的配线的概要和具有本发明特征的静电防护电路300的设置位置。
如上所述，液晶装置100具有数据线驱动电路电源配线91(用于将电源提供到数据线驱动电路101)、数据线驱动电路信号配线92(用于将驱动用信号提供到数据线驱动电路101)、扫描线驱动电路电源配线94(用于将电源提供到扫描线驱动电路104)、扫描线驱动电路信号配线95(用于将驱动用信号提供到扫描线驱动电路104)、视频信号线96(用于将视频信号VID1到VID6提供到采样电路7)、公共电极配线97(用于将公共电位LCCOM提供到公共电极(对置电极23和下电极71))，等等。
此外，液晶装置100具有静电防护电路300，该电路具有本发明的特征。
低电位电源VSSX的电位被提供到一个数据线驱动电路电源配线91，高电位电源VDDX的电位(高电位)被提供到另一数据线驱动电路电源配线91。此外，低电位电源VSSY的电位被提供到一个扫描线驱动电路电源配线94，高电位电源VDDY的电位被提供到另一扫描线驱动电路电源配线94。
低电位电源VSSX的电位被提供到的数据线驱动电路电源配线91和低电位电源VSSY的电位被提供到扫描线驱动电路电源配线94是本发明中的“第一电源配线”的例子，在下文中被称为低电位电源配线VSS。
高电位电源VDDX的电位被提供到的数据线驱动电路电源配线91和高电位电源VDDY的电位被提供到的扫描线驱动电路电源配线94是本发明中的“第二电源配线”的例子，在下文中被称为高电位电源配线VDD。
Y时钟信号CLY、反向Y时钟信号CLYB、Y启动脉冲信号DY等被提供到扫描线驱动电路信号配线95。X时钟信号CLX、反向X时钟信号CLXB、X启动脉冲信号DX、数据使能信号ENBX1、ENBX2、ENBX3和ENBX4、以及预充电信号NRG被提供到数据线驱动电路信号配线91。视频信号VID1到VID6被提供到视频信号线96。公共电位LCCOM被提供到公共电极配线97。
Y时钟信号CLY、反向Y时钟信号CLYB、Y启动脉冲信号DY、X时钟信号CLX、反向X时钟信号CLXB、X启动脉冲信号DX、数据使能信号ENBX1、ENBX2、ENBX3和ENBX4、预充电信号NRG、视频信号VID1到VID6、以及公共电位LCCOM的电位位于低电位电源配线VSS的电位与高电位电源配线VDD的电位之间。
换言之，数据线驱动电路信号配线92、扫描线驱动电路信号配线95、视频信号线96和公共电极配线97的电位位于低电位电源配线VSS的电位与高电位电源配线VDD的电位之间。
在此，数据线驱动电路信号配线92、扫描线驱动电路信号配线95、视频信号线96和公共电极配线97是本发明中的“信号配线”的例子，在下文中被称为信号配线SL。
如图3A和图3B所示，静电防护电路300被设置在外部电路连接端子102与半导体电路(数据线驱动电路101、采样电路7和扫描线驱动电路104)之间。静电防护电路300被设置在低电位电源配线VSS、高电位电源配线VDD和信号配线SL中的每一者中。
下面将给出详细描述，但是，静电防护电路300与低电位电源配线VSS、高电位电源配线VDD和信号配线SL进行电连接。例如，在图中被设置在低电位电源配线VSS中的静电防护电路300也与高电位电源配线VDD和信号配线SL(图中省略)进行电连接。在图中被设置在高电位电源配线VDD中的静电防护电路300也与低电位电源配线VSS和信号配线SL(图中省略)进行电连接。在图中被设置在信号配线SL中的静电防护电路300也与低电位电源配线VSS和高电位电源配线VDD(图中省略)进行电连接。
(像素的配置)图4是示出构成像素的每个构成要素的位置关系的示意性截面图，并且通过能够清楚地示出这些要素之间的关系的比例来表示。接下来参考图4描述像素P的具体配置。
如图4所示，像素P具有包括扫描线11a等的第一层、包括TFT 30等的第二层、包括数据线6a等的第三层、包括附加电容器70等的第四层、包括像素电极9a、取向膜18等的第五层(最高层)，这些层依次在基板本体10上层叠。底部绝缘膜12被设置在第一层与第二层之间，第一层间绝缘膜41被设置在第二层与第三层之间，第二层间绝缘膜42被设置在第三层与第四层之间，第三层间绝缘膜43被设置在第四层与第五层之间，这些绝缘膜防止上述每个要素发生短路。
(第一层的配置—扫描线等—)由硅化钨形成的扫描线11a被设置在第一层中。例如可以使用硅化钨之外的氮化钛、钨等作为构成扫描线11a的材料。扫描线11a具有遮光性质，遮挡要不然可能从下侧入射到TFT 30上的光，并且抑制由光导致的TFT 30的错误操作。
(第二层的配置—TFT等—)接着，设置包括栅电极3a的TFT 30作为第二层。TFT 30由栅电极3a(由导电多晶硅和硅化钨形成)、半导体层1a(由多晶硅形成)和栅绝缘膜2(由使栅电极3a和半导体层1a绝缘的氧化硅形成)配置而成。半导体层1a具有高浓度源区1a、沟道区1a'、高浓度漏区1e、在高浓度源区1d与沟道区1a'之间形成的结合区(低浓度源区1b)、以及位于沟道区1a'与高浓度漏区1e之间的结合区(低浓度漏区1c)。栅绝缘膜2被设置为覆盖半导体层1a和底部绝缘膜12。此外，栅电极3a被设置为与***栅绝缘膜2的半导体层1a的沟道区1a'相对。
(第一层与第二层之间的配置—底部绝缘膜等—)由氧化硅形成的底部绝缘膜12被设置在扫描线11a与半导体层1a之间。底部绝缘膜12在不与半导体层1a接触的区域中被栅绝缘膜2覆盖。接触孔12cv被设置在扫描线11a上的底部绝缘膜12和栅绝缘膜2中。栅电极3a被设置为填充接触孔12cv，栅电极3a和扫描线11a经由接触孔12cv彼此连接并且具有相同的电位。
(第三层的配置—数据线等—)数据线6a(源电极6a1)和中继电极5a(漏电极5a1)被设置在第三层中。数据线6a和中继电极5a由诸如金属之类的导电材料配置而成，并且具有双层结构，例如一层由铝形成，一层由氮化钛形成。数据线6a和源电极6a1一体地形成，与TFT 30的高浓度源区1d接触的部分为源电极6a1。中继电极5a和漏电极5a1一体地形成，与TFT 30的高浓度漏区1e接触的部分为漏电极5a1。
(第二层与第三层之间的配置—第一层间绝缘膜—)例如由氧化硅或氮化硅形成的第一层间绝缘膜41被设置在栅电极3a与数据线6a之间。用于电连接TFT 30的高浓度源区1d与源电极6a1的接触孔81、以及用于电连接TFT 30的高浓度漏区1e与漏电极5a1的接触孔83被设置在第一层间绝缘膜41中。
(第四层的配置—附加电容器等—)附加电容器70被设置在第四层中。附加电容器70由上电极73(作为与像素电极9a连接的像素电位侧电容器电极)、下电极71(作为固定电位侧电容器电极)、介电层72(介于上电极73与下电极71之间)等配置而成。根据附加电容器70，可以显著增加像素电极9a中的电位保持特性。
上电极73例如由诸如金属之类的导电材料配置而成，并且具有使像素电极9a与中继电极5a中继和连接的功能。上电极73经由接触孔89与像素电极9a连接，并且经由接触孔85、中继电极5a和接触孔83与TFT 30的高浓度漏区1e连接。
下电极71例如由诸如金属之类的导电材料配置而成，并且具有双层结构，例如一层由铝形成，一层由氮化钛形成。下电极71的主线部分在扫描线11a的设置方向上延伸，并且是电容器线60。换言之，下电极71和电容器线60具有相同的电位(固定电位)。
作为介电层72，可以使用诸如氮化硅、氧化硅、氧化铪、氧化铝和氧化钽之类的单层膜，也可以使用多层膜(其中这些单层膜当中的至少两种或更多种的单层膜进行层叠)。
(第三层与第四层之间的配置—第二层间绝缘膜—)例如由氮化硅或氧化硅配置而成的第二层间绝缘膜42被设置在一边的数据线6a及中继电极5a与另一边的附加电容器70之间。用于电连接中继电极5a与上电极73的接触孔85被设置在第二层间绝缘膜42中。
(第五层以及第四层与第五层之间的配置—像素电极等—)像素电极9a被设置在第五层中。针对每个像素P以岛状图案形成像素电极9a，取向膜18被设置在像素电极9a上。然后，例如由氮化硅、氧化硅等形成的第三层间绝缘膜43被设置在像素电极9a与附加电容器70之间。用于电连接像素电极9a与上电极73的接触孔89被设置在第三层间绝缘膜43中。
在此，上述半导体电路(数据线驱动电路101、采样电路7、扫描线驱动电路104等)和静电防护电路300具有与上述像素P相同的配线层结构，并且通过与像素P相同的过程(相同的机会)形成。
(静电防护电路的概要)图5是静电防护电路的电路图。下面参考图5描述根据该实施例的静电防护电路300的概要。
如图5所示，静电防护电路300设置有第一静电防护电路301和第二静电防护电路302。此外，第一静电防护电路301设置有第一p型晶体管310-1和第一n型晶体管330-1。第二静电防护电路302设置有第二p型晶体管310-2和第二n型晶体管330-2。
构成第一静电防护电路301的第一p型晶体管310-1和第一n型晶体管330-1与低电位电源配线VSS、高电位电源配线VDD以及信号配线SL进行电连接。详细而言，第一p型晶体管310-1与信号配线SL以及高电位电源配线VDD进行电连接。第一n型晶体管330-1与低电位电源配线VSS以及信号配线SL进行电连接。
构成第二静电防护电路302的第二p型晶体管310-2和第二n型晶体管330-2与低电位电源配线VSS和高电位电源配线VDD进行电连接。
在n型晶体管330-1和330-2中，低电位侧为源，高电位侧为漏。在下面的描述中，在n型晶体管330-1和330-2的源和漏中，与低电位电源配线VSS进行电连接的侧被称为源334-1和334-2。在n型晶体管330-1和330-2的源和漏中，不与低电位电源配线VSS进行电连接的侧被称为漏335-1和335-2。
在p型晶体管310-1和310-2中，高电位侧为源，低电位侧为漏。在下面的描述中，在p型晶体管310-1和310-2的源和漏中，与高电位电源配线VDD进行电连接的侧被称为源314-1和314-2。在p型晶体管310-1和310-2的源和漏中，不与高电位电源配线VDD进行电连接的侧被称为漏315-1和315-2。
在n型晶体管330-1和330-2中，源334-1和334-2与栅333-1a和333-2a连接，并且源334-1和334-2与栅333-1a和333-2a具有相同的电位。在n型晶体管330-1和330-2中，电阻根据栅333-1a和333-2a相对于漏335-1和335-2的电位而变化。也就是说，当栅333-1a和333-2a相对于漏335-1和335-2具有正电位时，n型晶体管330-1和330-2处于导通状态(接通状态)。当栅333-1a和333-2a相对于漏335-1和335-2具有负电位时，n型晶体管330-1和330-2处于非导通状态(关断状态)。
在此，n型晶体管330-1和330-2的源334-1和334-2是本发明中的“源或漏中的一者”的例子。
在p型晶体管310-1和310-2中，源314-1和314-2与栅313-1a和313-2a连接，并且源314-1和314-2与栅313-1a和313-2a具有相同的电位。在p型晶体管310-1和310-2中，电阻根据栅313-1a和313-2a相对于漏315-1和315-2的电位而变化。也就是说，当栅313-1a和313-2a相对于漏315-1和315-2具有负电位时，p型晶体管310-1和310-2处于导通状态(接通状态)。当栅313-1a和313-2a相对于漏315-1和315-2具有正电位时，p型晶体管310-1和310-2处于非导通状态(关断状态)。
在此，p型晶体管310-1和310-2的源314-1和314-2是本发明中的“源或漏中的一者”的例子。
第一n型晶体管330-1的栅333-1a(源334-1)与低电位电源配线VSS进行电连接。第一n型晶体管330-1的漏335-1与信号配线SL进行电连接。
在此，第一n型晶体管330-1的漏335-1是本发明中的“源或漏中的另一者”的例子。
第一p型晶体管310-1的栅313-1a(源314-1)与高电位电源配线VDD进行电连接。第一p型晶体管310-1的漏315-1与信号配线SL进行电连接。
在此，第一p型晶体管310-1的漏315-1是本发明中的“源或漏中的另一者”的例子。
第二n型晶体管330-2的栅333-2a(源334-2)与低电位电源配线VSS进行电连接。第二n型晶体管330-2的漏335-2与高电位电源配线VDD进行电连接。
在此，第二n型晶体管330-2的漏335-2是本发明中的“源或漏中的另一者”的例子。
第二p型晶体管310-2的栅313-2a(源314-2)与高电位电源配线VDD进行电连接。第二p型晶体管310-2的漏315-2与低电位电源配线VSS进行电连接。
在此，第二p型晶体管310-2的漏315-2是本发明中的“源或漏中的另一者”的例子。
(静电防护电路的配置)图6是示出静电防护电路的每个配置的设置的示意性平面图。图7是示出沿着图6中的线VII-VII截取的第一静电防护电路的结构的示意性截面图。图8A是示出沿着图6中的线VIIIA-VIIIA截取的第二静电防护电路(形成有第二p型晶体管的区域)的结构的示意性截面图。图8B是示出沿着图6中的线VIIIB-VIIIB截取的第二静电防护电路(形成有第二n型晶体管的区域)的结构的示意性截面图。
首先参考图6描述静电防护电路300的平面配置。
如图6所示，静电防护电路300由第一静电防护电路301和第二静电防护电路302配置而成。第一n型晶体管330-1和第一p型晶体管310-1在第一静电防护电路301中以线性对称的方式设置，以便***信号配线SL。第二n型晶体管330-2和第二p型晶体管310-2在第二静电防护电路302中沿着低电位电源配线VSS和高电位电源配线VDD设置。
在此，第一静电防护电路301具有与本领域的公知技术(JP-A-2006-18165)中的静电防护电路500(图16)相同的配置，并且第二静电防护电路302具有与本领域的公知技术中的静电防护电路500不同的配置。
在第一静电防护电路301的第一n型晶体管330-1中，半导体层331-1具有矩形形状，并且具有高浓度漏区331-1e、沟道区331-1a和高浓度源区331-1d。第一n型晶体管330-1的沟道在半导体层331-1(沟道区331-1a)与栅电极333-1(栅333-1a)重叠的区域中形成。第一n型晶体管330-1的沟道宽度为W1，沟道长度为L1。
高浓度源区331-1d的一部分与低电位电源配线VSS重叠，接触孔CTS-1a被设置在该重叠的部分中。高浓度漏区331-1e的一部分与信号配线SL重叠，接触孔CTD-1a被设置在该重叠的部分中。栅电极333-1被设置为与半导体层331-1的沟道区331-1a以及低电位电源配线VSS重叠。与半导体层331-1的沟道区331-1a重叠的部分中的栅电极333-1为栅333-1a。栅电极333-1具有U型形状，并且不与高浓度源区331-1d重叠。接触孔CTG-1a被设置在栅电极333-1与低电位电源配线VSS重叠的部分中。
在第一静电防护电路301的第一p型晶体管310-1中，半导体层311-1具有矩形形状，并且具有高浓度漏区311-1e、沟道区311-1a和高浓度源区311-1d。第一p型晶体管310-1的沟道在半导体层311-1(沟道区311-1a)与栅电极313-1(栅313-1a)重叠的区域中形成。第一p型晶体管310-1的沟道宽度为W1，沟道长度为L1。
高浓度漏区311-1e的一部分与信号配线SL重叠，接触孔CTD-1b被设置在该重叠的部分中。高浓度源区311-1d的一部分与高电位电源配线VDD重叠，接触孔CTS-1b被设置在该重叠的部分中。栅电极313-1被设置为与半导体层311-1的沟道区311-1a以及高电位电源配线VDD重叠。与半导体层311-1的沟道区311-1a重叠的部分中的栅电极333-1为栅313-1a。栅电极313-1具有U型形状，并且不与高浓度源区311-1d重叠。接触孔CTG-1b被设置在栅电极313-1与高电位电源配线VDD重叠的部分中。
在第二静电防护电路302的第二n型晶体管330-2中，半导体层331-2具有矩形形状，并且具有高浓度漏区331-2e、沟道区331-2a和高浓度源区331-2d。第二n型晶体管330-2的沟道在半导体层331-2(沟道区331-2a)与栅电极333-2(栅333-2a)重叠的区域中形成。第二n型晶体管330-2的沟道宽度为W1，沟道长度为L2。
第二n型晶体管330-2和第一n型晶体管330-1具有相同的沟道宽度W1。第二n型晶体管330-2的沟道长度L2比第一n型晶体管330-1的沟道长度L1长。详细而言，第二n型晶体管330-2的沟道长度L2是第一n型晶体管330-1的沟道长度L1的120％，或者比第一n型晶体管330-1的沟道长度L1的120％长。当沟道宽度相同时，n型晶体管的电阻值与沟道长度成比例地增加(具有较高的电阻)。因此，与第一n型晶体管330-1相比，第二n型晶体管330-2具有更高的电阻。
第二n型晶体管330-2的高浓度漏区331-2e的一部分与高电位电源配线VDD重叠，接触孔CTD-2a被设置在该重叠的部分中。高浓度源区331-2d的一部分与低电位电源配线VSS重叠，接触孔CTS-2a被设置在该重叠的部分中。栅电极333-2被设置为与半导体层331-2的沟道区331-2a以及低电位电源配线VSS重叠。与半导体层331-2的沟道区331-2a重叠的部分中的栅电极333-2为栅333-2a。低电位电源配线VSS向半导体层331-2侧伸出，以具有在平面视图中与半导体层331-2的高浓度源区331-2d及栅电极333-2重叠的部分。接触孔CTG-2a被设置在低电位电源配线VSS与栅电极333-2重叠的部分中。
在第二静电防护电路302的第二p型晶体管310-2中，半导体层311-2具有矩形形状，并且具有高浓度漏区311-2e、沟道区311-2a和高浓度源区311-2d。第二p型晶体管310-2的沟道在半导体层311-2(沟道区311-2a)与栅电极313-2(栅313-2a)重叠的区域中形成。第二p型晶体管310-2的沟道宽度为W1，沟道长度为L2。
第二p型晶体管310-2和第一p型晶体管310-1具有相同的沟道宽度W1。第二p型晶体管310-2的沟道长度L2比第一p型晶体管310-1的沟道长度L1长。详细而言，第二p型晶体管310-2的沟道长度L2是第一p型晶体管310-1的沟道长度L1的120％，或者比第一p型晶体管310-1的沟道长度L1的120％长。当沟道宽度相同时，p型晶体管的电阻值与沟道长度成比例地增加(具有较高的电阻)。因此，与第一p型晶体管310-1相比，第二p型晶体管310-2具有更高的电阻。
高浓度漏区311-2e的一部分与低电位电源配线VSS重叠，接触孔CTD-2b被设置在该重叠的部分中。高浓度源区311-2d的一部分与高电位电源配线VDD重叠，接触孔CTS-2b被设置在该重叠的部分中。栅电极313-2被设置为与半导体层311-2的沟道区311-2a以及高电位电源配线VDD重叠。与半导体层311-2的沟道区311-2a重叠的部分中的栅电极313-2为栅313-2a。高电位电源配线VDD向半导体层311-2侧伸出，以具有在平面视图中与半导体层311-2的高浓度源区311-2d以及栅电极313-2重叠的部分。接触孔CTG-2b被设置在高电位电源配线VDD与栅电极313-2重叠的部分中。
如上所述，第二n型晶体管330-2与第一n型晶体管330-1相比具有更高的电阻。第二p型晶体管310-2与第一p型晶体管310-1相比具有更高的电阻。
因此，与第一静电防护电路301相比，第二静电防护电路302具有更高的电阻。
在此，第一n型晶体管330-1、第一p型晶体管310-1、第二n型晶体管330-2和第二p型晶体管310-2具有相同的沟道宽度W1，但是不限于此。例如，n型晶体管330-1和330-2或p型晶体管310-1和310-2可以具有其中沟道宽度或沟道长度彼此不同的配置。
简言之，每个晶体管的沟道宽度和沟道长度可以被设定为，使得第二n型晶体管330-2的电阻值高于第一n型晶体管330-1的电阻值。以相同的方式，将每个晶体管的沟道宽度和沟道长度设定为，使得第二p型晶体管310-2的电阻值高于第一p型晶体管310-1的电阻值即可。
换言之，构成第二静电防护电路302和第一静电防护电路301的晶体管的沟道长度或沟道宽度可以被设定为，使得第二静电防护电路302比第一静电防护电路302具有更高的电阻。
接下来参考图7描述第一静电防护电路301的结构。
如图7所示，在覆盖基板本体10a的底部绝缘膜12上设置的半导体层311-1和331-1被栅绝缘膜2覆盖。通过与栅电极3a相同的过程形成的栅电极313-1和333-1被设置在栅绝缘膜2上。被设置为经由栅绝缘膜2与半导体层311-1和331-1相对的部分中的栅电极313-1和333-1为栅313-1a和333-1a。栅电极313-1和333-1以及栅绝缘膜2被第一层间绝缘膜41覆盖。通过与数据线6a或中继电极5a相同的过程形成的低电位电源配线VSS、高电位电源配线VDD和信号配线SL被设置在第一层间绝缘膜41上。第二层间绝缘膜42和第三层间绝缘膜43按照顺序在低电位电源配线VSS、高电位电源配线VDD、以及信号配线SL中层叠。
接下来参考图8A描述这样的区域中的结构：在该区域中，第二p型晶体管310-2被设置在第二静电防护电路302中。
如图8A所示，被设置在覆盖基板本体10a的底部绝缘膜12上的半导体层311-2被栅绝缘膜2覆盖。通过与栅电极3a相同的过程形成的栅电极313-2被设置在栅绝缘膜2上。被设置为经由栅绝缘膜2与半导体层311-2相对的部分中的栅电极313-2为栅313-2a。栅电极313-2和栅绝缘膜2被第一层间绝缘膜41覆盖。通过与数据线6a或中继电极5a相同的过程形成的低电位电源配线VSS和高电位电源配线VDD被设置在第一层间绝缘膜41上。第二层间绝缘膜42和第三层间绝缘膜43按照顺序在低电位电源配线VSS和高电位电源配线VDD中层叠。
接下来参考图8B描述这样的区域中的结构：在该区域中，第二n型晶体管330-2被设置在第二静电防护电路302中。
如图8B所示，被设置在覆盖基板本体10a的底部绝缘膜12上的半导体层331-2被栅绝缘膜2覆盖。通过与栅电极3a相同的过程形成的栅电极333-2被设置在栅绝缘膜2上。被设置为经由栅绝缘膜2与半导体层331-2相对的部分中的栅电极333-2为栅333-2a。栅电极333-2和栅绝缘膜2被第一层间绝缘膜41覆盖。通过与数据线6a或中继电极5a相同的过程形成的低电位电源配线VSS和高电位电源配线VDD被设置在第一层间绝缘膜41上。第二层间绝缘膜42和第三层间绝缘膜43按照顺序在低电位电源配线VSS和高电位电源配线VDD中层叠。
在此，低电位电源配线VSS、高电位电源配线VDD和信号配线SL由与半导体电路(数据线驱动电路101、扫描线驱动电路104、采样电路7等)进行电连接的主线部和与静电防护电路300进行电连接的支线部(图中省略)配置而成。例如，在与多个静电防护电路300中的一个静电防护电路300进行电连接的支线部在平面视图中和与多个静电防护电路300中的另一静电防护电路300进行电连接的另一支线部交叉的情况下，与低电位电源配线VSS、高电位电源配线VDD和信号配线SL的支线部对应的部分具有多层配线结构(在图中省略)，该结构通过与像素P相同的过程形成，使得该支线部和另一支线部都不会发生电短路。以相同的方式，与低电位电源配线VSS、高电位电源配线VDD和信号配线SL的主线部对应的部分也具有多层配线结构(在图中省略)，该结构通过与像素P相同的过程形成。
此外，第一n型晶体管330-1中的低电位电源配线VSS为中继电极，该电极电连接栅333-1a(栅电极333-1)和源334-1(高浓度源区331-1d)，并且第一p型晶体管310-1中的高电位电源配线VDD为中继电极，该电极电连接栅313-1a(栅电极313-1)和源314-1(高浓度源区311-1d)(请参考图7)。第二n型晶体管330-2中的低电位电源配线VSS为中继电极，该电极电连接栅333-2a(栅电极333-2)和源334-2(高浓度源区331-2d)(请参考图8B)。第二p型晶体管310-2中的高电位电源配线VDD为中继电极，该电极电连接栅313-2a(栅电极313-2)和源314-2(高浓度源区311-2d)(请参考图8A)。
(静电防护电路的操作和效果)图9A到图11B是与图5对应的静电防护电路的电路图，并且通过虚线示出因静电而被施加的电荷的流动。详细而言，被施加到低电位电源配线VSS上的负电荷NC的流动在图9A中通过虚线示出。被施加到高电位电源配线VDD上的负电荷NC的流动在图9B中通过虚线示出。被施加到低电位电源配线VSS上的正电荷PC的流动在图10A中通过虚线示出。
被施加到高电位电源配线VDD上的正电荷PC的流动在图10B中通过虚线示出。被施加到信号配线SL上的负电荷NC的流动在图11A中通过虚线示出。被施加到信号配线SL上的正电荷PC的流动在图11B中通过虚线示出。
在液晶装置100的工作期间，各个配线的电位按照低电位电源配线VSS的电位、信号配线SL的电位、以及高电位电源配线VDD的电位的顺序不断变高。
结果，在第一n型晶体管330-1中，第一n型晶体管330-1处于非导通状态，因为栅333-1a相对于漏335-1具有负电位。在第一p型晶体管310-1中，第一p型晶体管310-1处于非导通状态，因为栅313-1a相对于漏315-1具有正电位。在第二n型晶体管330-2中，第二n型晶体管330-2处于非导通状态，因为栅333-2a相对于漏335-2具有负电位。在第二p型晶体管310-2中，第二p型晶体管310-2处于非导通状态，因为栅313-2a相对于漏315-2具有正电位。
换言之，在液晶装置100的工作期间，构成第一静电防护电路301和第二静电防护电路302的晶体管全部处于非导通状态。出于该原因，在与构成第一静电防护电路301和第二静电防护电路302的晶体管进行电连接的低电位电源配线VSS、高电位电源配线VDD和信号配线SL彼此不发生电干扰的情况下，液晶装置100正常地工作。
在液晶装置100的非工作期间，低电位电源配线VSS、高电位电源配线VDD和信号配线SL处于其中电位不被确定的浮动状态。例如，当正静电作用于低电位电源配线VSS时，低电位电源配线VSS具有正电位，以及当负静电作用于低电位电源配线VSS时，低电位电源配线VSS具有负电位。以相同的方式，高电位电源配线VDD和信号配线SL的电位也根据作用于高电位电源配线VDD和信号配线SL的静电而变化。
在液晶装置100的非工作期间，当静电作用于配线(低电位电源配线VSS、高电位电源配线VDD和信号配线SL)时，配线的电位显著变化，并且存在这样的问题：即，与配线进行电连接的半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)将遭受不可挽回的静电损害(例如，静电击穿)。由于液晶装置100配备静电防护电路300，因此，液晶装置100的非工作期间的静电影响很小(被抑制)，半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)难以遭受不可挽回的静电损害(例如，静电击穿)。
如上所述，根据该实施例的静电防护电路300具有第一静电防护电路301和第二静电防护电路302，第一静电防护电路301具有与本领域的公知技术中的静电防护电路500(请参考图16)相同的配置，第二静电防护电路302具有与本领域的公知技术中的静电防护电路500不同的配置。因此，与仅设置根据本领域的公知技术的静电防护电路500的情况相比，根据该实施例的静电防护电路300能够更有力地抑制静电影响。
下面给出详细的描述。在下面的描述中，仅由第一静电防护电路301配置而成的静电防护电路(即，不配备第二静电防护电路302的静态防护电路300)被称为本领域的公知技术中的静电防护电路。
在液晶装置100的非工作期间，当负电荷NC因静电而被施加到低电位电源配线VSS上时，第一n型晶体管330-1的栅333-1a相对于漏335-1具有负电位，并且第一n型晶体管330-1处于非导通状态。第二n型晶体管330-2的栅333-2a相对于漏335-2具有负电位，并且第二n型晶体管330-2处于非导通状态。第二p型晶体管310-2的栅313-2a相对于漏315-2具有正电位，并且第二p型晶体管310-2处于非导通状态。
出于该原因，如图9A所示，因静电而被施加到低电位电源配线VSS上的负电荷NC被分散到三个晶体管(即，第一n型晶体管330-1、第二n型晶体管330-2和第二p型晶体管310-2)并作用于这三个晶体管。在使用本领域的公知技术中的静电防护电路的情况下，上述负电荷NC仅局部作用于第一n型晶体管330-1。当负电荷NC仅局部作用于第一n型晶体管330-1时，与负电荷NC被分散并作用于这三个晶体管的情况相比，第一n型晶体管330-1容易遭受不可挽回的静电损害(例如，静电击穿)。换言之，由于因静电而被施加到低电位电源配线VSS上的负电荷NC的影响在根据该实施例的静电防护电路300中被分散到这三个晶体管，因此，与使用本领域的公知技术中的静电防护电路的情况相比，第一n型晶体管330-1、第二n型晶体管330-2和第二p型晶体管310-2难以遭受不可挽回的静电损害。这样，可以使得第一静电防护电路301和第二静电防护电路302难以由于因静电被施加到低电位电源配线VSS上的负电荷NC而被击穿，以便以稳定的方式长时间地操作第一静电防护电路301和第二静电防护电路302，并且以稳定的方式抑制静电影响。
当负电荷NC因静电而被施加到高电位电源配线VDD上时，第二n型晶体管330-2的栅333-2a相对于漏335-2具有正电位，并且第二n型晶体管330-2处于导通状态。第一p型晶体管310-1的栅313-1a相对于漏315-1具有负电位，并且第一p型晶体管310-1处于导通状态。第二p型晶体管310-2的栅313-2a相对于漏315-2具有负电位，并且第二p型晶体管310-2处于导通状态。
出于该原因，如图9B所示，因静电而被施加到高电位电源配线VDD上的负电荷NC经由处于导通状态的第一p型晶体管310-1被释放到信号配线SL，并且经由处于导通状态的第二n型晶体管330-2和第二p型晶体管310-2被进一步释放到低电位电源配线VSS。在使用本领域的公知技术中的静电防护电路的情况下，上述负电荷NC仅被释放到信号配线SL。由于在静电防护电路300中，被施加到高电位电源配线VDD上的负电荷NC被释放到信号配线SL和低电位电源配线VSS这两者，因此与使用本领域的公知技术中的静电防护电路的情况相比，由负电荷NC导致的高电位电源配线VDD中的电位变化被有力地抑制，并且与高电位电源配线VDD进行电连接的半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)难以遭受不可挽回的静电损害。
在此，尽管下面给出详细的描述，但是当被施加到高电位电源配线VDD上的负电荷NC仅被释放到信号配线SL时，信号配线SL中的电位变化大，并且存在这样的问题：即，与信号配线SL进行电连接的半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)等将遭受不可挽回的静电损害。在该实施例中，由于被施加到高电位电源配线VDD上的负电荷NC被分散并释放到信号配线SL和低电位电源配线VSS这两者，因此，与仅被释放到信号配线SL的情况相比，负电荷NC被释放到的一侧的配线(低电位电源配线VSS和信号配线SL)中的电位变化小，并且半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)等难以遭受不可挽回的静电损害。
当正电荷PC因静电而被施加到低电位电源配线VSS上时，第一n型晶体管330-1的栅333-1a相对于漏335-1具有正电位，并且第一n型晶体管330-1处于导通状态。第二n型晶体管330-2的栅333-2a相对于漏335-2具有正电位，并且第二n型晶体管330-2处于导通状态。第二p型晶体管310-2的栅313-2a相对于漏315-2具有负电位，并且第二p型晶体管310-2处于导通状态。
出于该原因，如图10A所示，因静电而被施加到低电位电源配线VSS上的正电荷PC经由处于导通状态的第一n型晶体管330-1被释放到信号配线SL，并且经由处于导通状态的第二n型晶体管330-2和第二p型晶体管310-2被进一步释放到高电位电源配线VDD。在使用本领域的公知技术中的静电防护电路的情况下，上述正电荷PC仅被释放到信号配线SL。在静电防护电路300中，由于被施加到低电位电源配线VSS上的正电荷PC被释放到信号配线SL和高电位电源配线VDD这两者，因此与使用本领域的公知技术中的静电防护电路的情况相比，由正静电(正电荷PC)导致的低电位电源配线VSS中的电位变化被有力地抑制，并且与低电位电源配线VSS进行电连接的半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)难以遭受不可挽回的静电损害。
在此，尽管下面给出详细的描述，但是当被施加到低电位电源配线VSS上的正电荷PC仅被释放到信号配线SL时，信号配线SL中的电位变化大，并且存在这样的问题：即，与信号配线SL进行连接的半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)等将遭受不可挽回的静电损害。在该实施例中，由于被施加到低电位电源配线VSS上的正电荷PC被分散并释放到信号配线SL和高电位电源配线VDD这两者，因此，与仅被释放到信号配线SL的情况相比，正电荷PC被释放到的一侧的配线(高电位电源配线VDD和信号配线SL)中的电位变化小，并且半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)等难以遭受不可挽回的静电损害。
当正电荷PC因静电而被施加到高电位电源配线VDD上时，第一p型晶体管310-1的栅313-1a相对于漏315-1具有正电位，并且第一p型晶体管310-1处于非导通状态。第二n型晶体管330-2的栅333-2a相对于漏335-2具有负电位，并且第二n型晶体管330-2处于非导通状态。第二p型晶体管310-2的栅313-2a相对于漏315-2具有正电位，并且第二p型晶体管310-2处于非导通状态。
出于该原因，如图10B所示，因静电而被施加到高电位电源配线VDD上的正电荷PC被分散到三个晶体管(即，第一p型晶体管310-1、第二n型晶体管330-2和第二p型晶体管310-2)并作用于这三个晶体管。在使用本领域的公知技术中的静电防护电路的情况下，上述正电荷PC仅局部作用于第一p型晶体管310-1。当正电荷PC仅局部作用于第一p型晶体管310-1时，与正电荷PC被分散并作用于三个晶体管的情况相比，第一p型晶体管310-1容易遭受不可挽回的静电损害。由于因静电而被施加到高电位电源配线VDD上的正电荷PC的影响在静电防护电路300中被分散到三个晶体管，因此，与使用本领域的公知技术中的静电防护电路的情况相比，第一p型晶体管310-1、第二n型晶体管330-2和第二p型晶体管310-2不容易遭受不可挽回的静电损害。
这样，可以使得第一静电防护电路301和第二静电防护电路302难以由于因静电被施加到高电位电源配线VDD上的正电荷PC而被击穿，以便以稳定的方式长时间地操作第一静电防护电路301和第二静电防护电路302，并且以稳定的方式抑制静电影响。
当负电荷NC因静电而被施加到信号配线SL上时，第一n型晶体管330-1的栅333-1a相对于漏335-1具有正电位，并且第一n型晶体管330-1处于导通状态。第一p型晶体管310-1的栅313-1a相对于漏315-1具有正电位，并且第一p型晶体管310-1处于非导通状态。
出于该原因，如图11A所示，因静电而被施加到信号配线SL上的负电荷NC经由处于导通状态的第一n型晶体管330-1被释放到低电位电源配线VSS。这样，由于被施加到信号配线SL上的负电荷NC经由处于导通状态的第一n型晶体管330-1被释放到低电位电源配线VSS，因此，由负电荷NC导致的信号配线SL中的电位变化被抑制，并且与信号配线SL进行电连接的半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)不容易遭受不可挽回的静电损害(例如，静电击穿)。
当正电荷PC因静电而被施加到信号配线SL上时，第一n型晶体管330-1的栅333-1a相对于漏335-1具有负电位，并且第一n型晶体管330-1处于非导通状态。第一p型晶体管310-1的栅313-1a相对于漏315-1具有负电位，并且第一p型晶体管310-1处于导通状态。
出于该原因，如图11B所示，因静电而被施加到信号配线SL上的正电荷PC经由处于导通状态的第一p型晶体管310-1被释放到高电位电源配线VDD。由于被施加到信号配线SL上的正电荷PC经由处于导通状态的第一p型晶体管310-1被释放到高电位电源配线VDD，因此，由正电荷PC导致的信号配线SL中的电位变化被抑制，并且与信号配线SL进行电连接的半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)不容易遭受不可挽回的静电损害。
低电位电源配线VSS和高电位电源配线VDD是将电力提供到半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)的配线，信号配线SL是提供驱动液晶装置100的信号的配线，与信号配线SL相比，大电流在低电位电源配线VSS和高电位电源配线VDD中流动。出于该原因，低电位电源配线VSS和高电位电源配线VDD的面积大于信号配线SL的面积，也就是说，低电位电源配线VSS和高电位电源配线VDD的配线电容大于信号配线SL的配线电容，与信号配线SL相比，低电位电源配线VSS和高电位电源配线VDD更容易传导大电流。
假设其中相同量的电荷因静电而被施加到低电位电源配线VSS、高电位电源配线VDD和信号配线SL的情况，与具有大面积(配线电容)的低电位电源配线VSS和高电位电源配线VDD相比，具有小面积(配线电容)的信号配线SL具有较大的电位变化。此外，与具有小配线电容的信号配线SL相比，具有大配线电容的低电位电源配线VSS和高电位电源配线VDD具有较小的电位变化。在此方式中，静电影响在低电位电源配线VSS、高电位电源配线VDD和信号配线SL中不同。
如图11A和图11B所示，因静电而被施加到信号配线SL上的负电荷NC或正电荷PC被释放到低电位电源配线VSS或高电位电源配线VDD，并且由静电导致的信号配线SL中的电位变化减小。由于与电荷被施加到的一侧的配线(信号配线SL)相比，电荷被释放到的一侧的配线(低电位电源配线VSS和高电位电源配线VDD)具有较大的配线电容，因此，即使释放电荷，电荷被释放到的一侧的配线(低电位电源配线VSS和高电位电源配线VDD)中的电位变化也小于电荷被施加到的一侧的配线(信号配线SL)中的电位变化。这样，通过与电荷被施加到的一侧的配线(信号配线SL)相同的方式，在电荷被释放到的一侧的配线(低电位电源配线VSS和高电位电源配线VDD)中，静电导致的缺陷(不可挽回的静电损害)也受到抑制。
在此方式中，因静电导致的电荷被释放到的一侧的配线更优选地为具有大配线电容的配线(低电位电源配线VSS和高电位电源配线VDD)，而非具有小配线电容的配线(信号配线SL)。
如图9B和10A所示，因静电而被施加到低电位电源配线VSS或高电位电源配线VDD上的负电荷NC或正电荷PC被分散并释放到信号配线SL和电源配线(低电位电源配线VSS或高电位电源配线VDD中的任一者)，并且由静电导致的低电位电源配线VSS或高电位电源配线VDD中的电位变化减小。
例如，在使用本领域的公知技术中的静电防护电路的情况下，因静电而被施加到低电位电源配线VSS或高电位电源配线VDD上的负电荷NC或正电荷PC仅被释放到信号配线SL。在这种情况下，由于与电荷被施加到的一侧的配线(低电位电源配线VSS和高电位电源配线VDD)相比，电荷被释放到的一侧的配线(信号配线SL)具有较小的配线电容，因此，当释放电荷时，电荷被释放到的一侧的配线(信号配线SL)中的电位变化大于电荷被施加到的一侧的配线(低电位电源配线VSS和高电位电源配线VDD)中的电位变化。也就是说，通过将因静电而被施加到低电位电源配线VSS或高电位电源配线VDD上的负电荷NC或正电荷PC仅释放到信号配线SL，信号配线SL中出现大电位变化，并且存在这样的问题：即，与信号配线SL进行电连接的半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)将遭受不可挽回的静电损害。
在静电防护电路300中，因静电而被施加到低电位电源配线VSS或高电位电源配线VDD上的负电荷NC或正电荷PC被分散并释放到信号配线SL和电源配线(低电位电源配线VSS或高电位电源配线VDD中的任一者)这两者。这样，与使用本领域的公知技术中的静电防护电路的情况相比，电荷被释放到的一侧的配线(信号配线SL)中的电位变化小，并且与信号配线SL进行电连接的半导体电路(采样电路7、数据线驱动电路101和扫描线驱动电路104)不容易遭受不可挽回的静电损害。
此外，根据电荷被释放到的一侧的配线的配线电容，因静电而被施加的电荷的释放容易度不同。详细而言，与电荷被释放到的一侧的配线的配线电容小的情况相比，在电荷被释放到的一侧的配线的配线电容大的情况下，更容易释放因静电而被施加的电荷。因此，与电荷被释放到的一侧的配线的配线电容小的情况相比，在电荷被释放到的一侧的配线的配线电容大的情况下，可以更快地释放因静电而被施加的电荷。当快速释放因静电而被施加的电荷时，静电被施加到的一侧的配线中的电位变化也减小。
在使用本领域的公知技术中的静电防护电路的情况下，电荷被释放到的一侧的配线为信号配线SL。在使用根据该实施例的静电防护电路300的情况下，电荷被释放到的一侧的配线为信号配线SL和电源配线(低电位电源配线VSS或高电位电源配线VDD中的任一者)。出于该原因，与本领域的公知技术中的静电防护电路相比，在静电防护电路300中，电荷被释放到的一侧的配线的配线电容更大。这样，与本领域的公知技术中的静电防护电路相比，静电防护电路300可以快速释放因静电而被施加的电荷，并且可以减小静电被施加到的一侧的配线中的电位变化。
在此方式中，由于静电被施加到的一侧的配线和静电被释放到的一侧的配线中的电位变化在根据该实施例的静电防护电路300中都很小，因此，与本领域的公知技术中的静电防护电路相比，可以更有力地抑制由静电导致的缺陷(不可挽回的静电损害)。
由于液晶装置100的制造过程中的各种因素导致产生静电。例如，在使用等离子体气氛的过程(清洗、膜形成、蚀刻等)中，等离子体是静电源。在运输或处理过程中，通过滑动、摩擦等产生静电。带电构件(盒、夹具、工具等)也是静电源。此外，即使在液晶装置100完成之后，也会因各种因素产生静电。
与具有小面积的信号配线SL相比，静电更容易作用于具有大面积的低电位电源配线VSS和高电位电源配线VDD。也就是说，与具有小面积的信号配线SL相比，由静电导致的大量电荷更容易被施加到具有大面积的低电位电源配线VSS和高电位电源配线VDD上。如图9B或图10A所示，被施加到低电位电源配线VSS或高电位电源配线VDD上的大量电荷经由处于导通状态的第一静电防护电路301被释放到信号配线SL，并且还经由处于导通状态的第二静电防护电路302被释放到电源配线(低电位电源配线VSS或高电位电源配线VDD中的任一者)。
如上所述，由于存在这样的关系：即，与具有小配线电容的配线侧相比，因静电而被施加的电荷更容易在具有大配线电容的配线侧流动，因此，与第一静电防护电路301侧相比，因静电而被施加的电荷更容易在第二静电防护电路302侧流动。此外，由于大量电荷易于因静电被施加到低电位电源配线VSS和高电位电源配线VDD上，因此，大量电荷(在下文中被称为放电电流)易于在第二静电防护电路302中流动。
假设其中第一静电防护电路301和第二静电防护电路302具有基本相同的电阻的情况，大放电电流在第二静电防护电路302中流动。在第二静电防护电路302中流动的放电电流的电流值与因静电而被施加到低电位电源配线VSS和高电位电源配线VDD上的电荷量成比例。出于该原因，当被施加到低电位电源配线VSS和高电位电源配线VDD上的电荷量大时，存在这样的问题：即，过大的放电电流将流动，使得击穿第二静电防护电路302。
如上所述，由于第二静电防护电路302具有比第一静电防护电路301高的电阻，因此可以抑制过大的放电电流，否则过大的放电电流会击穿第二静电防护电路302。也就是说，通过使第二静电防护电路302具有比第一静电防护电路301高的电阻，第二静电防护电路302(静电防护电路300)的相对于静电而言的电阻增加，并且第二静电防护电路302(静电防护电路300)能以稳定的方式长时间地执行操作。
为了使第二静电防护电路302具有比第一静电防护电路301高的电阻，第二n型晶体管330-2的沟道长度L2被设定为长于第一n型晶体管330-1的沟道长度L1，并且第二p型晶体管310-2的沟道长度L2被设定为长于第一p型晶体管310-1的沟道长度L2。出于该原因，在沟道区中形成的第二n型晶体管330-2的电容大于第一n型晶体管330-1的电容，并且第二p型晶体管310-2的电容大于第一p型晶体管310-1的电容。也就是说，第二n型晶体管330-2和第二p型晶体管310-2具有比第一n型晶体管330-1和第一p型晶体管310-1大的电容。
如上所述，大电流易于在低电位电源配线VSS和高电位电源配线VDD中流动。此外，当大电流易于在低电位电源配线VSS和高电位电源配线VDD中流动时，低电位电源配线VSS和高电位电源配线VDD的电位发生变化。在该实施例中，由于具有大电容的第二静电防护电路302(第二n型晶体管330-2和第二p型晶体管310-2)与低电位电源配线VSS和高电位电源配线VDD进行电连接，因此，低电位电源配线VSS和高电位电源配线VDD的配线电容大，即使大电流流动，低电位电源配线VSS和高电位电源配线VDD中的电位变化也减小。因此，低电位电源配线VSS和高电位电源配线VDD的稳定性增加，能够以稳定的方式操作液晶装置100。
也就是说，通过使用具有大于第一静电防护电路301的电容的电容的晶体管构成第二静电防护电路302(使用具有高于第一静电防护电路301的电阻的电阻的晶体管构成第二静电防护电路302)，可以实现新效果，其中除了抑制上述静电影响的效果之外，还可以增加低电位电源配线VSS和高电位电源配线VDD的配线电容，增加低电位电源配线VSS和高电位电源配线VDD的电位稳定性，并且以稳定的方式操作液晶装置100。
如上所述，在该实施例中，可以获取以下效果。
(1)静电防护电路300具有第一静电防护电路301(具有与本领域的公知技术相同的配置)和第二静电防护电路302(具有与本领域的公知技术不同的配置)。与使用本领域的公知技术中的静电防护电路的情况相比，当使用静电防护电路300时，可以从电荷因静电而被施加到的一侧的配线(低电位电源配线VSS和高电位电源配线VDD)快速释放静电导致的电荷，减小电荷因静电被施加到的一侧的配线中的电位变化，并且还进一步减小静电导致的电荷被释放到的一侧的配线中的电位变化。因此，与本领域的公知技术中的静电防护电路相比，静电防护电路300可以更有力地抑制相对于低电位电源配线VSS和高电位电源配线VDD而言的静电影响，并且增加液晶装置100相对于静电而言的电阻(可靠性)。
(2)由于第二静电防护电路302具有比第一静电防护电路301高的电阻，因此，过大的放电电流受到抑制，否则过大的放电电流会击穿第二静电防护电路302，静电防护电路300(第二静电防护电路302)相对于静电而言的电阻增加，并且可以稳定的方式长时间地操作静电防护电路300。
(3)由于与第一静电防护电路301相比，在第二静电防护电路302中形成更大的电容，因此，通过将第二静电防护电路302与低电位电源配线VSS和高电位电源配线VDD电连接，低电位电源配线VSS和高电位电源配线VDD的配线电容增加，并且在大电流流动的情况下，可以减小低电位电源配线VSS和高电位电源配线VDD中的电位变化。因此，低电位电源配线VSS和高电位电源配线VDD的电位稳定性增加，并且可以稳定的方式操作液晶装置100。
实施例2
(电子设备)图12是示出作为电子设备的投影型显示装置(液晶投影仪)的配置的示意图。如图12所示，作为该实施例的电子设备的投影型显示装置1000配备：偏光照明装置1100，其沿着***光轴L设置；两个分色镜1104和1105，作为光分离元件；三个反射镜1106、1107和1108；五个中继透镜1201、1202、1203、1204和1205；三个透射型液晶光阀1210、1220和1230，作为光学调制装置；十字形分色棱镜1206，作为光合成元件；以及投影镜头1207。
偏光照明装置1100示意性地由灯单元1101、积分透镜1102和偏光转换元件1103配置而成，该灯单元1101由诸如超高压水银灯或卤素灯之类作为光源的白光源形成。
分色镜1104反射从偏光照明装置1100照射的偏光光束中的红光(R)并透射其中的绿光(G)和蓝光(B)。另一分色镜1105反射通过分色镜1104透射的绿光(G)并透射蓝光(B)。
被分色镜1104反射的红光(R)在被反射镜1106反射之后，经由中继透镜1205入射到液晶光阀1210。
被分色镜1105反射的绿光(G)经由中继透镜1204入射到液晶光阀1220。
通过分色镜1105透射的蓝光(B)经由光学引导***(由三个中继透镜1201、1202和1203，以及两个反射镜1107和1108形成)入射到液晶光阀1230。
液晶光阀1210、1220和1230分别被设置为与十字形分色棱镜1206的每个色光的入射面相对。被入射到液晶光阀1210、1220和1230的色光基于视频信息(视频信号)而被调制，并且朝着十字形分色棱镜1206照射。棱镜通过将四个直角棱镜贴合而形成，在内部呈十字状形成反射红光的介电多层膜和反射蓝光的介电多层膜。三个色光由介电多层膜合成，并且合成表示彩色图像的光。合成的光被作为投影光学***的投影镜头1207投影到屏幕1300上，并且放大和显示图像。
上述液晶装置100被应用于液晶光阀1210、1220和1230。液晶装置100具有根据实施例1的静电防护电路300，并且半导体电路(数据线驱动电路101、采样电路7、扫描线驱动电路104等)等不容易遭受不可挽回的静电损害(例如，静电击穿)。因此，液晶装置100应用于的投影型显示装置1000不容易受到静电的影响，具备高可靠性。
本发明不限于上述实施例，并且在不偏离从作为整体的权利要求书和说明书的范围中领会的本发明的主旨或思想的范围内，能够被适当地更改，具有这些更改的液晶装置以及该液晶装置应用于的电子设备也被包括在本发明的技术范围内。
可以考虑上述实施例之外的各种变型实例。下面使用变型实例做出描述。
(变型实例1)图13与图7对应，并且是示出第一静电防护电路(第一p型晶体管和第一n型晶体管)的结构的示意性截面图。图14A与图8A对应，并且是示出第二p型晶体管的结构的示意性截面图。图14B与图8B对应，并且是示出第二n型晶体管的结构的示意性截面图。在此，相同的附图标记表示与实施例1相同的配置，并且省略其详细描述。
构成根据该变型实例的静电防护电路的晶体管具有LDD(轻掺杂漏)结构，在该结构中，低浓度杂质区(高电阻区)被设置在半导体层的沟道区的两侧。构成根据实施例1的静电防护电路的晶体管不具有此类LDD结构(低浓度杂质区)。这点是该变型实例与实施例1之间的区别点。
详细而言，如图13所示，根据该变型实例的第一p型晶体管310-1的半导体层311-1由高浓度漏区311-1e、低浓度漏区311-1c、沟道区311-1a、低浓度源区311-1b和高浓度源区311-1d配置而成。换言之，根据该变型实例的第一p型晶体管310-1具有LDD结构，在该结构中，低浓度杂质区311-1b和311-1c(高电阻区)被设置在半导体层311-1的沟道区311-1a的两侧。
根据该变型实例的第一n型晶体管330-1的半导体层331-1由高浓度漏区331-1e、低浓度漏区331-1c、沟道区331-1a、低浓度源区331-1b和高浓度源区331-1d配置而成。换言之，根据该变型实例的第一n型晶体管330-1具有LDD结构，在该结构中，低浓度杂质区331-1b和331-1c(高电阻区)被设置在半导体层331-1的沟道区331-1a的两侧。
如图14A所示，根据该变型实例的第二p型晶体管310-2的半导体层311-2由高浓度漏区311-2e、低浓度漏区311-2c、沟道区311-2a、低浓度源区311-2b和高浓度源区311-2d配置而成。换言之，根据该变型实例的第二p型晶体管310-2具有LDD结构，在该结构中，低浓度杂质区311-2b和311-2c(高电阻区)被设置在半导体层311-2的沟道区311-2a的两侧。
如图14B所示，根据该变型实例的第二n型晶体管330-2的半导体层331-2由高浓度漏区331-2e、低浓度漏区331-2c、沟道区331-2a、低浓度源区331-2b和高浓度源区331-2d配置而成。换言之，根据该变型实例的第二n型晶体管330-2具有LDD结构，在该结构中，低浓度杂质区331-2b和331-2c(高电阻区)被设置在半导体层331-2的沟道区331-2a的两侧。
在该变型实例中，构成第二静电防护电路302的晶体管的LDD区的杂质浓度低于构成第一静电防护电路301的晶体管的LDD区的杂质浓度，并且第二静电防护电路302的LDD区具有比第一静电防护电路301的LDD区高的电阻。因此，第二p型晶体管310-2具有比第一p型晶体管310-1高的电阻，并且第二n型晶体管330-2具有比第一n型晶体管330-1高的电阻。因此，第二静电防护电路302具有比第一静电防护电路301高的电阻。
在此方式中，除了其中调整构成第二静电防护电路302和第一静电防护电路301的晶体管的沟道长度或沟道宽度的方法之外，通过调整构成第二静电防护电路302和第一静电防护电路301的晶体管的LDD区的杂质浓度(电阻)，第二静电防护电路302可以具有比第一静电防护电路301高的电阻。
此外，通过在构成第二静电防护电路302和第一静电防护电路301的晶体管中设置偏移区(图中省略)并且调整该偏移区的大小，第二静电防护电路302可以具有比第一静电防护电路301高的电阻。
(变型实例2)图15A和图15B与图5对应，并且是示出根据变型实例2的静电防护电路的配置的电路图。在此，相同的附图标记表示与实施例1相同的配置，并且省略其详细描述。
根据实施例1的静电防护电路300与根据该变型实例的静电防护电路300的区别点在于第二静电防护电路302的配置。
详细而言，实施例1的第二静电防护电路302由第二n型晶体管330-2和第二p型晶体管310-2配置而成(请参考图5)。如图15A所示，该变型实例的第二静电防护电路302由第二n型晶体管330-2配置而成。备选地，如图15B所示，第二静电防护电路302由第二p型晶体管310-2配置而成。该点是该变型实例与实施例1之间的区别点。
另外，在由第二n型晶体管330-2或第二p型晶体管310-2配置而成的第二静电防护电路302中，可以与由第二n型晶体管330-2和第二p型晶体管310-2这两者配置而成的实施例1的第二静电防护电路302相同的方式，抑制相对于低电位电源配线VSS和高电位电源配线VDD而言的静电影响。
此外，由于根据该变型实例的第二静电防护电路302的面积与根据实施例1的第二静电防护电路302的面积相比要小，因此，可以节省静电防护电路300的空间。
如该变型实例和实施例1所示，第二静电防护电路302可以具有这样的配置：在该配置中，设置第二n型晶体管330-2和第二p型晶体管310-2中的至少一者。
(变型实例3)静电防护电路300不限于被应用于液晶装置100，例如，其能够被应用于具有有机电致发光元件的发光装置。通过应用静电防护电路300，可以为发光装置提供不容易受静电影响的高可靠性。
此外，静电防护电路300可被应用于微电子机械***(MEMS)，在该***中，传感器、致动器、电子电路等在半导体基板或绝缘体基板等上形成，或者，静电防护电路300也可被应用于具有半导体电路的电子装置。例如，由在半导体基板上形成的MOS晶体管配置而成的集成电路中的静电防护电路也在本发明的应用范围内。
(变型实例4)静电防护电路300可以与以下配线进行电连接：即，被提供最低电位的配线(例如，低电位电源配线VSS)，具有高于最低电位配线的电位的电位的配线(例如，信号配线SL)，以及被提供最高电位的配线(例如，高电位电源配线VDD)。此外，当存在被提供这种电位的配线时，可以将静电防护电路300设置在液晶装置(电光装置)中的任意位置。
详细而言，静电防护电路300被设置在外部电路连接端子102与半导体电路(数据线驱动电路101、采样电路7和扫描线驱动电路104)之间的区域中；但是本发明不限于此。例如，静电防护电路300可以被设置在数据线驱动电路101或扫描线驱动电路104的内部，并且可以被设置在半导体电路(数据线驱动电路101、采样电路7和扫描线驱动电路104)与显示区域E之间。
此外，在实施例1中，静电防护电路300与低电位电源配线VSS、高电位电源配线VDD和信号配线SL连接；但是本发明不限于此。例如，可以具有这样的配置：在该配置中，静电防护电路300与被提供最低电位的信号配线SL、被提供最高电位的信号配线SL、以及多个信号配线SL中的其它信号配线SL进行电连接。
(变型实例5)根据实施例1的液晶装置100应用于的电子设备不限于实施例2的投影型显示装置1000。例如，除了投影型显示装置1000之外，可以将根据实施例1的液晶装置应用于投影型平视显示器(HUD)、头戴式显示器(HMD)、电子书阅读器、个人计算机、数字静态相机、液晶电视、取景器型或直视监视器型录像机、汽车导航***、诸如POS之类的信息终端设备、或者诸如电子笔记本之类的电子设备。
此外，即使在安装有根据实施例1的静电防护电路300的电子设备中，静电影响也会受到抑制，并且可靠性极高。也就是说，对于配备静电防护电路300和具有静电防护电路300的电光装置中的一者或两者的电子设备而言，静电影响会受到抑制，并且可靠性极高。
附图标记列表
100 液晶装置
300 静电防护电路
301 第一静电防护电路
310-1 第一p型晶体管
313-1a 栅
314-1 源
315-1 漏
330-1 第一n型晶体管
333-1a 栅
334-1 源
335-1 漏
302 第二静电防护电路
310-2 第二p型晶体管
313-2a 栅
314-2 源
315-2 漏
330-2 第二n型晶体管
333-2a 栅
334-2 源
335-2 漏
VSS 低电位电源配线
VDD 高电位电源配线
SL 信号配线

Claims (6)

1.一种静电防护电路，包括：
第一静电防护电路；
第二静电防护电路；
第一电源配线；
第二电源配线；以及
信号配线，
其中所述第一静电防护电路和所述第二静电防护电路中的每一者分别与所述第一电源配线、所述第二电源配线和所述信号配线进行电连接，
所述第一静电防护电路设置有第一晶体管和第二晶体管，
所述第二静电防护电路设置有第三晶体管，
所述第一晶体管为n型晶体管，
所述第二晶体管为p型晶体管，
所述第三晶体管为n型或p型晶体管，
所述第一晶体管、所述第二晶体管和所述第三晶体管中的每一晶体管的源和漏中的一者与栅进行电连接，所述第一晶体管的栅与所述第一电源配线进行电连接，
所述第一晶体管的源和漏中的另一者与所述信号配线进行电连接，
所述第二晶体管的栅与所述第二电源配线进行电连接，
所述第二晶体管的源和漏中的另一者与所述信号配线进行电连接，
所述第三晶体管的源和漏中的另一者与所述第一电源配线或所述第二电源配线进行电连接，
其中所述第三晶体管具有比所述第一晶体管和所述第二晶体管高的电阻。
2.根据权利要求1所述的静电防护电路，
其中所述第二静电防护电路设置有第四晶体管，
所述第三晶体管为n型晶体管，
所述第四晶体管为p型晶体管，
所述第四晶体管的源和漏中的一者与栅进行电连接，
所述第三晶体管的栅以及所述第四晶体管的源和漏中的另一者与所述第一电源配线进行电连接，并且
所述第四晶体管的栅以及所述第三晶体管的源和漏中的另一者与所述第二电源配线进行电连接。
3.根据权利要求1或2所述的静电防护电路，
其中所述第二静电防护电路具有比所述第一静电防护电路高的电阻。
4.根据权利要求2所述的静电防护电路，
其中所述第一晶体管和所述第三晶体管具有基本相同的沟道宽度，
所述第二晶体管和所述第四晶体管具有基本相同的沟道宽度，
所述第三晶体管的沟道长度是所述第一晶体管的沟道长度的120％，或者长于120％，并且
所述第四晶体管的沟道长度是所述第二晶体管的沟道长度的120％，或者长于120％。
5.一种电光装置，包括：
根据权利要求1至4中任一项所述的静电防护电路。
6.电子设备，包括：
根据权利要求1至4中任一项所述的静电防护电路；以及
根据权利要求5所述的电光装置。
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