TWI632621B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明的功率半導體裝置的製造方法，依次包括：半導體基體準備程序；第一溝槽形成程序；第一絕緣膜形成程序，形成第一絕緣膜；閘極絕緣膜形成程序；閘電極形成程序；第二溝槽形成程序，在將第一絕緣膜的中央部去除後在第一溝槽內形成第二溝槽；第二絕緣膜形成程序，以在第二溝槽內殘留有空隙為條件在第二溝槽的內部形成第二絕緣膜；遮罩電極形成程序，在空隙內形成遮罩電極；以及源電極形成程序，形成源電極。根據本發明的半導體裝置的製造方法，就能夠簡化用於使遮罩電極與源電極之間取得連接的程序的，並且，能夠以高設計自由度來製造半導體裝置。

Description

半導體裝置及其製造方法
本發明涉及半導體裝置的製造方法以及半導體裝置。
以往，具備閘電極與遮罩電極在平面方向上分離的平面分離型遮罩閘極構造的半導體裝置已被普遍認知(例如，參照專利文獻1)。
以往的半導體裝置900如第15至18圖所示，能夠藉由實施以下方法(以往的半導體裝置的製造方法)來進行製造。即，以往的半導體裝置900，能夠藉由實施：(1)半導體基體準備程序(參照第15圖(a))，準備具有n+型第一半導體層912以及比第一半導體層912更低濃度的n-型第二半導體層914的半導體基體910；(2)第一溝槽形成程序(參照第15圖(b))，在第二半導體層914上形成規定的第一溝槽916；(3)第一絕緣膜形成程序(參照第15圖(c))，在第一溝槽916內的中央殘留有第一空隙922的條件下藉由熱氧化法在第一溝槽916的內部形成第一絕緣膜926；(4)遮罩電極形成程序(參照第15圖(d)以及第16圖(a))，在第一空隙922內形成遮罩電極924；(5)第一絕緣膜回蝕(etch back)程序(參照第16圖(b))，將第一溝槽916的下部殘留後對第一絕緣膜926進行回蝕；(6)閘極絕緣膜形成程序(參照第19圖(c))，在由遮罩電極924的側壁、第一溝槽916的上部的側壁以及回蝕後的第一絕緣膜926的上端面所構成的凹部950內殘留有第二空隙952的條件下在凹部950的內部形成閘極絕緣膜918；(7)閘電極形成程序(參照第16圖(d)以及第17圖(a))，在第二空隙952內形成閘電極920；(8)摻雜物區域形成程序(參照第17圖(b) 至第17圖(d))，形成基極區域928、源極區域930(第一導電型高濃度擴散區域)、以及p+型接觸區域932；(9)保護絕緣膜形成程序(參照第18圖(a))，在閘電極920以及閘極絕緣膜918上形成保護絕緣膜934；(10)絕緣膜去除程序(參照第18圖(b))，去除形成在遮罩電極924的上部的絕緣膜(閘極絕緣膜以及保護絕緣膜)；以及(11)源電極形成程序(參照第18圖(c))，形成源電極936使其與遮罩電極924電氣連接。
先行技術文獻
專利文獻1：特表2007-529115號公報
然而，在以往的半導體裝置的製造方法中，由於在遮罩電極形成程序的後段中包含閘電極形成程序，因此直到源電極形成程序的前段為止會在遮罩電極924的上部形成絕緣膜(閘極絕緣膜以及保護絕緣膜)(參照第18圖(a))。
所以，就存在有：為了使遮罩電極924與源電極936之間取得連接就有必要進行將形成在遮罩電極924上部的絕緣膜(閘極絕緣膜以及保護絕緣膜)去除的絕緣膜去除程序(參照第18圖(b))，從而導致用於使遮罩電極924與源電極936之間取得連接的程序變得煩雜的問題。
另外，在以往的半導體裝置的製造方法中，由於是在以第一溝槽916內的中央殘留有第一空隙922為條件藉由熱氧化法在第一溝槽916的內部形成第一絕緣膜926(參照第15圖(c))，然後，在遮罩電極形成程序中，在第一空隙922內形成遮罩電極924(參照第15圖(d)以及第16圖(a))，因此也存在有：難以將遮罩電極底部一側的絕緣膜(第一絕緣膜)的厚度和遮罩電極側部一側的絕緣膜(第一絕緣膜)的厚度設定為任意厚度，從而很難以高設計自由度來製造半導體裝置的問題。
因此，本發明鑒於上述問題，目的是提供一種能夠簡化用於使遮罩電極與源電極之間取得連接的程序的，並且，能夠以高設計自由度來製造半導體裝置的半導體裝置的製造方法。以及，提供一種藉由這樣的半導體裝置的製造方法製造出的半導體裝置。
(1)本發明的半導體裝置的製造方法，用於製造具備閘電極與遮罩電極在平面方向上分離的平面分離型遮罩閘極構造的半導體裝置，其依次包括：半導體基體準備程序，準備具有第一導電型第一半導體層以及比該第一半導體層更低濃度的第一導電型第二半導體層的半導體基體；第一溝槽形成程序，在所述第二半導體層上形成規定的第一溝槽；第一絕緣膜形成程序，形成第一絕緣膜並使其填埋所述第一溝槽的下部；閘極絕緣膜形成程序，在所述第一溝槽的上部的側壁上形成閘極絕緣膜；閘電極形成程序，經由所述閘極絕緣膜，形成由多晶矽構成的所述閘電極；第二溝槽形成程序，在將所述第一絕緣膜的中央部藉由蝕刻去除後在所述第一溝槽內形成第二溝槽；第二絕緣膜形成程序，以在所述第二溝槽內殘留有空隙為條件至少在所述第二溝槽的內部形成第二絕緣膜；遮罩電極形成程序，在所述空隙內形成所述遮罩電極；以及源電極形成程序，形成源電極使其與所述遮罩電極電氣連接。
(2)在本發明的半導體裝置的製造方法中，理想的情況是：在所述第二絕緣膜形成程序中，形成所述第二絕緣膜使其厚度比所述閘極絕緣膜的厚度更厚。
(3)在本發明的半導體裝置的製造方法中，理想的情況是：在所述第二絕緣膜形成程序中，在將所述空隙的底部與所述第一溝槽的底部之間的所 述第二絕緣膜的厚度定為D1，所述空隙的所述底部的深度位置中所述空隙的側壁與所述第一溝槽的側壁之間的所述第一絕緣膜的厚度定為d，所屬空隙的所述底部的深度位置中所述空隙的所述側壁與所述第一溝槽的所述側壁之間的所述第二絕緣膜的厚度定為D2時，形成所述第二絕緣膜使其滿足D1d+D2的關係。
(4)在本發明的半導體裝置的製造方法中，理想的情況是：在所述第二溝槽形成程序中，將所述第二溝槽形成至所述第一溝槽的深度位置上。
(5)在本發明的半導體裝置的製造方法中，理想的情況是：在所述第二溝槽形成程序中，將所述第二溝槽形成至比所述第一溝槽的深度位置更深的深度位置上。
(6)在本發明的半導體裝置的製造方法中，理想的情況是：在所述第二溝槽形成程序與所述第二絕緣膜形成程序之間，進一步包括：形成第二導電型擴散區域使其與所述第二溝槽的底部相接觸的第二導電型擴散區域形成程序。
(7)在本發明的半導體裝置的製造方法中，理想的情況是：在所述第二溝槽形成程序中，形成具有底部漸窄的錐形側面的溝槽來作為所述第二溝槽。
(8)在本發明的半導體裝置的製造方法中，理想的情況是：在所述閘電極形成程序與所述第二溝槽形成程序之間，進一步包括：在從平面上看未形成有所述第一溝槽的區域中的所述第二半導體層的表面形成第二導電型基極區域的基極區域形成程序；以及在所述基極區域的表面，形成第一導電型高濃度擴散區域使其至少有一部分暴露在所述第一溝槽的所述側壁上的第一導電型高濃度擴散區域形成程序。
(9)在本發明的半導體裝置的製造方法中，理想的情況是：在所述閘電極形成程序與所述第二溝槽形成程序之間，進一步包括在所述基極區域的表面的規定區域上形成第二導電型接觸區域的接觸區域形成程序，在所述遮罩電極形成程序與所述源電極形成程序之間，進一步包括將從平面上看未形成有所述第一溝槽的區域中的所述第二絕緣膜藉由回蝕去除的第二絕緣膜回蝕程序，在所述源電極形成程序中，形成所述源電極使其與所述遮罩電極、所述第一導電型高濃度擴散區域以及所述接觸區域直接連接。
(10)在本發明的半導體裝置的製造方法中，理想的情況是：在所述遮罩電極形成程序與所述源電極形成程序之間，進一步包括：在所述第二絕緣膜上形成規定的開口的開口形成程序；以及在所述開口的內部填充金屬後形成金屬塞的金屬塞形成程序，在所述源電極形成程序中，形成所述源電極使其與所述遮罩電極直接連接，並且，使其經由所述金屬塞與所述第一導電型高濃度擴散區域以及所述基極區域連接。
(11)在本發明的半導體裝置的製造方法中，理想的情況是：在所述第一絕緣膜形成程序中，藉由CVD法形成所述第一絕緣膜。
(12)在本發明的半導體裝置的製造方法中，理想的情況是：在所述第一絕緣膜形成程序中，藉由熱氧化法形成所述第一絕緣膜。
(13)在本發明的半導體裝置的製造方法中，理想的情況是：在所述第二絕緣膜形成程序中，藉由CVD法形成所述第二絕緣膜。
(14)在本發明的半導體裝置的製造方法中，理想的情況是：在所述第二絕緣膜形成程序中，藉由熱氧化法形成所述第二絕緣膜。
(15)在本發明的半導體裝置，具備閘電極與遮罩電極在平面方向上分離的平面分離型遮罩閘極構造，其，包括：半導體基體，具有第一導電型第一半導體層以及比該第一半導體層更低濃度的第一導電型第二半導體層；規定的溝槽，位於所述第二半導體層的表面上，並且被形成在未到達所述第一半導體層的深度上；所述閘電極，由多晶矽構成，並且經由閘極絕緣膜形成在所述溝槽的上部的側壁上；所述遮罩電極，在與所述閘電極隔開的狀態下形成在所述溝槽的中央部；以及絕緣區域，在所述溝槽內，延展於所述閘電極與所述遮罩電極之間並且將所述遮罩電極從所述閘電極處隔開，同時，延所述溝槽的側壁以及底部延展並且將所述遮罩電極從所述溝槽的所述側壁以及所述底部處隔開，其中，介於所述閘電極與所述遮罩電極之間的所述絕緣區域的厚度比所述閘極絕緣膜更厚。
(16)在本發明的半導體裝置中，理想的情況是：在將所述遮罩電極的底部與所述溝槽的底部之間的所述絕緣區域的厚度定為D1，所述遮罩電極的底部的深度位置中所述遮罩電極的側壁與所述溝槽的側壁之間的所述絕緣區域的厚度定為d+D2時，滿足D1<d+D2的關係。
(17)在本發明的半導體裝置中，理想的情況是：在從平面上看未形成有所述溝槽的區域中的所述第二半導體層的表面上形成有第二導電型基極區域，在所述第二半導體層中從所述基極區域的最下端面的深度位置直到比所述溝槽的底部的深度位置更淺的深度位置之間的深度區域上，形成有比所述第二半導體層的其他區域更高濃度的第一導電型高濃度摻雜物區域。
根據本發明的半導體裝置的製造方法，由於在閘電極形成程序的後段中包含遮罩電極形成程序，因此直到源電極形成程序的前段為止就不會在遮罩電極的上部形成絕緣膜(例如，閘極絕緣膜以及保護絕緣膜)。所以，就不再需要進行去除該絕緣膜(閘極絕緣膜以及保護絕緣膜)的絕緣膜去除程序，因此就能夠將用於使遮罩電極與源電極之間取得連接的程序簡化。
另外，根據本發明的半導體裝置的製造方法，由於是在藉由蝕刻將第一絕緣膜的中央部去除後在第一溝槽內形成第二溝槽之後，以在第二溝槽內殘留有空隙為條件在第二溝槽的內部形成第二絕緣膜，因此，就容易將遮罩電極底部一側的絕緣膜(第二絕緣膜)的厚度和遮罩電極側部一側的絕緣膜(第一絕緣膜以及第二絕緣膜)的厚度設定成任意的厚度，其結果就是：能夠以高設計自由度來製造半導體裝置。
根據本發明的半導體裝置，由於介於閘電極與遮罩電極之間的絕緣區域的厚度比閘極絕緣膜更厚，因此比以往的半導體裝置更加能夠提高閘電極與遮罩電極之間的耐壓。
另外，根據本發明的半導體裝置，由於具備位於第二半導體層的表面上的，並且被形成在未到達第一半導體層的深度上的規定的溝槽，因此在溝槽與第一半導體層之間就存在有比第一半導體層摻雜物濃度更低的第二半導體層。所以，在溝槽的下側，相比溝槽被形成在到達第一半導體層的深度上的情況(第一半導體層與該溝槽的底部相接觸的情況)，在關斷(turn off)時耗盡層就更加容易擴展，從而相比溝槽被形成在到達第一半導體層的深度上的情況，就更加能夠提高汲電極與遮罩電極(源電極)之間的耐壓。
另外，根據本發明的半導體裝置，由於具備位於第二半導體層的表面上的，並且被形成在未到達第一半導體層的深度上的規定的溝槽，並且在溝槽與第一半導體層之間存在有比第一半導體層摻雜物濃度更低的第二半導體層，因此在溝槽的下側，相比溝槽被形成在到達第一半導體層的深度上的情況(第一半導體層與該溝槽的底部相接觸的情況)，在關斷時耗盡層就更加容易擴展。所以，閘電極與第二半導體層中未被耗盡的部分之間的間隔就會變長，柵漏電容CGD就會變小，從而在關斷時被閘電極感應的柵源電壓VGS(=VDD×CGD/(CGS+CGD))就會變得不易超過閥值電壓VTH。這樣，在將多個半導體裝置串聯時就不易引發自啟動(self turn on)現象，從而能夠增大電路運行時的擊穿耐量。
另外，根據本發明的半導體裝置，由於具備位於第二半導體層的表面上的，並且被形成在未到達第一半導體層的深度上的規定的溝槽，因此能夠如上述般減小柵漏電容CGD。所以，就能夠減小輸出電容Coss以及回饋電容Crss，其結果就是，能夠縮短關斷週期。
另外，根據本發明的半導體裝置，由於具備位於第二半導體層的表面上的，並且被形成在未到達第一半導體層的深度上的規定的溝槽，因此能夠如上述般減小柵漏電容CGD。另外，介於閘電極與遮罩電極之間的絕緣區域的厚度比閘極絕緣膜更厚，因此能夠減小閘電極與遮罩電極之間的柵源電容CGS。 這樣，由於能夠同時減小柵漏電容CGD以及柵源電容CGS，因此在關斷時被閘電極感應的柵源電壓VGS(=VDD×CGD/(CGS+CGD))就會變得更加不易超過閥值電壓VTH。從而在將多個半導體裝置串聯時就更加不易引發自啟動現象，因此能夠進一步增大電路運行時的擊穿耐量。
100、101、102、103、104、105、900‧‧‧半導體裝置
110、910‧‧‧半導體基體
112、912‧‧‧第一半導體層
114、914‧‧‧第二半導體層
116、116a、916‧‧‧第一溝槽
118、918‧‧‧閘極絕緣膜
126a’‧‧‧矽氧化膜
120、920‧‧‧閘電極
120、124’‧‧‧多晶矽層
122、122a‧‧‧空隙
124、124a、924‧‧‧遮罩電極
126‧‧‧絕緣區域
126a、926‧‧‧第一絕緣膜
126b‧‧‧第二絕緣膜
128、928‧‧‧基極區域
130、930‧‧‧源極區域
132、932‧‧‧接觸區域
134、134a、934‧‧‧保護絕緣膜
136、936‧‧‧源電極
138、938‧‧‧汲電極
140、140a‧‧‧第二溝槽
142‧‧‧開口
144‧‧‧金屬塞
148‧‧‧p型擴散區域
950‧‧‧高濃度摻雜物區域
922‧‧‧第一空隙
950‧‧‧凹部
952‧‧‧第二空隙
第1圖是實施方式一涉及的半導體裝置100的說明展示圖，其中：第1圖(a)是半導體裝置100的主要部位放大截面圖(以下，簡稱為截面圖)；第1圖(b)是半導體裝置100的主要部位放大平面圖(以下，簡稱為平面圖)；另外，在第1圖(b)中，為了便於說明，省略了源電極136、源極區域130以及接觸區域132的圖示。
第2圖是用於說明實施方式一涉及的半導體裝置的製造方法的截面圖，其中：第2圖(a)至第2圖(d)為各程序圖。
第3圖是用於說明實施方式一涉及的半導體裝置的製造方法的截面圖，其中：第3圖(a)至第3圖(d)為各程序圖。
第4圖是用於說明實施方式一涉及的半導體裝置的製造方法的截面圖，其中：第4圖(a)至第4圖(d)為各程序圖。
第5圖是用於說明實施方式一涉及的半導體裝置的製造方法的截面圖，其中：第5圖(a)至第5圖(d)為各程序圖。
第6圖是實施方式二涉及的半導體裝置101的截面圖。
第7圖是實施方式二涉及的半導體裝置的製造方法說明展示圖，其中：第7圖(a)至第7圖(c)為各程序圖。
第8圖是實施方式三涉及的半導體裝置102的截面圖。
第9圖是實施方式三涉及的半導體裝置的製造方法說明展示圖。 第9圖(a)至第9圖(c)為各程序圖。
第10圖是實施方式四涉及的半導體裝置103的截面圖。
第11圖是實施方式四涉及的半導體裝置的製造方法說明展示圖，其中：第11圖(a)至第11圖(c)為各程序圖。
第12圖是實施方式五涉及的半導體裝置104的截面圖。
第13圖是實施方式五涉及的半導體裝置的製造方法說明展示圖，其中：第13圖(a)至第13圖(c)為各程序圖。
第14圖是實施方式六涉及的半導體裝置105的截面圖。
第15圖是以往的半導體裝置的製造方法說明展示圖，其中：第15圖(a)至第15圖(d)為各程序圖。
第16圖是以往的半導體裝置的製造方法說明展示圖，其中：第16圖(a)至第16圖(d)為各程序圖。
第17圖是以往的半導體裝置的製造方法說明展示圖，其中：第17圖(a)至第17圖(d)為各程序圖。
第18圖是以往的半導體裝置的製造方法說明展示圖，其中： 第18圖(a)至第18圖(c)為各程序圖；
另外，在第18圖(c)中，符號938表示汲電極。
具體實施方式
以下，將依據圖式中所示的實施方式，對本發明的半導體裝置的製造方法以及半導體裝置進行說明。另外，各圖式僅為簡圖，並不一定嚴謹地反映實際尺寸。
實施方式一
1.實施方式一涉及的半導體裝置100的構成
實施方式一涉及的半導體裝置100是一種具備閘電極與遮罩電極在平面方向上分離的平面分離型遮罩閘極構造的MOSFET。
實施方式一涉及的半導體裝置100如第1圖所示，包括：半導體基體110，具有n+型第一半導體層112以及比該第一半導體層112更低濃度的n-型第二半導體層114；規定的溝槽116(第一溝槽)，位於第二半導體層114的表面上，並且被形成在未到達第一半導體層的深度上；閘電極120，由多晶矽構成，並且經由閘極絕緣膜118形成在溝槽116的上部的側壁上；遮罩電極124，在與閘電極120隔開的狀態下形成在溝槽116的中央部上；絕緣區域126，在溝槽116內，延展於閘電極120與遮罩電極124之間並且將遮罩電極124從閘電極120處隔開，同時，延溝槽116的側壁以及底部延展並且將遮罩電極124從溝槽116的側壁以及底部處隔開；基極區域128，形成在從平面上看未形成有溝槽116的區域中第二半導體層114的表面上；源極區域130(第一導電型高濃度擴散區域)，形成在基極區域128的表面上使其有一部分暴露在溝槽116的側壁上；p+ 型接觸區域132，形成在基極區域128的表面上的規定區域(未形成有源極區域130的區域)上；源電極136，直接配置在遮罩電極124的表面上的同時經由保護絕緣膜134配置在閘電極120的表面上，並且與遮罩電極124、源極區域130以及接觸區域132直接連接；以及汲電極138，形成在第一半導體層112的表面上。
在實施方式一涉及的半導體裝置100中，介於閘電極120與遮罩電極124之間的絕緣區域126的厚度比閘極絕緣膜118更厚。
在實施方式一涉及的半導體裝置100中，在將遮罩電極124的底部與溝槽116的底部之間的絕緣區域126的厚度定為D1，遮罩電極124的底部的深度位置中遮罩電極124的側壁與溝槽116的側壁之間的絕緣區域126的厚度(後述的第一絕緣膜126a的厚度與後述的第二絕緣膜126b的厚度的合計)定為d+D2時，滿足D1<d+D2的關係。
在實施方式一中，溝槽116、閘電極120、基極區域128、源極區域130以及接觸區域132均形成為條紋狀(Stripe)(參照第1圖(b))。
第一半導體層112的厚度為50μm至500μm(例如350μm)，第一半導體層112的摻雜物濃度為1×1018cm-3至1×1021cm-3(例如1×1019cm-3)。 未形成有溝槽116的區域中的第二半導體層114的厚度為3μm至50μm(例如15μm)，第二半導體層114的摻雜物濃度在不同深度上是固定的，為1×1014cm-3至1×1019cm-3(例如1×1015cm-3)。基極區域128的厚度為0.5μm至10μm(例如5μm)，基極區域128的摻雜物濃度為1×1016cm-3至1×1019cm-3(例如1×1017cm-3)。
溝槽116的深度為1μm至20μm(例如10μm)，溝槽116的間距(pitch)為3μm至20μm(例如10μm)，溝槽116的開口寬度為0.3μm至19μm(例如7μm)。閘極絕緣膜118例如是由藉由熱氧化法形成的二氧化矽膜構成的，並且閘極絕緣膜118的厚度為20nm至200nm(例如100nm)。 閘電極120例如是由藉由CVD法形成的低電阻多晶矽構成的，並且閘電極120的厚度為0.1μm至5μm(例如2μm)。
遮罩電極124與閘電極120之間的間隔為0.02μm至3μm(例如1μm)，遮罩電極124與溝槽116的底部之間的間隔為0.1μm至3μm(例如2μm)，遮罩電極124的底部的深度位置中遮罩電極124與溝槽116的側壁之間的間隔為0.1μm至8μm(例如3μm)。另外，在以保護絕緣膜134為基準時的遮罩電極124的上端面的深度位置在0.01μm至2μm範圍內。
源極區域130的深度為1μm至3μm(例如2μm)，源極區域130的摻雜物濃度為1×1018cm-3至1×1020cm-3(例如2×1019cm-3)。接觸區域132的深度為1μm至3μm(例如2μm)，接觸區域132的摻雜物濃度為1×1018cm-3至1×1020cm-3(例如2×1019cm-3)。保護絕緣膜134例如是由藉由CVD法形成的二氧化矽膜構成的，並且保護絕緣膜134的厚度為0.5μm至3μm(例如1μm)。
源電極136例如由Al膜或Al合金膜(例如AlSi膜)構成，源電極136的厚度為1μm至10μm(例如3μm)。汲電極138由依次按Ti、Ni、Au的順序層積後的層積膜構成，汲電極138的厚度為0.2μm至1.5μm(例如1μm)。
2.實施方式一涉及的半導體裝置100的效果
根據實施方式一涉及的半導體裝置100，由於介於閘電極120與遮罩電極124之間的絕緣區域126的厚度比閘極絕緣膜118更厚，因此比以往的半導體裝置900更加能夠提高閘電極120與遮罩電極124之間的耐壓。
另外，根據實施方式一涉及的半導體裝置100，由於具備位於第二半導體層114的表面上的，並且被形成在未到達第一半導體層112的深度上的規定的溝槽116，因此在溝槽116與第一半導體層112之間就存在有比第一半導體層112摻雜物濃度更低的第二半導體層114。所以，在溝槽116的下側，相比溝槽116被形成在到達第一半導體層112的深度上的情況(第一半導體層112與該溝槽116的底部相接觸的情況)，在關斷時耗盡層就更加容易擴展，從而就能夠提高汲電極與遮罩電極124(源電極)之間的耐壓。
另外，根據實施方式一涉及的半導體裝置100，由於具備位於第二半導體層114的表面上的，並且被形成在未到達第一半導體層112的深度上的規定的溝槽116，並且在溝槽116與第一半導體層112之間存在有比第一半導體層112摻雜物濃度更低的第二半導體層114，因此在溝槽116的下側，相比溝槽116被形成在到達第一半導體層112的深度上的情況(第一半導體層112與該溝槽116的底部相接觸的情況)，在關斷時耗盡層就更加容易擴展。所以，閘電極120與第二半導體層114中未被耗盡的部分之間的間隔就會變長，柵漏電容CGD就會變小，從而在關斷時被閘電極120感應的柵源電壓VGS(=VDD×CGD/(CGS+CGD))就會變得不易超過閥值電壓VTH。這樣，在將多個半導體裝置串聯時就不易引發自啟動現象，從而能夠增大電路運行時的擊穿耐量。
另外，根據實施方式一涉及的半導體裝置100，由於具備位於第二半導體層114的表面上的，並且被形成在未到達第一半導體層112的深度上的 規定的溝槽116，因此能夠如上述般減小柵漏電容CGD。所以，就能夠減小輸出電容Coss以及回饋電容Crss，其結果就是，能夠縮短關斷週期。
另外，根據實施方式一涉及的半導體裝置100，由於具備位於第二半導體層114的表面上的，並且被形成在未到達第一半導體層112的深度上的規定的溝槽116，因此能夠如上述般減小柵漏電容CGD。另外，介於閘電極120與遮罩電極124之間的絕緣區域126的厚度比閘極絕緣膜118更厚，因此能夠減小閘電極120與遮罩電極124之間的柵源電容CGS。這樣，由於能夠同時減小柵漏電容CGD以及柵源電容CGS，因此在關斷時被閘電極120感應的柵源電壓VGS(=VDD×CGD/(CGS+CGD))就會變得更加不易超過閥值電壓VTH。從而在將多個半導體裝置串聯時就更加不易引發自啟動現象，因此能夠進一步增大電路運行時的擊穿耐量。
3.實施方式一涉及的半導體裝置的製造方法
實施方式一涉及的半導體裝置100能夠藉由具有以下所示的製造程序(實施方式一涉及的半導體裝置的製造方法)來進行製造。
(1)半導體基體準備程序
首先，準備具有n+型第一半導體層112以及比該第一半導體層112更低濃度的n-型第二半導體層114的半導體基體110(參照第2圖(a))。作為半導體基體110可以使用適宜的半導體基體，例如可以使用在n+型第一半導體層112上藉由外延生長法形成n-型第二半導體層114後形成的半導體基體。再有，在實施方式一中，作為半導體基體110，雖然使用的是由矽構成的半導體基體，但也可以使用由矽以外的材料所構成的半導體基體。
(2)第一溝槽形成程序
接下來，將具有規定的開口的掩膜(未圖示)形成在第二半導體層114的表面上，並且藉由使用該掩膜進行蝕刻，從而形成在第二半導體層114上形成規定的第一溝槽116(參照第2圖(b))。此時，將第一溝槽116的深度，形成在未到達第一半導體層112的深度上。
(3)第一絕緣膜形成程序
接下來，在第二半導體層114的表面上(也包含第一溝槽116的內部)，藉由CVD法形成規定厚度的矽氧化膜126a’(參照第2圖(c))。 矽氧化膜126a’的厚度例如在0.5μm至5μm的範圍內。接著，藉由回蝕將第一溝槽116的下部以外的部分的該矽氧化膜126a’去除，並且形成第一絕緣膜126a使其填埋第一溝槽116的下部(參照第2圖(d))。
(4)閘極絕緣膜形成程序
接下來，藉由熱氧化法，在第一溝槽116的上部的側壁的表面上、以及第一絕緣膜126a以及第二半導體層114的表面上(也包含第一溝槽116的上部的側壁的表面上)形成矽氧化膜(參照第3圖(a))。形成在第一溝槽116的上部的矽氧化膜構成閘極絕緣膜118。閘極絕緣膜118的厚度例如在20nm至200nm的範圍內。
(5)閘電極形成程序
接下來，藉由CVD法，在矽氧化膜的表面上形成多晶矽層120’(參照第3圖(b))。接著，藉由對多晶矽層120’進行回蝕，形成由多晶矽構成的閘電極120(參照第3圖(c))。在閘電極層形成程序中，在第一溝槽116內對多晶矽層120’進行回蝕，從而形成位於按規定的間隔隔開的位置上的閘電極120。
(6)基極區域128、源極區域130以及接觸區域132形成程序
接下來，在從平面上看未形成有第一溝槽116的區域中的第二半導體層114的表面上離子注入p型摻雜物(例如硼)。接著，形成在第二半導體層114上具有對應接觸區域132的開口的掩膜(未圖示)，並且經由該掩膜以更高的摻雜物濃度，並且在更淺的深度位置上將p型摻雜物(例如硼)離子注入(參照第3圖(d))。接著，形成在第二半導體層114的表面具有對應源極區域130的開口的掩膜(未圖示)，並且經由該掩膜以將n型摻雜物(例如磷)離子注入(參照第4圖(a))。接著，藉由對離子注入至第二半導體層114上的p型摻雜物以及n型摻雜物進行熱擴散，從而形成基極區域128、源極區域130以及接觸區域132(參照第4圖(b))。
(7)第二溝槽形成程序
接下來，形成在第一絕緣膜126a的中央部上具有開口的掩膜(未圖示)，並且使用該掩膜將第一絕緣膜126a的中央部藉由蝕刻去除後在第一溝槽116內形成第二溝槽140(參照第4圖(c))。第二溝槽140的開口寬度與第一溝槽116內的兩個閘電極120之間的間隔相等，例如在0.1μm至5μm的範圍內。
在第二溝槽形成程序中，將第二溝槽140形成至第一溝槽116的深度位置。
(8)第二絕緣膜形成程序
接下來，以在第二溝槽140內殘留有空隙為條件在第二溝槽140的內部藉由熱氧化法形成第二絕緣膜126b(參照第4圖(d))。此時，在第二半導體層114中未形成有第一溝槽116的區域以及閘電極120的表面上也會形成 第二絕緣膜126b。由第一絕緣膜126a與第二絕緣膜126b構成絕緣區域126，閘電極120上的絕緣區域126則構成保護絕緣膜134。
在第二絕緣膜形成程序中，形成第二絕緣膜126b使其厚度比閘極絕緣膜118的厚度更厚。第二絕緣膜126b的厚度在0.2μm至5μm的範圍內。 另外，空隙122的深度在0.5μm至19μm的範圍內，空隙122的開口寬度在0.1μm至5μm的範圍內。
在第二絕緣膜形成程序中，在將空隙122的底部與第一溝槽116的底部之間的第二絕緣膜126b的厚度定為D1，空隙122的底部的深度位置中空隙122的側壁與第一溝槽116的側壁之間的第一絕緣膜126a的厚度定為d，空隙122的底部的深度位置中空隙122的側壁與第一溝槽116的側壁之間的第二絕緣膜126b的厚度定為D2時，滿足D1<d+D2的關係(關於符號D1、D2、d，參照第1圖)。
(9)遮罩電極形成程序
接下來，在半導體基體110的第二半導體層114一側的表面的全部區域上形成多晶矽層124’(參照第5圖(a))。接著，藉由回蝕將空隙122內部以外的區域上的多晶矽層124’去除並且形成遮罩電極124(參照第5圖(b))。
(10)第二絕緣膜回蝕程序
接著，將從平面上看未形成有第一溝槽116的區域中的第二絕緣膜126b藉由回蝕去除直至到達第二半導體層114的表面(參照第5圖(c))。 此時，同樣也將閘電極120上的保護絕緣膜134去除至第二半導體層114的表面的深度位置上。
(11)源電極以及汲電極形成程序
接下來，在源極區域130、接觸區域132、遮罩電極124以及保護絕緣膜134的表面上，形成源電極136使其與遮罩電極124、源極區域130以及接觸區域132直接連接。另外，在第一半導體層112的表面上形成汲電極138(參照第5圖(d))。
這樣，就能製造實施方式一涉及的半導體裝置100。
4.實施方式一涉及的半導體裝置的製造方法的效果
根據實施方式一涉及的半導體裝置的製造方法，由於在閘電極形成程序的後段中包含遮罩電極形成程序，因此直到源電極形成程序的前段為止就不會在遮罩電極124的上部形成絕緣膜(例如，閘極絕緣膜以及保護絕緣膜)。 所以，就不再需要進行去除該絕緣膜的絕緣膜去除程序，因此就能夠將用於使遮罩電極124與源電極136之間取得連接的程序簡化。
再有，根據實施方式一涉及的半導體裝置的製造方法，由於是在藉由蝕刻將第一絕緣膜126a的中央部去除後在第一溝槽122內形成第二溝槽140之後，以在第二溝槽140內殘留有空隙為條件在第二溝槽140的內部形成第二絕緣膜126b，因此，就容易將遮罩電極底部一側的絕緣膜(第二絕緣膜)的厚度和遮罩電極側部一側的絕緣膜(第一絕緣膜以及第二絕緣膜)的厚度設定成任意的厚度，其結果就是，能夠以高設計自由度來製造半導體裝置。
再有，一般認為，將單結晶矽熱氧化後形成的氧化膜與將多晶矽熱氧化後形成的氧化膜在膜質上存在有差異。即，一般認為將單結晶矽熱氧化後形成的氧化膜中SiO2的比例相對較高，與其相對的，將多晶矽熱氧化後形成的氧化膜中除了SiO2以外SiOx的比例很高。因此，閘電極120上的將多晶矽熱 氧化後形成的氧化膜(閘電極120與遮罩電極124之間的氧化膜)中，就容易發生含量比例上的偏差，從而導致閘電極120與遮罩電極124之間的ESD耐量產生偏差。
但是，根據實施方式一涉及的半導體裝置的製造方法，由於如上述般容易將遮罩電極底部一側的絕緣膜(第二絕緣膜)的厚度和遮罩電極側部一側的絕緣膜(第一絕緣膜以及第二絕緣膜)的厚度設定成任意的厚度，因此也就能夠製造出ESD耐量偏差小的半導體裝置。
另外，根據實施方式一涉及的半導體裝置的製造方法，由於在第二絕緣膜形成程序中，形成第二絕緣膜126b使其厚度比閘極絕緣膜118的厚度更厚，因此，就能夠比以往的半導體裝置900更加提高閘極．源極間的耐壓。
另外，根據實施方式一涉及的半導體裝置的製造方法，在第二絕緣膜形成程序中，形成第二絕緣膜126b使其在將空隙122的底部與第一溝槽116的底部之間的第二絕緣膜126b的厚度定為D1，空隙122的底部的深度位置中空隙122的側壁與第一溝槽116的側壁之間的第一絕緣膜126a的厚度定為d，空隙122的底部的深度位置中空隙122的側壁與第一溝槽116的側壁之間的第二絕緣膜126b的厚度定為D2時，滿足D1<d+D2的關係(參照第1圖)。
藉由這樣的方法，(1)能夠將遮罩電極124形成至很深的深度位置上，從而在反向偏置(bias)時使耗盡層能夠到達至很深的深度位置上。其結果就是，能夠提高源極．汲極之間的耐壓。另外(2)能夠增加從容易引發電場集中的第一溝槽116的角部至閘電極120為止的距離，並且還能夠利用第一絕緣膜126a以及第二絕緣膜126b來緩和電場，其結果就是，從此觀點來將也能夠提高耐壓。
另外，根據實施方式一涉及的半導體裝置的製造方法，在第二溝槽形成程序中，是將第二溝槽形成至第一溝槽116的深度位置上。由於第一溝槽116的深度位置為第一絕緣膜126a與第二半導體層114的介面處，並且第一絕緣膜126a(材質為氧化膜)與第二半導體層114(矽)的材質不同，因此藉由這樣的構成，就能夠使在第二溝槽形成程序中進行的蝕刻高精度地停止在第一溝槽116的深度位置上，其結果就是，能夠以高精度形成深度均一的第二溝槽140。
另外，根據實施方式一涉及的半導體裝置的製造方法，由於在源電極形成程序中，形成源電極136使其與遮罩電極124、源極區域130以及接觸區域132直接連接，因此就能夠增大源電極136與源極區域130以及接觸區域132之間的接觸面積，從而減小接觸電阻。
另外，根據實施方式一涉及的半導體裝置的製造方法，由於在第一絕緣膜形成程序中，是藉由CVD法來形成第一絕緣膜126a，因此相比藉由熱氧化法就能夠在相對較低的溫度下形成第一絕緣膜126a，從而就能夠減輕對半導體基體110的加熱損傷。
另外，根據實施方式一涉及的半導體裝置的製造方法，由於在第二絕緣膜形成程序中，是藉由熱氧化法來形成第二絕緣膜126b，因此即使是在相對較窄的空隙122內也能夠形成絕緣膜。
實施方式二
實施方式二涉及的半導體裝置101基本上與實施方式一涉及的半導體裝置100具有同樣的構成，但是在源電極經由金屬塞與源極區域連接這一點上不同於實施方式一涉及的半導體裝置100。即，在實施方式二涉及的半導體 裝置101中，如第6圖所示，第二絕緣膜126b也形成在源電極136與源極區域130之間，第二絕緣膜126b上形成有規定的開口142，並且形成有在該開口142的內部填充金屬後形成的金屬塞144。
實施方式二涉及的半導體裝置101能夠藉由下述的實施方式二涉及的半導體裝置的製造方法來進行製造。
實施方式二涉及的半導體裝置的製造方法，基本上與實施方式一涉及的半導體裝置的製造方法具有同樣的程序，但是在包含金屬塞形成程序這一點上不同於實施方式一涉及的半導體裝置的製造方法。即，在實施方式二涉及的半導體裝置的製造方法中，在遮罩電極形成程序(參照第5圖(b))與源電極形成程序(參照第5圖(d))之間，更進一步包含有：在第二絕緣膜126b上將規定的開口142形成為使其到達基極區域128的開口形成程序(參照第7圖(a))；以及在開口142的內部中填充金屬後形成金屬塞144的金屬塞形成程序(參照第7圖(b))。
在源電極形成程序中，形成源電極136使其與遮罩電極124直接連接，並且，使其經由金屬塞144與源極區域130以及基極區域128相連接(參照第7圖(c))。
開口142以及金屬塞144被形成為條紋狀，條紋的寬度例如為0.5μm。在開口142的內表面上，形成有勢壘金屬(未圖示)，並且金屬塞144是在規定的金屬經由該勢壘金屬填充至開口142的內部後形成的。規定的金屬例如為鎢。
像這樣，實施方式二涉及的半導體裝置的製造方法雖然在包含金屬塞形成程序這一點上不同於實施方式一涉及的半導體裝置的製造方法，但是 與實施方式一涉及的半導體裝置的製造方法一樣，由於在閘電極形成程序的後段中包含遮罩電極形成程序，因此直到源電極形成程序的前段為止就不會在遮罩電極124的上部形成絕緣膜。所以，就不再需要進行去除該絕緣膜的絕緣膜去除程序，因此就能夠將用於使遮罩電極124與源電極136之間取得連接的程序簡化。
另外，根據實施方式二涉及的半導體裝置的製造方法，由於在遮罩電極形成程序與源電極形成程序之間，更進一步包括：在第二絕緣膜126b上形成規定的開口的開口形成程序；以及在開口142的內部中填充金屬後形成金屬塞144的金屬塞形成程序，並且在源電極形成程序中，形成源電極136使其與遮罩電極124直接連接，並且，使其經由金屬塞144與源極區域130以及基極區域128相連接，因此如源電極與源極區域直接連接的半導體裝置的製造方法一樣，無需大量去除保護絕緣膜來形成大的開口，從而能夠製造微細化的半導體裝置。其結果就是，實施方式二涉及的半導體裝置的製造方法能夠製造符合電子元件低成本化以及小型化要求的半導體裝置。
再有，實施方式二涉及的半導體裝置的製造方法由於除了包含金屬塞形成程序以外與實施方式一涉及的半導體裝置的製造方法具有同樣的程序，因此也同樣具有實施方式一涉及的半導體裝置的製造方法所具有的相關效果。
實施方式三
實施方式三涉及的半導體裝置102基本上與實施方式一涉及的半導體裝置100具有同樣的構成，但是在溝槽的形狀上不同於實施方式一涉及的半導體裝置100。即，在實施方式三涉及的半導體裝置102中，如第8圖所示， 從平面上看形成有遮罩電極124的區域上的溝槽116的深度，比從平面上看未形成有遮罩電極124的區域上的溝槽116的深度更深。
實施方式三涉及的半導體裝置102能夠藉由下述的實施方式三涉及的半導體裝置的製造方法來進行製造。
實施方式三涉及的半導體裝置的製造方法，基本上與實施方式一涉及的半導體裝置的製造方法具有同樣的程序，但是在藉由第二溝槽形成程序形成的第二溝槽的深度上不同於實施方式一涉及的半導體裝置的製造方法。即，在實施方式三涉及的半導體裝置的製造方法中，如第9圖(a)所示，將第二溝槽140a形成至比第一溝槽116的深度位置更深的深度位置上。
在第二絕緣膜形成程序中，在被形成至比第一溝槽116的深度位置更深的深度位置上的第二溝槽140a的表面上也形成有第二絕緣膜126b(參照第9圖(b))。
然後，實施遮罩電極形成程序(參照第9圖(c))。
像這樣，實施方式三涉及的半導體裝置的製造方法雖然在藉由第二溝槽形成程序形成的第二溝槽的深度上不同於實施方式一涉及的半導體裝置的製造方法，但是與實施方式一涉及的半導體裝置的製造方法一樣，由於在閘電極形成程序的後段中包含遮罩電極形成程序，因此直到源電極形成程序的前段為止就不會在遮罩電極124的上部形成絕緣膜。所以，就不再需要進行去除該絕緣膜的絕緣膜去除程序，因此就能夠將用於使遮罩電極124與源電極136之間取得連接的程序簡化。
另外，根據實施方式三涉及的半導體裝置的製造方法，由於在第二溝槽形成程序中，是將第二溝槽140a形成至比第一溝槽116的深度位置更深 的深度位置上，因此就能夠將遮罩電極124形成至很深的深度位置上。所以，其製造出的半導體裝置，在反向偏置時，就能夠使耗盡層到達很深的位置上，從而能夠提高源極．汲極之間的耐壓。
另外，根據實施方式三涉及的半導體裝置的製造方法，由於在第二溝槽形成程序中，是將第二溝槽140a形成至比第一溝槽116的深度位置更深的深度位置上，因此就沒有必要對蝕刻進行高精度地控制使蝕刻在第一溝槽116的深度位置上停止，從而就能夠相對容易地來製造半導體裝置。
另外，根據實施方式三涉及的半導體裝置102，由於從平面上看形成有遮罩電極124的區域上的溝槽116的深度，比從平面上看未形成有遮罩電極124的區域上的溝槽116的深度更深，因此能夠將遮罩電極124形成至很深的深度位置上。所以，在反向偏置時，就能夠使耗盡層到達很深的位置上，從而能夠提高源極．汲極之間的耐壓。
再有，實施方式三涉及的半導體裝置的製造方法由於除了藉由第二溝槽形成程序形成的第二溝槽的深度以外與實施方式一涉及的半導體裝置的製造方法具有同樣的程序，因此也同樣具有實施方式一涉及的半導體裝置的製造方法所具有的相關效果。
實施方式四
實施方式四涉及的半導體裝置103基本上與實施方式一涉及的半導體裝置100具有同樣的構成，但是在進一步包括p型擴散區域這一點上不同於實施方式一涉及的半導體裝置100。即，在實施方式四涉及的半導體裝置103中，如第10圖所示，形成有p型擴散區域148(第二導電型擴散區域)使其與溝槽 116的底部相接觸。另外，p型擴散區域148的摻雜物濃度比基極區域128的摻雜物濃度更高。
實施方式四涉及的半導體裝置103能夠藉由下述的實施方式四涉及的半導體裝置的製造方法來進行製造。
實施方式四涉及的半導體裝置的製造方法，基本上與實施方式一涉及的半導體裝置的製造方法具有同樣的程序，但是在包含p型擴散區域形成程序這一點上不同於實施方式一涉及的半導體裝置的製造方法。即，在實施方式四涉及的半導體裝置的製造方法中，如第11圖(a)以及第11圖(b)所示，在第二溝槽形成程序(參照第4圖(c))與第二絕緣膜形成程序(參照第4圖(d))之間，進一步包含形成p型擴散區域148使其與第二溝槽140的底部相接觸的p型擴散區域形成程序(第二導電型擴散區域形成程序)。
具體來說，在第二溝槽形成程序(參照第4圖(c))實施後，在第二溝槽140的底部導入p型摻雜物(參照第11圖(a))，並且藉由啟動p型摻雜物來形成p型擴散區域148。然後，再實施第二絕緣膜形成程序(參照第11圖(b))以及遮罩電極形成程序(參照第11圖(c))。
像這樣，實施方式四涉及的半導體裝置的製造方法雖然在進一步包括p型擴散區域形成程序這一點上不同於實施方式一涉及的半導體裝置的製造方法，但是與實施方式一涉及的半導體裝置的製造方法一樣，由於在閘電極形成程序的後段中包含遮罩電極形成程序，因此直到源電極形成程序的前段為止就不會在遮罩電極124的上部形成絕緣膜。所以，就不再需要進行去除該絕緣膜的絕緣膜去除程序，因此就能夠將用於使遮罩電極124與源電極136之間取得連接的程序簡化。
另外，根據實施方式四涉及的半導體裝置的製造方法，由於在第二溝槽形成程序與第二絕緣膜形成程序之間，進一步包含形成p型擴散區域148使其與第二溝槽140的底部相接觸的p型擴散區域形成程序，因此在反向偏置時，就能夠使耗盡層到達很深的位置上，從而能夠提高源極．汲極之間的耐壓。
再有，實施方式四涉及的半導體裝置的製造方法由於除了包含p型擴散區域形成程序以外與實施方式一涉及的半導體裝置的製造方法具有同樣的程序，因此也同樣具有實施方式一涉及的半導體裝置的製造方法所具有的相關效果。
實施方式五
實施方式五涉及的半導體裝置104基本上與實施方式一涉及的半導體裝置100具有同樣的構成，但是在遮罩電極的形狀上不同於實施方式一涉及的半導體裝置100。即，在實施方式五涉及的半導體裝置104中，如第12圖所示，遮罩電極124a具有底部漸窄的錐形狀側面。
實施方式五涉及的半導體裝置104能夠藉由下述的實施方式五涉及的半導體裝置的製造方法來進行製造。
實施方式五涉及的半導體裝置的製造方法，基本上與實施方式一涉及的半導體裝置的製造方法具有同樣的程序，但是在第二溝槽形成程序中形成的第二溝槽的形狀上不同於實施方式一涉及的半導體裝置的製造方法。即，在實施方式五涉及的半導體裝置的製造方法中的第二溝槽形成程序中，如第13圖(a)所述，形成具有底部漸窄的側面的溝槽來作為第二溝槽140b。
在第二溝槽形成程序中，藉由對蝕刻氣體的條件(蝕刻氣體的種類、溫度等)進行調整，從而來形成具有底部漸窄的側面的溝槽。
然後，在第二絕緣膜形成程序中，由於是沿第二溝槽140b的表面形成第二絕緣膜126b，因此空隙122a也會具有底部漸窄的側面(具體來說，空隙122a的形狀為下部尖凸的三角形)(參照第13圖(b))。
然後，在遮罩電極形成程序中，藉由在上述空隙122a中填埋入多晶矽就能夠形成具有底部漸窄的側面的遮罩電極124a(參照第13圖(c))。
像這樣，實施方式五涉及的半導體裝置的製造方法雖然在第二溝槽形成程序中形成的第二溝槽的形狀上不同於實施方式一涉及的半導體裝置的製造方法，但是與實施方式一涉及的半導體裝置的製造方法一樣，由於在閘電極形成程序的後段中包含遮罩電極形成程序，因此直到源電極形成程序的前段為止就不會在遮罩電極124的上部形成絕緣膜。所以，就不再需要進行去除該絕緣膜的絕緣膜去除程序，因此就能夠將用於使遮罩電極124與源電極136之間取得連接的程序簡化。
另外，根據實施方式五涉及的半導體裝置的製造方法，由於在第二溝槽形成程序中，是形成具有底部漸窄的側面的溝槽來作為第二溝槽140b的，因此施加於遮罩電極124a上部的電壓就會高於施加於遮罩電極124a下部的電壓。 所以，就能夠在關斷時(switch off)緩和汲電極的電位變化，其結果就是，能夠降低關斷時的浪湧電壓。
再有，實施方式五涉及的半導體裝置的製造方法由於除了第二溝槽形成程序中形成的第二溝槽的形狀以外與實施方式一涉及的半導體裝置的製造方法具有同樣的程序，因此也同樣具有實施方式一涉及的半導體裝置的製造方法所具有的相關效果。
實施方式六
實施方式六涉及的半導體裝置105基本上與實施方式一涉及的半導體裝置100具有同樣的構成，但是在第二半導體層的構成上不同於實施方式一涉及的半導體裝置100。即，在實施方式六涉及的半導體裝置105中的第二半導體層114中，如第14圖所示，在第二半導體層114中從基極區域128的最下端面的深度位置直到比溝槽116的底部的深度位置更淺的深度位置之間的深度區域上，形成有比第二半導體層114的其他區域更高濃度的n型高濃度摻雜物區域150。高濃度摻雜物區域150被形成在第二半導體層114的水平方向上。
像這樣，實施方式六涉及的半導體裝置105雖然在第二半導體層的構成上不同於實施方式一涉及的半導體裝置100，但是與實施方式一涉及的半導體裝置100一樣，由於介於閘電極120與遮罩電極124之間的絕緣區域126的厚度比閘極絕緣膜118更厚，因此比以往的半導體裝置900更加能夠提高閘電極120與遮罩電極124之間的耐壓。
另外，根據實施方式六涉及的半導體裝置105，由於在第二半導體層114中從基極區域128的最下端面的深度位置直到比溝槽116的底部的深度位置更淺的深度位置之間的深度區域上，形成有比第二半導體層114的其他區域更高濃度的n型高濃度摻雜物區域150，因此能夠降低導通電阻。
再有，實施方式六涉及的半導體裝置105由於除了第二半導體層的構成以外與實施方式一涉及的半導體裝置100具有同樣的構成，因此也同樣具有實施方式一涉及的半導體裝置100所具有的相關效果。
以上，基於上述實施方式對本發明進行了說明，本發明並不僅限於上述實施方式。本發明能夠在不脫離本發明主旨的範圍內在各種各樣的形態下實施，例如，可以為如下的變形。
(1)上述實施方式中記載的構成要素的數量、材質、形狀、位置、大小等僅為示例，因此能夠在不有損本發明效果的範圍內進行變更。
(2)在上述各實施方式中，雖然是藉由CVD法來形成第一絕緣膜的，但本發明不僅限於此。也可以是藉由熱氧化法來形成第一絕緣膜。
(3)在上述各實施方式中，雖然是藉由熱氧化法來形成第二絕緣膜的，但本發明不僅限於此。也可以是藉由CVD法來形成第二絕緣膜。
(4)在上述實施方式一、二、四以及五的第二溝槽形成程序中，雖然是將第二溝槽形成至第一溝槽的深度位置上，並且在上述實施方式三的第二溝槽形成程序中，是將第二溝槽形成至比第一溝槽的深度位置更深的深度位置上，但本發明不僅限於此。也可以是在第二溝槽形成程序中，將第二溝槽形成至比第一溝槽的深度位置更淺的深度位置上。
(5)在上述各實施方式的第二絕緣膜形成程序中，雖然將第二絕緣膜形成為滿足D1<d+D2的關係，但本發明不僅限於此。可以是在第二絕緣膜形成程序中，將第二絕緣膜形成為滿足D1=d+D2的關係。這種情況下，在第二溝槽形成程序中，將第二溝槽形成至比第一溝槽的深度位置更淺的深度位置上。
(6)在上述各實施方式中，雖然是在導入p型摻雜物之後導入n型摻雜物，但本發明不僅限於此。可以是在導入n型摻雜物之後導入p型摻雜物。
(7)在上述各實施方式中，雖然是在導入p型摻雜物以及n型摻雜物後一次性啟動摻雜物，但本發明不僅限於此。也可以是在每次導入摻雜物時啟動摻雜物。
(8)在上述各實施方式中，雖然是在形成遮罩電極之前形成基極區域128、源極區域130以及接觸區域132，但本發明不僅限於此。可以是在形成遮罩電極之後形成基極區域128、源極區域130以及接觸區域132。
(9)在上述各實施方式中，雖然溝槽(第一溝槽)、閘電極以及遮罩電極從平面上看分別被形成為條紋狀，但本發明不僅限於此。也可以是溝槽(第一溝槽)、閘電極以及遮罩電極從平面上看被形成為格子狀或點狀(從立體上看呈柱狀)。
(10)在上述各實施方式中，雖然是使用多晶矽來作為遮罩電極的材料，但本發明不僅限於此。也可以使用金屬來作為遮罩電極的材料。
(11)在上述各實施方式中，雖然是以MOSFET為例來作為半導體裝置進行了說明，但本發明不僅限於此。在不脫離本發明主旨的範圍內，本發明也可以適用於除MOSFET以外的其他的各種元件。

Claims (16)

  1. 一種半導體裝置的製造方法，用於製造具備閘電極與遮罩電極在平面方向上分離的平面分離型遮罩閘極構造的半導體裝置，其依次包括：半導體基體準備程序，準備具有第一導電型第一半導體層以及比該第一半導體層更低濃度的第一導電型第二半導體層的半導體基體；第一溝槽形成程序，在該第二半導體層上形成規定的第一溝槽；第一絕緣膜形成程序，形成第一絕緣膜並使其填埋該第一溝槽的下部；閘極絕緣膜形成程序，在該第一溝槽的上部的側壁上形成閘極絕緣膜；閘電極形成程序，經由該閘極絕緣膜，形成由多晶矽構成的該閘電極；第二溝槽形成程序，在將該第一絕緣膜的中央部藉由蝕刻去除後在該第一溝槽內形成第二溝槽；第二絕緣膜形成程序，以在該第二溝槽內殘留有空隙為條件至少在該第二溝槽的內部形成第二絕緣膜；遮罩電極形成程序，在該空隙內形成該遮罩電極；以及源電極形成程序，形成源電極使其與該遮罩電極電氣連接。
  2. 如申請專利範圍第1項該之半導體裝置的製造方法，其中在該第二絕緣膜形成程序中，形成該第二絕緣膜使其厚度比該閘極絕緣膜的厚度更厚。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在該第二絕緣膜形成程序中，在將該空隙的底部與該第一溝槽的底部之間的該第二絕緣膜的厚度定為D1，該空隙的該底部的深度位置中該空隙的側壁與該第一溝槽的側壁之間的該第一絕緣膜的厚度定為d，所屬空隙的該底部的深度位置中該空隙的該側壁與該第一溝槽的該側壁之間的該第二絕緣膜的厚度定為D2時，形成該第二絕緣膜使其滿足D1
    Figure TWI632621B_C0001
    d+D2的關係。
  4. 如申請專利範圍第1項至第3項中任意一項所述之半導體裝置的製造方法，其中在該第二溝槽形成程序中，將該第二溝槽形成至該第一溝槽的深度位置上。
  5. 如申請專利範圍第1項至第3項中任意一項所述之半導體裝置的製造方法，其中在該第二溝槽形成程序中，將該第二溝槽形成至比該第一溝槽的深度位置更深的深度位置上。
  6. 如申請專利範圍第1項至第3項中任意一項所述之半導體裝置的製造方法，其中在該第二溝槽形成程序與該第二絕緣膜形成程序之間，進一步包括形成第二導電型擴散區域使其與該第二溝槽的底部相接觸的該第二導電型擴散區域形成程序。
  7. 如申請專利範圍第1項至第3項中任意一項所述之半導體裝置的製造方法，其中在該第二溝槽形成程序中，形成具有底部漸窄的錐形側面的溝槽來作為該第二溝槽。
  8. 如申請專利範圍第1項至第3項中任意一項所述之半導體裝置的製造方法，其中在該閘電極形成程序與該第二溝槽形成程序之間，進一步包括：在從平面上看未形成有該第一溝槽的區域中的該第二半導體層的表面形成第二導電型基極區域的基極區域形成程序；以及在該基極區域的表面，形成第一導電型高濃度擴散區域使其至少有一部分暴露在該第一溝槽的該側壁上的該第一導電型高濃度擴散區域形成程序。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中在該閘電極形成程序與該第二溝槽形成程序之間，進一步包括：在該基極區域的表面的規定區域上形成第二導電型接觸區域的接觸區域形成程序，在該遮罩電極形成程序與該源電極形成程序之間，進一步包括：將從平面上看未形成有該第一溝槽的區域中的該第二絕緣膜藉由回蝕去除的第二絕緣膜回蝕程序，在該源電極形成程序中，形成該源電極使其與該遮罩電極、該第一導電型高濃度擴散區域、以及該接觸區域直接連接。
  10. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中在該遮罩電極形成程序與該源電極形成程序之間，其進一步包括：在該第二絕緣膜上形成規定的開口的開口形成程序；以及在該開口的內部填充金屬後形成金屬塞的金屬塞形成程序，在該源電極形成程序中，形成該源電極使其與該遮罩電極直接連接，並且，使其經由該金屬塞與該第一導電型高濃度擴散區域以及該基極區域連接。
  11. 如申請專利範圍第1項至第3項中任意一項所述之半導體裝置的製造方法，其中在該第一絕緣膜形成程序中，藉由CVD法形成該第一絕緣膜。
  12. 如申請專利範圍第1項至第3項中任意一項所述之半導體裝置的製造方法，其中在該第一絕緣膜形成程序中，藉由熱氧化法形成該第一絕緣膜。
  13. 如申請專利範圍第1項至第3項中任意一項所述之半導體裝置的製造方法，其中在該第二絕緣膜形成程序中，藉由CVD法形成該第二絕緣膜。
  14. 如申請專利範圍第1項至第3項中任意一項所述之半導體裝置的製造方法，其中在該第二絕緣膜形成程序中，藉由熱氧化法形成該第二絕緣膜。
  15. 一種半導體裝置，具備閘電極與遮罩電極在平面方向上分離的平面分離型遮罩閘極構造，其包括：半導體基體，具有第一導電型第一半導體層以及比該第一半導體層更低濃度的第一導電型第二半導體層；依規定的溝槽，位於該第二半導體層的表面上，並且被形成在未到達該第一半導體層的深度上；該閘電極，由多晶矽構成，並且經由閘極絕緣膜形成在該溝槽的上部的側壁上；該遮罩電極，在與該閘電極隔開的狀態下形成在該溝槽的中央部；絕緣區域，在該溝槽內，延展於該閘電極與該遮罩電極之間並且將該遮罩電極從該閘電極處隔開，同時，延該溝槽的側壁以及底部延展並且將該遮罩電極從該溝槽的該側壁以及該底部處隔開；以及源電極，與該遮罩電極電氣連接，其中，介於該閘電極與該遮罩電極之間的該絕緣區域的厚度比該閘極絕緣膜更厚，在將該遮罩電極的底部與該溝槽的底部之間的該絕緣區域的厚度定為D1，該遮罩電極的底部的深度位置中該遮罩電極的側壁與該溝槽的側壁之間的該絕緣區域的厚度定為d+D2時，滿足D1<d+D2的關係。
  16. 如申請專利範圍第15項所述之半導體裝置，其中在從平面上看未形成有該溝槽的區域中的該第二半導體層的表面上形成有第二導電型基極區域，在該第二半導體層中的從該基極區域的最下端面的深度位置直到比該溝槽的底部的深度位置更淺的深度位置之間的深度區域上，形成有比該第二半導體層的其他區域更高濃度的該第一導電型高濃度摻雜物區域。
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