JP6519894B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description
1.実施形態1に係る半導体装置100の構成
実施形態1に係る半導体装置100は、ゲート電極とシールド電極とが平面方向に分離された平面方向分離型のシールドゲート構造を備えるパワーMOSFETである。
実施形態1に係る半導体装置100によれば、ゲート電極120とシールド電極124との間に介在する絶縁領域126の厚さがゲート絶縁膜118よりも厚いため、従来の半導体装置900よりもゲート電極120とシールド電極124との間の耐圧を高くすることができる。
実施形態1に係る半導体装置100は、以下に示す製造工程を有する製造方法(実施形態1に係る半導体装置の製造方法)により製造することができる。
まず、n+型の第1半導体層112及び当該第1半導体層112よりも低濃度のn−型の第2半導体層114を有する半導体基体110を準備する(図2(a)参照。)。半導体基体110としては適宜の半導体基体を用いることができ、例えばn+型の第1半導体層112上にエピタキシャル成長法によってn−型の第2半導体層114を形成してなる半導体基体を用いることができる。なお、実施形態1においては、半導体基体110として、シリコンからなる半導体基体を用いるが、シリコン以外の材料からなる半導体基体を用いてもよい。
次に、第2半導体層114の表面上に、所定の開口を有するマスク(図示せず。)を形成し、当該マスクを用いてエッチングすることにより、第2半導体層114に所定の第1トレンチ116を形成する(図2(b)参照。)。
次に、第2半導体層114の表面上(第1トレンチ116の内部も含む)に、CVD法により、所定の厚さのシリコン酸化膜126a’を形成する(図2(c)参照。)。シリコン酸化膜126a’の厚さは、例えば0.5μm〜5μmの範囲内にある。次に、エッチングバックにより第1トレンチ116の下部以外の部分の当該シリコン酸化膜126a’を取り除き、第1トレンチ116の下部を埋めるように第1絶縁膜126aを形成する(図2(d)参照。)。
次に、熱酸化法によって、第1トレンチ116の上部の側壁の表面上、第1絶縁膜126a及び第2半導体層114の表面上(第1トレンチ116の上部の側壁の表面上を含む。)にシリコン酸化膜を形成する(図3(a)参照。)。第1トレンチ116の上部の側壁に形成されたシリコン酸化膜がゲート絶縁膜118を構成する。ゲート絶縁膜118の厚さは、例えば20nm〜200nmの範囲内にある。
次に、CVD法によって、シリコン酸化膜の表面上にポリシリコン層120’を形成する(図3(b)参照。)。次に、ポリシリコン層120’をエッチングバックすることにより、ポリシリコンからなるゲート電極120を形成する(図3(c)参照。)。ゲート電極層形成工程においては、第1トレンチ116内において、所定の間隔で離間した位置にゲート電極120が形成されるようにポリシリコン層120’をエッチバックする。
次に、平面的に見て第1トレンチ116が形成されていない領域における第2半導体層114の表面にp型不純物(例えば、ボロン)をイオン注入する。次に、第2半導体層114にコンタクト領域132に対応する開口を有するマスク(図示せず。)を形成し、当該マスクを介してより高い不純物濃度、かつ、より浅い深さ位置にp型不純物(例えば、ボロン)をイオン注入する(図3(d)参照。)。次に、第2半導体層114の表面にソース領域130に対応する開口を有するマスク(図示せず。)を形成し、当該マスクを介してn型不純物(例えば、リン)をイオン注入する(図4(a)参照。)。次に、第2半導体層114にイオン注入したp型不純物及びn型不純物を熱拡散することにより、ベース領域128、ソース領域130及びコンタクト領域132を形成する(図4(b)参照。)。
次に、第1絶縁膜126aの中央部に開口を有するマスク(図示せず。)を形成し、当該マスクを用いて第1絶縁膜126aの中央部をエッチングにより除去して第1トレンチ116内に第2トレンチ140を形成する(図4(c)参照。)。第2トレンチ140の開口幅は、第1トレンチ116内における2つのゲート電極120の間隔と等しく、例えば、0.1μm〜5μmの範囲内にある。
次に、第2トレンチ140内に空隙が残存する条件で第2トレンチ140の内部に熱酸化法によって第2絶縁膜126bを形成する(図4(d)参照。)。このとき、第2半導体層114における第1トレンチ116が形成されていない領域及びゲート電極120の表面上にも第2絶縁膜126bが形成される。なお、第1絶縁膜126aと第2絶縁膜126bとで絶縁領域126を構成し、ゲート電極120上の第2絶縁膜126bは保護絶縁膜134を構成する。
次に、半導体基体110の第2半導体層114側の表面全域にポリシリコン層124’を形成する(図5(a)参照。)。次に、エッチングバックにより空隙122の内部以外の領域のポリシリコン層124’を除去しシールド電極124を形成する(図5(b)参照。)。
次に、平面的に見て第1トレンチ116が形成されていない領域における第2絶縁膜126bを第2半導体層114の表面に達するまでエッチングバックにより除去する(図5(c)参照。)。なお、このとき、ゲート電極120上の保護絶縁膜134も第2半導体層114の表面に達するまで除去する。
次に、ソース領域130、コンタクト領域132、シールド電極124及び保護絶縁膜134の表面上に、シールド電極124、ソース領域130及びコンタクト領域132に直接接続するようにソース電極136を形成する。また、第1半導体層112の表面上にドレイン電極138を形成する(図5(d)参照。)。
実施形態1に係る半導体装置の製造方法によれば、ゲート電極形成工程の後段にシールド電極形成工程を含むため、ソース電極形成工程の前段までにシールド電極124の上部には絶縁膜(例えば、ゲート絶縁膜及び保護絶縁膜)が形成されない。従って、当該絶縁膜を除去する絶縁膜除去工程が必要でなくなり、シールド電極124とソース電極136との接続を取るための工程を簡略化できる。
しかしながら、実施形態1に係る半導体装置の製造方法によれば、上記したようにシールド電極底部側の絶縁膜(第2絶縁膜)の厚さとシールド電極側部側の絶縁膜(第1絶縁膜及び第2絶縁膜)の厚さを任意の厚さに設定することが容易であるため、ESD耐量のばらつきの少ない半導体装置を製造することができる。
このような方法とすることにより、(1)シールド電極124を深い深さ位置まで形成することができ、逆バイアス時において、深い位置まで空乏層を到達させることができる。その結果、ソース・ドレイン間の耐圧を高くすることできる。また、(2)電界集中が起こり易い第1トレンチ116の角部からゲート電極120までの距離を長くでき、さらには、第1絶縁膜126a及び第2絶縁膜126bで電界を緩和することができる結果、この観点からも耐圧を高くできる。
実施形態2に係る半導体装置102は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、ソース電極が金属プラグを介してソース領域と接続されている点で実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態2に係る半導体装置102においては、図6に示すように、第2絶縁膜126bがソース電極136とソース領域130との間にも形成されており、第2絶縁膜126bには所定の開口142が形成されており、当該開口142の内部に金属を充填してなる金属プラグ144が形成されている。
実施形態3に係る半導体装置104は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、トレンチの形状が実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態3に係る半導体装置104のトレンチ116においては、図8に示すように、平面的に見てシールド電極124が形成されている領域におけるトレンチ116の深さが、平面的に見てシールド電極124が形成されていない領域におけるトレンチ116の深さよりも深い。
その後、シールド電極層形成工程を実施する(図9(c)参照。)。
実施形態4に係る半導体装置106は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、p型拡散領域をさらに備える点で実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態4に係る半導体装置106においては、図10に示すように、トレンチ116の底に接するようにp型拡散領域148(第2導電型拡散領域)が形成されている。なお、p型拡散領域148の不純物濃度は、ベース領域128の不純物濃度よりも高い。
実施形態5に係る半導体装置108は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、シールド電極の形状が実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態4に係る半導体装置106においては、図12に示すように、シールド電極124aが底狭テーパー形状の側面を有する。
第2トレンチ形成工程においては、エッチングガスの条件(エッチングガスの種類、温度等)を調整することによって底狭テーパー形状の側面を有するトレンチを形成する。
Claims (14)
- ゲート電極とシールド電極とが平面方向に分離された平面方向分離型のシールドゲート構造を備える半導体装置の製造方法であって、
第1導電型の第1半導体層及び当該第1半導体層よりも低濃度の第1導電型の第2半導体層を有する半導体基体を準備する半導体基体準備工程と、
前記第2半導体層に所定の第1トレンチを形成する第1トレンチ形成工程と、
前記第1トレンチの下部を埋めるように第1絶縁膜を形成する第1絶縁膜形成工程と、
前記第1トレンチの上部の側壁にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を介して、ポリシリコンからなる前記ゲート電極を形成するゲート電極形成工程と、
前記第1絶縁膜の中央部をエッチングにより除去して前記第1トレンチ内に第2トレンチを形成する第2トレンチ形成工程と、
前記第2トレンチ内に空隙が残存する条件で少なくとも前記第2トレンチの内部に第2絶縁膜を形成する第2絶縁膜形成工程と、
前記空隙内に前記シールド電極を形成するシールド電極形成工程と、
前記シールド電極と電気的に接続するようにソース電極を形成するソース電極形成工程とをこの順序で含むことを特徴とする半導体装置の製造方法。 - 前記第2絶縁膜形成工程においては、厚さが前記ゲート絶縁膜の厚さよりも厚くなるように前記第2絶縁膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2絶縁膜形成工程において、前記空隙の底と前記第1トレンチの底との間の前記第2絶縁膜の厚さをD1とし、前記空隙の前記底の深さ位置における前記空隙の側壁と前記第1トレンチの側壁との間の前記第1絶縁膜の厚さをdとし、前記空隙の前記底の深さ位置における前記空隙の前記側壁と前記第1トレンチの前記側壁との間の前記第2絶縁膜の厚さをD2としたときに、D1≦d+D2の関係を満たすように前記第2絶縁膜を形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第2トレンチ形成工程においては、前記第1トレンチの深さ位置まで前記第2トレンチを形成することを特徴とする請求項1〜3のいずれかに記載の半導体装置の製造方法。
- 前記第2トレンチ形成工程においては、前記第1トレンチの深さ位置よりも深い深さ位置まで前記第2トレンチを形成することを特徴とする請求項1〜3のいずれかに記載の半導体装置の製造方法。
- 前記第2トレンチ形成工程と前記第2絶縁膜形成工程との間に、前記第2トレンチの底に接するように第2導電型拡散領域を形成する第2導電型拡散領域形成工程をさらに含むことを特徴とする請求項1〜5のいずれかに記載の半導体装置の製造方法。
- 前記第2トレンチ形成工程においては、前記第2トレンチとして、底狭テーパー形状の側面を有するトレンチを形成することを特徴とする請求項1〜6のいずれかに記載の半導体装置の製造方法。
- 前記ゲート電極形成工程と前記第2トレンチ形成工程との間に、平面的に見て前記第1トレンチが形成されていない領域における前記第2半導体層の表面に第2導電型のベース領域を形成するベース領域形成工程と、前記ベース領域の表面に、少なくとも一部が前記第1トレンチの前記側壁に露出するように第1導電型高濃度拡散領域を形成する第1導電型高濃度拡散領域形成工程とをさらに含むことを特徴とする請求項1〜7のいずれかに記載の半導体装置の製造方法。
- 前記ゲート電極形成工程と前記第2トレンチ形成工程との間に、前記ベース領域の表面の所定領域に第2導電型のコンタクト領域を形成するコンタクト領域形成工程をさらに含み、
前記シールド電極形成工程と前記ソース電極形成工程との間に、平面的に見て前記第1トレンチが形成されていない領域における前記第2絶縁膜をエッチングバックにより除去する第2絶縁膜エッチングバック工程をさらに含み、
前記ソース電極形成工程においては、前記シールド電極、前記第1導電型高濃度拡散領域及び前記コンタクト領域に直接接続するように前記ソース電極を形成することを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記シールド電極形成工程と前記ソース電極形成工程との間に、前記第2絶縁膜に所定の開口を形成する開口形成工程と、前記開口の内部に金属を充填して金属プラグを形成する金属プラグ形成工程とをさらに含み、
前記ソース電極形成工程においては、前記シールド電極に直接接続し、かつ、前記第1導電型高濃度拡散領域及び前記ベース領域に前記金属プラグを介して接続するように前記ソース電極を形成することを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記第1絶縁膜形成工程においては、CVD法によって前記第1絶縁膜を形成することを特徴とする請求項1〜10のいずれかに記載の半導体装置の製造方法。
- 前記第1絶縁膜形成工程においては、熱酸化法によって前記第1絶縁膜を形成することを特徴とする請求項1〜10のいずれかに記載の半導体装置の製造方法。
- 前記第2絶縁膜形成工程においては、CVD法によって前記第2絶縁膜を形成することを特徴とする請求項1〜12のいずれかに記載の半導体装置の製造方法。
- 前記第2絶縁膜形成工程においては、熱酸化法によって前記第2絶縁膜を形成することを特徴とする請求項1〜12のいずれかに記載の半導体装置の製造方法。
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