TWI610439B - 垂直定向電晶體陣列，及包括垂直定向電晶體之記憶體陣列 - Google Patents

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Abstract

本發明揭示一種陣列，其包括垂直定向電晶體。該陣列包括若干列存取線及若干行資料/感測線。該等列中之個別列包括互連彼列中之電晶體之一存取線。該等行中之個別行包括互連彼行中之電晶體之一資料/感測線。該陣列包括複數個導電線，該等導電線以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式個別地延伸。本發明亦揭示額外實施例。

Description

垂直定向電晶體陣列，及包括垂直定向電晶體之記憶體陣列
本文中所揭示之實施例係關於垂直定向電晶體陣列，且係關於包括垂直定向電晶體之記憶體陣列。
記憶體係一種類型之積體電路，且在電腦系統中用於儲存資料。可將記憶體製作成一或多個個別記憶體單元陣列。記憶體單元可使用數位線(其亦可稱為位元線、資料線、感測線或資料/感測線)及存取線(其亦可稱為字線)來寫入或讀取。該等數位線可沿著陣列之行以導電方式互連記憶體單元，且該等存取線可沿著陣列之列以導電方式互連記憶體單元。每一記憶體單元可透過一數位線與一存取線之組合而唯一地定址。
記憶體單元可係揮發性或非揮發性的。非揮發性記憶體單元可在諸多例項(包括當電腦關斷時)中儲存資料達延長之時間段。揮發性記憶體耗散且因此在諸多例項中需要每秒多次地經再新/重寫。不管如何，記憶體單元經組態以將記憶體保持或儲存於至少兩個不同可選擇狀態中。在一個二進制系統中，將該等狀態視為一「0」或一「1」。在其他系統中，至少某些個別記憶體單元可經組態以儲存兩個以上資訊位準或資訊狀態。
一場效應電晶體係可在一記憶體單元中使用之一種類型之電子組件。此等電晶體包含在其間具有一半導電通道區域之一對導電源極/汲極區域。一導電閘極毗鄰該通道區域且藉由一種薄介電質與其分離。將一適合電壓施加至該閘極允許電流透過該通道區域自該等源極/汲極區域中之一者流動至另一者。當自該閘極移除該電壓時，很大程度上防止電流流動穿過該通道區域。場效應電晶體亦可包括額外結構，舉例而言，作為閘極構造之一部分的可逆地可程式化電荷儲存區域。另外或另一選擇係，可在記憶體單元中使用除場效應電晶體之外的電晶體，舉例而言，雙極電晶體。
一種類型之揮發性記憶體係動態隨機存取記憶體(DRAM)。某些DRAM記憶體單元可包含與諸如一電容器之一電荷儲存裝置耦合之一場效應電晶體。其他實例性記憶體單元可缺乏電容器，且替代地可使用電浮動電晶體主體。使用電浮動電晶體主體來儲存資料之記憶體可稱為零電容器一電晶體(0C1T)記憶體、稱為無電容器記憶體或稱為ZRAMTM(零電容DRAM)，且可經形成為比DRAM高得多之整合位準。
不管如何，該等電晶體之閘極可沿著記憶體單元之列互連且形成存取線。該等數位或資料/感測線可沿著記憶體單元之行與每一電晶體之源極/汲極中之一者互連。該等資料/感測線可與在記憶體陣列之外側之個別感測放大器連接。存取線及資料/感測線可用於其中個別記憶體單元包括除場效應電晶體以外或之外的電晶體之記憶體陣列中。不管如何，期望資料/感測線係為高導電性的。此外，期望最小化緊鄰之資料/感測線之間的寄生電容及串擾。
電晶體可用於除DRAM之外的記憶體中及除揮發性記憶體之外的記憶體中。此外，電晶體亦可形成為除記憶體之外的陣列。
2-2‧‧‧線
3-3‧‧‧線
4-4‧‧‧線
5-5‧‧‧線
10‧‧‧基板片段
10c‧‧‧基板片段
10d‧‧‧基板片段
10e‧‧‧替代實施例基板片段
10f‧‧‧替代實施例基板片段
10g‧‧‧替代實施例基板片段
10h‧‧‧替代實施例基板片段
10j‧‧‧替代實施例基板片段
12‧‧‧陣列或子陣列區/陣列
14‧‧‧電路區/區
14-14‧‧‧線
15‧‧‧電荷儲存裝置
15-15‧‧‧線
16‧‧‧垂直定向電晶體/電晶體
18‧‧‧記憶體單元/垂直定向電晶體
22‧‧‧基板材料/下伏半導體材料/材料
24‧‧‧含半導體之基座/半導體基座
26‧‧‧通道區域
28‧‧‧豎直內部源極區域/豎直內部汲極區域/內部源極區域/內部汲極區域/區域/源極區域/汲極區域
30‧‧‧豎直外部源極區域/豎直外部汲極區域/外部源極區域/外部汲極區域/區域/源極區域/汲極區域
32‧‧‧橫向外部側/側
34‧‧‧橫向外部側
36‧‧‧列/陣列列
38‧‧‧行
38‧‧‧行
40a‧‧‧存取線/存取線對/閘極線對/存取閘極線
40b‧‧‧存取線/存取線對/閘極線對/存取閘極線
41‧‧‧互連線
42‧‧‧閘極介電質
44‧‧‧資料/感測線
44a‧‧‧導電線/線對/線
44b‧‧‧導電線/線對/線
45‧‧‧互連線
50‧‧‧介電材料
60‧‧‧導電線/線/導電材料
60f‧‧‧導電線
60g‧‧‧導電線
60h‧‧‧導電線
61‧‧‧電容器
64‧‧‧組合物介電材料/材料/介電質/介電材料
66‧‧‧組合物介電材料/材料/介電質/介電材料
68‧‧‧通孔
68j‧‧‧導電通孔
70‧‧‧上覆導電線/線/導電線
70j‧‧‧導電線
72‧‧‧基底
73‧‧‧頂部/線頂部
77‧‧‧實例性導電觸點
80‧‧‧位置
81‧‧‧區域/較高摻雜區域
T1‧‧‧立面厚度/厚度
T2‧‧‧立面厚度/厚度
V‧‧‧適合電位
圖1係包含根據本發明之一實施例且包含垂直定向電晶體之一陣列之一基板片段之一圖解性經分段混合俯視平面及示意圖，。
圖2係透過圖1中之線2-2截取之一混合示意及結構剖面圖。
圖3係透過圖1中之線3-3截取之一混合示意及結構剖面圖。
圖4係透過圖1中之線4-4截取之一結構剖面圖。
圖5係透過圖1中之線5-5截取之一結構剖面圖。
圖6展示兩個示意圖。
圖7係包含根據本發明之一替代實施例之一陣列之一基板片段之一結構剖面圖，且在適當位置對應於圖4之基板片段之剖面。
圖8係包含根據本發明之一替代實施例之一陣列之一基板片段之一結構剖面圖，且在適當位置對應於圖4之基板片段之剖面。
圖9係包含根據本發明之一替代實施例之一陣列之一基板片段之一結構剖面圖，且在適當位置對應於圖4之基板片段之剖面。
圖10係包含根據本發明之一替代實施例之一陣列之一基板片段之一結構剖面圖，且在適當位置對應於圖5之基板片段之剖面。
圖11係包含根據本發明之一替代實施例之一陣列之一基板片段之一結構剖面圖，且在適當位置對應於圖4之基板片段之剖面。
圖12係包含根據本發明之一替代實施例之一陣列之一基板片段之一結構剖面圖，且在適當位置對應於圖4之基板片段之剖面。
圖13係包含根據本發明之一實施例之一陣列之一基板片段之一圖解性經分段俯視平面圖，且該基板片段包含垂直定向電晶體。
圖14係透過圖13中之線14-14截取之一結構剖面圖。
圖15係透過圖13中之線15-15截取之一結構剖面圖。
本發明之實施例包括：垂直定向電晶體陣列、包括垂直定向電晶體之記憶體陣列以及包括一垂直定向電晶體之記憶體單元。首先參 考圖1至圖5闡述實例性實施例。此等圖展示包含一陣列或子陣列區12及在陣列/子陣列區12周邊之電路區14之一基板片段10(舉例而言，一半導體基板)。陣列12包括一垂直定向電晶體16陣列。在本文件中，垂直係大體正交於一主表面之一方向，在製作期間基板相對於該主表面經處理且可將該主表面視為定義一大體水平方向。此外，如本文中所使用之「垂直」及「水平」係獨立於基板在三維空間中之定向而相對於彼此大體垂直之方向。此外，在本文件中，諸如「下伏」、「在...下方」、「下部」、「向外」、「在...下面」、「在...上面」及「豎直」之措辭係對應於相對於正闡述之結構之垂直方向之相對術語。可在陣列12之外側(例如，在區14中)製作電路以用於操作垂直定向電晶體16。用於操作垂直定向電晶體16之控制電路及/或其他周邊電路可或可不完全地或部分地接納於陣列12內，其中作為一最小量之一實例性陣列囊括一既定陣列/子陣列之所有垂直定向電晶體(例如，其可包括記憶體單元)。此外，亦可獨立地、協力地或以其他方式相對於彼此製作及操作多個子陣列。如在本文件中所使用，亦可將一「子陣列」視為一陣列。
在某些實施例中，陣列包含記憶體，舉例而言，包含包括一大體垂直定向電晶體之複數個個別記憶體單元。一項實例係DRAM，但亦預期其他現存或尚待開發之揮發性及非揮發性記憶體。圖1至圖5藉助於實例方式將陣列12展示為包含複數個記憶體單元18，該複數個記憶體單元個別地包括一電晶體16及一電荷儲存裝置15(示意性地展示於圖2及圖3中)。電荷儲存裝置15展示為一電容器，但亦可使用其他儲存裝置或技術，且其可形成於基板片段10內及/或其上面。
基板片段10包含可係同質的或非同質的基板材料22，且可包含多種不同組合物材料、區域及/或層。實例性材料包括半導體材料，舉例而言，輕度本底摻雜有一p型導電性改質雜質、SiGe、InGaAs及/ 或此等材料之複合物的塊體單晶矽。亦可使用其他半導體材料(包括絕緣體上半導體基板)。在某些實施例中且如所展示，垂直定向電晶體16係場效應電晶體。圖1至圖3將個別電晶體16展示為包括含半導體之基座24，該基座具有一豎直外部源極/汲極區域30、一豎直內部源極/汲極區域28，及豎直接納於內部源極/汲極區域28與外部源極/汲極區域30之間之一通道區域26。每一者可係同質的或非同質的，其中經適合摻雜之半導體材料(例如，單晶矽)為實例。具體而言，內部源極/汲極區域28及外部源極/汲極區域30分別可包含適合地導電摻雜有一種類型之導電性改質雜質的經最高摻雜濃度部分，其中通道區域26可摻雜有一較低濃度之一相反類型雜質。每一區域28及/或30可包括同一類型輕度摻雜區域(例如，LDD)及相反類型經摻雜環狀區域中之一或多者(其中之任一者皆未特別指定或展示)。不管如何，個別電荷儲存裝置15可電耦合至各別外部源極/汲極區域30。在本文件之上下文中，若與主要藉由離子之移動相反，電流主要藉由移動亞原子正電荷及/或負電荷(當充分產生此等電荷時)而自一者連續地流動至另一者，則裝置或組件係相對於彼此電耦合。可將內部源極/汲極區域28視為具有相對橫向外部側32(圖3)。此外，可將通道區域26視為具有相對橫向外部側34(圖2)，且在一項實施例中，該等外部側相對於內部源極/汲極區域28之側32係橫向定向。
陣列12包括若干列36之存取線及若干行38之資料/感測線(圖1)。「列」及「行」在本文件中之使用係為方便區分一系列存取線與一系列資料/感測線。因此，「列」及「行」意欲分別與一系列存取線及一系列資料/感測線同義。列可係筆直及/或彎曲的及/或相對於彼此平行及/或不平行的，行亦可如此。此外，行及列可相對於彼此以90°或以一或多個其他角度相交。在所繪示之實例中，列及行中之每一者經展示為個別地筆直的且相對於彼此成90°角。
個別列包含互連彼列中之電晶體之一存取線。可使用互連彼列中之電晶體之一個存取線或多個存取線。在使用多個存取線之情況下，則此等線可相對於彼此電耦合。圖1至圖4將個別列36展示為包含一對存取線40a、40b。在一項實施例中且如所展示，存取線亦形成個別場效應電晶體之閘極，且因此在某些實施例中包含存取閘極線。存取線對40a、40b中之一者可操作地橫向於通道區域26之橫向外部側34中之一者上方，其中閘極線對40a、40b中之另一者可操作地橫向於通道區域26之橫向外部側34中之另一者上方。一閘極介電質42經提供而橫向介於個別存取閘極線40a、40b與各別通道區域26之間。存取線40a、40b可係同質的或非同質的、可相對於彼此係為相同組合物或為不同組合物且將包含任何適合地導電材料，舉例而言元素金屬、一元素金屬合金、一導電金屬化合物及經導電摻雜半導體材料中之任何一或多者。存取線40a、40b展示為剖面係矩形，但可使用任何形狀。此外，每一者不需要相對於另一者係為相同形狀。存取線40a、40b及閘極介電質42經展示為相對於源極/汲極區域28、30之橫向最外側橫向凹入。另一選擇係，作為另一實例，可在源極/汲極區域28、30之側外橫向地接納存取線40a、40b及閘極介電質42，舉例而言，此可簡化製作及/或用以影響電晶體16之操作。
個別列36內之存取線40a、40b可相對於彼此電耦合，舉例而言，如經由各別互連線41(圖1)示意性地展示。作為一替代性實例，可圍繞通道區域(未展示)圓周地接納閘極介電質，其中一單個列中之存取線包繞彼閘極介電質且作為個別列(未展示)中之一單個存取線連續地延續。
個別行包含自存取線豎直向內且互連彼行中之電晶體之一內部資料/感測線。可使用自存取線豎直向內之用於互連彼行中之電晶體之一個資料/感測線或多個資料/感測線。圖1至圖5將個別行38展示為 包含自存取線40a、40b豎直向內之資料/感測線44。在一項實施例中且如所展示，豎直內部源極/汲極區域28在個別行38中連續地連接以在彼行中包含資料/感測線之至少一部分(圖2)。另一選擇係，作為一實例，內部源極/汲極區域28可不如此連接。不管如何，在一項實施例中且如所展示，一對導電線44a、44b形成資料/感測線44之一部分(圖1、圖3及圖5)。線對44a、44b中之一者經展示為電耦合至且抵靠內部源極/汲極區域28之橫向外部側32中之一者，且線對44a、44b中之另一者電耦合至且抵靠內部源極/汲極區域28之橫向外部側32中之另一者。線44a及44b可除了僅穿過內部源極/汲極區域28之外(舉例而言)如示意性地展示經由各別互連45彼此電耦合(圖1)。線44a、44b可係同質的或非同質的，且可係為相同組合物或相對於彼此為不同組合物。實例性材料包括上文針對存取線40a、40b所闡述之彼等材料。線44a、44b之剖面經展示為弓形及凹形，但可使用任何形狀。此外，每一者不需要相對於另一者係為相同形狀。一或多個線44a/44b可由具有比經導電摻雜內部源極/汲極區域28高之導電性之材料形成。資料/感測線44可經製作為不包括線44a/44b中之一或兩者。內部源極/汲極區域28之最高導電部分及資料/感測線44之半導體材料部分之實例性總n型摻雜濃度係至少5×1019個原子/cm3。通道區域26之實例性p型摻雜濃度係約1×1018個原子/cm3。
個別行可包含自存取線豎直向外之一或多個外部資料/感測線(未展示)且該一或多個外部資料/感測線電耦合至彼行中之內部資料/感測線，舉例而言如於2012年3月6日提出申請之發明人為Lars P.Heineck及Jonathan T.Doebler且標題為「Arrays Of Vertically-Oriented Transistors,Memory Arrays Including Vertically-Oriented Transistors,And Memory Cells」之序號為13/413,402之美國專利申請案(現為美國專利公開案號2013/0235642 A1)中所揭示。此等構造可將資料/感測線 之總體電阻降低至在陣列外部之感測放大器。另外，此等構造可降低資料/感測線至資料/感測線電容與資料/感測線至全域(world)電容之比率，因此可能改良遞送至個別感測放大器之最終信號。
介電材料50係接納於電晶體16周圍，包括存取線40a、40b、資料/感測線44及含半導體之基座24。介電材料50可係同質的或非同質的，其中摻雜氮化矽及硼及/或磷之二氧化矽為實例。在圖1中出於區分清晰之目的用斜紋影線展示存取閘極線40a、40b，但如圖2至圖4中所展示此等存取閘極線接納於介電材料50內。含半導體之基座24經圖解性地展示為具有垂直、筆直及對準之側壁。然而，此等基座可不如此提供且可(舉例而言)包括弓形及/或成角度部分而不管任何對準如何。
陣列12包括複數個導電線60，該複數個導電線以縱向平行且橫向介於緊鄰之資料/感測線44之間的方式個別地延伸(圖1、圖3及圖5)。實例性材料包括上文關於存取線40a、40b所闡述之彼等材料。個別導電線60可電耦合至一適合電位以至少減小緊鄰之資料/感測線之間的寄生電容及/或串擾。舉例而言，圖6圖解性地展示一對緊鄰之資料/感測線44之兩個示意圖。俯視示意圖不展示其間的導電線或可能展示其間的一導電線(未展示)，該導電線之電壓允許浮動而非提供至一適合電位。毗鄰資料/感測線44之間的寄生電容由一電容器61展示。在仰視示意圖中，一導電線60經展示介於緊鄰之資料/感測線44之間。當以一適合電位V提供時，線60將至少減小緊鄰之資料/感測線44之間的寄生電容及/或串擾中之一者或兩者且可消除此電容及/或串擾。技術者將能夠選擇適合正電壓、負電壓及/或接地電壓，該等電壓可係恆定的或在操作中係變化的以達成此(等)效應。
由圖3及5所示的一實施例中，該等個別導電線包含在一垂直剖面中形成一四邊形之四個筆直側。如圖3及5所示關於該四側之每一者，緊鄰接合在該垂直剖面之四個角落區域之一單一角落區域中之該等筆直線。如圖3及5中所示之該最頂部角落，該四個單一角落區域之一者為該垂直剖面之該等個別導電線之該唯一豎直之最外側角落區 域。例如圖3及5中展示之該最底部角落，該四個單一角落區域之另一者相對於該垂直剖面中之該一角落區域且為該垂直剖面之該等個別導電線之該唯一豎直之最內側角落區域。在一項實施例中，個別導電線彼此電耦合，但在其他實施例中此等導電線可不如此耦合。不管如何，圖3至圖5展示其中個別導電線60由至少在陣列12內之介電材料包繞之一實施例。彼介電材料可係同質的或非同質的，其中展示兩種不同組合物介電材料64、66。在一項實施例中，材料64及材料66中之一者包含二氧化矽且另一者包含氮化矽。圖1至圖5實施例中之個別導電線60經展示為藉由延伸穿過介電質64、66及50至一上覆導電線70之通孔68而接近其各別端中之至少一者彼此電耦合。另一選擇係或另外，通孔68及線70可提供於線60之其他端處(未展示)。在一項實施例中，個別存取線彼此平行定向，其中個別導電線藉由平行於存取線定向之一導電線(例如，如所展示之線70)彼此電耦合。舉例而言，如下文所闡述，可使用其他方式之電耦合。另一選擇係，可提供其中個別導電線不電耦合且可單獨地受控之構造(未展示)。
可將個別導電線60視為具有各別基底72。在圖3至圖5中，基底72藉由介電材料64/66與下伏半導體材料22在各處分離。另一選擇係，個別導電線60可具有直接抵靠且電耦合至下伏半導體材料22之其各別基底72，舉例而言如關於圖7中之一基板片段10c所展示。在適當之情形下，已使用來自上文所闡述之實施例之相似編號。圖7係由圖1至圖5實施例中之圖4繪示之實施例之一替代實施例。在圖7中，介電質64/66不接納於各別基底72上方藉此基底72直接抵靠且電耦合至連續地縱向沿著個別導電線60之下伏半導體材料22(亦即，在陣列12內之其各別長度之至少大部分上方)。在本文件中，當存在所陳述材料或結構相對於彼此之至少某些實體接觸觸點時，一材料或結構「直接抵靠」另一者。相比而言，前面無「直接」的「在...上方」、「在...上」及「抵靠」囊括「直接抵靠」以及其中介入材料或結構導致所述材料或結構相對於彼此之無實體接觸觸點之構造。可不在圖7之實施例中使用通孔68及70(未展示)。
作為一替代性實例，基底可直接抵靠且電耦合至沿著個別導電 線縱向平行之多個經間隔開之位置處的下伏半導體材料。圖8中之一基板片段10d展示一項此實例性實施例。在適當之情形下，已使用來自上文所闡述之實施例之相同編號，其中以後綴「d」或以不同編號指示某些構造差異。在圖8中，導電線60之導電基底72在經間隔開之位置80處直接抵靠下伏半導體材料22。在一項實施例中且如所展示，經間隔開之位置80在垂直定向電晶體16之間平行，且在一項實施例中，於縱向沿著個別導電線之垂直定向電晶體18中之每一者之間平行。經間隔開之位置80可交替定位。
在實例性圖7及圖8實施例中，個別導電線可藉由可在一適合電位下提供之下伏基板材料22彼此有效地電耦合以(舉例而言)至少減小緊鄰之資料/感測線之間的寄生電容及/或串擾。
在一項實施例中，下伏基底之半導體材料可經提供以具有在一較低摻雜區域(例如，半導體材料之本底摻雜)豎直上方之一較高摻雜區域，其中基底直接抵靠較高摻雜區域。此可(舉例而言)促進導電線與下伏半導體材料之電耦合。舉例而言，圖9展示此一替代實施例基板片段10e。在適當之情形下，已使用來自圖7實施例之相同編號，其中以後綴「e」或以不同編號指示某些構造差異。在圖9中，半導體材料22包含在半導體材料22之剩餘部分豎直上方之一較高摻雜區域81(亦即，區域81在材料22之一較低摻雜區域豎直上方)，其中基底72直接抵靠較高摻雜區域81。亦可就圖8之實施例使用一較高摻雜區域，且不管一較高摻雜區域是否在跨越陣列之各別線中係連續的或是僅直接在位置80處之介電質64/66中之所繪示開口下方。
可將導電線60視為包含立面厚度T1，且可將資料感測線44視為包含立面厚度T2(圖3及圖5)。厚度T1可針對個別導電線60係相同的或可針對不同線係不同的。另外或另一選擇係，T1可係恆定的或在一單個個別導電線60內可係變化的。若可變，則T1指代一個別導電線60之一 平均立面厚度。同樣地，個別資料/感測線44之厚度T2可係相同或不同的。另外或另一選擇係，T2可係恆定的或在一單個資料/感測線44內可係變化的。若可變，則T2指代一個別資料/感測線44之一平均立面厚度。不管如何，在一項實施例中且如關於圖3至圖5之實施例所展示，個別導電線60相對於其緊鄰之資料/感測線44豎直向內延伸(亦即，T1低於T2延伸)。
圖3至圖5亦展示其中導電線60不相對於其緊鄰之資料/感測線44豎直向外延伸之一實例性實施例。圖10展示其中個別導電線60f相對於其緊鄰之資料/感測線44豎直向外延伸之一替代實施例基板片段10f。在適當之情形下已使用來自上文所闡述之實施例之相同編號，其中以後綴「f」指示某些構造差異。圖10亦展示其中個別導電線60不相對於其緊鄰之資料/感測線44豎直向內延伸之一實例性實施例。如圖10所示之實施例中，個別導電線60f具有在由其四個筆直側界定之該垂直剖面中具有一四側突出之箏形，該四個筆直側形成彼此毗鄰且相同長度之兩個不同對。如圖3及5展示之線60也具有此一四側突出箏形。
圖11展示其中導電線60g具有橫跨其緊鄰之資料/感測線之所有立面厚度之各別立面厚度之一替代實施例基板片段10g。圖11亦展示其中個別導電線60具有與其緊鄰之資料/感測線44之立面厚度T2豎直重合之各別立面厚度T1之一實例性實施例。在適當之情形下已使用來自上文所闡述之實施例之相同編號，其中以後綴「g」指示某些構造差異。如圖11所示之一實施例中，個別導電線60g具有在由四個筆直側所界定之該垂直剖面中具有一四側突出之箏形，該四個筆直側形成彼此毗鄰相同長度之兩個不同對。
圖12展示其中個別導電線60h相對於其緊鄰之資料/感測線44豎直向內及向外延伸之一替代實施例基板片段10h。在適當之情形下已使用來自上文所闡述之實施例之相同編號，其中以後綴「h」指示某些構造差異。如圖12所示之一實施例中，個別導電線60h具有在由四個筆直側所界定之該垂直剖面中具有一四側突出之箏形，該四個筆直側形成彼此毗鄰相同長度之兩個不同對。
圖10至圖12之實施例中之任一者可包括關於圖1至圖9或以其他方式展示及闡述之特徵中之任一者。
可使用任何現有或尚待開發之技術製作根據本發明之實施例之結構。舉例而言，至少部分地如以下申請案中之任何一或多者中所闡 述，可發生處理：2010年11月1日提出申請之發明人為Lars P.Heineck及Jaydip Guha且標題為「Memory Cells,Arrays Of Memory Cells,And Methods Of Forming Memory Cells」之序號為12/917,346之美國專利申請案(現為美國專利公開案號2012/0104491 A1)；2011年2月22提出申請之發明人為Jaydip Guha、Shyam Surthi、Suraj J.Mathew、Kamal M.Karda及Hung-Ming Tsai且標題為「 Methods Of Forming A Vertical Transistor And At Least A Conductive Line Electrically Coupled Therewith,Methods Of Forming Memory Cells,And Methods Of Forming Arrays Of Memory Cells」之序號為13/031,829之美國專利申請案(現為美國專利公開案號2012/0214285 A1)；及2012年3月6日提出申請之發明人為Lars P.Heineck及Jonathan T.Doebler且標題為「Arrays Of Vertically-Oriented Transistors,Memory Arrays Including Vertically-Oriented Transistors,And Memory Cells」之序號為13/413,402之美國專利申請案(現為美國專利公開案號2013/0235642 A1)。
此外且不管如何，可以若干方式中之任何者製作導電線60。作為一實例，在一項實施例中考量其內形成介電材料50之開口之側壁可不如所展示的垂直。舉例而言，此可藉由蝕刻至半導體材料中形成且其錐形化為在其底部比在其頂部窄。此等開口亦可及/或替代地經製作，藉此其在線60將位於之位置處之頂部處或附近橫向向內頸縮且然後橫向向外變寬至基板中較深。可進行介電材料64/66之沈積，藉此形成密封之縱向管狀或管道狀空隙空間，其中將接納導電線60之導電材料。在一種可能技術中，此等個別管可隨後在其頂部處打開，且此後填充有導電材料60。彼導電材料可然後向內凹入至前管之頂部且隨後用介電材料密封。存取裝置將形成於其上方，後續接著形成通孔68及導電線70。作為一替代性實例，在打開原本密封之管之頂部之後，可在沈積欲用於導電線60之導電材料之前，在形成圖7或圖8之實施例中之任一者中連續地或在經間隔開之位置處蝕刻其介電底部表面。
作為另一替代性實例，可形成無密封管狀或經密封管道狀空隙。舉例而言，可形成緊鄰之數位線之間的向上打開溝渠。其側壁及基底可以不在其中形成密封、管狀空隙之一方式覆蓋有介電材料，藉此使溝渠保持向上打開。可隨後各向異性地自基底蝕刻彼介電材料以在形成圖7或圖8之構造中之一者時曝露下伏半導體材料22。其側壁可保持由介電材料覆蓋。導電材料可隨後經沈積、向後凹入、遮蓋有介電質，且然後後續接著形成存取線。
在使用時，可在製造期間任何適合時間處形成區域81。
圖13至圖15展示一替代實施例基板片段10j。在適當之情形下已使用來自上文所闡述之實施例之相同編號，其中以後綴「j」指示某些構造差異。出於簡化及清晰之目的在圖13中未展示半導體基座24及資料感測線44，但此可類似於上文關於圖1之俯視圖所展示及闡述之內容一樣地被包括。可將個別導電線60視為具有各別頂部73。一導電線70j將個別導電線60彼此電耦合，其中線頂部73直接抵靠導電線70j。一導電通孔68j可與導電線70j電耦合且自其向外豎直延伸。在一項實施例中，個別存取線彼此平行定向，其中導電線70j平行於存取線定向。在一項實施例中，至少兩個導電線70j將導電線60彼此電耦合。在一項實施例中，兩個導電線70j平行於存取線40a、40b定向，且在如所展示之一項實施例中，接近陣列列36之相對端。
圖13至圖15之結構可比其他上文所闡述之實施例中之某些實施例更易於製作。舉例而言，在存取線之一陣列之一端處提供比陣列內之存取線之間的間隙寬度寬之一間隙可固有地導致比在介電材料50之一反應性離子蝕刻期間在陣列之端處深之溝渠蝕刻。此可使得與形成存取線40a、40b同時製作導電線70j。舉例而言，在陣列之端處而非在陣列內之較深溝渠將使得導電線70j向內延伸以與導電線60連接。因此，存取線40a、40b之導電材料與導電線70j之導電材料可同時沈 積。此外，導電通孔68j可與形成與個別存取線對40a、40b電耦合之實例性導電觸點77同時形成。
上文所闡述之結構可經製作成任何適合架構或大小。在一項實例中，上文架構之個別記憶體單元可具有4F2水平佔用面積，其中「F」係使用自最小特徵由其形成之材料豎直向外接納之一遮罩圖案之特徵邊緣形成之此等最小特徵之最小橫向特徵尺寸。
總結
在某些實施例中，一陣列包含垂直定向電晶體。陣列包含若干列存取線及若干行資料/感測線。列中之個別列包含互連彼列中之電晶體之一存取線。行中之個別行包含互連彼行中之電晶體之一資料/感測線。該陣列包含以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式個別地延伸之複數個導電線。
在某些實施例中，一陣列包含垂直定向電晶體。陣列包含若干列存取線及若干行資料/感測線。列中之個別列包含互連彼列中之電晶體之一存取線。行中之個別行包含互連彼行中之電晶體之一資料/感測線。陣列包括以縱向平行且橫向介於緊鄰之資料/感測線之間的方式個別地延伸之複數個導電線。個別導電線具有藉由介電材料在各處與下伏半導體材料分離之各別基底。個別導電線電耦合至一適合電位以至少減小緊鄰之資料/感測線之間的寄生電容及/或串擾。個別導電線在接近至少一個或其各別端處彼此電耦合。
在某些實施例中，一陣列包含垂直定向電晶體。陣列包含若干列存取線及若干行資料/感測線。列中之個別列包含互連彼列中之電晶體之一存取線。行中之個別行包含互連彼行中之電晶體之一資料/感測線。該陣列包含以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式個別地延伸之複數個導電線。個別導電線具有在縱向沿著個別導電線平行之多個經間隔開之位置處直接抵靠且電耦合至下伏半 導體材料之各別基底。在一適合電位下提供下伏基板材料以至少減小緊鄰之資料/感測線之間的寄生電容及/或串擾。
在某些實施例中，一陣列包含垂直定向電晶體。陣列包含若干列存取線及若干行資料/感測線。列中之個別列包含互連彼列中之電晶體之一存取線。行中之個別行包含互連彼行中之電晶體之一資料/感測線。該陣列包含以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式個別地延伸之複數個導電線。個別導電線具有直接抵靠且電耦合至連續地縱向沿著個別導電線之下伏半導體材料之各別基底。在一適合電位下提供下伏基板材料以至少減小緊鄰之資料/感測線之間的寄生電容及/或串擾。
在某些實施例中，一陣列包含垂直定向電晶體。陣列包含若干列存取線及若干行資料/感測線。列中之個別列包含互連彼列中之電晶體之一存取線。行中之個別行包含互連彼行中之電晶體之一資料/感測線。該陣列包含以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式個別地延伸之複數個導電線。個別導電線具有直接抵靠且電耦合至將個別導電線彼此電耦合之一導電線之各別頂部。在一適合電位下提供將個別導電線彼此電耦合之導電線以至少減小緊鄰之資料/感測線之間的寄生電容及/或串擾。
按照條例，已以或多或少關於結構及分析特徵之特定語言闡述本文中所揭示之標的物。然而，應理解，申請專利範圍不限制於所展示及所闡述之特定特徵，此乃因本文中所揭示之構件包含實例性實施例。因此，該等申請專利範圍係由字面措辭來提供完整範疇，且根據等效內容之教義適當地予以解釋。
2-2‧‧‧線
3-3‧‧‧線
4-4‧‧‧線
5-5‧‧‧線
12‧‧‧陣列或子陣列區/陣列
14‧‧‧電路區/區
16‧‧‧垂直定向電晶體/電晶體
24‧‧‧含半導體之基座/半導體基座
30‧‧‧豎直外部源極區域/豎直外部汲極區域/外部源極區域/外部汲極區域/區域/源極區域/汲極區域
36‧‧‧列/陣列列
38‧‧‧行
40a‧‧‧存取線/存取線對/閘極線對/存取閘極線
40b‧‧‧存取線/存取線對/閘極線對/存取閘極線
41‧‧‧互連線
42‧‧‧閘極介電質
44‧‧‧資料/感測線
44a‧‧‧導電線/線對/線
44b‧‧‧導電線/線對/線
45‧‧‧互連線
50‧‧‧介電材料
60‧‧‧導電線/線/導電材料
68‧‧‧通孔
70‧‧‧上覆導電線/線/導電線

Claims (21)

  1. 一種包含垂直定向電晶體之陣列，該陣列包含若干列存取線及若干行資料/感測線，該陣列包含：該等列中之個別列，其包含互連彼列中之電晶體之一存取線，該等存取線包含該等電晶體之個別者之一閘極，該等個別電晶體包含一通道區域、在該通道區域及該等個別電晶體之該閘極之間之一閘極介電質；該等行中之個別行，其包含互連彼行中之電晶體之一資料/感測線；及複數個導電線，該等導電線中之個別導電線以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式延伸，該等個別導電線包含在一垂直剖面中形成一四邊形之四個筆直側，緊鄰接合在該垂直剖面之四個角落區域之一單一角落區域中之該等筆直線，該四個單一角落區域之一者為該垂直剖面之該等個別導電線之該唯一豎直最外側角落區域，該四個單一角落區域之另一者相對於該垂直剖面中之該一角落區域且為該垂直剖面之該等個別導電線之該唯一豎直最內側角落區域。
  2. 如請求項1之陣列，其中該等個別導電線彼此電耦合。
  3. 如請求項1之陣列，其中該等個別導電線電耦合至一適合電位以至少減小緊鄰之該等資料/感測線之間的寄生電容及/或串擾。
  4. 如請求項1之陣列，其中個別導電線由該陣列內之介電材料包繞。
  5. 如請求項1之陣列，其中該等個別導電線具有藉由介電材料在各處與下伏半導體材料分離之各別基底。
  6. 一種包含垂直定向電晶體之陣列，該陣列包含若干列存取線及 若干行資料/感測線，該陣列包含：該等列中之個別列，其包含互連彼列中之電晶體之一存取線；該等行中之個別行，其包含互連彼行中之電晶體之一資料/感測線；及複數個導電線，該等導電線中之個別導電線以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式延伸，該等個別導電線具有各別頂部，且包含將該等個別導電線彼此電耦合之一耦合導電線，該耦合導電線具有沿其縱向延續之一導電摻雜半導體材料部分，其直接抵靠該等個別導電線之該等頂部。
  7. 一種包含垂直定向電晶體之陣列，該陣列包含若干列存取線及若干行資料/感測線，該陣列包含：該等列中之個別列，其包含互連彼列中之電晶體之一存取線；該等行中之個別行，其包含互連彼行中之電晶體之一資料/感測線；複數個導電線，該等導電線中之個別導電線以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式延伸；該等個別導電線具有直接抵靠且電耦合至將該等個別導電線彼此電耦合之一導電線之多個各別頂部；及該等個別存取線彼此平行地定位，將該等個別導電線彼此電耦合之該導電線係平行於該等存取線定向。
  8. 如請求項1之陣列，其中該等個別導電線相對於其緊鄰之資料/感測線豎直向內延伸。
  9. 如請求項1之陣列，其中該等個別導電線相對於其緊鄰之資料/感測線豎直向外延伸。
  10. 如請求項1之陣列，其中該等個別導電線相對於其緊鄰之資料/感測線豎直向內及向外延伸。
  11. 如請求項1之陣列，其中該等個別導電線相對於其緊鄰之資料/感測線豎直向內而非相對於其緊鄰之資料/感測線豎直向外延伸。
  12. 如請求項1之陣列，其中該等個別導電線具有橫跨其緊鄰之資料/感測線之所有立面厚度的各別立面厚度。
  13. 如請求項1之陣列，其中該陣列包含一記憶體陣列，該記憶體陣列包含電耦合至該等垂直定向電晶體中之個別電晶體之一豎直外部源極/汲極區域之一電荷儲存裝置。
  14. 如請求項1之陣列，其中該等個別垂直定向電晶體包括含半導體之基座，該等基座包含一豎直外部源極/汲極區域及一豎直內部源極/汲極區域，該等豎直內部源極/汲極區域在該等行中之個別行中連續地連接，以在該等行中之個別行中包含該資料/感測線之至少部分。
  15. 一種包含垂直定向電晶體之陣列，該陣列包含若干列存取線及若干行資料/感測線，該陣列包含：該等列中之個別列，其包含互連彼列中之電晶體之一存取線；該等行中之個別行，其包含互連彼行中之電晶體之一資料/感測線；及複數個導電線，該等導電線中之個別導電線以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式延伸，該等個別導電線具有在縱向沿著該等個別導電線平行之多個經間隔開的位置處直接抵靠且電耦合至下伏半導體材料的各別基底，在一適合電位下，提供該下伏基板材料，以至少減小緊鄰之該等資料/感測線之間的寄生電容及/或串擾。
  16. 如請求項15之陣列，其中下伏該等基底之該半導體材料具有在一較低摻雜區域豎直上方之一較高摻雜區域，該等基底在該等經間隔開之位置處直接抵靠該較高摻雜區域。
  17. 一種包含垂直定向電晶體之陣列，該陣列包含若干列存取線及若干行資料/感測線，該陣列包含：該等列中之個別列，其包含互連彼列中之電晶體之一存取線；該等行中之個別行，其包含互連彼行中之電晶體之一資料/感測線；及複數個導電線，該等導電線中之個別導電線以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式延伸，該等個別導電線具有直接抵靠且電耦合至連續地縱向沿著該等個別導電線之下伏半導體材料的各別基底，在一適合電位下，提供該下伏基板材料，以至少減小緊鄰之該等資料/感測線之間的寄生電容及/或串擾。
  18. 一種包含垂直定向電晶體之陣列，該陣列包含若干列存取線及若干行資料/感測線，該陣列包含：該等列中之個別列，其包含互連彼列中之電晶體之一存取線；該等行中之個別行，其包含互連彼行中之電晶體之一資料/感測線；複數個導電線，該等導電線中之個別導電線以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式延伸，該等個別導電線具有直接抵靠且電耦合至將該等個別導電線彼此電耦合之一導電線的各別頂部，在一適合電位下，提供將該等個別導電線彼此電耦合之該導電線，以至少減小緊鄰之該等資料/感測線之 間的寄生電容及/或串擾；及該等個別存取線係彼此平行地定向，將該等個別導電線彼此電耦合之該導電線係平行於該等存取線定向。
  19. 一種包含垂直定向電晶體之陣列，該陣列包含若干列存取線及若干行資料/感測線，該陣列包含：該等列中之個別列，其包含互連彼列中之電晶體之一存取線；該等行中之個別行，其包含互連彼行中之電晶體之一資料/感測線；複數個導電線，該等導電線中之個別導電線以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式延伸，該等個別導電線具有直接抵靠且電耦合至將該等個別導電線彼此電耦合之一導電線的各別頂部，在一適合電位下，提供將該等個別導電線彼此電耦合之該導電線，以至少減小緊鄰之該等資料/感測線之間的寄生電容及/或串擾；及將該等個別導電線彼此電耦合之至少兩個導電線，該等導電線直接抵靠以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式延伸之該等導電線的各別頂部。
  20. 一種包含垂直定向電晶體之陣列，該陣列包含若干列存取線及若干行資料/感測線，該陣列包含：該等列中之個別列，其包含互連彼列中之電晶體之一存取線；該等行中之個別行，其包含互連彼行中之電晶體之一資料/感測線；複數個導電線，該等導電線中之個別導電線以縱向平行且橫向介於緊鄰之該等資料/感測線之間的方式延伸，該等個別導電 線包含在一垂直剖面中形成一四邊形之四個筆直側，緊鄰接合在該垂直剖面之四個角落區域之一單一角落區域中之該等筆直線，該四個單一角落區域之一者為該垂直剖面之該等各別個別導電線之該唯一豎直最外側角落區域，該四個單一角落區域之另一者相對於該垂直剖面中之該一角落區域且為該垂直剖面之該等各別個別導電線之該唯一豎直最內側角落區域。
  21. 如請求項20之陣列，其中該等個別導電線在由其四個筆直側界定之該垂直剖面中具有一四側突出風箏形狀，該四個筆直側形成彼此毗鄰相同長度之兩個不同對。
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