KR101669261B1 - 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법 - Google Patents

수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법 Download PDF

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KR101669261B1
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Abstract

본 발명의 반도체 소자는 기판 상에서 X축 및 Y 축 방향으로 서로 이격되어 절연된 복수개의 활성 필라들과, 상기 활성 필라의 상면보다 낮은 레벨에 위치하면서 상기 활성 필라의 일측에 상기 X축 방향으로는 서로 떨어져 있고 상기 X축과 수직인 Y축 방향으로는 연장되어 형성된 복수개의 매몰 비트 라인들과, 상기 매몰 비트 라인들의 측벽에 형성된 쉴드 절연층을 개재하여 상기 매몰 비트 라인들 사이에 상기 X축 방향으로 서로 떨어져 형성되고 상기 Y축 방향으로 연장된 복수개의 쉴드 라인들을 포함하여 이루어진다.

Description

수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법 {Semiconductor device having vertical channel transistor and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 채널의 길이도 감소된다. 고도로 스케일링(scaling)된 반도체 소자의 트랜지스터에서 소오스 영역과 드레인 영역간의 거리를 길게 하여 유효 채널 길이를 증가시키기 위하여 수직 채널 트랜지스터가 제안되었다.
본 발명이 해결하고자 하는 과제는 고집적화를 위해 매몰 비트라인 및 수직 채널 트랜지스터를 구비하면서도 매몰 비트 라인들간의 커패시턴스를 줄일 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 매몰 비트라인 및 수직 채널 트랜지스터를 구비하면서도 매몰 비트 라인들간의 커패시턴스를 효율적으로 줄일 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상술한 과제를 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자는 기판 상에서 X축 및 Y축 방향으로 서로 이격되어 절연된 복수개의 활성 필라들과, 활성 필라의 상면보다 낮은 레벨에 위치하면서 활성 필라의 일측에 X축 방향으로는 서로 떨어져 있고 X축과 수직인 Y축 방향으로는 연장되어 형성된 복수개의 매몰 비트 라인들과, 매몰 비트 라인들의 측벽에 형성된 쉴드 절연층을 개재하여 매몰 비트 라인들 사이에 X축 방향으로 서로 떨어져 형성되고 Y축 방향으로 연장된 복수개의 쉴드 라인들을 포함하여 이루어진다.
활성 필라들 사이의 공간 부분을 가로지면서 Y축 방향으로는 이격되고 X축 방향으로 연장되어 워드 라인들이 더 형성되어 있을 수 있다. 쉴드 라인은 워드 라인보다 낮은 레벨에 위치할 수 있다. 워드 라인을 중심으로 활성 필라의 하측에는 제1 소오스 및 드레인 영역이 형성되고, 워드 라인을 중심으로 활성 필라의 상측에는 제2 소오스 및 드레인 영역이 형성되어 있을 수 있다.
쉴드 라인은 기판과 접하여 형성되어 있을 수 있다. 매몰 비트 라인은 기판을 식각하여 마련된 제1 트랜치 내에 형성되면서 활성 필라의 일측에 형성되어 있을 수 있다. 매몰 비트 라인의 일측에는 제1 트랜치보다 더 깊은 제2 트랜치가 형성되고, 제2 트랜치의 측벽에 형성된 쉴드 절연층을 개재하여 쉴드 라인이 형성되어 있을 수 있다.
매몰 비트 라인은 활성 필라의 하면에 접촉하여 형성되어 있을 수 있다. 매몰 비트 라인의 하부의 기판에는 기판을 노출하는 트랜치를 갖는 접합 산화층 패턴이 더 형성되어 있을 수 있다. 접합 산화층 상의 매몰 비트 라인들의 측벽에는 쉴드 절연층이 형성되어 있고, 매몰 비트 라인들의 측벽에 형성된 쉴드 절연층을 개재하여 매몰 비트 라인들 사이에는 쉴드 라인이 형성되어 있을 수 있다. 접합 산화층 상의 매몰 비트 라인 측벽에는 에어층이 형성되어 있고, 에어층을 개재하여 매몰 비트 라인들 사이에는 쉴드 라인이 형성되어 있을 수 있다.
또한, 상술한 과제를 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자는 X축 방향으로는 기판 내에 제1 쉴드 절연층을 개재한 제1 쉴드 라인으로 절연되어 있고, X축과 수직인 Y축 방향으로는 절연층으로 절연되어 있는 단위 구조물을 복수개 포함한다. 단위 구조물은 X축 방향으로 서로 떨어져 형성되어 있는 제1 활성 필라 및 제2 활성 필라와, 제1 활성 필라의 하부에 위치하고 제1 활성 필라보다 X축 방향으로 폭이 더 넓게 형성되어 있는 기판 상의 제1 활성 영역과, 제2 활성 필라의 하부에 위치하고 제2 활성 필라보다 폭이 더 넓고 제1 활성 영역과 대칭적으로 -X축 방향으로 형성되어 있는 기판 상의 제2 활성 영역과, 제1 활성 필라 및 제2 활성 필라의 일측에 형성된 제1 트랜치 내에 마련된 매몰 비트 라인들과, 매몰 비트 라인들의 하면보다 아래 레벨로 형성되어 있고 제1 활성 필라 및 제2 활성 필라 사이의 제2 트랜치의 측벽에 형성된 제2 쉴드 절연층을 개재하여 마련된 제2 쉴드 라인을 포함하여 이루어진다.
매몰 비트 라인은 제1 트랜치 내에 Y축 방향으로 연장되어 형성되어 있을 수 있다. 제2 쉴드 라인은 제2 트랜치 내에 Y축 방향으로 연장되어 형성되어 있을 수 있다.
상술한 다른 과제를 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법은 기판 상에서 X축 및 Y축 방향으로 서로 떨어져 절연된 복수개의 활성 필라들을 형성하는 것을 포함한다. 활성 필라의 상면보다 낮은 레벨에 위치하면서 상기 활성 필라의 일측에 X축 방향으로는 서로 떨어져 있고 X축과 수직인 Y축 방향으로는 연장되어 형성된 복수개의 매몰 비트 라인들을 형성한다. 매몰 비트 라인들의 측벽에 형성된 쉴드 절연층을 개재하여 상기 매몰 비트 라인들 사이에 X축 방향으로 떨어져 형성되고 Y축 방향으로 연장된 쉴드 라인들을 형성한다.
쉴드 라인은 기판과 접하여 형성할 수 있다. 매몰 비트 라인은 기판을 식각하여 마련한 제1 트랜치 내에서 활성 필라의 일측에 형성할 수 있다. 매몰 비트 라인의 일측에는 제1 트랜치보다 더 깊은 제2 트랜치를 형성하고, 제2 트랜치의 측벽에는 쉴드 절연층을 개재하여 쉴드 라인을 형성할 수 있다.
매몰 비트 라인은 활성 필라의 하면에 접촉하여 형성할 수 있다. 매몰 비트 라인의 하부의 기판에는 기판을 노출하는 트랜치를 갖는 접합 산화층 패턴이 더 형성되어 있을 수 있다. 쉴드 라인을 형성한 후 쉴드 절연층을 제거하여 접합 산화층 패턴 상의 매몰 비트 라인 측벽에는 에어층을 형성할 수 있다.
상술한 다른 과제를 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법은 기판을 패터닝하여 예비 활성 필라들과 그 사이에 제1 트랜치를 형성하는 것을 포함한다. 제1 트랜치 바닥과 접하는 예비 활성 필라의 하측 부분에 제1 소오스 및 드레인 영역을 형성한다. 제1 트랜치보다 깊은 깊이로 기판을 식각하여 제2 트랜치를 형성함과 아울러 제2 트랜치의 바닥 부분을 확장시킨다.
예비 활성 필라의 양측 바닥 부분에 매몰 비트 라인들을 형성하고 매몰 비트 라인들 사이에 제2 트랜치보다 더 깊은 깊이로 제3 트랜치를 형성한다. 제3 트랜치 및 매몰 비트 라인의 양측벽에 제1 쉴드 절연층을 형성한다. 제3 트랜치의 양측벽 및 매몰 비트 라인의 측벽에 형성된 제1 쉴드 절연층을 개재하여 매몰 비트 라인들 사이에 제1 쉴드 라인을 형성한다. 예비 활성 필라의 상측 부분에 제2 소오스 및 드레인 영역을 형성한다.
예비 활성 필라를 패터닝하여 복수개의 활성 필라들 및 그 사이에 제4 트랜치를 형성한다. 제4 트랜치의 양측벽에 제2 쉴드 절연층을 형성한다. 제4 트랜치 의 양측벽에 형성된 제2 쉴드 절연층을 개재하여 매몰 비트 라인들 사이에 제2 쉴드 라인을 형성한다.
제2 트랜치를 형성함과 아울러 제2 트랜치의 바닥 부분을 확장시키는 것은, 예비 활성 필라의 양측벽에 제1 스페이서를 형성하고, 제1 스페이서를 식각 마스크로 얼라인하여 기판을 더 식각하여 제2 트랜치를 형성하고, 및 제1 스페이서 하부의 제2 트랜치의 양측벽을 식각하여 얻어진다.
매몰 비트 라인 및 제3 트랜치는, 제2 트랜치의 바닥 부분에 도전층을 형성하고, 예비 활성 필라들의 측벽의 제1 스페이서 및 도전층 상에 제2 스페이서를 형성하고, 제2 스페이서에 얼라인되게 도전층 및 기판을 식각하여 형성될 수 있다.
제1 쉴드 라인을 형성한 후에, 제1 쉴드 상의 제3 트랜치 내부를 충분히 매립하도록 절연층을 형성하고, 절연층을 포함하여 기판의 표면을 평탄화하여 제3 트랜치 내에 매립 절연층을 형성할 수 있다.
제3 트랜치를 형성한 후에 제3 트랜치 내부를 매립하도록 절연층을 형성하고, 절연층을 포함하여 기판의 표면을 평탄화하고, 제3 트랜치 내의 절연층, 제1 스페이서 및 제2 스페이서를 제거하고, 매몰 비트 라인 상의 예비 활성 필라의 양측벽에 제3 스페이서 및 제4 스페이서를 형성하는 것을 포함할 수 있다. 제1 쉴드 라인 및 제2 쉴드 라인은 각각 제3 트랜치 및 제4 트랜치 내에 도전층을 매립한 후 에치백하여 얻어질 수 있다. 제1 쉴드 라인 및 제2 쉴드 라인은 제3 트랜치 및 제4 트랜치 내에 불순물이 도핑된 실리콘층을 에피택셜 성장시켜 형성할 수 있다.
상술한 다른 과제를 달성하기 위하여, 본 발명의 제3 양태에 따른 반도체 소자의 제조 방법은 제1 기판 상에 접합 산화층을 매개로 도전층이 형성된 제2 기판을 접합하는 것을 포함한다. 제2 기판 및 도전층을 패터닝하여 접합 산화층 상에 순차적으로 적층된 매몰 비트 라인들 및 활성 필라들과 그 사이에 제1 트랜치를 형성한다. 매몰 비트 라인, 활성 필라 및 접합 산화층의 양측벽과, 제1 트랜치의 양측벽에 쉴드 절연층을 형성한다.
매몰 비트 라인의 하부에 위치하는 접합 산화층을 식각하여 매몰 비트 라인들 및 활성 필라들의 사이에 제1 기판을 노출하는 제2 트랜치를 갖는 접합 산화층 패턴을 형성한다. 제1 트랜치의 양측벽에 형성된 쉴드 절연층을 개재하여 매몰 비트 라인들 사이에 쉴드 절연층을 개재하여 쉴드 라인을 형성한다.
매몰 비트 라인들, 활성 필라들 및 제1 트랜치는 제2 기판 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 제2 기판 및 도전층을 식각하여 형성될 수 있다. 제2 트랜치 및 접합 산화층 패턴은 마스크 패턴을 식각 마스크로 접합 산화층을 식각하여 얻어질 수 있다.
쉴드 라인은 제2 트랜치 내에 도전층을 매립한 후 에치백하여 얻어질 수 있다. 쉴드 라인은 제2 트랜치 내에 불순물이 도핑된 실리콘층을 에피택셜 성장시켜 형성할 수 있다. 쉴드 라인을 형성한 후에, 매몰 비트 라인들 사이의 쉴드 절연층을 제거하여 에어층을 형성할 수 있다.
본 발명에 따른 반도체 소자는 고집적화를 위해 매몰 비트라인 및 수직 채널 트랜지스터를 구비한다. 또한, 본 발명에 따른 반도체 소자는 매몰 비트 라인들 사이에 쉴드 절연층을 개재하여 쉴드 라인이 형성되어 있다. 이에 따라, 매몰 비트 라인들 사이에 절연층이 매립되어 형성된 것에 비하여 매몰 비트 라인들 사이의 커패시턴스를 줄일 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 매몰 비트라인 및 수직 채널 트랜지스터를 구비하면서도 매몰 비트 라인들간에 쉴드 절연층을 개재하여 쉴드 라인을 용이하게 형성하는 것을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 벌크 기판(웨이퍼)나 접합 웨이퍼(접합 기판)에 구현할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 반도체 소자의 제1 실시예를 구성하는 요부 구성들의 3차원적인 배치 관계를 보여주는 사시도이다.
도 2는 도 1의 워드 라인 방향에 따른 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 반도체 소자의 제2 실시예를 구성하는 요부 구성들의 3 차원적인 배치 관계를 보여주는 사시도이다.
도 4는 도 3의 워드 라인 방향에 따른 단면도이다.
도 5 내지 도 21은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법의 제1 실시예를 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 22 내지 도 30은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법의 제2 실시예를 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 31 내지 도 37은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법의 제3 실시예를 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 38은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 39는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 40은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 본 출원에서 제1 구성 요소 내지 제n 구성 요소(n은 양의 정수)는 실시예 설명을 위한 것으로 반드시 순서 개념을 포함하는 것은 아닌 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 기술적 사상에 의한 반도체 소자의 제1 실시예를 구성하는 요부 구성들의 3차원적인 배치 관계를 보여주는 사시도이고, 도 2는 도 1의 워드 라인 방향에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 소자는 X축 및 X축과 수직인 Y축 방향으로 서로 떨어져(이격되어) 절연된 활성 필라들(143-1, 143-2)이 형성되어 있다. 이하에서 참조번호 143은 활성 필라들을 통칭하여 사용한다. X축 및 Y축 방향은 기판(100) 평면에 대한 것이다. Z축 방향은 기판(100) 평면에 대하여 수직한 방향이며, X축 및 Y축 방향과 수직한 방향을 의미한다. 활성 필라(143)는 기판(100)의 상면에서 하면측으로 일정 깊이로 제1 트랜치(T1)를 형성함으로써 한정될 수 있다. 활성 필라(143)의 하부는 활성 영역(145-1, 145-2)이 연결되어 있다. 이하에서, 참조번호 145는 활성 영역을 통칭하여 사용한다.
활성 필라(143)의 하측의 활성 영역(145)에는 제1 소오스 및 드레인 영역(120-1, 120-2)이 형성되어 있고, 활성 필라(143)의 상측에는 제2 소오스 및 드레인 영역(140-1, 140-2)이 형성되어 있다. 제1 소오스 및 드레인 영역(120-1, 120-2) 및 제2 소오스 및 드레인 영역(140-1, 140-2) 사이의 활성 필라(143)에는 게이트 절연막(미도시)을 개재하여 워드 라인들(WL)이 형성되어 있다.
워드 라인(WL)을 중심으로 활성 필라(143)의 하측에는 제1 소오스 및 드레인 영역(120-1, 120-2)이 형성되고, 워드 라인(WL)을 중심으로 활성 필라(143)의 상측에는 제2 소오스 및 드레인 영역(140-1, 140-2)이 형성되어 있다. 워드 라인들(WL)은 활성 필라들(143) 사이의 공간 부분을 가로지면서 Y축 방향으로는 이격되고 X축 방향으로 연장되어 형성되어 있다.
이에 따라, 제1 소오스 및 드레인 영역(120-1, 120-2), 제2 소오스 및 드레인 영역(140-1, 140-2), 활성 필라(143), 활성 영역(145), 워드 라인(WL)을 포함하여 활성 필라(143)의 수직 방향으로 채널 영역을 갖는 수직 채널 트랜지스터가 구비된다.
활성 필라(143)의 상면보다 낮은 레벨에 형성되고 활성 필라(143)의 일측의 트랜치(T1)에는 매몰 비트 라인들(130)이 형성되어 있다. 매몰 비트 라인들(130)은 Y축 방향으로 연장되고, X축 방향으로는 서로 떨어져 형성되어 있다. 매몰 비트 라인들(130) 사이에는 제1 트랜치(T1)보다 깊은 제2 트랜치(T2)가 형성되어 있고, 트랜치(T2) 내에는 Y축 방향으로 쉴드 절연층들(132, 146)을 개재하여 쉴드 라인들(136, 148)이 형성되어 있다.
쉴드 라인들(136, 148)은 X축 방향으로 서로 떨어져 형성되고 Y축 방향으로 연장되어 있다. 쉴드 라인(136, 148)은 워드 라인(WL)보다 낮은 레벨에 위치한다. 쉴드 라인(136, 148)은 도전성 라인으로 구성된다. 쉴드 라인(136, 148)은 기판(100)에 접하여(접촉되어) 형성되어 있다. 쉴드 라인(136, 148)은 매몰 비트 라인들(130)간의 커패시턴스를 줄여 반도체 소자의 동작 속도를 증가시키고 동작 특성을 향상시키기 위한 것이다. 매몰 비트 라인들(130)간에 쉴드 라인이 없고 절연층만이 매몰되어 있을 경우 매몰 비트 라인들(130)간의 커패시턴스가 커져서 반도체 소자의 동작 속도 및 동작 특성에 악영향을 미치게 된다.
여기서, 도 1 및 2를 참조하여 본 발명에 의한 반도체 소자의 단위 구조물(P)을 보다 더 상세하게 설명한다. 본 발명에 의한 반도체 소자의 단위 구조물(P)은 X축 및 Y축으로 반복되어 형성되고 복수개 구비한다. 단위 구조물(P)은 X축 방향으로는 기판(100)의 제2 트랜치(T2) 내에서 제1 쉴드 절연층(132)을 개재한 제1 쉴드 라인(136)으로 절연되어 있고, Y축 방향으로는 절연층(미도시)으로 절연되어 있다. Y축 방향으로 단위 구조물(P)의 전면 및 후면에는 X축 방향으로 워드 라인(WL)이 형성되어 있다.
단위 구조물(P)은 X축 방향으로 서로 떨어져 있는 2개의 활성 필라(143-1, 143-2)를 포함한다. 제1 활성 필라(143-1)는 하부에 위치하는 제1 활성 영역(145-1)과 연결되어 있다. 제1 활성 영역(145-1)은 X축 방향으로 제1 활성 필라(143-1)보다 폭이 더 넓게 형성되어 있다. X축 방향으로 제1 활성 영역(145-1)의 일측의 트랜치(T1)에는 매몰 비트 라인(130)이 형성되어 있다.
제2 활성 필라(143-2)는 하부에 위치하는 제2 활성 영역(145-2)과 연결되어 있다. 제2 활성 영역(145-2)은 제1 활성 영역(145-1)과 대칭적으로 -X축 방향으로 형성되고 제2 활성 필라(143-2)보다 폭이 더 넓게 형성되어 있다. -X축 방향으로 제1 활성 영역(145-1)의 일측의 트랜치(T1)에는 매몰 비트 라인(130)이 형성되어 있다.
단위 구조물은 제1 활성 필라(143-1) 및 제2 활성 필라(143-2) 사이의 트랜치(T2)에 제2 쉴드 절연층(146)을 개재하여 제2 쉴드 라인(148)이 형성되어 있다. 그리고, X축 방향으로 단위 구조물들(P) 사이에는 제1 쉴드 절연층(132)을 개재하여 제1 쉴드 절연층(136)이 절연되어 있고, Y축 방향으로는 제2 쉴드 절연층(136)은 연장되어 있다.
이와 같이 구성되는 반도체 소자는 워드 라인(WL)을 중심으로 Z축 방향으로 활성 필라(143)의 상하부에 소오스 및 드레인 영역(140-1, 140-2, 120-1, 120-2)을 구비함으로써 활성 필라(143)의 수직 방향으로 채널 영역을 갖는 수직 채널 트랜지스터가 형성된다. 그리고, 매몰 비트 라인들(130)간의 커패시턴스를 줄이기 위하여 매몰 비트 라인들(30)간에 쉴드 라인들(136, 148)이 구비되어 있다. 따라서, 본 발명의 반도체 소자는 매몰 비트 라인들(130)간의 커패시턴스를 줄일 수 있어 반도체 소자의 동작 속도를 증가시키고, 동작 특성을 향상시킬 수 있다.
활성 필라(143) 상의 제2 소오스 및 드레인 영역(140-1, 140-2)에는 커패시터의 하부 전극(미도시)이 형성될 수 있다. 이렇게 될 경우에, 본 발명의 반도체 소자는 DRAM 반도체 소자가 될 수 있다. 본 발명의 기술적 사상은 DRAM 소자에만 적용되는 것은 아니다. 본 발명의 반도체 소자는 매몰 비트 라인들간(130)에 쉴드 라인들(136, 148)이 구비된 경우라면 적용 가능하다.
도 3은 본 발명의 기술적 사상에 의한 반도체 소자의 제2 실시예를 구성하는 요부 구성들의 3 차원적인 배치 관계를 보여주는 사시도이고, 도 4는 도 3의 워드 라인 방향에 따른 단면도이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 반도체 소자는 X축 및 X축과 수직인 Y축 방향으로 서로 떨어져 절연된 활성 필라들(310)이 형성되어 있다. X축 및 Y축 방향은 기판(300) 평면에 대한 것이다. Z축 방향은 기판(300) 평면에 대하여 수직한 방향이며, X축 및 Y축 방향과 수직한 방향을 의미한다.
활성 필라들(310)은 후술하는 바와 같이 접합 기판을 구성하는 제2 기판의 상면에서 하면측으로 식각함으로써 한정될 수 있다. 활성 필라(310)의 하부에는 매몰 비트 라인(308)이 접합 기판을 구성하는 제2 기판의 상면에서 하면측으로 제1 트랜치(T1)를 형성함으로써 한정된다. 매몰 비트 라인들(308)은 X축으로 떨어져 있고, Y축 방향으로 연장되어 형성되어 있다.
활성 필라(310)의 하측에는 제1 소오스 및 드레인 영역(305)이 형성되어 있고, 활성 필라(319)의 상측에는 제2 소오스 및 드레인 영역(336)이 형성되어 있다. 제1 소오스 및 드레인 영역(305) 및 제2 소오스 및 드레인 영역(336) 사이의 활성 필라(310)에는 게이트 절연막(미도시)을 개재하여 워드 라인들(WL)이 X축 방향으로는 연장되고, Y축 방향으로는 떨어져 형성되어 있다. 이에 따라, 제1 소오스 및 드레인 영역(305), 제2 소오스 및 드레인 영역(336), 활성 필라(310), 워드 라인(WL)을 포함하여 활성 필라(310)의 수직 방향, 즉 Z축 방향으로 채널 영역을 갖는 수직 채널 트랜지스터가 구비된다.
활성 필라(310)의 상면보다 낮은 레벨에서 활성 필라(310)의 아래에 접하여 매몰 비트 라인들(308) 및 접합 산화층 패턴(328)이 형성되어 있다. 매몰 비트 라인(308) 하부에 위치하는 접합 산화층 패턴(328)은 X축으로 떨어져 있고, Y축 방향으로 연장되어 형성되어 있다.
매몰 비트 라인들(308) 사이에는 제1 트랜치(T1)보다 깊은 제2 트랜치(T2)가 형성되어 있다. 제2 트랜치(T2)는 매몰 비트 라인들(308) 사이의 기판(300)을 노출하는 것이고, 접합 산화층 패턴(328) 내에 형성한다. 즉, 접합 산화층 패턴(328)은 기판(300)을 노출하는 트랜치(T2)는 갖는다. 깊은 트랜치(T2) 내에는 Y축 방향으로 쉴드 절연층(324)을 개재하여 쉴드 라인(332)이 형성되어 있다.
쉴드 라인(332)은 워드 라인(WL)보다 낮은 레벨에 위치한다. 쉴드 라인(332)은 도전성 라인으로 구성된다. 쉴드 라인(332)은 기판(300)에 접하여(접촉되어) 형성되어 있다. 쉴드 라인(332)은 매몰 비트 라인들(308)간의 커패시턴스를 줄여 반도체 소자의 동작 속도를 증가시키고 동작 특성을 향상시키기 위하여 형성한다. 매몰 비트 라인들(130)간에 쉴드 라인이 없고 절연층이 매몰되어 있을 경우 매몰 비트 라인들간의 커패시턴스가 커져서 반도체 소자의 동작에 악영향을 미치게 된다.
반도체 소자의 제조 방법의 제1 실시예
도 5 내지 도 21은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법의 제1 실시예를 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5 내지 도 21은 도 1 및 도 2에 설명된 반도체 소자를 제조하는 적합한 제조 방법을 제공한다. 도 5 내지 도 21은 벌크 기판(벌크 웨이퍼)을 이용하여 반도체 소자를 제조하는 것이다.
도 5를 참조하면, 기판(100)상에 패드 산화층 및 다층의 마스크층을 차례로 형성한 후, 이들을 패터닝하여 패드 산화층 패턴(102) 및 다층의 마스크 패턴(110)의 적층 구조를 형성한다. 다층의 마스크 패턴(110)을 통해 기판(100)의 상면이 일부 노출된다. 기판(100)은 실리콘 기판(실리콘 웨이퍼)으로 이루어질 수 있다. 그리고, 마스크 패턴(110)은 폴리실리콘층(104), 실리콘 질화층(106) 및 실리콘 산화층(108)으로 이루어질 수 있다.
필요에 따라, 기판(100)상에 패드 산화막을 형성한 후, 마스크층을 형성하기 전에, 기판(100)에 웰(wells)을 형성하기 위한 이온 주입 공정을 행할 수 있다. 또한, 패드 산화층 형성 후 마스크 패턴(110)을 형성하기 전에 기판(100)에 채널 영역 형성을 위한 벌크 이온 주입 공정을 행할 수도 있다.
마스크 패턴(110)을 식각 마스크로 이용하여 노출된 기판(100)을 식각하여, 기판(100)의 상면으로부터 제1 깊이(P1)의 저면 및 폭(W1)을 가지는 제1 트랜치(113)를 형성함과 아울러 예비 활성 필라들(112, pre-active pillar) 및 활성 영역(111)을 형성한다. 예비 활성 필라들(112)의 사이에는 제1 트랜치(113)가 형성되고, 예비 활성 필라(112)는 P1의 높이를 갖는다. 예비 활성 필라(112)의 상면은 마스크 패턴(110)과 마찬가지로 각각 복수의 아일랜드 패턴 형상을 가질 수 있다. 예비 활성 필라(112)는 기판(100)의 상면으로부터 제1 트랜치(113)를 중심으로 하여 그 양측에 각각 위치되는 2개의 예비 활성 필라(112)로 구별된다.
도 6을 참조하면, 예비 활성 필라(112), 패드 산화층 패턴(102) 및 마스크 패턴(110)의 양측벽에 산화 공정을 이용하여 실리콘 산화층(미도시)을 형성한다. 이는 제1 트랜치(113) 형성을 위한 식각 공정시 손상된 기판(100)에서의 표면 결함을 치유할 수 있다. 실리콘 산화층의 형성은 필요에 따라 생략될 수 있다.
그 후, 마스크 패턴(110)을 이온주입 마스크로 이용하여 제1 트랜치(113)의 저면 주위의 기판(100)의 활성 영역(111)에 제1 소오스 및 드레인 영역 형성을 위한 저농도 불순물의 이온 주입 공정을 행하여 제1 불순물 영역(114)을 형성한다. 예를 들면, 저농도 불순물은 N-타입 불순물 이온으로 이루어질 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다.
이어서, 예비 활성 필라(112), 패드 산화층 패턴(102) 및 마스크 패턴(110)의 양측벽에 제1 스페이서(116)를 형성한다. 제1 스페이서(116)는 실리콘 질화층을 이용하여 형성할 수 있다. 제1 스페이서(116)는 제1 트랜치(113)의 내측벽에 형성된다.
제1 스페이서(116)는 실리콘 산화층이 형성된 기판(100)의 전면에 실리콘 질화층을 형성하고, 실리콘 질화층을 에치백하여 제1 트랜치(113)의 내측벽에만 실리콘 질화층을 남김으로써 형성할 수 있다. 제1 스페이서(116) 형성을 위한 에치백 공정시 행해지는 과도 식각으로 인해, 활성 영역(111)에서는 제1 트랜치(113)의 저면에서 기판(100)의 활성 영역(111)이 노출될 수 있다.
도 7 및 도 8을 참조하면, 마스크 패턴(110) 및 제1 스페이서(116)를 식각 마스크로 하여 제1 트랜치(113) 저면의 활성 영역(111)을 더 식각하여 기판(100)의 상면으로부터 제2 깊이(P2)의 저면 및 폭(W2)을 가지는 제2 트랜치(115)를 형성한다.
그 후, 도 8에 도시한 바와 같이 마스크 패턴(110) 및 제1 스페이서(116)를 이온주입 마스크로 이용하여, 제2 트랜치(115)의 저면에서 노출된 활성 영역(111)에 제1 소오스 및 드레인 영역 형성을 위한 고농도 불순물의 이온 주입 공정을 행하여 제2 불순물 영역(119)을 형성한다. 고농도 불순물은 저농도 불순물과 동일한 타입의 불순물 이온, 예들 들면 N-타입 불순물 이온으로 이루어질 수 있다.
그 결과, 활성 영역(111) 중 제2 트랜치(115)의 하부 주위에서 기판(100) 내부에 형성되는 제1 불순물 영역(114) 및 제2 불순물 영역(119)을 포함하는 불순물 영역(120)이 얻어진다. 불순물 영역(120)은 후에 제1 소오스 및 드레인 영역이 된다.
계속하여, 도 8에 도시된 바와 같이 제1 스페이서(116) 하부의 제2 트랜치(115)의 저면의 활성 영역(111)을 식각한다. 다시 말해, 제1 스페이서(116) 하부의 기판(111)을 식각하여 제2 트랜치(115)의 저면 및 양측벽 부분을 활성 영역(111) 방향으로 식각하여 리세스 부분(121)을 형성한다. 기판(100)의 식각에 의해 제2 트랜치(115)의 바닥 부분은 확장된다. 이렇게 되면, 제2 트랜치(115)의 하부 폭(W1)은 상부 폭(W2)보다 커지게 된다. 제2 트랜치(115)의 하부폭(W1)은 제1 트랜치(113)의 폭(W1)과 동일하게 할 수 있다.
도 9 및 도 10을 참조하면, 제1 소오스 및 드레인 영역(120) 및 제1 스페이서(116)가 형성된 결과물상에 도전 물질을 증착하여 제2 트랜치(115) 내부를 채우는 제1 도전층(122)을 형성한다. 제1 도전층(122)은 후에 매몰 비트 라인이 될 물질층이다. 제1 도전층(122)은 W, Al, Cu, Mo, Ti, Ta, Ru 등과 같은 금속으로 이루어질 수 있다. 또는, 제1 도전층(122)은 TiN, TiN/W, Ti/TiN, WN, W/WN, TaN, Ta/TaN, TiSiN, TaSiN, WSiN 등과 같은 금속 질화물로 이루어질 수도 있다.
계속하여, 도 10에 도시된 바와 같이 제1 도전층(122)이 제2 트랜치(115)의 저면에만 남도록 제1 도전층(122)의 불필요한 부분을 에치백에 의해 제거하여, 제2 트랜치(115)의 저면에 남아 있는 제1 매몰층(124)을 형성한다. 제1 매몰층(124) 형성시에 마스크층(110)을 구성하는 실리콘 산화층(108)도 식각되어 제거되며, 아울러서 실리콘 질화층(106)도 일부 소모된다. 제1 매몰층(124) 주위의 활성 영역(111) 및 예비 활성 빌라(112)에는 제1 및 제2 불순물 영역(120)이 형성되어 있다.
도 11 및 도 12를 참조하면, 예비 활성 필라(112), 패드 산화층 패턴(102) 및 마스크 패턴(110)의 양측벽에 형성된 제1 스페이서(116)의 측벽 및 제1 매몰층(124) 상에 추가적으로 제2 스페이서(126)를 형성한다. 제2 스페이서(126)은 제1 트랜치(113)의 내벽에 형성된 제1 스페이서(116)의 측벽 및 제1 매몰층(124)에 추가적으로 형성된다. 제2 스페이서(126)는 실리콘 질화막으로 형성한다.
계속하여, 도 12에 도시된 바와 같이 마스크 패턴(110), 제1 스페이서(116) 및 제2 스페이서(126)를 식각 마스크로 하여 제1 매몰층(124) 및 기판(100)의 활성 영역(111)을 식각한다. 이에 따라, 제2 스페이서(126)에 얼라인되어 기판(100)의 상면으로부터 제3 깊이(P3)의 저면 및 폭(W3)을 가지는 제3 트랜치(128)와 제2 트랜치(115)의 저면(바닥 부분)에 매몰 비트 라인들(130)이 형성된다.
매몰 비트 라인(130)은 예비 활성 필라(112) 사이의 제2 트랜치(115) 저면에 형성된다. 매몰 비트 라인(130)은 예비 활성 필라(112)의 양측에 형성된다. 매몰 비트 라인(130)은 예비 활성 필라(112)의 상면보다 낮은 레벨에 위치한다.
도 13을 참조하면, 제3 트랜치(128)의 양측벽 및 매몰 비트 라인(130) 상에 제1 쉴드 절연층(132, shied insulating layer)을 형성한다. 제1 쉴드 절연층(132)은 제3 트랜치(128)의 측벽에만 형성되며 제3 트랜치(128)의 저면에는 형성되지 않는다. 제1 쉴드 절연층(132)은 실리콘 산화층으로 형성한다. 제1 쉴드 절연층(132)은 제3 트랜치(128) 내에 실리콘 산화층을 형성한 후 식각하여 형성할 수 있다. 제1 쉴드 절연층(132)는 후에 매몰 비트 라인(130)들간의 커패시턴스를 줄이기 위하여 형성되는 제1 쉴드 라인을 절연하기 위하여 형성하는 것이다.
도 14 및 도 15를 참조하면, 제1 쉴드 절연층(132)이 형성된 결과물상에 도전 물질을 증착하여 제3 트랜치(128) 내부를 채우는 제2 도전층(134)을 형성한다. 제2 도전층(134)은 후에 제1 쉴드 라인이 될 물질층이다. 제2 도전층(134)은 앞서 제1 도전층(122)과 동일한 물질로 형성될 수 있다.
계속하여, 도 15에 도시된 바와 같이 제2 도전층(134)을 에치백하여 제3 트랜치(128) 내의 매몰 비트 라인들(130) 사이에 제1 쉴드 라인(136)을 형성한다. 제1 쉴드 라인(136)은 제3 트랜치(128)의 저면에서부터 매몰 비트 라인(130)의 표면과 동일 레벨로 형태로 형성될 수 있다. 제1 쉴드 라인(136)의 양측 부분은 매몰 비트 라인(130)이 위치한다. 제1 쉴드 라인(136)을 형성함으로써 매몰 비트 라인들(130)간의 커패시턴스를 줄일 수 있다. 매몰 비트 라인(130)간에 제1 쉴드 라인(136)이 형성되지 않고 절연층만이 형성되어 있을 경우에는 매몰 비트 라인들(130)간의 커패시턴스는 크게 증가한다.
도 14 및 도 15의 실시예에서는 제3 트랜치(128) 내부를 채우는 제2 도전층(134)을 형성한 후, 에치백하여 제3 트랜치(128) 내에 제1 쉴드 라인(136)을 형성하였다. 본 발명의 다른 실시예에서는, 제3 트랜치(128) 내에 선택적으로 불순물, 예컨대 보론이나 비소가 도핑된 실리콘층을 에피택셜층을 성장시켜 제3 트랜치(138) 내에 바로 제1 쉴드 라인(136)을 형성할 수 도 있다.
도 16을 참조하면, 제1 쉴드 라인(136)이 형성된 결과물 전면에 제3 트랜치(128) 내부의 공간이 완전히 채워지도록 절연 물질을 증착한 후 CMP 공정을 이용하여 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 제1 매립 절연층(138)을 형성한다. 평탄화 공정을 통하여 마스크 패턴(110) 및 패드 산화층 패턴(102)은 제거된다. 제1 매립 절연층(138)은 실리콘 질화층으로 형성할 수 있다. 제1 매립 절연층(138)은 제1 쉴드 라인(136) 상부의 제2 트랜치(128) 내부를 채워 예비 활성 필라(112)들 사이를 절연하는 역할도 수행한다.
도 17을 참조하면, 예비 활성 필라(112)의 상면을 일부 에치백한다. 이에 따라, 예비 활성 필라(112)의 상면은 제1 매립 절연층(138), 제1 스페이서(116), 제2 스페이서(126)의 표면보다 낮은 레벨로 형성된다.
예비 활성 필라(112)의 상부측에 제2 소오스 및 드레인 영역을 형성을 위한 제3 불순물 영역(140)을 형성한다. 제3 불순물 영역(140)은 제1 불순물 영역(114) 및 제2 불순물 영역(119)과 마찬가지로 이온 주입 공정을 통하여 형성한다. 제3 불순물 영역(140)도 저농도 및 고농도의 불순물 영역으로 구성할 수 도 있다. 제3 불순물 영역(140)은 제1 및 제2 불순물 영역(120)의 도전형과 동일한 도전형의 불순물 이온으로 이루어진다. 제3 불순물 영역(140) 형성을 위한 이온 주입 공정은 도 17에 설명한 제1 매립 절연층(138)의 형성 후에 수행할 수도 있다.
도 18을 참조하면, 리세스된 예비 활성 필라(112) 상의 제2 스페이서(126)의 양측벽에 제3 스페이서(141)을 형성한다. 제3 스페이서(141)는 산화막으로 형성한다. 계속하여, 제3 스페이서(141)을 식각 마스크로 예비 활성 필라(112) 및 기판(100)의 활성 영역(111)을 식각한다.
이렇게 되면, 기판(100)의 상면으로부터 제4 깊이(P4)의 저면 및 폭(W4)을 가지는 제4 트랜치(142)와 활성 필라들(143)을 형성한다. 제4 트랜치(142)는 활성 필라들(143) 사이에 형성된다. 제4 트랜치(142)의 제4 깊이(P4)는 제3 트랜치(128)의 제3 깊이(P3)와 동일하게 할 수 있다. 예비 활성 필라(112)는 제4 트랜치(142)를 중심으로 양분되어 제1 활성 필라(143-1) 및 제2 활성 필라(143-2)가 형성된다.
활성 영역(111)은 제4 트랜치(142)를 중심으로 양분되어 하나의 예비 활성 필라(112) 하부에서 제1 활성 영역(145-1) 및 제2 활성 영역(145-2)이 형성된다. 하나의 예비 활성 필라(112) 내에 형성되고 매몰 비트 라인(130) 주위에 형성된 제1 불순물 영역(114) 및 제2 불순물 영역(119)은 양분되어 제1 소오스 및 드레인 영역(120-1, 120-2)이 형성된다. 하나의 예비 활성 필라(112) 내의 상측에 형성된 제3 불순물 영역(140)은 양분되어 제2 소오스 및 드레인 영역(140-1, 140-2)이 형성된다.
제1 소오스 및 드레인 영역(120-1), 제1 활성 필라(143-1) 및 제2 소오스 및 드레인 영역(140-1)이 하나의 수직 채널 트랜지스터를 구성한다. 또한, 제1 소오스 및 드레인 영역(120-2), 제1 활성 필라(143-2) 및 제2 소오스 및 드레인 영역(140-2)이 하나의 수직 채널 트랜지스터를 구성한다.
도 19를 참조하면, 제4 트랜치(142)의 양측벽에 제2 쉴드 절연층(146, shied insulating layer)를 형성한다. 제2 쉴드 절연층(146)은 제4 트랜치(142)의 측벽에만 형성되며 제4 트랜치(142)의 저면에는 형성되지 않는다. 제2 쉴드 절연층(146)은 실리콘 산화층으로 형성한다. 제2 쉴드 절연층(146)은 제4 트랜치(142) 내에 실리콘 산화층을 형성한 후 식각하여 형성할 수 있다. 제2 쉴드 절연층(146)는 후에 매몰 비트 라인(130)들간의 커패시턴스를 줄이기 위하여 형성되는 제2 쉴드 라인을 절연하기 위하여 형성하는 것이다.
도 20 및 도 21을 참조하면, 제2 쉴드 절연층(146)가 형성된 결과물상에 도전 물질을 증착하여 제4 트랜치(142) 내부를 채우는 제3 도전층(147)을 형성한다. 제3 도전층(147)은 후에 제2 쉴드 라인이 될 물질층이다. 제3 도전층(134)은 앞서 제1 도전층(122) 및 제2 도전층과 동일한 물질로 형성될 수 있다.
계속하여, 도 21에 도시된 바와 같이 제3 도전층(147)을 에치백하여 제4 트랜치(142) 내의 매몰 비트 라인들(130) 사이에 제2 쉴드 라인(148)을 형성한다. 제2 쉴드 라인(148)은 제4 트랜치(142)의 저면에서부터 매몰 비트 라인(130)의 표면과 동일 레벨로 형태로 형성될 수 있다. 제2 쉴드 라인(148)의 양측 부분은 매몰 비트 라인(130)이 위치한다. 제2 쉴드 라인(148)을 형성함으로써 매몰 비트 라인들(130)간의 커패시턴스를 줄일 수 있다. 매몰 비트 라인(130)간에 제2 쉴드 라인(148)이 형성되지 않고 절연층만이 형성되어 있을 경우에는 매몰 비트 라인들(130)간의 커패시턴스는 크게 증가한다.
도 20 및 도 21의 실시예에서는 제4 트랜치(142) 내부를 채우는 제3 도전층(147)을 형성한 후, 에치백하여 제4 트랜치(142) 내에 제2 쉴드 라인(148)을 형성하였다. 본 발명의 다른 실시예에서는, 제4 트랜치(142) 내에 선택적으로 불순물, 예컨대 보론이나 비소가 도핑된 실리콘층을 에피택셜층을 성장시켜 제4 트랜치(142) 내에 바로 제2 쉴드 라인(148)을 형성할 수 도 있다.
계속하여, 제4 트랜치(142) 내에 제2 매립 절연막(미도시)을 형성하고, 활성 필라(143-1, 143-2) 상에 게이트 절연막(미도시)과 게이트 전극 역할을 수행하는 워드 라인(word line, WL)을 형성함으로써 수직 채널 트랜지스터를 갖는 반도체 소자를 완성한다.
반도체 소자의 제조 방법의 제2 실시예
도 22 내지 도 30은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법의 제2 실시예를 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 22 내지 도 30은 도 1 및 도 2에 설명된 반도체 소자를 제조하는 적합한 제조 방법을 제공한다.
도 22 내지 도 30은 제1 실시예와 비교할 때 마스크 패턴(110) 및 패드 산화층 패턴(102)을 제거하는 평탄화 공정을 먼저 진행하는 것을 제외하고는 거의 동일하다. 구체적으로, 본 발명의 반도체 소자의 제조방법의 제2 실시예는 제1 실시예의 제조 공정의 도 13까지 진행한다. 이어서, 도 22 내지 30을 계속하여 진행한다.
도 22 및 도 23을 참조하면, 제1 및 제2 스페이서(116, 126)가 형성된 결과물상에 절연 물질을 증착하여 제3 트랜치(128) 내부를 채우는 제1 절연층(210)을 형성한다. 제1 절연층(210)은 실리콘 질화층으로 형성할 수 있다. 이어서, 도 24에 설명된 바와 같이 제1 절연층(210), 마스크 패턴(110) 및 패드 산화층(102)를 평탄화하여 제3 트랜치(128)에 매립되는 제1 매립 절연층(211)을 형성한다.
도 24 및 도 25를 참조하면, 예비 활성 필라(112) 상에 제2 마스크 패턴(212)를 형성한 후, 제2 마스크 패턴(212)을 식각 마스크로 제1 스페이서(116), 제2 스페이서(126)를 제거한다. 이렇게 되면, 기판(100)에는 제3 트랜치(128) 및 매몰 비트 라인들(130)이 오픈된 상태가 된다.
계속하여, 도 25에 도시한 바와 같이 매몰 비트 라인(130) 상의 예비 활성 필라(112)의 양측벽에 제3 스페이서(214)를 형성한다. 제3 스페이서((214)는 실리콘 산화층으로 형성한다. 매몰 비트 라인(130) 상의 예비 활성 필라(112)의 양측벽에 형성된 제3 스페이서(214) 상에 제4 스페이서(216)를 형성한다. 제4 스페이서(216)는 실리콘 질화막으로 형성한다.
도 26을 참조하면, 제3 트랜치(128)의 내벽에 제1 쉴드 절연층(218, shied insulating layer)을 형성한다. 제1 쉴드 절연층(218)은 제3 트랜치(128)의 측벽에만 형성되며 제3 트랜치(128)의 저면에는 형성되지 않는다. 제1 쉴드 절연층(218)은 실리콘 산화층으로 형성한다. 제1 쉴드 절연층(218)은 반도체 소자의 제조방법의 제1 실시예의 제1 쉴드 절연층(132)에 해당한다. 제1 쉴드 절연층(218)는 후에 매몰 비트 라인(130)들간의 커패시턴스를 줄이기 위하여 형성되는 제1 쉴드 라인을 절연하기 위하여 형성하는 것이다.
계속하여, 제3 트랜치(128) 내에 앞서 제1 실시예에서 설명한 바와 같은 동일한 방법으로 제1 쉴드 라인(136)을 형성하여 매몰 비트 라인들(130)간의 커패시턴스를 줄인다. 제1 쉴드 라인(136)은 제3 트랜치(128) 내부를 채우는 제2 도전층을 형성한 후 에치백하여 형성할 수 있다. 또는, 제1 쉴드 라인(136)은 제3 트랜치(128) 내에 선택적으로 불순물, 예컨대 보론이나 비소가 도핑된 실리콘층을 에피택셜층을 성장시켜 형성할 수 도 있다.
도 27을 참조하면, 제1 쉴드 라인(136)이 형성된 결과물 전면에 제3 트랜치(128) 내부의 공간이 완전히 채워지도록 절연 물질을 증착한 후 CMP 공정을 이용하여 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 제2 매립 절연층(138)을 형성한다. 제2 매립 절연층(138)은 실리콘 질화층으로 형성할 수 있다. 제1 매립 절연층(138)은 제1 쉴드 라인(222) 상부의 제2 트랜치(128) 내부를 채워 예비 활성 필라(112)들 사이를 절연하는 역할도 수행한다.
도 28을 참조하면, 예비 활성 필라(112)의 상면을 일부 에치백한다. 이에 따라, 예비 활성 필라(112)의 상면은 제2 매립 절연층(224), 제3 스페이서(214), 제4 스페이서(216)의 표면보다 낮은 레벨로 형성된다.
예비 활성 필라(112)의 상부측에 제2 소오스 및 드레인 영역을 형성을 위한 제3 불순물 영역(140)을 형성한다. 제3 불순물 영역(140)은 제1 실시예와 동일하게 형성한다. 제3 불순물 영역(140) 형성을 위한 이온 주입 공정은 제2 매립 절연층(138)의 형성 후에 수행할 수도 있다.
도 29를 참조하면, 리세스된 예비 활성 필라(112) 상의 제4 스페이서(216)의 양측벽에 제5 스페이서(141)를 형성한다. 제5 스페이서(141)는 산화막으로 형성한다. 계속하여, 제5 스페이서(141)를 식각 마스크로 예비 활성 필라(112) 및 기판(100)의 활성 영역(111)을 식각한다.
이렇게 되면, 앞서 제1 실시예에서 설명한 바와 같이 기판(100)의 상면으로부터 제4 깊이(P4)의 저면 및 폭(W4)을 가지는 제4 트랜치(142)가 형성되고, 활성 필라(143-1. 143-2), 제1 활성 영역(145-1), 제2 활성 영역(145-2), 제1 소오스 및 드레인 영역(120-1, 120-2), 제2 소오스 및 드레인 영역(140-1, 140-2)이 형성된다.
도 30을 참조하면, 제4 트랜치(142)의 내벽에 제2 쉴드 절연층(146, shied insulating layer)을 형성한다. 제4 쉴드 절연층(146)은 제4 트랜치(142)의 측벽에만 형성되며 제4 트랜치(142)의 저면에는 형성되지 않는다. 제2 쉴드 절연층(146)는 실리콘 산화층으로 형성한다. 제2 쉴드 절연층(146)는 후에 매몰 비트 라인(130)들간의 커패시턴스를 줄이기 위하여 형성되는 제2 쉴드 라인을 절연하기 위하여 형성하는 것이다.
계속하여, 제4 트랜치(142) 내에 앞서 제1 실시예와 동일한 방법으로 제2 쉴드 라인(148)을 형성하여 매몰 비트 라인들(130)간의 커패시턴스를 줄인다. 제2 쉴드 라인(148)은 제4 트랜치(142) 내부를 제3 도전층으로 채운후 에치백하여 형성할 수 있다. 제2 쉴드 라인(148)은 제4 트랜치(142) 내에 선택적으로 불순물, 예컨대 보론이나 비소가 도핑된 실리콘층을 에피택셜층을 성장시켜 형성할 수 도 있다. 계속하여, 제4 트랜치(142) 내에 제2 매립 절연층(미도시)을 형성한 후, 활성 필라(143) 상에 게이트 절연막(미도시)과 게이트 전극 역할을 수행하는 워드 라인(word line, WL)을 형성함으로써 수직 채널 트랜지스터를 갖는 반도체 소자를 완성한다.
반도체 소자의 제조 방법의 제3 실시예
도 31 내지 도 38은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법의 제3 실시예를 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 31 내지 도 38은 도 3 및 도 4에 설명된 반도체 소자를 제조하는 적합한 제조 방법을 제공한다. 도 31 내지 도 38은 접합 기판(접합 웨이퍼)을 이용하여 반도체 소자를 제조하는 것이다.
도 31을 참조하면, 제3 실시예는 접합 웨이퍼를 이용하여 본 발명에 의한 반도체 소자를 제조한다. 먼저, 제1 웨이퍼(300)를 준비한다. 제1 웨이퍼(300)는 실리콘 웨이퍼를 이용한다. 이어서, 제2 웨이퍼(306)를 준비하고, 제2 웨이퍼(306) 에 제1 소오스 및 드레인 영역(305)으로 이용되는 불순물 영역을 형성하고, 제1 소오스 및 드레인 영역(305) 상에 제1 도전층(304) 및 접합 산화층(302)을 형성한다. 제2 웨이퍼(306)도 실리콘 웨이퍼를 이용한다. 계속하여, 제2 웨이퍼(306)를 뒤집은 후 접합 산화층(302)을 매개로 제1 웨이퍼(300) 상에 접합하여 제1 도전층(304)이 포함된 접합 웨이퍼를 완성한다.
이하에서는, 제2 웨이퍼(306)는 제2 기판이라 명명하고, 제1 웨이퍼(300)는 제1 기판이라 명명한다. 제1 기판(300)과 제2 기판(306) 사이에 접합 산화층(302) 및 제1 도전층(304)이 형성된 기판은 접합 기판(307)이라 명명한다. 접합 기판(307)은 셀 영역과 셀 영역 이외의 코어/페리 영역으로 구별될 수 있다.
도 32를 참조하면, 셀 영역의 제1 기판(306) 상에 마스크 패턴(312)를 형성하고, 제2 기판(306) 및 제1 도전층(304)을 순차적으로 식각하여 활성 필라들(310) 및 매몰 비트 라인들(308)을 형성한다. 마스크 패턴(312)은 실리콘 질화층으로 형성한다. 활성 필라(310)의 하부에는 접하여 매몰 비트 라인(308)이 형성된다. 활성 필라(310) 및 매몰 비트 라인(308) 사이에는 접합 산화층(302)을 노출시키는 제1 트랜치(313)가 형성된다. 매몰 비트 라인(308)의 하면은 제2 기판(306)의 상면에서 P1 깊이로 형성된다. 코어/페리 영역에서는 다양한 제조 공정을 통하여 금속 패턴(314), 실리콘 패턴(316) 및 절연층 패턴들(318, 320)이 형성된다.
도 33을 참조하면, 활성 필라(310)의 양측벽에 선택적으로 실리콘 산화층(322)을 형성한다. 실리콘 산화층(322)은 활성 필라(310)의 식각 손상을 완화하기 위하여 형성한다. 실리콘 산화층(322)은 형성하지 않을 수도 있다. 접합 기판(307)의 전면에 쉴드 절연층(324)을 형성한다. 셀 영역에서 실리콘 산화층(322)이 형성된 활성 필라(310), 마스크 패턴(312) 및 접합 산화층의 양측벽에 쉴드 절연층(324)이 형성된다. 쉴드 절연층(324)는 실리콘 산화층으로 형성할 수 있다. 쉴드 절연층(324)는 매몰 비트 라인(308)간을 절연하기 위하여 형성한다. 계속하여, 코어/페리 영역 상에 사진식각공정을 이용하여 포토레지스트 패턴(326)을 형성한다. 포토레지스트 패턴(326)에 의해 셀 영역은 노출된다.
도 34을 참조하면, 포토레지스트 패턴(326) 및 마스크 패턴(312)을 식각 마스크로 하여 접합 산화층(302)를 식각하여 접합 산화층 패턴(328)을 형성한다. 이에 따라, 셀 영역에서는 접합 산화층 패턴(328) 상에 매몰 비트 라인(308), 활성 필라(310) 및 마스크 패턴(312)이 적층되며, 활성 필라(310) 및 매몰 비트 라인(308)의 양측벽에는 쉴드 절연층(324)이 남겨진 구조가 되며, 마스크 패턴(312) 상에는 쉴드 절연층(324)은 제거된다. 셀 영역에서는 제1 기판(300) 상에 제1 기판(300)의 일부 표면을 노출시키는 제2 트랜치(329)를 갖는 접합 산화층 패턴(328)이 형성된다. 접합 산화층 패턴(328)의 저면은 제2 기판(306)의 상면에서 P2 깊이로 형성된다. P2는 제2 트랜치(329)의 깊이가 된다. 계속하여, 포토레지스트 패턴(326)을 제거한다.
도 35 및 도 36을 참조하면, 셀 영역에서 활성 필(310), 실리콘 산화층(322, 324), 마스크 패턴(312)가 형성된 결과물상에 도전 물질을 증착하여 제1 트랜치(313) 및 제2 트랜치(329) 내부를 채우는 제2 도전층(330)을 형성한다. 제2 도전층(330)은 후에 쉴드 라인이 될 물질층이다.
제2 도전층(330)은 후에 매몰 비트 라인이 될 물질층이다. 제2 도전층(330)은 W, Al, Cu, Mo, Ti, Ta, Ru 등과 같은 금속으로 이루어질 수 있다. 또는, 제2 도전층(330)는 TiN, TiN/W, Ti/TiN, WN, W/WN, TaN, Ta/TaN, TiSiN, TaSiN, WSiN 등과 같은 금속 질화물로 이루어질 수도 있다.
계속하여, 도 36에 도시된 바와 같이 제2 도전층(330)을 에치백하여 제1 트랜치(313) 및 제2 트랜치(329) 내에 쉴드 라인(332)을 형성한다. 쉴드 라인(332)은 제2 트랜치(329)의 저면에서부터 매몰 비트 라인(308)의 표면보다 높은 레벨로 형태로 형성될 수 있다. 쉴드 라인(332)은 제2 트랜치(329)의 저면에서부터 매몰 비트 라인(308)과 동일 레벨로 형성할 수 도 있다. 쉴드 라인(332)의 양측 부분은 매몰 비트 라인(308)이 위치한다. 쉴드 라인(332)을 형성함으로써 매몰 비트 라인(308)간의 커패시턴스를 줄일 수 있다. 매몰 비트 라인(308)간에 쉴드 라인(332)이 형성되지 않고 절연층만이 형성되어 있을 경우에는 매몰 비트 라인들(308)간의 커패시턴스는 크게 증가한다.
도 35 및 도 36의 실시예에서는 제1 트랜치(313) 및 제2 트랜치(329) 내부를 채우는 제2 도전층(330)을 형성한 후, 에치백하여 제1 트랜치(313) 및 제2 트랜치(329) 내에 쉴드 라인(332)을 형성하였다. 본 발명의 다른 실시예에서는, 제1 트랜치(313) 및 제2 트랜치(329) 내에 선택적으로 불순물, 예컨대 보론이나 비소가 도핑된 실리콘층을 에피택셜층을 성장시켜 바로 쉴드 라인(332)을 형성할 수 도 있다.
도 37을 참조하면, 또 다른 실시예로써, 매몰 비트 라인들(308) 사이의 쉴드 절연층(324)을 제거하여 에어층(334, air layer), 즉 에어갭(air gap)을 형성한다. 제1 트랜치(313) 및 제2 트랜치(329) 내부에서 매몰 비트 라인들(308) 사이의 쉴드 절연층(324)을 제거한다. 이렇게 될 경우, 에어층(334)으로 인해 매몰 비트 라인들(308) 사이의 커패시턴스를 더욱더 줄일 수 있다. 후속 공정으로써, 활성 필라(322)의 상부 부분에는 불순물, 예컨대 N형 불순물을 주입하여 도 3에 도시한 바와 같이 제2 소오스 및 드레인 영역(336)을 형성할 수 있다.
도 38은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
구체적으로, 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다. 복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자들중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 39는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(2000)의 개략도이다.
구체적으로, 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자들중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 40은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(3000)의 개략도이다.
구체적으로, 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300) 및 는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다. 시스템(3000)의 메모리(3200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 시스템(3000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자들중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 시스템(3000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
100, 300: 기판, 143, 143-1, 143-2, 310: 활성 필라, 145, 145-1, 145-2: 활성 영역, 120-1, 120-2, 305: 제1 소오스 및 드레인 영역, 140-1, 140-2, 336: 제2 소오스 및 드레인 영역, WL: 워드 라인, 130, 308: 매몰 비트 라인, 132, 146, 324: 쉴드 절연층, 136, 148, 332: 쉴드 라인, 328: 접합 산화층 패턴, 111: 활성 영역, 112: 예비 활성 필라, 113: 제1 트랜치, 115: 제2 트랜치, 116, 126, 141: 스페이서, 128: 제3 트랜치(128), 142: 제4 트랜치

Claims (34)

  1. 기판 상에서 X축 및 Y축 방향으로 서로 이격되어 절연된 복수개의 활성 필라들;
    상기 활성 필라의 상면보다 낮은 레벨에 위치하면서 상기 활성 필라의 일측에 상기 X축 방향으로는 서로 떨어져 있고 상기 X축과 수직인 Y축 방향으로는 연장되어 형성된 복수개의 매몰 비트 라인들; 및
    상기 매몰 비트 라인들의 측벽에 형성된 쉴드 절연층을 개재하여 상기 매몰 비트 라인들 사이에 상기 X축 방향으로 서로 떨어져 형성되고 상기 Y축 방향으로 연장된 복수개의 쉴드 라인들을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 활성 필라들 사이의 공간 부분을 가로지면서 상기 Y축 방향으로는 이격되고 상기 X축 방향으로 연장되어 워드 라인들이 더 형성되어 있고, 상기 쉴드 라인은 상기 워드 라인보다 낮은 레벨에 위치하고, 상기 워드 라인을 중심으로 상기 활성 필라의 하측에는 제1 소오스 및 드레인 영역이 형성되고, 상기 워드 라인을 중심으로 상기 활성 필라의 상측에는 제2 소오스 및 드레인 영역이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 매몰 비트 라인은 상기 기판을 식각하여 마련된 제1 트랜치 내에 형성되면서 상기 활성 필라의 일측에 형성되어 있고, 상기 매몰 비트 라인의 일측에는 상기 제1 트랜치 보다 더 깊은 제2 트랜치가 형성되고, 상기 제2 트랜치의 측벽에 형성된 상기 쉴드 절연층을 개재하여 상기 쉴드 라인이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  7. 삭제
  8. 제1항에 있어서, 상기 매몰 비트 라인은 상기 활성 필라의 하면에 접촉하여 형성되어 있고, 상기 매몰 비트 라인의 하부의 기판에는 상기 기판을 노출하는 트랜치를 갖는 접합 산화층 패턴이 더 형성되어 있고,
    상기 접합 산화층 패턴 상의 상기 매몰 비트 라인들의 측벽에는 쉴드 절연층이 형성되어 있고, 상기 매몰 비트 라인들의 측벽에 형성된 상기 쉴드 절연층을 개재하여 상기 매몰 비트 라인들 사이에는 상기 쉴드 라인이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 삭제
  11. 삭제
  12. X축 방향으로는 기판 내에 제1 쉴드 절연층을 개재한 제1 쉴드 라인으로 절연되어 있고, 상기 X축과 수직인 Y축 방향으로는 절연층으로 절연되어 있는 단위 구조물을 복수개 포함하는 반도체 소자에 있어서, 상기 단위 구조물은
    X축 방향으로 서로 떨어져 형성되어 있는 제1 활성 필라 및 제2 활성 필라;
    상기 제1 활성 필라의 하부에 위치하고 제1 활성 필라보다 상기 X축 방향으로 폭이 더 넓게 형성되어 있는 상기 기판 상의 제1 활성 영역;
    제2 활성 필라의 하부에 위치하고 상기 제2 활성 필라보다 폭이 더 넓고 상기 제1 활성 영역과 대칭적으로 -X축 방향으로 형성되어 있는 상기 기판 상의 제2 활성 영역;
    상기 제1 활성 필라 및 제2 활성 필라의 일측에 형성된 제1 트랜치 내에 마련된 매몰 비트 라인들; 및
    상기 매몰 비트 라인들의 하면보다 아래 레벨로 형성되어 있고 상기 제1 활성 필라 및 제2 활성 필라 사이의 제2 트랜치의 측벽에 형성된 제2 쉴드 절연층을 개재하여 마련된 제2 쉴드 라인을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서, 상기 매몰 비트 라인은 상기 제1 트랜치 내에 상기 Y축 방향으로 연장되어 형성되어 있고, 상기 제2 쉴드 라인은 상기 제2 트랜치 내에 상기 Y축 방향으로 연장되어 형성되어 있는 것을 특징으로 하는 반도체 소자.
  14. 삭제
  15. 기판 상에서 X축 및 Y 축 방향으로 서로 떨어져 절연된 복수개의 활성 필라들을 형성하고;
    상기 활성 필라의 상면보다 낮은 레벨에 위치하면서 상기 활성 필라의 일측에 상기 X축 방향으로는 서로 떨어져 있고 상기 X축과 수직인 Y축 방향으로는 연장되어 형성된 복수개의 매몰 비트 라인들을 형성하고; 및
    상기 매몰 비트 라인들의 측벽에 형성된 쉴드 절연층을 개재하여 상기 매몰 비트 라인들 사이에 상기 X축 방향으로 떨어져 형성되고 상기 Y축 방향으로 연장된 쉴드 라인들을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 삭제
  17. 제15항에 있어서, 상기 매몰 비트 라인은 상기 기판을 식각하여 마련한 제1 트랜치 내에서 상기 활성 필라의 일측에 형성하고, 상기 매몰 비트 라인의 일측에는 상기 제1 트랜치보다 더 깊은 제2 트랜치를 형성하고,
    상기 제2 트랜치의 측벽에는 상기 쉴드 절연층을 개재하여 상기 쉴드 라인을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 삭제
  19. 삭제
  20. 삭제
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  22. 기판을 패터닝하여 예비 활성 필라들과 그 사이에 제1 트랜치를 형성하고;
    상기 제1 트랜치 바닥과 접하는 상기 예비 활성 필라의 하측 부분에 제1 소오스 및 드레인 영역을 형성하고;
    상기 제1 트랜치보다 깊은 깊이로 상기 기판을 식각하여 제2 트랜치를 형성함과 아울러 상기 제2 트랜치의 바닥 부분을 확장시키고;
    상기 예비 활성 필라의 양측 바닥 부분에 매몰 비트 라인들을 형성하고 상기 매몰 비트 라인들 사이에 상기 제2 트랜치보다 더 깊은 깊이로 제3 트랜치를 형성하고;
    상기 제3 트랜치의 양측벽 및 상기 매몰 비트 라인의 측벽에 제1 쉴드 절연층을 형성하고;
    상기 제3 트랜치의 양측벽 및 상기 매몰 비트 라인의 측벽에 형성된 상기 제1 쉴드 절연층을 개재하여 상기 매몰 비트 라인들 사이에 제1 쉴드 라인을 형성하고;
    상기 예비 활성 필라의 상측 부분에 제2 소오스 및 드레인 영역을 형성하고;
    상기 예비 활성 필라를 패터닝하여 복수개의 활성 필라들 및 그 사이에 제4 트랜치를 형성하고;
    상기 제4 트랜치의 양측벽에 제2 쉴드 절연층을 형성하고; 및
    상기 제4 트랜치의 양측벽에 형성된 상기 제2 쉴드 절연층을 개재하여 상기 매몰 비트 라인들 사이에 제2 쉴드 라인을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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  29. 제1 기판 상에 접합 산화층을 매개로 도전층이 형성된 제2 기판을 접합하고;
    상기 제2 기판 및 도전층을 패터닝하여 상기 접합 산화층 상에 순차적으로 적층된 매몰 비트 라인들 및 활성 필라들과 그 사이에 제1 트랜치를 형성하고;
    상기 매몰 비트 라인, 활성 필라 및 접합 산화층의 양측벽과, 상기 제1 트랜치의 양측벽에 쉴드 절연층을 형성하고;
    상기 매몰 비트 라인의 하부에 위치하는 접합 산화층을 식각하여 매몰 비트 라인들 및 활성 필라들의 사이에 상기 제1 기판을 노출하는 제2 트랜치를 갖는 접합 산화층 패턴을 형성하고;
    상기 제1 트랜치의 양측벽에 형성된 쉴드 절연층을 개재하여 상기 매몰 비트 라인들 사이에 쉴드 라인을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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