CN105321556B - 双端口静态随机存取存储器单元 - Google Patents

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Abstract

本发明提供了一种静态随机存取存储器(SRAM)单元，包括：第一反相器，包括第一上拉(PU)器件、第一下拉(PD)器件、以及第二PD器件；第二反相器，交叉耦合至第一反相器，第二反相器包括第二PU器件、第三PD器件、以及第四PD器件；第一传输栅极(PG)器件和第二传输栅极器件，耦合至第一反相器，以形成第一端口；以及第三PG器件和第四PG器件，耦合至第二反相器，以形成第二端口。第一PG器件和第二PG器件、第一反相器的第一PD器件、以及第二反相器的第三PD器件被配置在第一有源区域上。第三PG器件和第四PG器件、第一反相器的第二PD器件、以及第二反相器的第四PD器件被配置在第二有源区域上。

Description

双端口静态随机存取存储器单元
技术领域
本发明总体上涉及半导体技术领域，具体地，涉及双端口静态随机存取存储器单元。
背景技术
在深亚微米级集成电路技术中，嵌入的静态随机存取存储器(SRAM)器件已经成为了具有高速的通信、图像处理和片上***(SOC)产品的受欢迎的存储单元。例如，双端口(DP)SRAM器件允许并行操作，诸如在一个周期中1R(读)1W(写)或2R(读)，因而其带宽高于单端口SRAM的带宽。在具有减小的部件尺寸和增大的封装密度的先进技术中，单元结构的低负载和高速度是嵌入式存储器和SOC产品中的重要因素。具有短位线(BL)的薄式SRAM单元结构在BL RC延迟方面提供了更好的性能。然而，薄式单元结构具有如下缺点：数据节点泄漏、下拉(PD)/传输栅极(PG)器件的器件匹配、以及电流集聚效应(current crowding)等。DP SRAM的特定操作模式(并行操作)需要更多的下拉驱动能力来覆盖ON操作模式的两个端口。这进一步需要对于静态噪声容限(SNM)的双贝塔比(double beta ratio)设置。同样地，PD器件宽度大约为单端口单元的两倍。这导致了PD器件的漏极节点的L形或T形布局，因而可能引发上述问题。此外，在光刻工艺过程中，SRAM单元还可能遇到各种难题。因此，我们需要一种新结构来解决以上这些问题。
发明内容
为了解决现有技术中所存在的缺陷，根据发明的一方面，提供了一种静态随机存取存储器(SRAM)单元，包括：第一反相器，包括第一上拉(PU)器件、第一下拉(PD)器件、以及第二PD器件；第二反相器，交叉耦合至所述第一反相器，所述第二反相器包括第二PU器件、第三PD器件、以及第四PD器件；第一传输栅极(PG)器件和第二传输栅极器件，耦合至所述第一反相器，以形成第一端口；以及第三PG器件和第四PG器件，耦合至所述第二反相器，以形成第二端口，其中，所述第一PG器件和所述第二PG器件、所述第一反相器的所述第一PD器件、以及所述第二反相器的所述第三PD器件被配置在第一有源区域上，其中，所述第三PG器件和所述第四PG器件、所述第一反相器的所述第二PD器件、以及所述第二反相器的所述第四PD器件被配置在第二有源区域上，以及其中，所述第一PU器件和所述第二PU器件被配置在第三有源区域上。
在该SRAM单元中，所述第一有源区域、所述第二有源区域、以及所述第三有源区域被设置为沿第一方向彼此平行，其中，第一p阱被配置在所述第一有源区域中，第二p阱被配置在所述第二有源区域中，以及n阱被配置在所述第三有源区域中，以及其中，所述第三有源区域被设置在所述第一有源区域和所述第二有源区域之间。
在该SRAM单元中，形成第一长接触件，以电连接所述第一PG器件的漏极、所述第一PD器件的漏极、所述第一PU器件的漏极、所述第二PD器件的漏极、以及所述第三PG器件的漏极，其中，所述第一长接触件具有在所述第一p阱、所述n阱、以及所述第二p阱上方沿所述第一方向延伸的第一尺寸以及沿第二方向延伸的第二尺寸，所述第二方向基本垂直于所述第一方向，以及其中，所述第一尺寸大于所述第二尺寸。
在该SRAM单元中，形成第二长接触件，以电连接所述第二PG器件的漏极、所述第三PD器件的漏极、所述第二PU器件的漏极、所述第四PD器件的漏极、以及所述第四PG器件的漏极，其中，所述第二长接触件具有在所述第一p阱、所述n阱、以及所述第二p阱上方沿所述第一方向延伸的第一尺寸以及沿所述第二方向延伸的第二尺寸，以及其中，所述第一尺寸大于所述第二尺寸。
在该SRAM单元中，所述第一PU器件、所述第二PU器件、所述第一PD器件、所述第二PD器件、所述第三PD器件、所述第四PD器件、所述第一PG器件、所述第二PG器件、所述第三PG器件、以及所述第四PG器件中的每一个均包括鳍式场效应晶体管(FinFET)。
在该SRAM单元中，所述第一PG器件、所述第二PG器件、所述第一PD器件、所述第二PD器件、所述第三PD器件、所述第四PD器件中的每一个均包括鳍式场效应晶体管(FinFET)。
该SRAM单元进一步包括第一金属层，形成在所述第一反相器和所述第二反相器上方，所述第一金属层包括配置为沿所述第一方向彼此平行的多条金属线，其中，所述多条金属线按照如下次序进行配置：第一字线(WL)接合线，第一局部互连(LI)线，第一位线(BL)，第一Vss线，第一位线(BL)条，第一Vdd线，第二BL，第二Vss线，第二BL条，第二LI线，以及第二字线(WL)接合线。
该SRAM单元进一步包括第二金属层，形成在所述第一金属层上方，所述第二金属层包括配置为沿所述第二方向彼此平行的多条金属线，所述第二方向基本垂直于所述第一方向，其中，所述第二金属层中的多条金属线包括：至少两条字线，至少一条Vss线，以及至少一条Vdd线。
在该SRAM单元中，n阱配置在所述第三有源区域中，p阱配置在所述第一有源区域和所述第二有源区域中，所述p阱设置为邻近所述n阱，以及其中，所述SRAM单元进一步包括第一金属层，所述第一金属层包括配置为彼此平行的多条金属线，所述多条金属线按照如下次序进行配置：第一字线(WL)接合线，第一局部互连(LI)线，第一Vdd线，第一位线(BL)，第一位线(BL)条，第一Vss线，第二BL，第二BL条，第二LI线，以及第二字线(WL)接合线。
根据本发明的另一方面，提供了一种静态随机存取存储器(SRAM)单元，包括：第一反相器，交叉耦合至第二反相器；第一传输栅极(PG)器件和第二传输栅极器件，耦合至所述第一反相器，以形成第一端口；第三PG器件和第四PG器件，耦合至所述第二反相器，以形成第二端口；第一组金属线，形成在第一金属层中，并耦合至所述第一反相器、所述第二反相器、所述第一PG器件、所述第二PG器件、所述第三PG器件、以及所述第四PG器件，其中，所述第一组金属线形成为彼此平行，且沿第一方向配置，所述第一组金属线按照如下次序进行配置：第一字线(WL)接合线，第一局部互连(LI)线，第一位线(BL)，第一Vss线，第一位线(BL)条，第一Vdd线，第二BL，第二Vss线，第二BL条，第二LI线，以及第二字线(WL)接合线。
该SRAM单元进一步包括：所述第一反相器，包括第一上拉(PU)器件和第一下拉(PD)器件以及第二PD器件；所述第二反相器，交叉耦合至所述第一反相器，所述第二反相器包括第二PU器件和第三PD器件以及第四PD器件；其中，所述第一PG器件和所述第二PG器件、所述第一反相器的所述第一PD器件、以及所述第二反相器的所述第三PD器件被配置在第一有源区域上，其中，所述第三PG器件和所述第四PG器件、所述第一反相器的所述第二PD器件、以及所述第二反相器的所述第四PD器件被配置在第二有源区域上，以及其中，所述第一PU器件和所述第二PU器件被配置在第三有源区域上。
该SRAM单元进一步包括：形成第一长接触件，以电连接所述第一PG器件的漏极、所述第一PD器件的漏极、所述第一PU器件的漏极、所述第二PD器件的漏极、以及所述第三PG器件的漏极，以及形成第二长接触件，以电连接所述第二PG器件的漏极、所述第三PD器件的漏极、所述第二PU器件的漏极、所述第四PD器件的漏极、以及所述第四PG器件的漏极，所述第一长接触件和所述第二长接触件均具有沿所述第一方向延伸穿过所述第一有源区域、所述第二有源区域、以及所述第三有源区域的第一尺寸以及沿基本垂直于所述第一方向的第二方向延伸的第二尺寸，所述第一尺寸基本大于所述第二尺寸，其中，所述第一LI线电连接至所述第二长接触件，以及其中，所述第二LI线电连接至所述第一长接触件。
在该SRAM单元中，所述第一PD器件的第一栅极、所述第一PU器件的第二栅极、以及所述第二PD器件的第三栅极配置在第一连续部件中，所述第一连续部件具有沿所述第一方向的第一尺寸和沿所述第二方向的第二尺寸，所述第一连续部件的第一尺寸基本大于所述第一连续部件的第二尺寸，以及其中，所述第三PD器件的第四栅极、所述第二PU器件的第五栅极、以及所述第四PD器件的第六栅极配置在第二连续部件中，所述第二连续部件具有沿所述第一方向的第一尺寸和沿所述第二方向的第二尺寸，所述第二连续部件的第一尺寸基本大于所述第二连续部件的第二尺寸。
该SRAM单元进一步包括第二组金属线，形成在所述第一金属层上方的第二金属层中，所述第二组金属线形成为彼此平行，且沿第二方向配置，所述第二方向基本垂直于所述第一方向，其中，所述第二组金属线包括：第三Vss线，第一WL，第二Vdd线，第二WL，以及第四Vss线，以及其中，所述第三Vss线、所述第四Vss线位于所述SRAM单元的边界线处，且通过相邻的SRAM单元共享。
在该SRAM单元中，所述第二金属层中的第一WL使用所述第一金属层中的所述第一WL接合线电连接至形成在所述第一金属层下方的第一栅极，以及其中，所述第二金属层中的第二WL使用所述第一金属层中的所述第二WL接合线电连接至形成在所述第一金属层下方的第二栅极。
在该SRAM单元中，所述第一长接触件被配置为数据节点，所述第二长接触件被配置为数据节点条，其中，所述第一PD器件的源极和所述第三PD器件的源极被物理连接并且电连接，以形成配置为连接至所述第一Vss线的第一源极接触件，其中，所述第二PD器件的源极和所述第四PD器件的源极被物理连接并且电连接，以形成配置为连接至所述第二Vss线的第二源极接触件，以及其中，所述第一PU器件的源极和所述第二PU器件的源极被物理连接并且电连接，以形成配置为连接至所述第一Vdd线的第三源极接触件。
该SRAM单元进一步包括第二组金属线，形成在所述第一金属层上方的第二金属层中，所述第二组金属线形成为彼此平行，且沿第二方向配置，所述第二方向基本垂直于所述第一方向，其中，所述第二组金属线包括：第二Vdd线，所述第一WL，第三Vss线，所述第二WL，以及第三Vdd线，其中，所述第二Vdd线和所述第三Vdd线位于所述SRAM单元的边界线处，且通过相邻的SRAM单元共享。
该SRAM单元进一步包括：第二金属层，形成在所述第一金属层上方；以及第三金属层，形成在所述第二金属层上方，其中，所述第一金属层包括沿第二方向设置的多条短金属线，所述第二方向基本垂直于所述第一方向，所述短金属线沿所述第一方向延伸，并且包括至少一条Vss线和至少一条Vdd线；以及其中，所述第三金属层包括沿所述第二方向配置且沿所述第一方向延伸的第一WL和第二WL。
根据本发明的又一方面，提供了一种静态随机存取存储器(SRAM)单元，包括：第一上拉(PU)器件、第一下拉(PD)器件、以及第二PD器件，形成在沿第一尺寸延伸的第一连续部件中；第二PU器件、第三PD器件、以及第四PD器件，形成在沿所述第一尺寸延伸的第二连续部件中；第一传输栅极(PG)器件和第二PG器件，耦合至所述第一PU器件、所述第一PD器件、以及所述第二PD器件，以形成第一端口；以及第三PG器件和第四PG器件，耦合至所述第二PU器件、所述第三PD器件、以及所述第四PD器件，以形成第二端口，其中，所述SRAM单元沿第二方向的尺寸基本等于四倍栅极间距，所述第二方向基本垂直于所述第一方向，其中，所述第一PU器件和所述第二PU器件中的至少一个具有伪栅极。
在该SRAM单元中，所述第一PG器件包括设置在有源区域的有源部件上方的栅极；以及所述第二PG器件包括设置在所述有源区域的有源部件上方的栅极。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘出。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1和图2是根据本发明的一些实施例所构造的双端口静态随机存取存储器(DPSRAM)器件的示意图。
图3A是根据本发明的一些实施例形成在DP SRAM单元中的金属布线结构的俯视图。
图3B和图3C是根据本发明的一些实施例的DP SRAM单元中包含金属布线结构的一个或多个金属层的俯视图。
图4A-图4C是根据本发明的一些实施例所构造的DP SRAM单元的俯视图。
图5A-图5C是根据本发明的一些实施例所构造的DP SRAM单元的俯视图。
图6A和图6B是根据本发明一些实施例所构造的DP SRAM单元的一部分的俯视图。
图7A和图7B是根据本发明的一些实施例所构造的DP SRAM器件的一部分的俯视图。
图8是根据本发明的一些实施例所构造的包含多个金属层的DP SRAM器件的一部分的截面图。
具体实施方式
以下公开内容提供用于实现本发明的不同特征的多个不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅是实例，并且不旨在进行限定。例如，在随后说明书中，在第二部件上或上方形成第一部件可包括第一和第二部件直接接触形成的实施例，也可包括附件部件可能形成在第一和第二部件之间使得第一和第二部件不直接接触的实施例。此外，本发明会在多个实例中重复使用参考标号和/或字母。这种重复是为了表述简单清楚，而并不旨在指示所讨论的多个实施例和/或构造之间的关系。
而且，为了便于描述，诸如“下面”、“之下”、“下部”、“之上”、“上部”等的空间相对术语在此可以用于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的定向之外，空间相对术语旨在包括器件在使用或操作过程中的不同定向。器件可以以其他方式定向(旋转90度或为其他定向)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
图1和图2是根据本发明一些实施例所构造的双端口(DP)静态随机存取存储器(SRAM)单元110的示意图。DP SRAM单元110包括交叉耦合的第一反相器110和第二反相器120。第一反相器110包括形成有p型金属氧化物半导体场效应晶体管(PMOSFET)的第一上拉(PU)器件，称作PU-1。第一反相器110还包括形成有n型MOSFET(NMOSFET)且以并联方式配置的多个第一下拉(PD)器件，称作PD1-1和PD1-2。第二反相器120包括形成有PMOSFET的第二PU器件，称作PU-2。第二反相器120还包括形成有NMOSFET且以并联方式配置的多个第二下拉(PD)器件，称作PD2-1和PD2-2。
仍参照图1和图2，PU-1、PD1-1、和PD1-2的漏极电连接在一起，限定出第一漏极节点(或第一节点，称为1st Node)。PU-2、PD2-1、和PD2-2的漏极电连接在一起，限定出第二漏极节点(或第二节点，称为2nd Node)。PU-1、PD1-1、和PD1-2的栅极电连接在一起，并且耦合至第二节点(2ndNode)。PU-2、PD2-1、和PD2-2的栅极电连接在一起，并且耦合至第一节点(1st Node)。PU-1和PU-2的源极电连接至电源线(Vcc线)。PD1-1、PD1-2、PD2-1、和PD2-2的源极电连接至互补电源线(Vss线)。在如图2所示的一些实施例中，PD1-1、和PD1-2的源极电连接至第一Vss线，PD2-1、和PD2-2的源极电连接至第二Vss线。
如图2所示，DP SRAM单元100进一步包括第一端口(端口A)和第二端口(端口B)。在一些实施例中，端口A包括至少两个传输栅极(PG)器件，称为PG-1和PG-2，端口B包括至少两个PG器件，称为PG-3和PG-4。每个PG器件均可以包括NMOSFET。在一些实施例中，PG-1的漏极电连接至第一位线(称为BL-A)，PG-1的源极电连接至第一节点(1stNode)，以及PG-1的栅极电连接至第一字线(称为端口A WL)。PG-2的漏极电连接至第一位线条(称为BL-A条)，PG-2的源极电连接至第二节点(2nd Node)，以及PG-2的栅极电连接至第一字线(称为端口A WL)。PG-3的漏极电连接至第二位线(称为BL-B)，PG-3的源极电连接至第一节点(1st Node)，以及PG-3的栅极电连接至第二字线(称为端口B WL)。PG-4的漏极电连接至第二位线条(称为BL-B条)，PG-4的源极电连接至第二节点(2nd Node)，以及PG-4的栅极电连接至第二字线(称为端口B WL)。字线和位线可以用于读和/或写的功能。
可以通过任意适合的技术形成多种NMOSFET和PMOSFET。在一些实施例中，NMOSFET和PMOSFET可以是传统的MOSFET。可以使用高k/金属栅极技术形成多个NMOSFET和PMOSFET。在一些备选实施例中，多种NMOSFET和PMOSFET可以包括鳍式场效应晶体管(FinFET)。可以通过如下工艺形成FinFET：在半导体衬底上沉积介电材料层；蚀刻该介电材料层以形成其开口；在半导体衬底上的开口内选择性的外延生长半导体材料(诸如硅)，以形成鳍式有源区域和STI部件。多种FinFET还可以包括产生应变的部件，用于提高迁移率和器件性能。例如，pFinFET可以包括在硅衬底上外延生长的硅锗。在一些实施例中，DP SRAM单元100可以包括附加的器件，诸如附加的PD器件和PG器件。
图3A是根据本发明的一些示例性实施例的在DP SRAM单元100的金属层(例如，M1)中形成的金属布线结构200的俯视图。参照图3A，多条金属线202-222可以形成在第一金属层M1中并且基本按照第一尺寸294对准。
仍参照图3A，在一些实施例中，PD SRAM单元100的第一金属层M1包括第一字线接合线(WL-A接合线)202、第一局部互连件(LI)204、第一位线(BL-A)206、第一Vss线208、第一位线条(BL-A条)210、第一Vdd线212、第二位线(BL-B)214、第二Vss线216、第二位线条(BL-B条)218、第二局部互连件(LI)220、和第二字线接合线(WL-B接合线)222。在一些实施例中，以如图3所述的次序将金属线202-222布置在第一金属层M1中。图3的金属线布线结构200可以应用于具有来自单独分布在不同有源区域中的相同反相器的多个PD器件的PD SRAM单元。例如，如本发明稍后所述的，第一反相器inverter-1的第一PD器件PD1-1可以形成在第一有源区域，而第一反相器inverter-1的第二PD器件PD1-2可以形成在第二有源区域。第一金属层M1中金属线布线结构200的金属线可以是直线，因此可以有利于光刻图案化，以便在图案中提供均匀的密度和单一尺寸(uni-dimensional)布线。
在一些实施例中，第一字线接合线(WL-A接合线)202和第二字线接合线(WL-B线)222可以用于将形成在第一金属层M1下方的栅极结构电连接至形成在第二金属层M2中和第一金属层M1上方的一条或多条字线。如图3A所示，第一字线接合线(WL-A接合线)202和第二字线接合线(WL-B线)222可以形成在单元的边界201上。第一Vdd线212可以在第一金属层M1中基本位于PD SRAM单元100的中部。在一些实施例中，第一金属层M1中金属线202-222基本沿第一尺寸294对准。在本实施例中，Vdd线和Vss线中至少一条被配置在第一金属层M1中两条相邻的位线之间，用于屏蔽噪声。例如，第一Vss线208形成在第一位线(BL-A)206和第一位线条(BL-A条)210之间，第一Vdd线212形成在第一位线条(BL-A条)210和第二位线(BL-B条)214之间，以及第二Vss线216形成在第二位线(BL-B)214和第二位线条(BL-B条)218之间。
图3B和图3C是根据本发明的一些实施例的DP SRAM单元中包含有形成在第一金属层M1上方的金属布线结构的一个或多个金属层的俯视图。在如图3B所示的一些实施例中，DP SRAM单元100包括至少两个互连层，即，第一金属层M1和形成在第一金属层M1上方的第二金属层M2。金属布线结构270可以包括形成在第一金属层M1上方的第二金属层M2中的多条金属线250-258。金属线250-258可以基本按照第二尺寸292对准。如图3B和图3C所示，第二尺寸292可以基本垂直于第一尺寸294。
如图3B所示，在一些实施例中，PD SRAM单元100的第二金属层M2包括第三Vss线250、第一字线252(WL-A)、第二Vdd线254、第二字线256(WL-B)、以及第四Vss线258。第三Vss线250和第四Vss线258可以形成在位单元的边界201上。第二Vdd线254可以在第二金属层M2中基本位于PD SRAM单元100的中部。在一些实施例中，第二金属层M2中的金属线250-258都沿第二尺寸292基本对准，该第二尺寸基本垂直于第一尺寸294。在一些实施例中，按照如图3B所示的次序将金属线250-258布置在第二金属层M2中。在本实施例中，Vdd线和Vss线中的至少一条配置在第二金属层M2中的两条相邻的字线之间。例如，第二Vdd线254可以形成在第一字线252(WL-A)和第二字线256(WL-B)之间。Vss线和Vdd线可以用作电源线，以将电源提供并传送至DP SRAM单元中。在多个实施例中，第一金属层M1和/或第二金属层M2中的金属线可以具有不同配置。
仍参照图3B，用于将第一金属层M1耦合至第二金属层M2的多个通孔被适当地配置并形成在第一金属层M1上。在一些实施例中，第一金属层M1上的通孔包括分别接合在第一Vss线208和第二Vss线216上的第一通孔230和第二通孔232，分别用于将第三Vss线250耦合至第一Vss线208和第二Vss线216。第三通孔234可以接合在第一字线接合线202(WL-A接合线)上，用于将第一字线252(WL-A)耦合至第一字线接合线202(WL-A接合线)。第四通孔236可以接合在第一Vdd线212上，用于将第一Vdd线212耦合至第二Vdd线254。第五通孔238可以接合在第二字线接合线222(WL-B接合线)上，用于将第二字线256(WL-B)耦合至第二字线接合线222(WL-B接合线)。第六通孔240和第七通孔242可以接合在第一Vss线208和第二Vss线216上，相应地，用于将第四Vss线258耦合至第一Vss线208和第二Vss线216。多条金属线可以根据各种PU器件、PD器件、以及PG器件的构造进行不同的配置和/或分配。应注意，通孔230-242设置在金属层M1和M2之间，用作连接路径。因此，这些通孔接合在M1上且接合在M2下。
图3C是根据本发明的一些示例性实施例的形成在DP SRAM单元100的一个或多个金属层(例如，金属层M1)上的金属布线结构300的俯视图。如图3C所示，在一些实施例中，DPSRAM单元100包括至少两个互连层，即，第一金属层M1和形成在第一金属层M1上方的第二金属层M2。金属布线结构300可以包括形成在第一金属层M1上方的第二金属层M2中的多条金属线310-318。金属线310-318可以基本按照第二尺寸292对准。如图3B和图3C所示，第二尺寸292可以基本垂直于第一尺寸294。
如图3C所示，在一些实施例中，PD SRAM单元100的第二金属层M2包括第二Vdd线310、第一字线312(WL-A)、第三Vss线314、第二字线316(WL-B)、以及第三Vdd线318。如图3C所示，第二Vdd线310和第三Vdd线318可以形成在位单元的边界301上。第三Vss线314可以在单元的第二金属层M2上基本位于PD SRAM单元100的中部。在一些实施例中，第二金属层M2中的金属线310-318都沿第二尺寸292基本对准，该第二尺寸基本垂直于第一尺寸294。在一些实施例中，按照如图3C所示的次序将金属线310-318布置在第二金属层M2中。在多个实施例中，第一金属层M1和/或第二金属层M2中的金属线可以具有不同配置。在本实施例中，Vdd线和Vss线中的至少一条配置在第二金属层M2中的两条相邻的字线之间。例如，第三Vss线314配置在第一字线312(WL-A)和第二字线316(WL-B)之间。
仍参照图3C，用于将第一金属层M1耦合至第二金属层M2的多个通孔被适当地配置并形成在第一金属层M1上。在一些实施例中，第一金属层M1上的通孔包括接合在第一Vdd线212上的第一通孔330，用于将第二金属层M2中的第二Vdd线310耦合至第一金属层M1中的第一Vdd线212。第二通孔332可以接合在第一字线接合线202(WL-A接合线)上，用于将第二金属层M2中的第一字线312(WL-A)耦合至第一字线接合线202(WL-A接合线)。第三通孔334和第四通孔336可以接合在第一Vss线208和第二Vss线216上，相应地，用于将第二金属层M2中的第三Vss线314耦合至第一Vss线208和第二Vss线216。第五通孔338可以接合在第二字线接合线222(WL-B接合线)上，用于将第二字线316(WL-B)耦合至第二字线接合线222(WL-B接合线)。第六通孔340可以接合在第一Vdd线212上，用于将第三Vdd线320耦合至第一Vdd线212。应注意，通孔330-340位于金属层M1和M2之间，用作连接路径。因此，这些通孔接合在金属层M1上且接合在金属层M2下。
图4A是根据本发明的一些实施例所设计的包含多个器件的DP SRAM单元400的俯视图。在一个实施例中，DP SRAM单元400可以是图2中实施例的DP SRAM单元100的一部分。DP SRAM单元400包括DP SRAM的一个单元并且形成在半导体衬底上。半导体衬底可以包括硅。备选地，衬底可以包括锗、硅锗、或其他合适的半导体材料。半导体衬底可以包括其他合适的部件和结构。在一个实施例中，半导体衬底应用了一层半导体材料，其形成在用于隔离的支撑块晶圆上的绝缘层上方。该技术和结构被称为绝缘体上半导体(SOI)。可以通过以下不同技术形成SOI结构：注氧隔离(SIMOX)、接合与回蚀刻(BESOI)、以及区熔再结晶(ZMR)。
参照图4A，DP SRAM单元400形成在单位(unit)单元区域中，由单位单元边界401限定该单位单元区域。在一个实施例中，该单位单元区域被限定为矩形，该矩形具有沿第一方向的第一尺寸492和沿第二方向的第二尺寸494，第一方向基本垂直于第二方向。在一些实施例中，第一尺寸492可以长于第二尺寸494。第一尺寸492和第二尺寸494可以分别称为长间距(pitch)和短间距。SRAM单元400包括设置在该单元中部的N阱区域402。SRAM单元400可以包括设置在N阱区域402两侧的P阱区域404和406。在一些实施例中，N阱区域402和P阱区域404以及406还可以越过单位单元边界401延伸至多个单元。例如，N阱区域402和P阱区域404可以在第二方向上延伸至一个以上的单元。
在衬底中通过隔离部件限定多个有源区域，并且该多个有源区域由隔离部件彼此隔离。使用适当技术在半导体衬底中形成隔离部件。在一个实施例中，通过浅沟槽隔离(STI)技术形成隔离部件。在另一实施例中，备选地，通过局部硅氧化(LOCOS)技术形成隔离部件。在又一实施例中，形成STI部件包括：在衬底中蚀刻沟槽；并且通过一种或多种绝缘材料(诸如氧化硅、氮化硅、或氮氧化硅)填充该沟槽。填充的沟槽可以具有多层结构，诸如用氮化硅填充沟槽的热氧化衬里层。当形成隔离部件时，在半导体衬底中限定有源区域。
在一些实施例中，DP SRAM单元400包括鳍式有源区域(鳍式有源部件)，以形成鳍式晶体管，诸如FinFET。鳍式有源区域形成在半导体衬底上，并且限定在SRAM单元400中。鳍式有源区域通过适当技术形成，且可以在同时形成STI部件和鳍式有源区域的工艺中形成。在一个实施例中，可以通过以下工艺形成鳍式有源区域：蚀刻半导体以形成沟槽，部分地填充沟槽以形成浅沟槽隔离(STI)部件。在又一实施例中，外延半导体层选择性地形成在鳍式有源区域上。在另一实施例中，鳍式有源区域通过以下工艺形成：在半导体衬底上沉积介电材料层；蚀刻介电材料层以形成其开口；以及在开口内的半导体衬底上外延生长半导体材料(诸如硅)，以形成鳍式有源区域和隔离部件。在又一实施例中，多种FinFET可以包括产生应变的部件，从而提高迁移率和器件性能。例如，pFinFET包括在硅衬底上外延生长的硅锗。pFinFET包括在硅衬底上外延生长的碳化硅。
仍参照图4A，DP SRAM单元400包括形成在P阱区域404中的第一有源区域412、以及形成在P阱区域406中的第二有源区域414。第三有源区域416形成在N阱区域402中并且设置在第一有源区域412和第二有源区域414之间。在一些实施例中，第一有源区域412、第二有源区域414、和第三有源区域416中的每一个均沿第二尺寸494延伸。在一些实施例中，第一有源区域412、第二有源区域414、以及第三有源区域416或其子集可以在第二尺寸494上延伸至多个单元，诸如四个以上的单元。
在如图4A所示的一些实施例中，第一有源区域412和第二有源区域414中的每一个均包括一个或多个鳍式有源部件，其被配置为形成多个FinFET。第一有源区域412的一个或多个鳍式有源部件、第二有源区域414的一个或多个鳍式有源部件、以及第三有源区域416的鳍式有源部件可以在PD SRAM单元400中沿第二尺寸494延伸。
仍参照图4A，在一些实施例中，在DP SRAM单元400中的有源区域上形成多个栅极部件，以形成多个nFinFET和pFinFET。栅极部件可以包括栅极介电层(诸如氧化硅)和设置在栅极介电层上的栅电极(诸如掺杂的多晶硅)。在另一实施例中，栅极部件备选地或附加地包括用于电路性能和制作集成的其他合适的材料。例如，栅极介电层可以包括高k介电材料层。栅电极可以包括金属，诸如铝、铜、钨或其他适合的导电材料。
如图4A所示，多个栅极被形成为沿第一尺寸492延伸，且被配置有有源区域，以形成PU器件、PD器件和PG器件。在本实施例中，栅极420设置在第一有源区域412的一个或多个鳍式有源部件上方，以形成PG-1。栅极424设置在第二有源区域414的一个或多个鳍式有源部件上方，以形成PG-3。栅极430设置在第一有源区域412的一个或多个鳍式有源部件上方，以形成PG-2。类似地，栅极434设置在第二有源区域414的一个或多个鳍式有源部件上方，以形成PG-4。长栅极426被形成为在第一有源区域412、第三有源区域416、和第二有源区域414上方延伸，以分别形成PD1-1、PU-1、以及PD1-2。类似地，长栅极428被形成为在第一有源区域412、第三有源区域416、和第二有源区域414上方延伸，以分别形成PD2-1、PU-2、以及PD2-2。如图4A所示，在一些实施例中，栅极420、424、430、和434中的每个栅极的长度均基本短于栅极426和428的长度。如图4A所示，PG-1、PD1-1、PD2-1和PG-2形成在第一有源区域412中，PG-3、PD1-2、PD2-2、以及PG-4形成在第二有源区域414中，以及PU-1和PU-2形成在第三有源区域416中，其中，第三有源区域416设置在第一有源区域412和第三有源区域414之间。在一些实施例中，一个或多个PU器件具有伪栅极(例如，漏极侧器件422和432)，其可以改善稳定性。
仍参照图4A，多种互连结构可以用于耦合nFinFET和pFinFET，以形成功能性DPSRAM单元。在一些实施例中，可以通过共享公共掺杂区域将PG-1的漏极电连接或物理连接至PD1-1的漏极，该公共掺杂区域限定在有源区域412的一个或多个鳍式有源部件中并且位于PG-1和PD1-1之间。可以通过共享公共掺杂区域将PG-2的漏极电连接或物理连接至PD2-1的漏极，该公共掺杂区域限定在有源区域412的一个或多个鳍式有源部件中并且位于PG-2和PD2-1之间。PD1-1和PD2-1的源极可以形成为公共掺杂源极区域，该公共掺杂源极区域限定在有源区域412的一个或多个鳍式有源部件中并且位于PD1-1和PD2-1之间。
类似地，如图4A所示，在一些实施例中，可以通过共享公共掺杂区域将PG-3的漏极电连接或物理连接至PD1-2的漏极，公共掺杂区域限定在有源区域414的一个或多个鳍式有源部件中并且位于PG-3和PD1-2之间。可以通过共享公共掺杂区域将PG-4的漏极电连接或物理连接至PD2-2的漏极，公共掺杂区域限定在有源区域414的一个或多个鳍式有源部件中并且位于PG-4和PD2-2之间。PD1-2和PD2-2的源极可以形成为公共掺杂源极区域，该公共掺杂源极区域限定在有源区域414的一个或多个鳍式有源部件中并且位于PD1-2和PD2-2之间。
图4B是根据本发明一些实施例包含所设计的多种器件和接触部件的DP SRAM单元400的俯视图。参照图4B，DP SRAM单元400进一步包括位于栅极、源极区域、和/或漏极区域上的多个接触件。接触部件被设置为和配置为包括将掺杂区域或栅极电连接至金属层的布线。附加地或备选地，接触部件被设计为具有多种几何形状，以用作局部互连件。在一些实施例中，硅化物部件(未示出)可以用于形成栅极、源极区域、和/或漏极区域的接触件。可以通过本领域技术人员已知的诸如自对准硅化物(salicide)的工艺形成硅化物部件，并且硅化物部件可以在同一工艺步骤中与其他接触件硅化物一起形成。
在一些实施例中，一个或多个接触部件形成在对应有源区域和掺杂区域上方，用于电连接PG器件、PD器件、和/或PU器件的掺杂区域。例如，如下文图4B所示，接触件440可以用作源极接触件，用于将PG-1的掺杂源极区域布线至第一金属层M1中的位线206(BL-A)。接触件442可以用作源极接触件，用于将PG-2的掺杂源极区域布线至第一金属层M1中的位线条210(BL-A条)。接触件444可以用作源极接触件，用于将PG-3的掺杂源极区域布线至第一金属层M1中的位线214(BL-B)。接触件446可以用作源极接触件，用于将PG-4的掺杂源极区域布线至第一金属层M1中的位线条218(BL-B条)。接触件448可以用作源极接触件，用于电连接PD1-1和PD2-1，并且接触件448可以用于将掺杂源极区域布线至第一金属层M1中的第一Vss线208。接触件450可以用作源极接触件，用于电连接PU-1和PU-2，并且接触件450可以用于将掺杂源极区域布线至第一金属层M1中的第一Vdd线212。接触件452可以用作源极接触件，用于电连接PD1-2和PD2-2，并且接触件452可以用于将掺杂源极区域布线至第一金属层M1中的第二Vss导线216。
在一些实施例中，一个或多个接触部件还可以被设计为长矩形的长接触件，其中，沿第一方向492的第一尺寸基本长于沿第二方向494的第二尺寸。长接触件可以用作漏极接触件，用于将PD器件的漏极电连接至相同反相器中PU器件的相应漏极。长接触件可以在第一有源区域412、第三有源区域416、和第二有源区域414上方延伸。例如，长接触件454可以用作长漏极接触件454，用于电连接PD1-1、PU-1和PD1-2的漏极。长接触件454可以限定第一数据节点(节点-1或数据节点)。长接触件456可以用作长漏极接触件456，用于电连接PD2-1、PU-2和PD2-2的漏极。长接触件456可以限定第二数据节点(节点-2或数据节点条)。在一些实施例中，长接触件(例如，接触件454和/或接触件456)沿第一方向492的第一尺寸基本长于其他接触件(例如，接触件440、442、444、446、448、450、和/或452)沿第一方向492的第一尺寸。
仍参照图4B，在一些实施例中，SRAM单元400中的一个或多个接触部件被设计为正方形，用于一般的接触功能，诸如栅极接触部件462、464、466、468、470、和472。在一些实施例中，栅极接触部件462、464、466、468、470、和472将栅极部件布线至第一金属层M1或第二金属层M2中对应的金属线。例如，栅极接触部件462和466分别将栅极部件420和424布线至第一金属层M1中的第一字线接合线202(WL-A接合线)。栅极接触部件468和472分别将栅极部件424和434布线至第一金属层M1中的第二字线接合线222(WL-B接合线)。栅极接触部件464将栅极部件426布线至第一局部互连件204(1st LI)，而栅极接触部件470将栅极部件428布线至第二局部互连件220(2nd LI)。
图4C是根据本发明一些实施例包含多种器件、接触部件、和金属布线结构的DPSRAM单元400的俯视图。在一个实施例中，DP SRAM单元400包括金属层M1，该金属层包括如图3A和图3B所示的金属布线结构。在一些实施例中，一个或多个通孔473-486(通孔1)可以形成在第一金属层M1上方，用于将第一金属层M1电连接至第二金属层M2。
在一些实施例中，长接触件/数据节点456可以通过第一局部互连件204(1st LI)连接至栅极426。例如，栅极接触件464可以用于将栅极426布线至第一金属层M1中的第一局部互连件204(1st LI)，而第一局部互连件204(1st LI)可以电连接至长接触件456。类似地，长接触件/数据节点454可以通过第二局部互连件220(2nd LI)连接至栅极428。例如，栅极接触件470可以用于将栅极428布线至第一金属层M1中的第二局部互连件220(2nd LI)，而第二局部互连件220(2nd LI)可以电连接至长接触件454。形成在第一金属层M1中的第一局部互连件204(1st LI)和第二局部互连件220(2nd LI)有利于使用光刻工艺形成均匀密度和单一尺寸布线图案。
如图4C所示，一个或多个栅极部件和一个或多个接触部件被形成为沿第一方向492延伸。一条或多条鳍式有源线和金属层中的一条或多条金属线被形成为沿第二方向494延伸，第二方向494基本上垂直于第一方向492。
图5A-图5C是根据本发明的一些实施例所构造的DP SRAM单元500的俯视图。DPSRAM单元500可以包括与DP SRAM单元400基本类似的半导体部件和器件。与如图4A-图4C所述的DP SRAM单元400不同，DP SRAM单元500包括布置在单元的一侧上的N阱区域502和设置为在该单元中邻近N阱区域502的P阱区域504。N阱区域502和P阱区域504可以越过单位单元边界延伸至多个单元。例如，N阱区域502和P阱区域504可以沿方向594延伸至多于一个的单元。
仍参照图5A，DP SRAM单元500可以包括形成在P阱区域504中的第一有源区域512和第二有源区域514、以及形成在N阱区域502并设置在单元一侧上的第三有源区域516。第一有源区域512和第二有源区域514中的每一个均包括一个或多个鳍式有源部件，其被配置为形成多个FinFET。第一有源区域中的一个或多个鳍式有源部件、第二有源区域中的一个或多个鳍式有源部件、以及第三有源区域中的鳍式有源部件可以在PD SRAM单元500中沿第二方向594延伸。
再次如图5A所示，多个栅极被形成为在第一方向592上定向，并且配置有有源区域以形成PU器件、PD器件和PG器件。在本实施例中，栅极520设置在第一有源区域512的一个或多个鳍式有源部件上方，以形成PG-1，栅极524设置在第二有源区域514的一个或多个鳍式有源部件上方，以形成PG-3，栅极530设置在第一有源区域512的一个或多个鳍式有源部件上方，以形成PG-2，以及栅极534布置在第二有源区域514的一个或多个鳍式有源部件上方，以形成PG-4。长栅极526被形成为在第三有源区域516、第一有源区域512、和第二有源区域514上方延伸，以分别形成第一反相器PU-1、PD1-1、以及PD1-2。类似地，长栅极428被形成为在第三有源区域516、第一有源区域512、和第二有源区域514上方延伸，以分别形成第二反相器的PU-2、PD2-1、以及PD2-2。如图5A所示，在一些实施例中，栅极520、524、530、和534中的每个栅极的长度均基本短于栅极526、528中的每个栅极的长度。如图5A-图5C所示，PU-1和PU-2形成在第三有源区域516中，PG-1、PD1-1、PD2-1和PG-2形成在第一有源区域512中，以及PG-3、PD1-2、PD2-2、以及PG-4形成在第二有源区域514中。
仍参照图5A，多种互连结构可以用于以耦合nFinFET和pFinFET，以形成功能性DPSRAM单元。在一些实施例中，可以通过共享公共掺杂区域将PG-1的漏极电连接至PD1-1的漏极，该公共掺杂区域限定在第一有源区域512的一个或多个鳍式有源部件中并且位于PG-1和PD1-1之间。可以通过共享公共掺杂区域将PG-2的漏极电连接至PD2-1的漏极，该公共掺杂区域限定在第一有源区域512的一个或多个鳍式有源部件中并且位于PG-2和PD2-1之间。PD1-1和PD2-1的源极可以形成为公共掺杂源极区域，该公共掺杂源极区域限定在第一有源区域512的一个或多个鳍式有源部件中并且位于PD1-1和PD2-1之间。
类似地，在一些实施例中，可以通过共享公共掺杂区域将PG-3的漏极电连接至PD1-2的漏极，该公共掺杂区域限定在第二有源区域514的一个或多个鳍式有源部件中并且位于PG-3和PD1-2之间。可以通过共享公共掺杂区域将PG-4的漏极电连接至PD2-2的漏极，该公共掺杂区域限定在第二有源区域514的一个或多个鳍式有源部件中并且位于PG-4和PD2-2之间。PD1-2和PD2-2的源极可以形成为公共掺杂源极区域，该公共掺杂源极区域限定在第二有源区域514的一个或多个鳍式有源部件中并且位于PD1-2和PD2-2之间。
参照图5B，DP SRAM单元500进一步包括位于栅极、源极区域、和/或漏极区域上的多个接触件。在一些实施例中，一个或多个接触部件被设计为矩形，在第一方向592上定向，以用作将掺杂区域电连接至一条或多条金属线的源极接触件。例如，接触件540可以用作源极接触件，用于将PG-1的掺杂源极区域布线至第一金属层M1中的第一位线(BL-A)。接触件542可以用作源极接触件，用于将PG-2的掺杂源极区域布线至第一金属层M1中的第一位线条(BL-A条)。接触件544可以用作源极接触件，用于将PG-3的掺杂源极区域布线至第一金属层M1中的第二位线(BL-B)。接触件546可以用作源极接触件，用于将PG-4的掺杂源极区域布线至第一金属层M1中的第二位线条(BL-B条)。接触件548可以用作源极接触件，用于将PU-1和PU-2的掺杂源极区域布线至第一Vdd线。接触件550可以用于电连接PD1-1、PD2-1、PD1-2和PD2-2的掺杂源极区域，并且用于将掺杂源极区域布线至第一金属层M1中的第一Vss线和第二Vss线。源极接触件550可以在第一有源区域512和第二有源区域514上方延伸。源极接触件550可以长于接触件540-546中的任一个。
在一些实施例中，一个或多个长接触件可以被设计为沿第一方向592在第三有源区域516、第一有源区域512、和第二有源区域514上方延伸。长接触件可以用作漏极接触件，用于电连接同一反相器中的PD器件和/或PU器件的漏极。例如，长接触件554可以电连接PD1-1、PU-1和PD1-2的漏极，并且可以限定第一数据节点(节点-1或数据节点)。长接触件556可以电连接PD2-1、PU-2和PD2-2的漏极，并且可以限定第二数据节点(节点-2或数据节点条)。
在一些实施例中，一个或多个正方形栅极接触件还可以被形成为用于将栅极部件布线至第一金属层M1或第二金属层M2中的对应金属线。例如，栅极接触件562和栅极接触件566可以分别将栅极520和栅极530布线至第一字线WL-A。栅极接触件568和栅极接触件572可以分别将栅极524和栅极534布线至第二字线WL-B。栅极接触件564可以将长栅极526布线至第一局部互连件，栅极接触件570可以将长栅极528布线至第二局部互连件。
图5C是包含如图5A和图5B所述的器件布线和含相应制作出的金属布线结构的金属层的DP SRAM单元500的俯视图。在一些实施例中，一个或多个通孔(通孔1)可以形成在第一金属层M1上方，用于电连接第一金属层M1和第二金属层M2。
如图5C所示，在一些实施例中，由于N阱和P阱的布局不同于图4C的布局，形成在PDSRAM单元500的第一金属层M1中的金属线的布局顺序可以不同于图4C。在一些实施例中，布线在第一金属层M1中的金属线可以包括第一字线接合线202(WL-A接合线)、第一局部互连件204(LI)、第一Vdd线212、第一位线206(BL-A)、第一位线条208(BL-A条)、第一Vss线208、第二位线214(BL-B)、第二位线条218(BL-B条)、第二局部互连件220(LI)、以及第二字线接合线222(WL-B接合线)。如图5C所示，第一字线接合线202(WL-A接合线)和第二字线接合线222(WL-B接合线)可以位于位单元500的边界501上。第一Vdd线212可以位于PD SRAM单元500的N阱502中。在一些实施例中，第一Vss线208可以位于第一端口(端口A)和第二端口(端口B)之间，以避免这两端口之间的串扰。在一些实施例中，金属线按如图5C所示的次序设置在第一金属层M1中。
如图4A-图4C以及图5A-图5C所示，在一些实施例中，在每个单位单元中，基本上存在沿第一方向492或592(X间距)的三组鳍式有源区域、以及沿第二方向494或594(Y间距)的四行栅极。因此，沿第二方向(Y间距)的单元高度可以基本等于四个栅极间距(gate-pitch)。
如图5C所示，一个或多个栅极部件以及一个或多个接触部件被形成为沿第一方向592延伸。一条或多条鳍式有源线和金属层中的一条或多条金属线被形成为沿第二方向594延伸，第二方向594基本垂直于第一方向592。
图6A和图6B是根据本发明一些实施例所构造的DP SRAM单元的一部分的俯视图。参照图6A，DP SRAM单元的金属布线结构600包括多于一个金属层，例如，第一金属层M1和第二金属层M2，每层均具有用于字线布线的金属线。如图6A所示，第一金属层M1中的金属线基本沿第一方向692对准。第一金属层M1中的金属线可以基本彼此平行。第一金属层M1中的金属线可以包括第一字线602(WL-A)和第二字线604(WL-B)。一条或多条短金属线612-634也可以形成在第一金属层M1中。一条或多条短金属线612-634、第一字线602、第二字线604可以使用形成在第一金属层M1上方的一个或多个第一通孔660-670(通孔1)电连接至第二金属层M2。
如图6A所示，在一些实施例中，第二金属层M2可以形成在第一金属层M1上方。第二金属层M2中的金属线基本上沿第二方向694对准，第二方向694基本垂直于第一方向692。第二金属层M2中的金属线可以基本彼此平行。在一些实施例中，第二金属层M2中金属线的布局可以具有如下次序：第一局部互连件642(1st LI)、第一位线644(BL-A)、第一Vss线646、第一位线条648(BL-A条)、第一Vdd线650、第二位线652(BL-B)、第二Vss线654、第二位线条656(BL-B条)、以及第二局部互连件658(2nd LI)。一个或多个第二通孔680-690(通孔2)可以形成在第二金属层M2上方，用于将第二金属层M2电连接至形成在其上的金属层。
参照图6B，DP SRAM单元700包括沿与第一金属层M1中的金属线相同方向所形成的一个或多个栅极部件。在一些实施例中，PG器件、PU器件、PD器件、和一个或多个接触件的形成基本类似于如图4A和图4B所示的对应器件和/或接触件。
如图6B所示，一个或多个栅极部件、一个或多个接触部件、和第一金属层M1中的金属线被形成为沿第一方向792延伸。一条或多条鳍式有源线和第二金属层M2中的一条或多条金属线被形成为沿第二方向794延伸，第二方向794基本垂直于第一方向792。
图7A和图7B是根据本发明的一些实施例所构造的DP SRAM单元的一部分的俯视图。参照图7A，DP SRAM单元的金属布线结构800包括一个以上的金属层，每个金属层均包括用于字线布线的多条金属线。如图7A所示，第一金属层M1中的金属线基本上沿第一方向892对准。第一金属层M1中的金属线可以基本上彼此平行。第一金属层M1中的金属线可以包括一条或多条短金属线，该短金属线使用形成在第一金属层M1上方的一个或多个第一通孔(通孔1)电连接至第二金属层M2。第一金属层M1中的一条或多条短金属线和一个或多个第一通孔661-669(通孔1)基本上类似于如图6A所述的短金属线和第一通孔。
如图7A所示，在一些实施例中，第二金属层M2可以形成在第一金属层M1上方。第二金属层M2中的金属线基本上沿第二方向894对准，第二方向894基本垂直于第一方向892。第二金属层M2中的金属线可以基本上彼此平行。在一些实施例中，第二金属层M2中金属线的布线可以具有如下次序：第一字线接合线641(WL-A接合线)、第一局部互连件642(1stLI)、第一位线644(BL-A)、第一Vss线646、第一位线条648(BL-A条)、第一Vdd线650、第二位线652(BL-B)、第二Vss线654、第二位线条656(BL-B条)、第二局部互连件658(2nd LI)、以及第二字线接合线659(WL-B接合线)。一个或多个第二通孔810-825(通孔2)可以形成在第二金属层M2上方，用于将第二金属层M2电连接至形成在其上的金属层。第二金属层M2和形成在第二金属层M2中的金属线可以基本上类似于图6A。
仍参照图7A，第三金属层M3可以形成在第二金属层M2上方。在一些实施例中，第三金属层M3可以包括端口A的第一字线802(WL-A)、和端口B的第二字线804(WL-B)。第一字线802和第二字线804可以沿第一方向892形成，其基本平行于第一金属层M1中的金属线，且基本垂直于第二金属层M2中的金属线。可以在第三金属层M3上方形成一个或多个第三通孔830和832(通孔3)。
参照图7B，DP SRAM单元900包括沿方向892形成的一个或多个栅极部件，该方向与第一金属层M1中的金属线、第三金属层M3中的第一字线802和第二字线804的方向相同。在一些实施例中，PG器件、PU器件、PD器件、和一个或多个接触件的形成基本类似于如图4A和图4B所述的对应器件。
如图7B所示，一个或多个栅极部件、一个或多个接触部件、第一金属层M1中的金属线、和第三金属层M3中的第一字线和第二字线被形成为沿第一方向892延伸。一条或多条鳍式有源线和第二金属层M2中的一条或多条金属线被形成为沿第二方向894延伸，第二方向894基本垂直于第一方向892。
图8是包含多个金属层(例如，第一金属层M1、第二金属层M2、和第三金属层M3)的DP SRAM单元的一部分的示意性截面图。也可以在图8的截面图中示出一个或多个通孔和接触件。
本发明提供了DP SRAM单元结构和布线的多个实施例。一种或多种优点可以体现在本发明的多个实施例中。在一些实例中，所有鳍式有源区域、栅极电极、长接触件、和每个金属层中的金属布线沿第一方向或第二方向呈直线形，其中，第一方向垂直于第二方向。这是光刻友好并且支持间隔件光刻工艺。在金属布线布局中宽的岛状物或弯曲的金属线不是必须的。在一些实例中，PD SRAM单元包括充分平衡的金属布线，以提供单元稳定性的提升。在一些实例中，相同的金属布线方案既可以用于逻辑电路，也可以用于双端口单元。本发明的多个实施例可以提供未来的单一定向的金属布线需求。本发明中描述的金属布线结构有利于光刻图案化，以在图案中提供均匀密度和单一尺寸布线。
本发明提供了一种静态随机存取存储器(SRAM)单元。SRAM单元包括：第一反相器，包括第一上拉(PU)器件、第一下拉(PD)器件、以及第二PD器件；第二反相器，交叉耦合至所述第一反相器，所述第二反相器包括第二PU器件、第三PD器件、以及第四PD器件；第一传输栅极(PG)器件和第二传输栅极器件，耦合至所述第一反相器，以形成第一端口；第三PG器件和第四PG器件，耦合至所述第二反相器，以形成第二端口。所述第一PG器件和所述第二PG器件、所述第一反相器的所述第一PD器件、以及所述第二反相器的所述第三PD器件被配置在第一有源区域上。所述第三PG器件和所述第四PG器件、所述第一反相器的所述第二PD器件、以及所述第二反相器的所述第四PD器件被配置在第二有源区域上。所述第一PU器件和所述第二PU器件被配置在第三有源区域上。
本发明提供了一种静态随机存取存储器(SRAM)单元。SRAM单元包括：第一反相器，交叉耦合至第二反相器；第一传输栅极(PG)器件和第二传输栅极器件，耦合至所述第一反相器，以形成第一端口；第三PG器件和第四PG器件，耦合至所述第二反相器，以形成第二端口；第一组金属线，形成在第一金属层中，并耦合至所述第一反相器、所述第二反相器、所述第一PG器件、所述第二PG器件、所述第三PG器件、以及所述第四PG器件。所述第一组金属线形成为彼此平行，且所述第一组金属线沿第一方向以如下次序进行布置：第一字线(WL)接合线，第一局部互连(LI)线，第一位线(BL)，第一Vss线，第一位线(BL)条，第一Vdd线，第二BL，第二Vss线，第二BL条，第二LI线，以及第二字线(WL)接合线。
本发明提供了一种静态随机存取存储器(SRAM)单元。SRAM单元包括：第一上拉(PU)器件、第一下拉(PD)器件、以及第二PD器件，形成在沿第一尺寸延伸的第一连续部件中；第二PU器件、第三PD器件、以及第四PD器件，形成在沿所述第一尺寸延伸的第二连续部件中；第一传输栅极(PG)器件和第二PG器件，耦合至所述第一PU器件、所述第一PD器件、以及所述第二PD器件，以形成第一端口；以及第三PG器件和第四PG器件，耦合至所述第二PU器件、所述第三PD器件、以及所述第四PD器件，以形成第二端口。所述SRAM单元沿第二方向的尺寸基本等于第四栅极间距，所述第二方向基本垂直于所述第一方向。
前文列出了多个实施例的特征，从而使本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应理解，其可以容易地将本公开用作设计或修改其他工艺或结构的基础，从而实现相同目的和/或实现本发明引入的实施例的相同优点。本领域技术人员还应理解，这种等效结构不偏离本发明的主旨和范围，并且其可以在不背离本发明主旨和范围的前提下进行多种改变、替换、或变化。

Claims (20)

1.一种静态随机存取存储器SRAM单元，包括：
第一反相器，包括第一上拉PU器件、第一下拉PD器件、以及第二PD器件；
第二反相器，交叉耦合至所述第一反相器，所述第二反相器包括第二PU器件、第三PD器件、以及第四PD器件；
第一传输栅极PG器件和第二PG器件，耦合至所述第一反相器，以形成第一端口；以及
第三PG器件和第四PG器件，耦合至所述第二反相器，以形成第二端口，
其中，所述第一PG器件和所述第二PG器件、所述第一反相器的所述第一PD器件、以及所述第二反相器的所述第三PD器件被配置在第一有源区域上，
其中，所述第三PG器件和所述第四PG器件、所述第一反相器的所述第二PD器件、以及所述第二反相器的所述第四PD器件被配置在第二有源区域上，以及
其中，所述第一PU器件和所述第二PU器件被配置在第三有源区域上。
2.根据权利要求1所述的SRAM单元，其中，所述第一有源区域、所述第二有源区域、以及所述第三有源区域被设置为沿第一方向彼此平行，
其中，第一p阱被配置在所述第一有源区域中，第二p阱被配置在所述第二有源区域中，以及n阱被配置在所述第三有源区域中，以及
其中，所述第三有源区域被设置在所述第一有源区域和所述第二有源区域之间。
3.根据权利要求2所述的SRAM单元，其中，形成第一长接触件，以电连接所述第一PG器件的漏极、所述第一PD器件的漏极、所述第一PU器件的漏极、所述第二PD器件的漏极、以及所述第三PG器件的漏极，
其中，所述第一长接触件具有在所述第一p阱、所述n阱、以及所述第二p阱上方沿所述第一方向延伸的第一尺寸以及沿第二方向延伸的第二尺寸，所述第二方向垂直于所述第一方向，以及
其中，所述第一尺寸大于所述第二尺寸。
4.根据权利要求3所述的SRAM单元，其中，形成第二长接触件，以电连接所述第二PG器件的漏极、所述第三PD器件的漏极、所述第二PU器件的漏极、所述第四PD器件的漏极、以及所述第四PG器件的漏极，
其中，所述第二长接触件具有在所述第一p阱、所述n阱、以及所述第二p阱上方沿所述第一方向延伸的第一尺寸以及沿所述第二方向延伸的第二尺寸，以及
其中，所述第一尺寸大于所述第二尺寸。
5.根据权利要求1所述的SRAM单元，其中，所述第一PU器件、所述第二PU器件、所述第一PD器件、所述第二PD器件、所述第三PD器件、所述第四PD器件、所述第一PG器件、所述第二PG器件、所述第三PG器件、以及所述第四PG器件中的每一个均包括鳍式场效应晶体管FinFET。
6.根据权利要求5所述的SRAM单元，其中，所述第一PG器件、所述第二PG器件、所述第一PD器件、所述第二PD器件、所述第三PD器件、所述第四PD器件中的每一个均包括鳍式场效应晶体管FinFET。
7.根据权利要求2所述的SRAM单元，进一步包括第一金属层，形成在所述第一反相器和所述第二反相器上方，所述第一金属层包括配置为沿所述第一方向彼此平行的多条金属线，
其中，所述多条金属线按照如下次序进行配置：
第一字线WL接合线，
第一局部互连LI线，
第一位线BL，
第一Vss线，
第一位线BL条，
第一Vdd线，
第二BL，
第二Vss线，
第二BL条，
第二LI线，以及
第二字线WL接合线。
8.根据权利要求7所述的SRAM单元，进一步包括第二金属层，形成在所述第一金属层上方，所述第二金属层包括配置为沿第二方向彼此平行的多条金属线，所述第二方向垂直于所述第一方向，
其中，所述第二金属层中的多条金属线包括：
至少两条字线，
至少一条Vss线，以及
至少一条Vdd线。
9.根据权利要求1所述的SRAM单元，其中，n阱配置在所述第三有源区域中，p阱配置在所述第一有源区域和所述第二有源区域中，所述p阱设置为邻近所述n阱，以及
其中，所述SRAM单元进一步包括第一金属层，所述第一金属层包括配置为彼此平行的多条金属线，所述多条金属线按照如下次序进行配置：
第一字线WL接合线，
第一局部互连LI线，
第一Vdd线，
第一位线BL，
第一位线BL条，
第一Vss线，
第二BL，
第二BL条，
第二LI线，以及
第二字线WL接合线。
10.一种静态随机存取存储器SRAM单元，包括：
第一反相器，交叉耦合至第二反相器；
第一传输栅极PG器件和第二PG器件，耦合至所述第一反相器，以形成第一端口；
第三PG器件和第四PG器件，耦合至所述第二反相器，以形成第二端口；
第一组金属线，形成在第一金属层中，并耦合至所述第一反相器、所述第二反相器、所述第一PG器件、所述第二PG器件、所述第三PG器件、以及所述第四PG器件，
其中，所述第一组金属线形成为彼此平行，且沿第一方向配置，所述第一组金属线按照如下次序进行配置：
第一字线WL接合线，
第一局部互连LI线，
第一位线BL，
第一Vss线，
第一位线BL条，
第一Vdd线，
第二BL，
第二Vss线，
第二BL条，
第二LI线，以及
第二字线WL接合线。
11.根据权利要求10所述的SRAM单元，进一步包括：
所述第一反相器，包括第一上拉PU器件和第一下拉PD器件以及第二PD器件；
所述第二反相器，交叉耦合至所述第一反相器，所述第二反相器包括第二PU器件和第三PD器件以及第四PD器件；
其中，所述第一PG器件和所述第二PG器件、所述第一反相器的所述第一PD器件、以及所述第二反相器的所述第三PD器件被配置在第一有源区域上，
其中，所述第三PG器件和所述第四PG器件、所述第一反相器的所述第二PD器件、以及所述第二反相器的所述第四PD器件被配置在第二有源区域上，以及
其中，所述第一PU器件和所述第二PU器件被配置在第三有源区域上。
12.根据权利要求11所述的SRAM单元，进一步包括：
形成第一长接触件，以电连接所述第一PG器件的漏极、所述第一PD器件的漏极、所述第一PU器件的漏极、所述第二PD器件的漏极、以及所述第三PG器件的漏极，以及
形成第二长接触件，以电连接所述第二PG器件的漏极、所述第三PD器件的漏极、所述第二PU器件的漏极、所述第四PD器件的漏极、以及所述第四PG器件的漏极，
所述第一长接触件和所述第二长接触件均具有沿所述第一方向延伸穿过所述第一有源区域、所述第二有源区域、以及所述第三有源区域的第一尺寸以及沿垂直于所述第一方向的第二方向延伸的第二尺寸，所述第一尺寸大于所述第二尺寸，
其中，所述第一LI线电连接至所述第二长接触件，以及
其中，所述第二LI线电连接至所述第一长接触件。
13.根据权利要求12所述的SRAM单元，其中，所述第一PD器件的第一栅极、所述第一PU器件的第二栅极、以及所述第二PD器件的第三栅极配置在第一连续部件中，所述第一连续部件具有沿所述第一方向的第一尺寸和沿所述第二方向的第二尺寸，所述第一连续部件的第一尺寸大于所述第一连续部件的第二尺寸，以及
其中，所述第三PD器件的第四栅极、所述第二PU器件的第五栅极、以及所述第四PD器件的第六栅极配置在第二连续部件中，所述第二连续部件具有沿所述第一方向的第一尺寸和沿所述第二方向的第二尺寸，所述第二连续部件的第一尺寸大于所述第二连续部件的第二尺寸。
14.根据权利要求10所述的SRAM单元，进一步包括第二组金属线，形成在所述第一金属层上方的第二金属层中，所述第二组金属线形成为彼此平行，且沿第二方向配置，所述第二方向垂直于所述第一方向，
其中，所述第二组金属线包括：
第三Vss线，
第一WL，
第二Vdd线，
第二WL，以及
第四Vss线，以及
其中，所述第三Vss线、所述第四Vss线位于所述SRAM单元的边界线处，且通过相邻的SRAM单元共享。
15.根据权利要求14所述的SRAM单元，其中，所述第二金属层中的第一WL使用所述第一金属层中的所述第一WL接合线电连接至形成在所述第一金属层下方的第一栅极，以及
其中，所述第二金属层中的第二WL使用所述第一金属层中的所述第二WL接合线电连接至形成在所述第一金属层下方的第二栅极。
16.根据权利要求12所述的SRAM单元，其中，所述第一长接触件被配置为数据节点，所述第二长接触件被配置为数据节点条，
其中，所述第一PD器件的源极和所述第三PD器件的源极被物理连接并且电连接，以形成配置为连接至所述第一Vss线的第一源极接触件，
其中，所述第二PD器件的源极和所述第四PD器件的源极被物理连接并且电连接，以形成配置为连接至所述第二Vss线的第二源极接触件，以及
其中，所述第一PU器件的源极和所述第二PU器件的源极被物理连接并且电连接，以形成配置为连接至所述第一Vdd线的第三源极接触件。
17.根据权利要求10所述的SRAM单元，进一步包括第二组金属线，形成在所述第一金属层上方的第二金属层中，所述第二组金属线形成为彼此平行，且沿第二方向配置，所述第二方向垂直于所述第一方向，
其中，所述第二组金属线包括：
第二Vdd线，
所述第一WL，
第三Vss线，
所述第二WL，以及
第三Vdd线，
其中，所述第二Vdd线和所述第三Vdd线位于所述SRAM单元的边界线处，且通过相邻的SRAM单元共享。
18.根据权利要求10所述的SRAM单元，进一步包括：
第二金属层，形成在所述第一金属层上方；以及
第三金属层，形成在所述第二金属层上方，
其中，所述第一金属层包括沿第二方向设置的多条短金属线，所述第二方向垂直于所述第一方向，所述短金属线沿所述第一方向延伸，并且包括至少一条Vss线和至少一条Vdd线；以及
其中，所述第三金属层包括沿所述第二方向配置且沿所述第一方向延伸的第一WL和第二WL。
19.一种静态随机存取存储器SRAM单元，包括：
第一上拉PU器件、第一下拉PD器件、以及第二PD器件，形成在沿第一尺寸延伸的第一连续部件中；
第二PU器件、第三PD器件、以及第四PD器件，形成在沿所述第一尺寸延伸的第二连续部件中；
第一传输栅极PG器件和第二PG器件，耦合至所述第一PU器件、所述第一PD器件、以及所述第二PD器件，以形成第一端口；以及
第三PG器件和第四PG器件，耦合至所述第二PU器件、所述第三PD器件、以及所述第四PD器件，以形成第二端口，
其中，所述SRAM单元沿第二方向的尺寸等于四倍栅极间距，所述第二方向垂直于第一方向，
其中，所述第一PU器件和所述第二PU器件中的至少一个具有伪栅极。
20.根据权利要求19所述的SRAM单元，其中：
所述第一PG器件包括设置在有源区域的有源部件上方的栅极；以及
所述第二PG器件包括设置在所述有源区域的有源部件上方的栅极。
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