TWI575789B - 電阻式隨機存取記憶胞及其製造方法 - Google Patents

電阻式隨機存取記憶胞及其製造方法 Download PDF

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Description

電阻式隨機存取記憶胞及其製造方法
本發明係關於半導體裝置，且特別是關於一種電阻式隨機存取記憶體(resistive random-access memory(RRAM)device)結構以及一種電阻式隨機存取記憶體(RRAM)裝置之製造方法。
於積體電路裝置(IC devices)中，電阻式隨機存取記憶體(resistive random access memory，RRAM)為次世代之非揮發性記憶體(non-volatile memory)裝置中之一種新興技術。電阻式隨機存取記憶體(RRAM)為包括採用電阻方式而非電荷方式以分別儲存單一位元之資料的數個電阻式隨機存取記憶胞之一陣列物之一記憶結構。特別地，每一電阻式隨機存取記憶胞包括一電阻材料層(resistance material layer)，其電阻值可經過調整而表現出”0”或”1”之邏輯值(logic)。電阻式隨機存取記憶體裝置係採用通常為絕緣的但其可於施加足夠高之電壓後而生成(form)一絲狀物或一導電路徑而形成導電之一介電物(dielectric)之原則下操作。絲狀物或導電路徑的生成(forming)係為電阻式隨機存取記憶體之生成操作(forming operation)或生成製程(forming process)。前述之足夠高電壓為”生成”電壓(forming voltage)。導電路徑的形成可源自於多種機制：包括 了缺陷(defect)、金屬遷移(metal migration)及/或其他機制。可於電阻式隨機存取記憶裝置中使用多種之不同介電材料。一旦絲狀物或導電路徑形成之後，其可藉由施加特定電壓而被重置(reset，即被切斷(broken))，進而形成高電阻值，或被設定(set，即重組(reform))，進而形成低電阻值。目前存在有多種方案以形成電阻式隨機存取記憶胞的陣列物。舉例來說，一種交叉點結構(cross-point structure)包括了於每一記憶胞內字元線與位元線的交叉處之一電阻式隨機存取記憶體。近年來，則已見有於每一記憶胞內之搭配一電阻式隨機存取記憶體(RRAM)與一電晶體(transistor)(1T1R)之一種電晶體類型結構。
依據一實施例，本發明提供了一種電阻式隨機存取記憶胞，包括：一電晶體；以及一電阻式隨機存取記憶體結構，連結於該電晶體。且該電阻式隨機存取記憶體結構包括：一底電極，具有一開口部與一頂部，其中該底電極之該開口部係埋設於一第一電阻式隨機存取記憶體停止層內；一電阻材料層，位於該底電極上，且具有與該底電極之該頂部之一相同寬度；以及一頂電極，位於該電阻材料層上，且具有少於該電阻材料層之一寬度。
依據另一實施例，本發明提供了一種電阻式隨機存取記憶胞，包括：一電晶體；一電阻式隨機存取記憶體結構，連結於該電晶體；以及一導電材料，連結於該電阻式隨機存取記憶體結構之該頂電極。於一實施例中，該電阻式隨機存取記憶體結構更包括：一底電極，具有一開口部與一頂部，其中該 底電極之該開口部係埋設於一電阻式隨機存取記憶體停止層內；一電阻材料層，位於該底電極上；以及一頂電極，位於該電阻材料層上，且具有少於該電阻材料層之一寬度。於一實施例中，該頂電極更包括：一頂面，高於該電阻材料層與該底電極；一側面，自該頂面朝向該電阻材料層與該底電極而向下延伸；以及小於該底電極之該頂部之一較小寬度。
依據又一實施例，本發明提供了一種電阻式隨機存取記憶胞之製造方法，包括：形成一電晶體於一基板上；沉積一電阻式隨機存取記憶體停止層於該基板上；形成一底電極開口於該電阻式隨機存取記憶體停止層內；沉積一底電極層於該底電極開口內及於該電阻式隨機存取記憶體停止層上；沉積一電阻材料層於該底電極層上；沉積一頂電極層於該電阻材料層上；以及於形成該底電極後，圖案化該底電極層以形成一底電極，其中該頂電極具有小於該底電極之一寬度。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧電阻式隨機存取記憶體結構
102‧‧‧電阻式隨機存取記憶體停止層
104‧‧‧底電極
104A‧‧‧底電極之頂部
104B‧‧‧底電極之開口部
106‧‧‧電阻材料層
108‧‧‧上蓋層
110‧‧‧頂電極
110a‧‧‧頂面
110b‧‧‧側面
112‧‧‧金屬構件
114‧‧‧介電層
116‧‧‧第二電阻式隨機存取記憶體停止層
118A‧‧‧開口接觸物
118B‧‧‧金屬元件
120‧‧‧介電材料
122‧‧‧介電材料
150‧‧‧電阻式隨機存取記憶胞
160‧‧‧電晶體
161‧‧‧源極線接觸物
162‧‧‧位元線接觸物
163‧‧‧閘接觸物
164‧‧‧主體接觸物
200‧‧‧製造方法
201、203、205、207、209、211、213、215、217、219、221、223、225、227‧‧‧操作
300‧‧‧晶圓
301‧‧‧電阻式隨機存取記憶體部
303‧‧‧邏輯裝置部
305‧‧‧金屬/介電層
307‧‧‧第一RRAM停止層307
309‧‧‧底電極開口
311‧‧‧金屬構件
313‧‧‧介電材料
401‧‧‧底電極層
501‧‧‧底電極層
501A‧‧‧頂部
501B‧‧‧開口部
503‧‧‧尺寸
505‧‧‧尺寸
601‧‧‧電阻材料層
603‧‧‧上蓋層
605‧‧‧頂電極
703‧‧‧上蓋層
705‧‧‧頂電極層
801‧‧‧電阻材料層
803‧‧‧底電極
803A‧‧‧頂部
803B‧‧‧開口部
805‧‧‧阻劑/硬罩幕
901‧‧‧第二電阻式隨機存取記憶體停止層
903‧‧‧介電層
905‧‧‧頂電極開口
1001‧‧‧頂電極開口
1003‧‧‧接觸開口
1101‧‧‧頂電極接觸物
1103‧‧‧接觸物
1105‧‧‧第二金屬/介電層
W1‧‧‧寬度
W2‧‧‧寬度
SL‧‧‧源極線
WL‧‧‧字元線
BL‧‧‧位元線
第1A圖為一剖面圖，顯示了依據本發明之多個實施例之一種電阻式隨機存取記憶體結構。
第1B圖為一電路圖，顯示了依據本發明多個實施例之一種電阻式隨機存取記憶胞。
第2圖為一流程圖，顯示了依據本發明之多個實施例之一 種電阻式隨機存取記憶胞之製造方法。
第3-11圖為一系列剖面圖，顯示了依據本發明之多個實施例之於多個製造階段中之經部分製作之電阻式隨機存取記憶體結構。
可以理解的是，於下文中提供了用於形成不同實施例之不同構件之多個實施例與範例。下文中所敘述之構件與設置情形之特定範例僅用於簡述本發明之用。其僅作為範例之用而非用於限定本發明。此外，本發明可能於不同實施例中重複使用標號及/或文字。此重複情形係基於簡化與清楚之目的，而非顯示介於不同實施易及或所討論之形態中之相互關係。
再者，在此所使用之關於如”在...之下”、”在...之下方”、”較低”、”高於”、”上方的”及相似描述等空間相關描述係用於簡單描述圖式中之一元件或一構件與另一元件或構件之間的的關係。此些空間描述包括了裝置除了如圖所示方向以外中於使用或操作中之不同方向。舉例來說，當於圖式中之裝置倒置時，描述為”在...之下方”或”在....之下”之其他元件或構件並成為了空間中”在...之上”之其他元件或構件。因此，如”在...下方”之範例描述可包括”在...之上”與”在...之下”等兩種空間情形。
第1A圖為一剖面圖，顯示了依據本發明之多個實施例之一種電阻式隨機存取記憶體(resistive random-access memory，RRAM)結構(下稱RRAM結構)，其係埋設於位於一電 晶體上之一多層內連結構(multilevel interconnect，MLI)內。此RRAM結構100包括位於電阻式隨機存取記憶體停止層(RRAM stop layer，於下文中描述為RRAM停止層)102之內與之上之一底電極104A/B、一電阻材料層106以及一頂電極110。此底電極包括了兩個部份，一為埋設於RRAM停止層102內之開口部(via portion)104B以及位於開口部104B與RRAM停止層102上之頂部(top portion)104A。於下文中頂部104A係稱為一底電極104A。於RRAM停止層102之下方則設置有一金屬/介電層(metal/dielectric layer)，且其包括埋設於介電層114內之一或多個金屬構件112。於頂電極110與電阻材料層106之間可設置有非必要之一上蓋層108。頂電極110包括高於電阻材料層106與底電極104A之一頂面110a，以及自頂面110a朝向電阻材料層106與底電極104A而向下延伸之一側面110b。一第二電阻式隨機存取記憶體(RRAM)停止層(下稱第二RRAM停止層)116則覆蓋了頂電極110、上蓋層108、電阻材料層106以及底電極之頂部104A。一接觸材料則具有兩個部分：一為開口接觸物118A以及另一為通過第二RRAM停止層116而電性連結頂電極110之一金屬元件118B。介電材料120則填入位於第二RRAM停止層116上相鄰RRAM結構100之間。另一介電材料122則設置於介電材料120與埋設於其內之金屬元件118B之上。介電材料120可由如介電材料122以及介電材料114之相同材料所形成。
如第1A圖所示，RRAM結構100內之不同元件的寬度皆為不同。頂電極110具有一寬度W1，其小於底電極104A的寬度W2。於部分實施例中，當使用上蓋層108時，上蓋層108 具有與頂電極110相同之一寬度。電阻材料層106可具有底電極104A相同之寬度。於部分情形中，電阻材料層106可具有與頂電極110相同之一寬度。此些寬度W1與W2的比率(ratio)可約為0.75或少於0.75。值得注意的是，較大之此比率會導致側壁的毀損，進而造成導致較高初始記憶胞漏電之缺陷情形。然而，一小比率則可降低RRAM之有效尺寸(effective size)。當W1與W2的比率約為0.55或更少時，則RRAM之整體尺寸可遠大於RRAM之一有效尺寸，且單位區域內之記憶胞數量可較此比率為較高時為低。依據多個實施例，頂電極之寬度W1與底電極之寬度W2的比率可約為0.55或更高，且約為0.75或更低。
RRAM結構100包括對應於一不同數字值(digit value)之不同導電電阻值之兩個或更多狀態。藉由施加一特定電壓或電流於RRAM結構100，RRAM結構100可自一狀態切換至另一狀態。舉例來說，RRAM結構100具有相對高電阻值之一狀態，稱為高電阻態，以及相對低電阻值之一狀態，稱為一低電阻態。RRAM結構100可藉由施加一特定電壓或電流至電極處而自高電阻態切換至低電阻態，或自低電阻態切換至高電阻態。
於具有一電晶體以及一RRAM(即1T1R)之一記憶體位元胞中，底電極104A/104B係透過多層內連物(MLI)而電性連結於一電晶體之一汲極電極(drain electrode)。於部分實施例中，此RRAM結構100係設置於第四金屬層(M4)以及第五金屬層(M5)之間。於其他實施例中，此RRAM結構係設置於其他金屬層之間。於其他實施例中，此RRAM結構包括了設置於數對 之對應的金屬層之內之數個膜層。當RRAM之尺寸係大於相對應之電晶體時，可形成如此之RRAM結構，以致於不易確保一電晶體與一RRAM之組合可匹配於RRAM之一膜層中。
底電極104可包括金、鉑、釕、銥、鈦、鋁、銅、鉭、鎢、銥-鉭(Ir-Ta)合金或銦錫氧化物、或其之任一合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，例如為氮化坦、氮化鈦、氮化鈦鋁、鎢化鈦或其組合。底電極104之厚度可介於約100-500奈米。於部分實施例中，底電極包括一開口部以及一頂部。開口部可包括一或多個膜層且可為至下方之一金屬構件之一導電阻障材料。此頂部亦可包括一或多個膜層。於一實施例中，底電極包括了一氮化鉭層與一氮化鈦層。
電阻材料層106係形成於底電極104上且直接接觸了底電極104。電阻材料層106之厚度可介於約20-100奈米。電阻材料層可包括鎢、鉭、鈦、鎳、鈷、鉿、釕、鋯、鋅、鐵、錫、鋁、銅、銀、鉬、鉻之一或多個氧化物。於部分範例中，亦可包括矽以形成一複合材料。於部分實施例中，則可使用氧化鉿及/或氧化鋯。
頂電極110係形成於電阻材料層106上。頂電極110可包括金、鉑、釕、銥、鈦、鋁、銅、鉭、鎢、銥-鉭合金或銦錫氧化物、或其之任一合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，例如為氮化坦、氮化鈦、氮化鈦鋁、鎢化鈦或其組合。頂電極層110之厚度可介於約100-500奈米。
第1B圖為一電路圖，顯示了依據本發明多個實施例之一種電阻式隨機存取記憶胞(RRAM cell，下稱RRAM 胞)150。RRAM胞150包括了一電晶體160以及如第1A圖所示之一RRAM結構100。RRAM結構100與電晶體160係形成於一半導體基板上。RRAM結構100係電性連結於電晶體160。舉例來說，RRAM結構100之電極104A/110之一係電性連結於電晶體160之源極/汲極區之一。電晶體160之另一源極/汲極區則藉由源極線接觸物161而電性連結於一源極線SL。RRAM結構100之另一電極104A/110之係藉由一位元線接觸物162而電性連結於一位元線BL。電晶體160之閘極(gate)係藉由一閘接觸物163而電性連結於一字元線WL。依據本發明之多個實施例之RRAM胞150係為1T1R記憶胞，其記由至少四個電性連結情形的控制以讀取(read)、寫入(write)、及生成(form)此記憶胞。特別地，電晶體160之閘極的閘接觸物163控制了一閘極電壓(gate voltage)，其允許電晶體之通道的導通。可使用一主體接觸物(body contact)164以連結半導體基板，並提供用於偏壓電晶體160之一接地勢(ground)。源極線接觸物161以及位元線接觸物162可直接地或透過電晶體150而連結於RRAM結構100。
依據部分實施例之RRAM胞150的操作可參照第1A、1B圖而進行描述。於記憶胞的”生成(form)”操作中，一特定電壓則導通並跨越了介於底電極104A/B與頂電極110之間的RRAM結構100。此電壓的提供係自源極接觸物162橫跨至源極線接觸物161而通過電晶體160。此”生成”電壓通常為不同於讀取或寫入記憶胞之一電壓，且其通常具有一較高絕對值或具有一不同極性(polarity)。於一範例中，此電壓差異可為3伏特或更大，或約為5伏特。於”生成”操作時，可藉由主體接觸物164 以提供一偏壓。於部分實施例中，可繞道與此記憶胞相關之電晶體而直接透過多層內連物(MLI)提供此”生成”偏壓。
於”生成”操作之後，可形成橫跨電阻材料層106之一或多個絲狀導電物(filament conductors)。此時跨越電阻材料層106之電阻值係處於低電阻值狀態，當電晶體被選擇時便可為高電流所通過。於寫入(write)操作中，可藉由通過不同於形成電壓之一電壓以切斷(break)此一或多個絲狀導電物。於部分實施例中，相較於”生成”電壓，”寫入”電壓可具有一不同極性。於一範例中，此些電壓值差異可約為1伏特。於切斷此一或多個絲狀導電物後，跨越電阻材料層106之電阻值係處於高電阻值，而當電晶體被選擇時，僅低電流或沒有電流可通過之。於一後續”寫入(write)”操作中，可施加少於”形成”電壓之另一不同電壓以重新連結被切斷之此些絲狀導電物。藉由切斷(break)或重新連結(reconnect)此些絲狀導電物，當電源移除後並不會改變儲存於記憶胞內之此些高電阻值或低電阻值。此些高電壓值或低電壓值可分別讀取為”0”或”1”。於”讀取(read)”操作中，可施加跨越RRAM結構100之一”讀取”電壓。於部分範例中，此”讀取”電壓可介於約0.3-0.5伏特。此讀取電壓可遠小於”寫入”電壓，以避免將記憶胞誤寫成為不同之數值。
如RRAM胞150之一記憶胞通常連結於數個記憶胞之一陣列物，或者是埋設於一邏輯裝置內或作為一單獨記憶裝置之用。記憶胞陣列物可依照位元線與字元線而排列。舉例來說，如第1B圖所示，位元線接觸物162係連結於記憶胞陣列物之位元線BL以及閘極接觸物163係連結於記憶胞陣列物之字元 線WL。
第2圖為一流程圖，顯示了依據本發明之多個實施例之一種電阻式隨機存取記憶胞(RRAM cell，下稱RRAM胞)之製造方法200。此製造方法200之多個操作將透過如第3-11圖之剖面圖進行討論。於製造方法200之操作201中，提供具有多個電晶體以及位於此些電晶體上之一或多個金屬/介電層(metal/dielectric layers)之一半導體基板。此半導體基板可為一矽基板。或者，此基板可包括另一元素態半導體，例如為鍺；包括碳化矽之一化合物半導體；包括矽鍺之一合金半導體；或其組合。於部分實施例中，此基板係為一絕緣層上覆矽(SOI)基板。此基板可包括數個摻雜區，例如為p井區與n井區。於本發明中，晶圓係作為一工件(workpiece)之用，而其包括了半導體基板以及形成於半導體基板之內或之上且與相附著之多個構件。此晶圓可位於多個製造階段中並經過了互補型金氧半導體(CMOS)製程的處理。此些電晶體可藉由已知電晶體製程所製程且可為一平面型電晶體(planar transistor)，例如為多晶矽閘電晶體或高介電常數金屬閘電晶體、或如鰭型場效電晶體之多重閘電晶體。於此些電晶體形成後，於此些電晶體上形成一多層內連物(MLI)之一或多個金屬/介電層。依據部分實施例，於電晶體之上形成有四個金屬/介電層。
於操作203內，於此一或多個金屬/介電層上沉積一第一電阻式隨機存取記憶體(RRAM)停止層(下稱第一RRAM停止層)。此第一RRAM停止層可為碳化矽、碳氧化矽、氮化矽、碳摻雜氮化矽或碳摻雜氧化矽。第一RRAM停止層係經過選 擇，因而相較於底電極材料可具有不同之一蝕刻選擇率。第一RRAM停止層係採用如電漿加強型化學氣相沉積(PECVD)、高密度電漿加強型化學氣相沉積(HDP CVD)、感應耦合型電漿化學氣相沉積(ICP CVD)或熱化學氣相沉積(thermal CVD)之一化學氣相沉積製程而沉積於經平坦化之金屬/介電層上。
於操作205中，於第一RRAM停止層內圖案化形成一底電極開口(bottom electrode via)。此底電極開口的形成係首先沉積一阻劑於一第一RRAM停止層上、將阻劑層之一部暴露於一射線中、顯影阻劑以及採用阻劑作為蝕刻罩幕以於第一RRAM停止層內蝕刻形成此底電極開口。第3圖為一剖面圖，顯示了於操作205之後之晶圓的數個部分。晶圓300包括了一電阻式隨機存取記憶體(RRAM)部301(下稱RRAM部)以及一邏輯裝置(logic device)部303。製造方法200之多個操作係於RRAM部301中施行，而於邏輯裝置部303內則施行傳統之多重內連物(MLI)製程。位於RRAM下方之電晶體與金屬/介電層則並未顯示。如第3圖所示之剖面圖則包括了一金屬/介電層305，其包括了金屬構件311與介電材料313。第一RRAM停止層307係設置於RRAM部301與邏輯裝置部303內之金屬/介電層305上。底電極開口309則形成於RRAM部301內之金屬構件311上之第一RRAM停止層307內。
請再次參照第2圖，於操作207中，於底電極開口內以及第一RRAM停止層上沈積一底電極層。此底電極層可為採用物理氣相沉積(PVD)製程或電鍍製程所沈積之氮化鉭、氮化鈦、鎢或銅。於部分範例中，可先沉積一襯層(liner layer) 或一阻障層(barrier layer)，接著採用此些習知沉積方法之一沉積主要材料。由於底電極層的沉積填滿了底電極開口並覆蓋了第一RRAM停止層，相較於位於底電極層未覆蓋底電極開口之底電極層部份，位於底電極開口上之底電極層之部分可具有不同之厚度。第4圖為剖面圖，顯示了於操作207後包括了位於第一RRAM停止層上之底電極層401之晶圓之數個部份。如第4圖所示，位於底電極開口上之底電極層401的頂面為非平整的。
請繼續參照第2圖，於操作209中，平坦化底電極層。此平坦化可藉由一化學機械研磨(CMP)製程所施行。此平坦化係經過調整，以最小化底電極之頂部的厚度差異。請參照第5圖，底電極層501可包括一頂部501A與開口部501B。尺寸503係為位於第一RRAM停止層307上之底電極之頂部501A之厚度，而尺寸505則為位於底電極之開口部501B上之底電極之頂部501A之厚度。此些尺寸505與尺寸503之比率約為0.95或更大，最多為1。由於底電極沉積時之碟化情形(dishing)，於一平坦化製程之後，尺寸505不太可能大於尺寸503。底電極之頂部501A之高均勻度則提供了操作中之一均勻電場以及增加了記憶胞的準確率。
請繼續參照第2圖，於操作211中，於底電極上依序沉積一電阻材料層、一上蓋層、以及一頂電極層。此RRAM之電阻材料層係為金屬氧化物，其可為氧化鉿、氧化釕、氧化鋁、氧化鎳、氧化鉭、氧化鈦、或其他可作為電阻材料層之已知氧化物。此金屬氧化物可具有非化學計量比之氧氣與金屬比例。依照所使用之沉積方法，可調整氧氣與金屬比例以及其他 製程條件以達到特定之電阻材料層特性。舉例來說，某一組條件可導致低”生成”電壓，而另一組條件可能導致低”讀取”電壓。可沉積此金屬氧化物。於部分實施例中，金屬氧化物可為過渡金屬氧化物。於其他實施例中，電阻材料層可為金屬之氮氧化物(metal oxynitride)。
電阻材料層可藉由如具有包括金屬與氧氣之前驅物之原子層沉積之一適當技術所形成。亦可使用其他之化學氣相沉積技術。於另一範例中，電阻材料層可由物理氣相沉積(PVD)所形成，例如為採用金屬靶材及具有氧氣及非必須之氮氣等氣體供應之物理氣相沉積腔體內之濺鍍製程。於又一實施例中，電阻材料層可採用一電子束沉積製程形成。電阻材料層可具有介於約20-100埃，或介於約40-100埃之一厚度。較厚的電阻材料層將造成較高的生成電壓。然而，薄的電阻材料層則可能於過度蝕刻時有漏電之疑慮，且其對於表面及厚度的非均勻性較為敏感。
位於電阻材料層上之RRAM的上蓋層為金屬。於不同實施例中，上蓋層包括如鈦、鉿、鉑、及/或鉭。上蓋層可採用物理氣相沉積、或如原子層沉積之化學氣相沉積所沈積。上蓋層可具有介於約20-100埃或介於約40-80埃之一厚度。
頂電極可為金屬、金屬氮化物、摻雜多晶矽或其他適當之導電材料。舉例來說，頂電極層可為氮化鉭、氮化鈦、或鉑。頂電極可由物理氣相沈積、包括原子層沈積之化學氣相沈積或其他之適當技術所形成，且具有介於約100-500埃之一厚度。或者，頂電極可包括其他之適當導電材料，以電性連結 於此裝置與內連結構之用於電性繞線之其他部。
於部分實施例中，此些膜層可於一系統內沉積形成而無需破真空。特別地，可於同一腔體內或於位於相同真空系統中之不同腔體內沉積此一或多個膜層。於其他實施例中，可使用一個以上之半導體製程系統。第6圖為一剖面圖，顯示了位於底電極501上之電阻材料層601上之上蓋層603上之頂電極605。
請繼續參照第2圖，於操作213中，圖案化形成具有第一寬度之頂電極。此圖案化包括了一微影操作，其包括了沉積阻劑、藉由曝露阻劑於一射線中以形成一圖案、以及顯影阻劑以形成一阻劑圖案。接著使用此阻劑圖案作為一蝕刻罩幕，以保護RRAM結構之特定部分。如第7圖所示，自晶圓之RRAM部301內移除頂電極層705之一部以及上蓋層703之一部，以及自晶圓之邏輯裝置部303內移除所有的頂電極層705與上蓋層703。如第7圖所示，頂電極705具有一寬度W1，而上蓋層703(如果有使用)具有殘留於電阻材料層601上之一寬度W1。於部分實施例中，上蓋層與頂電極層可採用相同材料而形成，但採用不同製程以改變特定之材料特性。蝕刻製程於抵達電阻材料層601時將停止。目前已有技術可當抵達一新材料層時偵測蝕刻終點，以限制過度蝕刻量。
請繼續參照第2圖，於操作215中，圖案化形成具有一第二寬度之底電極。如同頂電極的圖案化，此圖案化包括搭配不同於操作213內所使用之光罩之沉積、曝光與顯影阻劑。於眾多實施例中，係先沉積硬罩幕層於頂電極與上蓋層 上，以及採用阻劑用作為一蝕刻罩幕以先定義硬罩幕層。如第8圖所示，一阻劑/硬罩幕805係覆蓋了頂電極705與上蓋層703且具有一寬度W2。此阻劑/硬罩幕805係作為一蝕刻罩幕，以移除第7圖內電阻材料層601與底電極層501之一部，以形成電阻材料層801與底電極803。於此蝕刻中，所使用之蝕刻劑亦會攻擊阻劑/硬罩幕805材料，進而使得於移除底電極之不要部分的時間中，亦同時去除了此阻劑/硬罩幕805。
依據本發明之多個實施例，寬度W1與W2之比率少於約0.75。當此比率大於約0.75時，側壁缺陷可能造成起始胞漏電流(initial cell leakage)的增加。特別地，當此比率約為1時，僅需使用一罩幕以抵達底電極處，如同目前提案中1T1R記憶胞的製作情形。於蝕刻底電極時，底電極材料的再沉積以及上蓋層與電阻材料層的側壁的毀損將造成導電路徑的形成。依據本發明，於蝕刻底電極時，阻劑/硬罩幕805可保護珍貴的側壁。當阻劑/硬罩幕805夠厚而可忍受所使用之高能量蝕刻以移除底電極之不要部分，便可最小化上蓋層之側壁效應。然而，當W1與W2之比率介於約0.75-1時，阻劑/硬罩幕805將早於移除所有的底電極之不要部分之前先被消耗完畢。如此，當W1與W2比率介於約0.75與1時，需使用相對於底電極而具有極佳蝕刻選擇比之罩幕材料。
電阻材料層801之一部亦可能受到底電極材料的再沉積以及蝕刻的側壁效應的毀損。然而，當上述比率約為0.75或更小時，受毀損部分(例如為電阻材料層801未為上方之上蓋層所覆蓋之一角落)則不會是於操作時的導電路徑之一部 且不會影響記憶胞操作。
當觀察到記憶胞漏電之優勢係得益於約0.75或更少之W1/W2比率，然而更小之W1/W2比率並不會持續改善記憶胞的表現。當於如少於約0.55之W1/W2比率中，可使得於一裝置內具有小或沒有漏電流，其係使用較大矽體積但僅獲得小改善或沒有得到改善。因此，依據本發明之多個實施例，W1與W2之最佳比率約為0.55至0.75，雖然並不排除其他之W1/W2比率。
底電極803包括了兩個部分：一為頂部803A以及另一為開口部803B。底電極803之開口部803B與底電極層501之開口部501並無不同。然而，底電極803之頂部803A則小於底電極層501之頂部501A。
請繼續參照第2圖，於操作217中，沉積一第二第二電阻式隨機存取記憶體(RRAM)停止層及沉積一介電層於第二RRAM停止層上。此第二RRAM停止層與第一RRAM停止層可具有相同材料。第二RRAM停止層可為碳化矽、氮氧化矽、氮化矽、碳摻雜氮化矽或碳摻雜氧化矽。第二RRAM停止層係經過選擇而相較於所覆蓋之介電層材料具有不同之蝕刻選擇比。第二RRAM停止層係採用如電漿加強型化學氣相沉積(PECVD)、高密度電漿加強型化學氣相沉積(HDP CVD)、感應耦合型電漿化學氣相沉積(ICP CVD)或熱化學氣相沉積(thermal CVD)之一化學氣相沉積製程而順應地沉積於RRAM結構上。此順應之製程裕度(process window)部分依賴於RRAM結構的深寬比，而其與頂電極之厚度有關。因此多個實施例 中，頂電極的厚度不大於500埃。
介電層係沉積於第二RRAM停止層上。此介電層可具有與第3圖內位於金屬/介電層305內之介電材料313相同之材料。此介電層可為氧化矽、如多孔氧化矽層之低介電常數氧化矽、或其他常用之層間介電材料。此介電層係完全地填入於介於相鄰RRAM結構之間的區域且覆蓋了此些RRAM結構。
請繼續參照第2圖，於操作219中，平坦化此介電層。依照沉積之方法，介電層可能具有非平坦之一頂面。於後續接觸物蝕刻之中，此非平坦之頂面可造成不期望的過度蝕刻以及於其他部分特定部分的底切情形。通常係使用化學機械研磨製程以平坦化此介電層。
於操作221中圖案化形成一頂電極開口。此頂電極開口自介電層之頂部延伸至頂電極處。操作221可依照兩個步驟而施行：於第一步驟中，第一圖案化與蝕刻停止於第二RRAM停止層的頂部，以及於一第二步驟中，蝕刻穿透第二RRAM停止層至頂電極處。第一步驟內之圖案化與蝕刻係採用已知製程而施行。第二步驟內之蝕刻穿透第二RRAM停止層則可與於操作223之一部分內於邏輯裝置內的接觸物蝕刻一起施行。
第9圖顯示了於操作221後之一剖面圖。第二RRAM停止層901順應地覆蓋了RRAM結構。介電層903則填入於相鄰RRAM結構間之空間內並覆蓋了RRAM結構。於介電層903內蝕刻形成向下延伸至第二RRAM停止層901之頂電極開口905。於圖示階段之中，頂電極開口905並未抵達頂電極處，然而頂電極開口905則於一後續操作中延伸至頂電極處，以形成與RRAM 結構之電性連結情形。
於操作223中，於介電層內圖案化形成邏輯裝置部303之一接觸開口。此接觸開口自介電層之頂部延伸至第一RRAM停止層下方之金屬構件處。操作223可依照兩個步驟施行：於第一步驟中，第一圖案化與蝕刻停止於第一RRAM停止層之頂部，以及於第二步驟中，蝕刻穿過第一RRAM停止層至金屬/介電層內之金屬構件處。第一步驟中之圖案化與蝕刻採用已知方法而施行。第二步驟中之蝕刻穿過第一RRAM停止層可與操作221之一部中之於RRAM部內之頂電極開口蝕刻同時施行。
第10圖為一剖面圖，顯示了RRAM部301與邏輯裝置部303於操作221與223時之中間階段。當此些操作221與223於兩個步驟中施行，操作221與223之最後步驟可一起施行。於第10圖之RRAM部301中，則形成了一頂電極開口1001，其具有少部分之第二RRAM停止層901殘留於頂電極開口1001之底部。於第10圖之邏輯裝置部303中，則形成了一接觸開口1003，其具有少部分之第一RRAM停止層307殘留於接觸開口1003之底部。由於頂電極開口1001與接觸開口1003之深度以及被蝕刻之材料組成不同，因此操作221與223之第一步驟可分別施行，以確保良好的製程穩定度。最後，使用了兩道光罩，一道用於操作221以形成用於頂電極開口，以及另一道用於操作223以形成接觸開口。可同時移除位於RRAM部301內之第二RRAM停止層901之剩餘部以及位於邏輯裝置部303之第一RRAM停止層307內之剩餘部，以露出頂電極705與金屬構件311。
依據本發明之部分實施例中用於RRAM記憶胞製程之數道光罩並非適用於傳統之互補型金氧半導體(CMOS)製程之中。第一道額外光罩為用於圖案化形成底電極開口之光罩。第二道額外光罩為用於圖案化形成頂電極之光罩。第三道額外光罩為用於圖案化形成底電極之光罩。最後之第四道額外光罩則為用於圖案化形成頂電極開口之光罩。因此，相較於沒有RRAM結構之傳統CMOS製程，本發明之埋設的RRAM可藉由四道額外光罩所形成。於部分實施例中，此些額外光罩之一可為可用於具有可重複使用的之一圖案之另一操作之一光罩。於部分實施例中，一重複使用圖案可為一反相阻劑。舉例來說，於部分實施例中，藉由RRAM結構的設計可使得底電極開口與頂電極開口大體重疊，因而可重複使用第一道額外光罩為四道光罩。於其他實施例中，於一或多個微影操作中的製程參數的調整則允許了光罩的再使用情形，縱使所形成之元件大體沒有重疊。舉例來說，可使用正型阻劑以替代負型阻劑或顛倒使用，以於曝光操作於一角度施行時形成了不同之圖案。
請再次參照第2圖，於操作225中，於頂電極開口與接觸開口內填入一導電材料，通常為金屬。此填入亦可包括除金屬導體外之一或多個襯層或阻障層。此襯層及/或阻障層可為導電的，且採用化學氣相沉積或物理氣相沉積所沉積。上述金屬可藉由物理氣相沉積、或如電化學鍍之電鍍方法之一所沉積。第11圖為一剖面圖，顯示了包括位於RRAM部301之一RRAM結構以及一邏輯裝置部303之裝置之部分製造情形。第10圖內所示之頂電極開口與接觸開口則已填滿，以形成如第11圖 所示之頂電極接觸物1101與接觸物1103。
請參照第2圖，於操作227中，於RRAM上形成一第二金屬/介電層。第11圖內之第二金屬/介電層1105可依照相似於位於RRAM結構下方之第一金屬/介電層之相同方式而形成。於部分實施例中，藉由平坦化以移除填入於頂電極開口與接觸開口處之過量金屬、沉積新的介電材料、於新的介電材料內圖案化與蝕刻形成金屬導線溝槽，以及填滿金屬導線溝槽以形成第二金屬/介電層。於部分實施例中，金屬導線溝槽的圖案化與蝕刻可早於頂電極開口與接觸開口被填滿之前。當所使用尺寸可為填入製程所允許時，可使用一填入操作以同時填滿此些接觸物與金屬溝槽。此第一金屬/介電層可為位於晶圓上之一第四金屬層，而此第二金屬/介電層上可為位於晶圓上之一第五金屬層。於操作227之後，便完成了依據本發明之多個實施例之如第1A圖所示之RRAM結構。
依據一目的，本發明係關於一種電阻式隨機存取記憶胞，包括：一電晶體；以及一電阻式隨機存取記憶體結構，連結於該電晶體。此電阻式隨機存取記憶體結構包括：一底電極，具有一開口部與一頂部，其中該底電極之該開口部係埋設於一第一電阻式隨機存取記憶體停止層內；一電阻材料層，位於該底電極上，且具有與該底電極之該頂部之一相同寬度；以及一頂電極，位於該電阻材料層上，且具有少於該電阻材料層之一寬度。依據部分實施例，頂電極之寬度與底電極之寬度之間的比率約為0.75至約0.55。
依據另一目的，本發明係關於一種電阻式隨機存 取記憶胞，包括：一電晶體；一電阻式隨機存取記憶體結構，連結於該電晶體；以及一導電材料，連結於該電阻式隨機存取記憶體結構之一頂電極。此電阻式隨機存取記憶體結構更包括：一底電極，具有一開口部與一頂部，其中該底電極之該開口部係埋設於一電阻式隨機存取記憶體停止層內；一電阻材料層，位於該底電極上；以及一頂電極，位於該電阻材料層上，且具有少於該電阻材料層之一寬度。該頂電極更包括：一頂面，高於該電阻材料層與該底電極；一側面，自該頂面朝向該電阻材料層與該底電極而向下延伸；以及小於該底電極之該頂部之一較小寬度。
依據又一目的，本發明係關於一種電阻式隨機存取記憶胞之製造方法。此製造方法包括：形成一電晶體於一基板上；沉積一電阻式隨機存取記憶體停止層於該基板上；形成一底電極開口於該電阻式隨機存取記憶體停止層內；沉積一底電極層於該底電極開口內及於該電阻式隨機存取記憶體停止層上；沉積一電阻材料層於該底電極層上；沉積一頂電極層於該電阻材料層上；以及於形成該底電極後，圖案化該底電極層以形成一底電極。該頂電極具有小於該底電極之一寬度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧電阻式隨機存取記憶體(RRAM)結構
102‧‧‧電阻式隨機存取記憶體(RRAM)停止層
104A‧‧‧底電極之開口部
104B‧‧‧底電極之頂部
106‧‧‧電阻材料層
108‧‧‧上蓋層
110‧‧‧頂電極
110a‧‧‧頂面
110b‧‧‧側面
112‧‧‧金屬構件
114‧‧‧介電層
116‧‧‧第二電阻式隨機存取記憶體(RRAM)停止層
118A‧‧‧開口接觸物
118B‧‧‧金屬元件
120‧‧‧介電材料
122‧‧‧介電材料

Claims (10)

  1. 一種電阻式隨機存取記憶胞，包括：一電晶體；以及一電阻式隨機存取記憶體結構，連結於該電晶體，且包括：一底電極，具有一開口部與一頂部，其中該底電極之該開口部係埋設於一第一電阻式隨機存取記憶體停止層內；一電阻材料層，位於該底電極上，且具有與該底電極之該頂部之一相同寬度；以及一頂電極，位於該電阻材料層上，且具有少於該電阻材料層之一寬度，且該頂電極之整體寬度為大體不變的。
  2. 如申請專利範圍第1項所述之電阻式隨機存取記憶胞，其中該電阻式隨機存取記憶體結構更包括一上蓋層，位於該電阻材料層上。
  3. 如申請專利範圍第1項所述之電阻式隨機存取記憶胞，其中該頂電極之該寬度與該底電極之該寬度之間具有介於約0.55-0.75之一比率。
  4. 如申請專利範圍第1項所述之電阻式隨機存取記憶胞，其中該底電極之該頂部具有約95%或大於95%之均勻度。
  5. 一種電阻式隨機存取記憶胞，包括：一電晶體；一電阻式隨機存取記憶體結構，連結於該電晶體，且包括：一底電極，具有一開口部與一頂部，其中該底電極之該開口部係埋設於一第一電阻式隨機存取記憶體停止層內； 一電阻材料層，位於該底電極上；一頂電極，位於該電阻材料層上，且具有少於該電阻材料層之一寬度；一導電材料，連結於該電阻式隨機存取記憶體結構之該頂電極；以及一連續的第二電阻式隨機存取記憶體停止層，直接接觸該頂電極之一頂面和一側面與該底電極之一側面；其中該頂電極包括：該頂面，高於該電阻材料層與該底電極；該側面，自該頂面朝向該電阻材料層與該底電極而向下延伸；以及小於該底電極之該頂部之一較小寬度。
  6. 一種電阻式隨機存取記憶胞之製造方法，包括：形成一電晶體於一基板上；沉積一電阻式隨機存取記憶體停止層於該基板上；形成一底電極開口於該電阻式隨機存取記憶體停止層內；沉積一底電極層於該底電極開口內及於該電阻式隨機存取記憶體停止層上；沉積一電阻材料層於該底電極層上；沉積一頂電極層於該電阻材料層上；圖案化該頂電極層以形成一頂電極；以及於形成該頂電極後，圖案化該底電極層以形成一底電極，其中該頂電極具有小於該底電極之一寬度，且該頂電極之整體寬度為大體不變的。
  7. 如申請專利範圍第6項所述之電阻式隨機存取記憶胞之製造方法，更包括：形成兩個或多於兩個之金屬內連層，位於該電晶體與該電阻式隨機存取記憶體停止層之間。
  8. 如申請專利範圍第6項所述之電阻式隨機存取記憶胞之製造方法，更包括：平坦化該底電極層，其中於該平坦化後，於該底電極開口上之該底電極層之一部具有約95%或95%以上之均勻度。
  9. 如申請專利範圍第6項所述之電阻式隨機存取記憶胞之製造方法，其中該頂電極之該寬度與該底電極之該寬度之間具有介於約0.55-0.75之比率。
  10. 如申請專利範圍第6項所述之電阻式隨機存取記憶胞之製造方法，更包括：早於沉積該頂電極層之前，沉積一上蓋層於該電阻材料層上。
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