TWI557812B - 半導體裝置及其製造方法 - Google Patents

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TWI557812B
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film
interlayer insulating
insulating film
wiring
forming
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松本雅弘
藤澤雅彥
大崎明彥
石井敦司
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瑞薩電子股份有限公司
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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置及其製造技術，尤其係關於一種以利用樹脂進行覆蓋之方式封裝具有多層配線結構之半導體晶片的半導體裝置及有效應用其製造之技術。
於日本專利特開2006-32864號公報(專利文獻1)中，記載有於半導體基板上形成有多層配線之結構。具體而言，係於半導體基板上形成半導體元件，以覆蓋該半導體元件之方式形成接觸層間絕緣膜。而且，於該接觸層間絕緣膜，形成有與半導體元件電性連接之插塞。於形成插塞之接觸層間絕緣膜上形成有包含通常之金屬層之配線，並以覆蓋該配線之方式形成有包含硼磷矽玻璃之平坦化絕緣層。於平坦化絕緣層上形成有包含SiOC膜之第1絕緣層，並以嵌入至該第1絕緣層之方式形成有包含銅膜之第1嵌入配線。而且，於形成有第1嵌入配線之第1絕緣層上形成有第2絕緣層。該第2絕緣層係為介電常數相對較高之下層絕緣層、與作為低介電常數之包含聚芳醚之上層絕緣層之積層結構。此時，使構成第2絕緣層之下層絕緣層形成有插塞，且於構成第2絕緣層之上層絕緣層形成有包含銅膜之第2嵌入配線。
[先前技術文獻] [專利文獻]
專利文獻1：日本專利特開2006-32864號公報
於構成半導體晶片之半導體基板上，形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)，且於該MISFET上形成有多層配線。近年來，為了實現半導體晶片之高積體化，多層配線之微細化不斷發展。因此，配線之微細化引起之高電阻化、及配線間之距離縮短引起之寄生電容之增加成為日益明顯之問題。即，於多層配線中流入有電信號，但因配線之高電阻化與配線間之寄生電容之增加，而會產生電信號之延遲。例如，時序較為重要之電路存在著因流動於配線之電信號之延遲引起故障，而無法作為正常電路發揮功能之虞。由此可知，為了防止流動於配線之電信號之延遲，而必需抑制配線之高電阻化，及減小配線間之寄生電容。
因此，近年來，係將構成多層配線之材料由鋁膜換成銅膜。即，原因在於與鋁膜相比，銅膜之電阻率較低，因此即便使配線微細化，亦可抑制配線之高電阻化。進而，自減小配線間之寄生容量之觀點考慮，而由介電常數低之低介電常數膜構成存在於配線間之層間絕緣膜之一部分。如上所述，具有多層配線之半導體裝置為了實現高性能化，而使用銅膜作為配線之材料，且於層間絕緣膜之一部分中使用低介電常數膜。
半導體晶片係藉由所謂後製程而得以封裝化。例如，後製程係於將半導體晶片搭載於配線基板上之後，利用焊線將形成於半導體晶片上之焊墊、與形成於配線基板上之端子連接。其後，對利用樹脂使半導體晶片密封之半導體晶片進行封裝化處理。完成後之封裝體係於各種溫度條件下使用，因此即便應對大範圍之溫度變化亦必需能夠正常動作。由此，半導體晶片係於封裝化之後進行溫度循環試驗。
例如，若對利用樹脂密封半導體晶片之封裝進行溫度循環試驗，則於樹脂與半導體晶片中，熱膨脹率及楊氏模數不同，因此半導體晶片受到應力。此時，層間絕緣膜之一部分中使用低介電常數膜之半導體晶片將尤其於低介電常數膜中產生膜剝落。即，表明如下情況：由於溫度循環試驗中進行之溫度變化，使得半導體晶片與樹脂之間之熱膨脹率及楊氏模數不同，導致半導體晶片中產生應力，並藉由該半導體晶片中產生之應力，而於低介電常數膜中產生膜剝落。若於半導體晶片內產生層間絕緣膜之膜剝落，則半導體晶片作為元件變得不合格，使得半導體裝置之可靠性降低。
本發明之目的在於提供一種即便於層間絕緣膜之一部分中使用介電常數低於氧化矽膜之低介電常數膜，亦可提高半導體裝置之可靠性之技術。
本發明之上述及其他目的與新穎之特徵可由本說明書之描述及隨附圖式而明確。
本申請案揭示之發明中具代表性者之概要簡單說明如下。
具代表性之實施形態中之半導體裝置之製造方法包括下述步驟：(a)於半導體基板上形成MISFET；(b)於上述半導體基板上形成覆蓋上述MISFET之接觸層間絕緣膜；以及(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述第1插塞與上述MISFET電性連接。而且，上述半導體裝置之製造方法包括下述步驟：(d)於形成有上述第1插塞之上述接觸層間絕緣膜上形成第1層間絕緣膜；以及(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接。上述半導體裝置之製造方法進而包括下述步驟：(f)於形成有上述第1層配線之上述第1層間絕緣膜上形成第2層間絕緣膜；以及(g)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而將上述第2層配線與上述第1層配線電性連接。繼而，上述半導體裝置之製造方法包括下述步驟：(h)於上述第2層間絕緣膜上進而形成多層配線；(i)於上述多層配線之最上層配線上形成鈍化膜；以及(j)於上述鈍化膜中形成開口部，並使上述最上層配線之一部分自上述開口部中露出，藉此形成焊墊。繼而，上述半導體裝置之製造方法包括下述步驟：(k)將上述半導體基板切片為半導體晶片；以及(l)封裝上述半導體晶片；且，上述(l)步驟包括利用樹脂將至少上述半導體晶片之一部分密封之步驟。此處，該半導體裝置之製造方法之特徵在於：在上述接觸層間絕緣膜、上述第1層間絕緣膜及上述第2層間絕緣膜之中，上述接觸層間絕緣膜係由楊氏模數最高之高楊氏模數膜所形成，上述第2層間絕緣膜係由楊氏模數最低之低楊氏模數膜所形成，上述第1層間絕緣膜係由低於上述接觸層間絕緣膜之楊氏模數且高於上述第2層間絕緣膜之楊氏模數之中楊氏模數膜所形成。
而且，具代表性之實施形態之半導體裝置包括：(a)半導體晶片，其包含焊墊；以及(b)封裝體，其封裝上述半導體晶片；上述封裝體包含將至少上述半導體晶片之一部分密封之樹脂體。另一方面，上述半導體晶片包括：(a1)半導體基板；(a2)MISFET，其形成於上述半導體基板上；(a3)接觸層間絕緣膜，其覆蓋上述MISFET而形成於上述半導體基板上；(a4)第1插塞，其貫通上述接觸層間絕緣膜而與上述MISFET電性連接。上述半導體裝置進一步包括：(a5)第1層間絕緣膜，其形成於形成有上述第1插塞之上述接觸層間絕緣膜上；(a6)第1層配線，其形成於上述第1層間絕緣膜內，且與上述第1插塞電性連接；以及(a7)第2層間絕緣膜，其形成於形成有上述第1層配線之上述第1層間絕緣膜上。並且，上述半導體裝置包括：(a8)第2插塞，其形成於上述第2層間絕緣膜內，且與上述第1層配線電性連接；以及(a9)第2層配線，其形成於上述第2層間絕緣膜內，且與上述第2插塞電性連接。此時，該半導體裝置之特徵在於：在上述接觸層間絕緣膜、上述第1層間絕緣膜及上述第2層間絕緣膜之中，上述接觸層間絕緣膜係由楊氏模數最高之高楊氏模數膜所形成，上述第2層間絕緣膜係由楊氏模數最低之低楊氏模數膜所形成，上述第1層間絕緣膜係由低於上述接觸層間絕緣膜之楊氏模數且高於上述第2層間絕緣膜之楊氏模數之中楊氏模數膜所形成。
藉由本申請案揭示之發明中具代表性之實施形態的內容而獲得之效果簡單說明如下。
即便於層間絕緣膜之一部分中使用介電常數低於氧化矽膜之低介電常數膜，亦可提高半導體裝置之可靠性。
於以下實施形態中，為方便起見而於必要時分割成複數個區或實施形態進行說明，除了進行明確表示之情形外，該等並非彼此無關者，而是一者為另一者之一部分或全部之變形例、詳情、補充說明等之關係。
而且，於以下實施形態中，當提及要素之數量等(包括個數、數值、量、範圍等)時，除了特別明確表示之情形及原理上明確限定於特定之數量之情形等以外，並不限定於該特定之數量，可為特定之數量以上或者以下。
進而，於以下實施形態中，除了尤其明確表示之情形及原理上明確為必需之情形等以外，該構成要素(亦包括要素步驟等在內)勿庸置疑並非為必需條件。
同樣地，於以下實施形態中，當提及構成要素等之形狀、位置關係等時，除了特別明確表示之情形及原理上明確認為並非如此之情形等以外，包括實質上與該形狀等近似或類似者等。此情形對於上述數值及範圍亦為相同。
而且，於用以說明實施形態之所有圖中，原則上對同一構件標註同一符號，並省略其重複之說明。再者，為了便於理解圖式，即便平面圖亦存在標註影線之情形。
(實施形態1)
半導體裝置係由形成MISFET等半導體元件與多層配線之半導體晶片、及以覆蓋該半導體晶片之方式而形成之封裝所形成。封裝具備下述功能：(1)使形成於半導體晶片上之半導體元件與外部電路電性連接；(2)保護半導體晶片不受濕度及溫度等外部環境之影響，防止由振動及撞擊引起之破損或半導體晶片之特性劣化。進而，封裝亦一併包括下述功能：(3)使半導體晶片便於操作等；(4)散發半導體晶片動作時之熱，最大限度地發揮半導體元件之功能等。具有如此功能之封裝存在各種種類。以下，說明封裝之構成例。
圖1係表示封裝(封裝體)之構成例之剖面圖。於圖1中，配線基板WB之中央部形成有槽，且於該槽內配置有半導體晶片CHP。進而，於配線基板WB上形成有包含導體膜之配線CP，且形成於半導體晶片CHP上之焊墊PD與該配線CP藉由焊線W而電性連接。形成於配線基板WB上之配線CP係引出至配線基板WB之外部，且經由形成於配線基板WB上之配線CP，電性連結著半導體晶片與外部電路。半導體晶片CHP係藉由配線基板WB與上蓋(罩蓋)COV而密閉，並得到保護不受濕度及溫度等外部環境之影響。
封裝係於各種溫度條件下使用，因此必需對應大範圍之溫度變化能夠正常動作。由此，半導體晶片係於封裝化之後進行溫度循環試驗。此時，於圖1所示之封裝之情形時，半導體晶片CHP由於未經樹脂密封，因此即便封裝受到大範圍之溫度變化，亦不會於半導體晶片CHP中產生應力。即，於圖1所示之封裝中，半導體晶片CHP未經樹脂覆蓋。因此，認為於半導體晶片CHP與樹脂之間，熱膨脹率及楊氏模數之不同引起之應力不會作用於半導體晶片CHP。由此認為，於圖1所示之封裝中，半導體晶片CHP中產生之應力成為問題之情形較少。此處所謂應力係指包括壓縮應力及拉伸應力在內者。
其次，說明半導體晶片所受到之應力成為問題之封裝的構成例。圖2係表示封裝之其他構成例之剖面圖。於圖2中，於配線基板WB上搭載有半導體晶片CHP。形成於該半導體晶片CHP之焊墊PD係藉由焊線W而與形成於配線基板WB之端子TE電性連接。於配線基板WB之背面，形成有作為外部連接端子而發揮功能之焊錫球SB。配線基板WB中，形成於配線基板WB之主面之端子TE、與形成於配線基板WB之背面之焊錫球SB經由形成於配線基板WB內部之配線(未圖示)而電性連接。因此，形成於半導體晶片CHP之焊墊PD經由焊線W及端子TE而與作為外部連接端子之焊錫球SB電性連接。即，圖2所示之封裝係構成為可經由焊錫球SB而電性連接半導體晶片CHP與外部電路。
進而，圖2所示之封裝係於配線基板WB之主面側形成有樹脂MR。藉由該樹脂MR，而將形成於配線基板WB之主面上之半導體晶片CHP及焊線W密封。即，圖2所示之封裝係以覆蓋半導體晶片CHP之方式形成有樹脂MR，且半導體晶片CHP藉由樹脂MR而得到保護不受濕度及溫度等外部環境之影響。
如此般，圖2所示之封裝係利用樹脂MR來密封半導體晶片CHP，由此，因溫度循環試驗中之溫度變化，而使半導體晶片CHP受到應力作用。即，若溫度循環試驗引起之大範圍之溫度變化作用於封裝，則會由於半導體晶片CHP與樹脂MR之熱膨脹率及楊氏模數之不同，而使半導體晶片CHP中產生應力。若半導體晶片CHP中產生應力，則存在形成於半導體晶片CHP內之多層配線中產生膜剝落之問題之虞。
本實施形態1係以提供一種抑制因半導體晶片CHP所受之應力而於構成多層配線之層間絕緣膜間產生膜剝落的技術為目的。因此，本實施形態1中作為對象之封裝為半導體晶片CHP之一部分與樹脂MR接觸之結構。其原因可認為如此之封裝於半導體晶片CHP與樹脂MR之間，易於因熱膨脹率之差及楊氏模數之差而使半導體晶片CHP中產生應力。具體而言，例如，本實施形態1中作為對象之封裝係圖2所示之封裝而並非圖1所示之封裝。
以下，以半導體晶片CHP之至少一部分藉由樹脂MR而密封之封裝為前提，說明可藉由半導體晶片CHP所受之應力而抑制形成於半導體晶片CHP內之層間絕緣膜間之剝離的技術性思想。本實施形態1為了抑制因半導體晶片CHP所受之應力引起之層間絕緣膜間之剝離，而對形成於半導體晶片CHP之內部之層間絕緣膜進行設計。即，本實施形態1中之技術性思想並非減小半導體晶片CHP與樹脂MR之間產生之應力，而是以應力之產生為前提，對形成於半導體晶片CHP之內部之層間絕緣膜的構成進行設計。
首先，說明形成於半導體晶片CHP之元件結構。圖3係表示本實施形態1中之元件結構之剖面圖。於圖3中，包含矽單晶之半導體基板1S上形成有複數個MISFETQ。複數個MISFETQ形成於元件分離區域中經分離之活化區域，且形成為例如以下所示之構成。具體而言，於元件分離區域中經分離之活化區域形成有井，且於該井上形成有MISFETQ。MISFETQ係於半導體基板1S之主面上具有例如包含氧化矽膜之閘極絕緣膜，且於該閘極絕緣膜上具有閘極電極，該閘極電極包括多晶矽膜、與設置於該多晶矽膜上之矽化物膜(矽化鎳膜等)的積層膜。於閘極電極之兩側之側壁上，例如形成有包含氧化矽膜之測壁(sidewall)，並且淺雜質擴散區對準閘極電極而形成於該測壁下之半導體基板內。而且，深雜質擴散區係對準測壁而形成於淺雜質擴散區之外側。藉由一對淺雜質擴散區與一對深雜質擴散區，而分別形成有MISFETQ之源極區與汲極區。如上所述，於半導體基板1S上形成有MISFETQ。
繼而，如圖3所示，於形成有MISFETQ之半導體基板1S上形成有接觸層間絕緣膜CIL。該接觸層間絕緣膜CIL係由例如臭氧TEOS膜與電漿TEOS膜之積層膜所形成，上述臭氧TEOS膜係藉由以臭氧與TEOS(tetra ethyl ortho silicate，正矽酸四乙酯)為原料之熱CVD(chemical vapor deposition，化學氣相沈積)法而形成，上述電漿TEOS膜係設置於該臭氧TEOS膜上，且藉由以TEOS為原料之電漿CVD法而形成。而且，形成有貫通該接觸層間絕緣膜CIL而到達MISFETQ之源極區或汲極區之插塞PLG1。該插塞PLG1係藉由將例如包含鈦/氮化鈦膜(以下，鈦/氮化鈦膜表示由鈦與設於該鈦上之氮化鈦所形成之膜)之障壁導體膜、與形成於該障壁導體膜上之鎢膜嵌入至接觸孔而形成。鈦/氮化鈦膜係為了防止構成鎢膜之鎢擴散至矽中而設置之膜，用於在還原處理構成該鎢膜時之WF6(六氟化鎢)之CVD法中，防止氟侵蝕產生於接觸層間絕緣膜CIL或半導體基板1S中而引起損傷。再者，接觸層間絕緣膜CIL亦可由氧化矽膜(SiO2膜)、SiOF膜、或氮化矽膜中之任一者之膜所形成。
其次，於接觸層間絕緣膜CIL上形成有第1層配線L1。具體而言，第1層配線L1係以嵌入至層間絕緣膜IL1之方式而形成，上述層間絕緣膜IL1係形成於形成有插塞PLG1之接觸層間絕緣膜CIL上。即，將以銅為主體之膜(以下記為銅膜)嵌入至貫通層間絕緣膜IL且於底部露出插塞PLG1之配線槽內，藉此，形成第1層配線L1。層間絕緣膜IL1例如包括SiOC膜、HSQ((hydrogen silsesquioxane，含氫矽酸鹽)藉由塗佈步驟而形成，為具有Si-H鍵之氧化矽膜或含氫倍半矽氧烷)膜、或MSQ((methyl silsesquioxane，甲基矽倍半氧烷)藉由塗佈步驟而形成且具有Si-C鍵之氧化矽膜或含碳倍半矽氧烷)膜。此處，第1層配線L1於本說明書中有時亦稱作第1微細層。
繼而，於形成有第1層配線L1之層間絕緣膜IL1上形成有第2層配線L2。具體而言，於形成有第1層配線L1之層間絕緣膜IL1上形成障壁絕緣膜BI1，並於該障壁絕緣膜BI1上形成層間絕緣膜IL2。並且，於層間絕緣膜IL2上形成損傷保護膜DP1。障壁絕緣膜BI1係由例如SiCN膜與設於該SiCN膜上之SiCO膜之積層膜、SiC膜、或SiN膜中之任一者所形成，層間絕緣膜IL2係由例如具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜所形成。空孔之尺寸(直徑)例如為1 nm左右。損傷保護膜DP1係由例如SiOC膜所形成。於該障壁絕緣膜BI1、層間絕緣膜IL2及損傷保護膜DP1上以嵌入之方式形成有第2層配線L2及插塞PLG2。該第2層配線L2及插塞PLG2係由例如銅膜所形成。再者，包括SiCN膜及SiCO膜之積層膜亦可為包含選自SiCN膜或SiN膜之第1膜、與設於第1膜上且選自SiCO膜、氧化矽膜或TEOS膜之第2膜的積層膜。以下說明之包括SiCN膜及SiCO膜之積層膜亦為相同情況。
而且，以與第2層配線L2相同之方式，形成第3層配線L3~第5層配線L5。具體而言，於損傷保護膜DP1上形成障壁絕緣膜BI2，並於該障壁絕緣膜BI2上形成層間絕緣膜IL3。繼而，於層間絕緣膜IL3上形成損傷保護膜DP2。障壁絕緣膜BI2係由例如SiCN膜與設於該SiCN膜上之SiCO膜的積層膜、SiC膜、或SiN膜中之任一者所形成，而層間絕緣膜IL3係由例如具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜所形成。損傷保護膜DP2係由例如SiOC膜所形成。於該障壁絕緣膜BI2、層間絕緣膜IL3及損傷保護膜DP2上以嵌入之方式形成第2層配線L3及插塞PLG3。該第2層配線L3及插塞PLG3係由例如銅膜所形成。
繼而，於損傷保護膜DP1上形成障壁絕緣膜BI2，並於該障壁絕緣膜BI2上形成層間絕緣膜IL3。繼而，於層間絕緣膜IL3上形成損傷保護膜DP2。障壁絕緣膜BI2係由例如SiCN膜與設於該SiCN膜上之SiCO膜的積層膜、SiC膜、或SiN膜中之任一者所形成，而層間絕緣膜IL3係由例如具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜所形成。損傷保護膜DP2係由例如SiOC膜所形成。於該障壁絕緣膜BI2、層間絕緣膜IL3及損傷保護膜DP2上以嵌入之方式形成有第3層配線L3及插塞PLG3。該第2層配線L3及插塞PLG3係由例如銅膜所形成。
其次，於損傷保護膜DP2上形成障壁絕緣膜BI3，並於該障壁絕緣膜BI3上形成層間絕緣膜IL4。繼而，於層間絕緣膜IL4上形成損傷保護膜DP3。障壁絕緣膜BI3係由例如SiCN膜與設於該SiCN膜上之SiCO膜的積層膜、SiC膜、或SiN膜中之任一者所形成，層間絕緣膜IL4係由例如具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜所形成。損傷保護膜DP3係由例如SiOC膜所形成。於該障壁絕緣膜BI3、層間絕緣膜IL4及損傷保護膜DP3上以嵌入之方式形成有第4層配線L4及插塞PLG4。該第4層配線L4及插塞PLG4係由例如銅膜所形成。
進而，於損傷保護膜DP3上形成障壁絕緣膜BI4，並於該障壁絕緣膜BI4上形成層間絕緣膜IL5。繼而，於層間絕緣膜IL5上形成損傷保護膜DP4。障壁絕緣膜BI4係由例如SiCN膜與設於該SiCN膜上之SiCO膜的積層膜、SiC膜、或SiN膜中之任一者所形成，而層間絕緣膜IL5係由例如具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜所形成。損傷保護膜DP4係由例如SiOC膜所形成。於該障壁絕緣膜BI4、層間絕緣膜IL5及損傷保護膜DP4上以嵌入之方式形成有第5層配線L5及插塞PLG5。該第5層配線L5及插塞PLG5係由例如銅膜所形成。此處，於本說明書中有時亦將第2層配線L2~第5層配線L5統一稱作第2微細層。
繼而，於損傷保護膜DP4上形成障壁絕緣膜BI5，並於該障壁絕緣膜BI5上形成層間絕緣膜IL6。障壁絕緣膜BI5係由例如SiCN膜與設於該SiCN膜上之SiCO膜的積層膜、SiC膜、或SiN膜中之任一者所形成，而層間絕緣膜IL6係由例如SiOC膜、HSQ膜、或MSQ膜所形成。於該障壁絕緣膜BI5、層間絕緣膜IL6上以嵌入之方式形成有第6層配線L6及插塞PLG6。該第6層配線L6及插塞PLG6係由例如銅膜所形成。
其次，於層間絕緣膜IL6上形成障壁絕緣膜BI6，並於該障壁絕緣膜BI6上形成層間絕緣膜IL7。障壁絕緣膜BI6係由例如SiCN膜與設於該SiCN膜上之SiCO膜的積層膜、SiC膜、或SiN膜中之任一者所形成，而層間絕緣膜IL7係由例如SiOC膜、HSQ膜、或MSQ膜所形成。於該障壁絕緣膜BI6、層間絕緣膜IL7上以嵌入之方式形成有第7層配線L7及插塞PLG7。該第7層配線L7及插塞PLG7係由例如銅膜所形成。此處，於本說明書中有時亦將第6層配線L6與第7層配線L7統一稱作半域層。
進而，於層間絕緣膜IL7上形成障壁絕緣膜BI7a，並於該障壁絕緣膜BI7a上形成層間絕緣膜IL8a。繼而，於層間絕緣膜IL8a上形成蝕刻終止絕緣膜BI7b，並於該蝕刻終止絕緣膜BI7b上形成層間絕緣膜IL8b。障壁絕緣膜BI7a係由例如SiCN膜與SiCO膜之積層膜、SiC膜、或SiN膜中之任一者所形成，而蝕刻終止絕緣膜BI7b係由例如SiCN膜、SiC膜、或SiN膜中之任一者所形成，層間絕緣膜IL8a及層間絕緣膜IL8b係由例如氧化矽膜(SiO2膜)、SiOF膜、TEOS膜所形成。於障壁絕緣膜BI7a及層間絕緣膜IL8a上以嵌入之方式形成插塞PLG8，於蝕刻終止絕緣膜BI7b及層間絕緣膜IL8b上以嵌入之方式形成有第8層配線L8。該第8層配線L8及插塞PLG8係由例如銅膜所形成。此處，於本說明書中有時亦將第8層配線L8稱作全域層。
繼而，於層間絕緣膜IL8b上形成障壁絕緣膜BI8，並於該障壁絕緣膜BI8上形成層間絕緣膜IL9。障壁絕緣膜BI8係由例如SiCN膜與SiCO膜之積層膜、SiC膜、或SiN膜中之任一者所形成，層間絕緣膜IL9係由例如氧化矽膜(SiO2膜)、SiOF膜、及TEOS膜所形成。於障壁絕緣膜BI8及層間絕緣膜IL9上以嵌入之方式形成有插塞PLG9。繼而，於層間絕緣膜IL9上形成第9層配線L9。插塞PLG9與第9層配線L9係由例如鋁膜所形成。
於第9層配線L9上形成有作為表面保護膜之鈍化膜PAS，且第9層配線L9之一部分自形成於該鈍化膜PAS之開口部中露出。該第9層配線L9中露出之區域成為焊墊PD。鈍化膜PAS具有保護不被雜質侵入之功能，且由例如氧化矽膜與設於該氧化矽膜上之氮化矽膜所形成。繼而，於鈍化膜PAS上形成有聚醯亞胺膜PI。該聚醯亞胺膜PI中亦使形成有焊墊PD之區域開口。
於焊墊PD上連接有焊線W，包含連接有焊線W之焊墊PD之聚醯亞胺膜PI上，藉由樹脂MR而予以密封。圖3所示之元件結構係以上述方式構成，以下進而說明詳細之構成之一例。
圖4係表示圖3所示之元件結構中之第1層配線(第1微細層)L1與形成於該第1層配線L1上之第2層配線(第2微細層)L2之剖面圖。於圖4中，第1層配線L1係形成於配線槽內，該配線槽形成於例如包括SiOC膜之層間絕緣膜IL1上。具體而言，第1層配線L1包括：包含形成於配線槽之內壁上之鉭/氮化鉭膜(以下，鉭/氮化鉭膜表示包含氮化鉭與形成於該氮化鉭上之鉭所構成之膜)及鈦/氮化鈦膜的障壁導體膜BM1、及形成於該障壁導體膜BM1上且以嵌入配線槽之方式而形成的銅膜Cu1。如此般，以不直接在形成於層間絕緣膜IL1上之配線槽內形成銅膜而是形成障壁導體膜BM1，是為了防止構成銅膜之銅因熱處理等而擴散至構成半導體基板1S之矽中。即，銅原子對矽之擴散常數相對較大，故而容易擴散至矽中。此時，於半導體基板1S上形成有MISFETQ等半導體元件，若銅原子擴散至該等形成區域，會引起以耐壓不良等為代表之半導體元件之特性劣化。由此，需設置有障壁導體膜BM1，以避免銅原子自構成第1層配線之銅膜擴散。換言之，可知障壁導體膜BM1係為具有防止銅原子擴散之功能之膜。
而且，如圖4所示，於形成有第1層配線L1之層間絕緣膜IL1上形成有障壁絕緣膜BI1，且於該障壁絕緣膜BI1上形成有層間絕緣膜IL2。於層間絕緣膜IL2上形成有損傷保護膜DP1。此時，障壁絕緣膜BI1係包括SiCN膜BI1a與SiCO膜BI1b之積層膜，而層間絕緣膜IL2係包括例如具有空孔之SiOC膜。進而，損傷保護膜DP1係包括SiOC膜。於障壁絕緣膜BI1、層間絕緣膜IL2及損傷保護膜DP1中以嵌入之方式形成有第2層配線L2及插塞PLG2。該第2層配線L2及插塞PLG2亦由障壁導體膜BM2與銅膜Cu2之積層膜所形成。
其次，圖5係表示圖3所示之元件結構中之第7層配線(半域層)L7、及形成於該第7層配線上之第8層配線(全域層)L8之剖面圖。於圖5中，障壁絕緣膜BI6亦由SiCN膜BI6a及SiCO膜BI6b所形成，且障壁絕緣膜BI7a亦由SiCN膜BI7a1及SiCO膜BI7a2所形成。蝕刻終止絕緣膜BI7b係由SiCN膜所形成。進而，第7層配線L7及插塞PLG7係包括障壁導體膜BM7與銅膜Cu7之積層膜，且第8層配線L8及插塞PLG8亦包括障壁導體膜BM8與銅膜Cu8之積層膜。於圖4及圖5中說明了第1層配線L1、第2層配線L2、第7層配線L7及第8層配線L8，而構成第1層配線L1~第8層配線L8之所有銅配線及插塞係包括銅膜與障壁導體膜之積層膜。進而，所有障壁絕緣膜亦包括SiCN膜與SiCO膜之積層膜。
如上所述，本實施形態1中之半導體裝置係形成為例如具有第1層配線L1~第9層配線L9之多層配線結構。此時，構成多層配線結構之各層間絕緣膜係由不同種類之膜所形成。其係因為對各層間絕緣膜要求之功能不同。即，根據對各層間絕緣膜要求之功能，而選擇適於各層間絕緣膜之材料膜。具體而言，係根據材料膜之物性而應用於各層間絕緣膜。
以下，嘗試根據物性之觀點對使用於各層間絕緣膜之材料膜進行分類。首先，作為物性之一例，嘗試根據介電常數(相對介電常數)之觀點進行分類。圖6係根據相對介電常數之觀點，將使用於本實施形態1之層間絕緣膜之材料膜分類之表。如圖6所示，氧化矽膜(SiO2膜)、氮化矽膜(SiN膜)、TEOS膜、SiOF膜、SiCN膜、SiC膜及SiCO膜因相對介電常數為3.5以上，故本說明書中將該等膜分類為高介電常數膜。另一方面，SiOC膜、HSQ膜及MSQ膜因相對介電常數為2.8以上且小於3.5，而分類為中介電常數膜。進而，具有空孔之SiOC膜、具有空孔之HSQ膜及具有空孔之MSQ膜因相對介電常數小於2.8，而分類為低介電常數膜。如上所述，本實施形態1中所用之層間絕緣膜(亦包括障壁絕緣膜及損傷保護膜在內)可根據相對介電常數之觀點而分類為高介電常數膜、中介電常數膜、及低介電常數膜。
繼而，作為物性之其他例，嘗試根據楊氏模數之觀點進行分類。圖7係根據楊氏模數之觀點，將本實施形態1之層間絕緣膜所用之材料膜分類的表。如圖7所示，氧化矽膜(SiO2膜)、氮化矽膜(SiN膜)、TEOS膜、SiOF膜、SiCN膜、SiC膜及SiCO膜因楊氏模數為30(GPa)以上，故本說明書中將該等膜分類為高楊氏模數膜。另一方面，SiOC膜、HSQ膜及MSQ膜因楊氏模數為15(GPa)以上且小於30(GPa)，而分類為中楊氏模數膜。進而，具有空孔之SiOC膜、具有空孔之HSQ膜及具有空孔之MSQ膜因楊氏模數小於15(GPa)，而分類為低楊氏模數膜。如上所述，本實施形態1所用之層間絕緣膜(亦包括障壁絕緣膜及損傷保護膜在內)可根據楊氏模數之觀點而分類為高楊氏模數膜、中楊氏模數膜、及低楊氏模數膜。
進而，作為物性之其他例，嘗試根據密度之觀點進行分類。圖8係根據密度之觀點，將本實施形態1之層間絕緣膜所用之材料膜分類的表。如圖8所示，氧化矽膜(SiO2膜)、氮化矽膜(SiN膜)、TEOS膜、SiOF膜、SiCN膜、SiC膜及SiCO膜因密度為1.7(g/cm3)以上，故本說明書將該等膜分類為高密度膜。另一方面，SiOC膜、HSQ膜及MSQ膜因密度為1.38(g/cm3)以上且小於1.7(g/cm3)，而分類為中密度膜。進而，具有空孔之SiOC膜、具有空孔之HSQ膜及具有空孔之MSQ膜因密度小於1.38(g/cm3)，而分類為低密度膜。如上所述，本實施形態1所使用之層間絕緣膜(亦包括障壁絕緣膜及損傷保護膜在內)可根據密度之觀點而分類為高密度膜、中密度膜、及低密度膜。
如此般，可根據相對介電常數、楊氏模數及密度之觀點，將構成層間絕緣膜之材料膜進行分類，但可知材料膜之上述物性(相對介電常數、楊氏模數及密度)彼此具有相關關係。即，氧化矽膜(SiO2膜)、氮化矽膜(SiN膜)、TEOS膜、SiOF膜、SiCN膜、SiC膜及SiCO膜係根據相對介電常數之觀點而分類為高介電常數膜，但同時根據楊氏模數之觀點而分類為高楊氏模數膜，且根據密度之觀點而分類為高密度膜。即，若使用本說明書之分類，則構成層間絕緣膜之材料膜中作為高介電常數膜之膜亦為高楊氏模數膜，且亦為高密度膜。同樣地，SiOC膜、HSQ膜及MSQ膜為中介電常數膜，但亦為中楊氏模數膜，且亦為中密度膜。進而，具有空孔之SiOC膜、具有空孔之HSQ膜及具有空孔之MSQ膜為低介電常數膜，但亦為低楊氏模數膜，且亦低密度膜。換言之，若考慮用於層間絕緣膜之膜，則可認為相對介電常數高之膜具有楊氏模數亦較高且密度亦較高之性質。另一方面，亦可謂相對介電常數低之膜具有楊氏模數亦較低且密度亦較低之性質。
以圖表說明如上所述於構成層間絕緣膜(亦包括障壁絕緣膜及損傷保護膜在內)之材料膜中，相對介電常數、楊氏模數及密度之間具有相關關係之情形。
圖9係表示構成層間絕緣膜之材料膜中相對介電常數與楊氏模數之關係的圖表。於圖9中，橫軸表示相對介電常數，縱軸表示楊氏模數(GPa)。可知圖9所示之曲線大致存在比例關係。即，可知構成層間絕緣膜之材料膜，若相對介電常數變高，則楊氏模數亦變高，相反若相對介電常數變低，則楊氏模數亦變低。因此，於圖9中，將處於相對介電常數之值小於2.8之區域內的膜作為低介電常數膜，將處於相對介電常數之值為2.8以上且小於3.5之區域中的膜作為中介電常數膜。進而，將處於相對介電常數之值為3.5以上之區域內的膜作為高介電常數膜。
繼而，圖10亦係表示構成層間絕緣膜之材料膜中相對介電常數與楊氏模數之關係的圖表。於圖10中，橫軸係表示相對介電常數，縱軸係表示楊氏模數(GPa)。可知圖10所示之曲線大致存在比例關係。即，可知構成層間絕緣膜之材料膜，若相對介電常數變高，則楊氏模數亦變高，相反若相對介電常數變低，則楊氏模數亦變低。因此，於圖10中，著眼於楊氏模數，將處於楊氏模數之值小於15(GPa)之區域內的膜作為低楊氏模數膜，將處於楊氏模數之值為15(GPa)以上且小於30(GPa)之區域內的膜作為中楊氏模數膜。進而，將處於楊氏模數之值為30(GPa)以上之區域內的膜作為高楊氏模數膜。
其次，圖11係表示構成層間絕緣膜之材料膜中相對介電常數與密度之關係的圖表。於圖11中，橫軸係表示相對介電常數，縱軸係表示密度(g/cm3)。可知圖11所示之曲線大致存在比例關係。即，可知構成層間絕緣膜之材料膜，若相對介電常數變高，則密度亦變高，相反若相對介電常數變低，則密度亦變低。因此，於圖11中，著眼於密度，將處於密度之值小於1.38(g/cm3)之區域內的膜作為低密度膜，將處於密度之值為1.38(g/cm3)以上且小於1.7(g/cm3)之區域內的膜作為中密度膜。進而，將處於密度之值為1.7(g/cm3)以上之區域內的膜作為高密度膜。
以上情形匯總而言，SiO2膜、SiN膜、TEOS膜、SiOF膜、SiCN膜、SiCO膜、SiC膜、SiOC膜、HSQ膜、MSQ膜、具有空孔之SiOC膜、具有空孔之HSQ膜、具有空孔之MSQ膜之各介電常數、密度、楊氏模數為如下所示。具體而言，各介電常數、密度、楊氏模數係為SiO2膜(介電常數3.8、楊氏模數70 Gpa、密度2.2 g/cm3)、SiN膜(介電常數6.5、楊氏模數185 Gpa、密度3.4 g/cm3)、TEOS膜(介電常數4.1、楊氏模數90 Gpa、密度2.2 g/cm3)、SiOF膜(介電常數3.4~3.6、楊氏模數50 Gpa~60 Gpa、密度2.2 g/cm3)、SiCN膜(介電常數4.8、楊氏模數116 Gpa、密度1.86 g/cm3)、SiCO膜(介電常數4.5、楊氏模數110 Gpa、密度1.93 g/cm3)、SiC膜(介電常數3.5、楊氏模數40 GPa、密度3.3 g/cm3)、SiOC膜(介電常數2.7~2.9、楊氏模數15 Gpa~20 Gpa、密度1.38 g/cm3~1.5 g/cm3)、HSQ膜(介電常數2.8~3、楊氏模數8 Gpa~10 Gpa)、MSQ膜(介電常數2.7~2.9、楊氏模數15 Gpa~20 GPa、密度1.4 g/cm3~1.6 g/cm3)、具有空孔之SiOC膜(介電常數2.7、楊氏模數11 GPa、密度1.37 g/cm3)、具有空孔之HSQ膜(介電常數2.0~2.4、楊氏模數6 GPa~8 GPa)、具有空孔之MSQ膜(介電常數2.2~2.4、楊氏模數4 GPa~6 GPa、密度1.2 g/cm3)。
如此般，本實施形態1根據物性之觀點而將用於各層間絕緣膜之材料膜進行分類。以下，亦考慮已分類之材料膜之物性，一面參照圖3一面說明各層間絕緣膜之功能。
於圖3中，首先，接觸層間絕緣膜CIL係由例如臭氧TEOS膜與電漿TEOS膜之積層膜所形成，上述臭氧TEOS膜係藉由以臭氧與TEOS為原料之熱CVD法而形成，上述電漿TEOS膜係設置於該臭氧TEOS膜上且藉由以TEOS為原料之電漿CVD法而形成。由TEOS膜形成接觸層間絕緣膜CIL之原因在於TEOS膜係對底層段差之被覆性較佳的膜。形成接觸層間絕緣膜CIL之底層為具有半導體基板1S中形成有MISFETQ之凹凸的狀態。即，由於半導體基板1S中形成有MISFETQ，因此於半導體基板1S之表面上形成閘極電極，從而成為具有凹凸之底層。因此，若非對於具有凹凸之段差而言被覆性較佳之膜，則無法嵌入微細之凹凸，從而將導致產生空隙等。因此，接觸層間絕緣膜CIL係使用TEOS膜。其原因在於，以TEOS為原料之TEOS膜係作為原料之TEOS在成為氧化矽膜之前形成中間物，而容易移動於成膜表面，故對底層段差之被覆性提高。接觸層間絕緣膜係包括TEOS膜，故換言之，接觸層間絕緣膜CIL亦可謂由高介電常數膜、高楊氏模數膜或高密度膜所形成。
其次，說明構成第2微細層(第2層配線L2~第5層配線L5)之層間絕緣膜IL2~IL5。層間絕緣膜IL2~IL5係包括例如具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜。因此，根據本實施形態1之分類，層間絕緣膜IL2~IL5係由低介電常數膜所形成。如此般由低介電常數膜構成層間絕緣膜IL2~IL5係取決於如下所示之原因。
即，構成第2微細層之第2層配線L2~第5層配線L5係多層配線中亦進行微細化處理之配線層。因此，第2微細層之配線間隔變小，故要求減少配線間之寄生容量。因此，配線間隔較小之第2微細層係由低介電常數膜構成層間絕緣膜IL2~IL5。可藉由利用低介電常數膜構成層間絕緣膜IL2~IL5，而減少配線間之寄生容量。
進而，構成第2微細層之第2層配線L2~第5層配線L5係由銅配線所形成。其原因係為了抑制配線電阻伴隨第2層配線L2~第5層配線L5之微細化而增加。即，可藉由於第2層配線L2~第5層配線L5中使用電阻小於鋁配線之銅配線，而減小配線電阻。如此般，經進一步微細化處理之第2微細層可藉由使用銅配線而減小配線電阻，並且藉由利用低介電常數膜構成層間絕緣膜IL2~IL5，而減少配線間之寄生容量。可利用該相乘效應而抑制傳輸於配線之電信號之延遲。
此處，由於第2微細層之第2層配線L2~第5層配線L5中使用銅配線，故而必需防止銅原子之擴散。因此，於第2微細層中，藉由使銅膜介隔障壁導體膜形成於配線槽內，而構成銅配線。即，於第2微細層中，並非將銅膜直接嵌入至配線槽內，而是於配線槽之側面及底面形成障壁導體膜，並於該障壁導體膜上形成銅膜。藉此，構成銅膜之銅原子藉由障壁導體膜而防止擴散。此時，障壁導體膜係僅形成於配線槽之側面及底面。因此，存在銅原子自配線槽之上部進行擴散之虞。不使配線槽之上部形成障壁導體膜係當障壁導體膜形成於配線槽之上部時，會於複數個配線槽上形成障壁導體膜。此情況表示形成於複數個配線槽內之銅配線將於形成於複數個配線槽之上部之障壁導體膜中導通，而導致彼此不同之銅配線短路。因此，無法於銅配線之上部形成障壁導體膜。
然而，必需防止銅原子自配線槽之上部進行擴散。因此，於銅配線之上部形成作為絕緣膜且具有防止銅原子擴散之功能的障壁絕緣膜BI1~BI4。該障壁絕緣膜BI1~BI4係由例如SiCN膜與SiCO膜之積層膜所形成。藉此，便可防止銅原子自銅配線中擴散。即，銅原子自形成有銅配線之配線槽之側面與底部之擴散將藉由障壁導體膜而得以防止，銅原子自配線槽之上部之擴散將藉由障壁絕緣膜而得以防止。
因此，第2微細層(第2層配線L2~第5層配線L5)係於銅配線之正上方形成有障壁絕緣膜BI1~BI4，且於該障壁絕緣膜BI1~BI4上形成有包含低介電常數膜之層間絕緣膜IL2~IL5。障壁絕緣膜BI1~BI4係由SiCN膜及SiCO膜所形成，因此，障壁絕緣膜BI1~BI4可由高介電常數膜、高楊氏模數膜、換言之可由高密度膜所形成。
進而，第2微細層係由低介電常數膜形成層間絕緣膜IL2~IL5。該低介電常數膜換言之可稱作低楊氏模數膜。所謂低楊氏模數膜，係指楊氏模數較低之膜，楊氏模數較低係指物理性機械強度較弱。因此，就減少配線間之寄生容量之觀點而言，較好的是由低介電常數膜形成層間絕緣膜IL2~IL5，而另一方面，就機械強度之觀點而言，採用低楊氏模數膜則並不適宜。因此，為了於包含低介電常數膜之層間絕緣膜IL2~IL5之各自之上部增強機械強度，而設置損傷保護膜DP1~DP4。損傷保護膜DP1~DP4係為例如由SiOC膜所形成之中楊氏模數膜。因此，機械強度高於作為低楊氏模數膜之層間絕緣膜IL2~IL5。藉此，便可利用損傷保護膜DP1~DP4增強機械強度較弱之層間絕緣膜IL2~IL5之表面。再者，損傷保護膜DP1~DP4係為中介電常數膜，介電常數高於構成層間絕緣膜IL2~IL5之低介電常數膜。因此，若損傷保護膜DP1~DP4之膜厚過厚，則使層間絕緣膜IL2~IL5為低介電常數膜之效果將變小，因此，較理想的是以可增強層間絕緣膜IL2~IL5之機械強度為前提，儘可能地減薄膜厚。
如上所述，第2微細層中，作為複數個配線層間之構成，首先，於銅配線之正上方形成障壁絕緣膜BI1~BI4，並於該障壁絕緣膜BI1~BI4上形成層間絕緣膜IL2~IL5。而且，於層間絕緣膜IL2~IL5之各自之表面上形成有損傷保護膜DP1~DP4。即，第2微細層係為了減小配線間之寄生容量，而使層間絕緣膜IL2~IL5使用低介電常數膜，且為了防止銅原子自銅配線中擴散，而使用障壁絕緣膜BI1~BI4。進而，為了增強作為低楊氏模數膜之層間絕緣膜IL2~IL5之機械強度，而於層間絕緣膜IL2~IL5之各自之表面上設置損傷保護膜DP1~DP4。
繼而，對構成半域層(第6層配線L6~第7層配線L7)之層間絕緣膜IL6~IL7進行說明。層間絕緣膜IL6~IL7係由例如SiOC膜所形成。即，構成半域層之層間絕緣膜IL6~IL7係由中介電常數膜、中楊氏模數膜、換言之由中密度膜所形成。此情形係取決於以下所示之原因。
例如，根據減少配線間之寄生容量之觀點，而考慮半域層亦使用低介電常數膜。然而，半域層係設置於第2微細層之上層之層，且半域層係較第2微細層更靠近焊墊PD之層。因此，例如於檢查電氣特性時將探針(probe)壓住焊墊PD，但半域層易於受到此時之探測損傷。進而，於將半導體基板1S切片為複數個半導體晶片之切割步驟等之組裝步驟中，半域層係與位於下層之第2微細層相比更容易受到損傷之層。由此，為了相對上述各種損傷具有耐受性，而必需使半域層具有一定程度之機械強度。因此，若由低楊氏模數膜(低介電常數膜)構成半域層，則存在無法保持機械強度而受到破壞之虞。即，較理想的是，半域層中使用機械強度高之膜。另一方面，形成於半域層上之配線雖配線間隔大於第2微細層，但具有減少寄生容量所需之距離。即，若構成半域層之層間絕緣膜IL6~IL7由高楊氏模數膜(高介電常數膜)所構成，則可提高機械強度，但將導致介電常數變大而使配線間之寄生容量變大。即，半域層必需使確保機械強度與減少配線間之寄生容量之兩者兼顧。
因此，於構成半域層之層間絕緣膜IL6~IL7中使用中楊氏模數膜(中介電常數膜)。例如，可藉由於構成半域層之層間絕緣膜IL6~IL7中使用中介電常數膜，而一定程度地減小層間絕緣膜IL6~IL7之介電常數，且一定程度地確保層間絕緣膜IL6~IL7之機械強度。
構成該半域層之配線亦包括銅配線，因此與第2微細層相同，於銅配線之上部形成有作為絕緣膜且具有防止銅原子擴散之功能之障壁絕緣膜BI5~BI6。該障壁絕緣膜BI5~BI6係由例如SiCN膜與SiCO膜之積層膜所形成，因此，障壁絕緣膜BI5~BI6係由高介電常數膜(高楊氏模數膜、高密度膜)所形成。可藉由該障壁絕緣膜BI5~BI6，來防止銅原子自銅配線中擴散。
如上所述，半域層作為複數個配線層間之構成，首先，於銅配線之正上方形成障壁絕緣膜BI5~BI6，並於該障壁絕緣膜BI5~BI6上形成層間絕緣膜IL6~IL7。該半域層係以使減少配線間之寄生容量與確保機械強度之兩者兼顧為目的，而於層間絕緣膜IL6~IL7中使用中介電常數膜，且，以防止銅原子自銅配線中擴散為目的，而使用障壁絕緣膜BI5~BI6。
繼而，說明構成全域層(第8層配線L8)之層間絕緣膜IL8a~IL8b。層間絕緣膜IL8a~IL8b係由例如氧化矽膜或TEOS膜所形成。即，構成全域層之層間絕緣膜IL8a~IL8b係由高介電常數膜、高楊氏模數膜，換言之由高密度膜所形成。此情形係取決於以下所示之原因。
全域層係位於與半域層相較之更上層且位於焊墊PD之正下方之層。因此，全域層與位於下層之半域層相比，更容易遭受探測損傷。進而，於將半導體基板1S切片為複數個半導體晶片之切割步驟等之組裝步驟中，全域層與位於下層之半域層相比，更容易遭受損傷。由此可知，為了相對上述各種損傷具有耐受性，全域層必需較半域層更具備機械強度。因而，全域層包括機械強度較高之高楊氏模數膜(高介電常數膜)。藉此，便可保持全域層之機械強度，從而可相對探測損傷及組裝步驟中之損傷具有耐受性。此處，所謂由高楊氏模數膜構成全域層係指由高介電常數膜構成全域層。因此，認為構成全域層之配線間之寄生容量存在問題。然而，全域層為上層之配線，與第2微細層或半域層相比，配線之寬度亦變大，且配線間隔亦變大。因此，與第2微細層或半域層相比，寄生容量之影響較少。全域層係機械強度之強化優先於寄生容量之減少。
構成該全域層之配線亦包括銅配線，因此與第2微細層及半域層相同，於銅配線之上部形成有作為絕緣膜且具有防止銅原子擴散之功能之障壁絕緣膜BI7a。該障壁絕緣膜BI7a係由例如SiCN膜與SiCO膜之積層膜所形成，因此，障壁絕緣膜BI7a由高介電常數膜(高楊氏模數膜、高密度膜)所形成。可藉由該障壁絕緣膜BI7a，來防止銅原子自銅配線中擴散。
如上所述，全域層係作為複數個配線層間之構成，首先，於銅配線之正上方形成障壁絕緣膜BI7a，並於該障壁絕緣膜BI7a上形成層間絕緣膜IL8a。而且，於該層間絕緣膜IL8a上形成蝕刻終止絕緣膜BI7b，並於該蝕刻終止絕緣膜BI7b上形成層間絕緣膜IL8b。該全域層因最優先考慮確保機械強度，因此，於層間絕緣膜IL8a~IL8b中使用高楊氏模數膜，且以防止銅原子自銅配線中擴散為目的，而使用障壁絕緣膜BI7a。
進而，使半域層及全域層成為以上說明之構成，亦存在以下原因。於微細層之配線間距及閘極電極配置間距大於本實施形態1之元件之舊代元件中，本實施形態1之半域層成為舊代元件之微細層，本實施形態1之全域層成為舊代元件之半域層或全域層。可藉由將如此舊代之元件之配線層應用於本實施形態1之元件之半域層或全域層，而具備削減開發成本或開發時間之效果。
其次，說明本實施形態1之特徵。上述層間絕緣膜之功能之說明係對接觸層間絕緣膜CIL、第2微細層、半域層及全域層進行說明者，但未對第1微細層(第1層配線L1)進行說明。此處，第1微細層之構成係為本實施形態1之特徵，以下說明其特徵。
於圖3中，構成第1微細層之層間絕緣膜IL1包括例如SiOC膜。即，構成第1微細層之層間絕緣膜IL1包括中介電常數膜、中楊氏模數膜，換言之包括中密度膜。尤其，就層間絕緣膜IL1之特徵性功能而言，層間絕緣膜IL1可包括中楊氏模數膜。可藉由如此般由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1，而即便於層間絕緣膜之一部分(第2微細層)中使用介電常數低於氧化矽膜之低介電常數膜，亦可防止低介電常數膜之膜剝落，從而可提高半導體裝置之可靠性。
一面與比較例進行比較一面說明該原因。半導體晶片係藉由所謂後製程而封裝化。例如，後製程係於半導體晶片搭載於配線基板上之後，利用焊線將形成於半導體晶片上之焊墊與形成於配線基板上之端子加以連接。其後，使利用樹脂密封半導體晶片之半導體晶片封裝化(參照圖2)。完成後之封裝係於各種溫度條件下使用，因此對應於大範圍之溫度變化亦必需正常進行動作。據此，半導體晶片係於封裝化之後進行溫度循環試驗。
例如，若對利用樹脂密封半導體晶片之封裝實施溫度循環試驗，則於樹脂與半導體晶片中，熱膨脹率或楊氏模數不同，因此半導體晶片受到應力作用。此時，層間絕緣膜之一部分中使用低介電常數膜之半導體晶片係尤其於低介電常數膜上產生膜剝落。即，可明確如下情形，由於溫度循環試驗中進行之溫度變化而使半導體晶片與樹脂之間之熱膨脹率或楊氏模數不同，故導致半導體晶片中產生應力，因該半導體晶片中所產生之應力，比較例中係於低介電常數膜中產生膜剝落。若於半導體晶片內產生層間絕緣膜之膜剝落，則半導體晶片作為元件而不合格，導致半導體裝置之可靠性降低。
對產生如此之低介電常數膜之膜剝落之比較例的構成進行說明。於比較例中，接觸層間絕緣膜CIL、第2微細層、半域層及全域層之構成與本實施形態1相同。於比較例中，與本實施形態1不同之處在於：構成第1微細層之層間絕緣膜IL1包括例如TEOS膜。即，於比較例中，構成第1微細層之層間絕緣膜IL1係由高楊氏模數膜所形成。如此般由TEOS膜形成層間絕緣膜IL1係考慮到配線之易加工性。
於該比較例之構成中，半導體基板1S為高楊氏模數，且接觸層間絕緣膜CIL亦為高楊氏模數膜。而且，形成於接觸層間絕緣膜CIL之上層的層間絕緣膜IL1亦為高楊氏模數膜，形成於層間絕緣膜IL1上之障壁絕緣膜BI1亦為高楊氏模數膜。即，由半導體基板1S直至接觸層間絕緣膜CIL、層間絕緣膜IL1及障壁絕緣膜BI1為止成為一體化之高楊氏模數層。而且，於比較例中，於該一體化之高楊氏模數層上形成有包括低介電常數膜之層間絕緣膜IL2。
此處，本發明者根據研究之結果而新穎地發現如下情形：由於半導體晶片與樹脂之熱膨脹率及楊氏模數之不同而於半導體晶片內產生應力，但產生於半導體晶片內之應力越接近多層配線層之下層則越大，且於楊氏模數不同之界面上受到最大應力作用。因而，比較例係於一體化之高楊氏模數層與所接觸之層間絕緣膜IL2之界面受到最大應力作用。最下層之配線層為第1微細層，而於比較例之情形時，構成第1微細層之層間絕緣膜IL1係與半導體基板1S或接觸層間絕緣膜CIL相同之高楊氏模數膜，且楊氏模數之差異較少。因此，第1微細層雖為最下層配線，但作用於構成第1微細層之層間絕緣膜IL1與接觸層間絕緣膜CIL之界面之應力不會成為最大。繼而，位於第1微細層之下一層之層為第2微細層。構成該第2微細層之層間絕緣膜IL2為低楊氏模數膜，且與一體化之高楊氏模數層接觸。因此，第2微細層接近多層配線層之下層，且成為楊氏模數不同之界面，因此，於一體化之高楊氏模數層與作為低楊氏模數膜之層間絕緣膜IL2所接觸之界面上受到最大之應力作用。此時，層間絕緣膜IL2為低楊氏模數膜，且其機械強度較低，因此，若層間絕緣膜IL2與一體化之高楊氏模數層之界面上受到超過層間絕緣膜IL2之臨界應力之較大應力，則作為低楊氏模數膜之層間絕緣膜IL2將與一體化之高楊氏模數層剝離。若於半導體晶片內產生層間絕緣膜IL2之膜剝落，則半導體晶片將作為元件而不合格，導致半導體裝置之可靠性降低。如此可知，於比較例中產生下述問題：與一體化之高楊氏模數層接觸之層間絕緣膜IL2(低楊氏模數膜)產生膜剝落，從而導致半導體裝置之可靠性降低。
此處，考慮到若使一體化之高楊氏模數層與作為低楊氏模數膜之層間絕緣膜IL2的楊氏模數之不同減少，則是否可減小層間絕緣膜IL2所受之應力。即，考慮由使層間絕緣膜IL2之楊氏模數提高之材料構成層間絕緣膜IL2。然而，由於楊氏模數與介電常數大致存在比例關係，故可謂楊氏模數高之膜即為介電常數高之膜。因此，層間絕緣膜IL2包含低介電常數膜，而若使用楊氏模數高之膜作為層間絕緣膜IL2，則層間絕緣膜IL2之介電常數將會上升，使得第2微細層之寄生容量增加。其結果，可使半導體裝置之元件性能劣化。
另一方面，亦考慮選擇使密封半導體晶片之樹脂與半導體晶片之間之熱膨脹率或楊氏模數之差縮小之樹脂材料。即，考慮根據縮小熱膨脹率或楊氏模數之差之觀點，選擇樹脂材料，以減小原本產生於半導體晶片與樹脂之間之應力。然而，此時，樹脂之流動性會總體下降，從而招致填充不良。
因此，目前並無有效防止與一體化之高楊氏模數層接觸之層間絕緣膜IL2(低楊氏模數膜)中產生之膜剝落之對策。
因此，本實施形態1係提供一種可有效防止與一體化之高楊氏模數層接觸之層間絕緣膜IL2(低楊氏模數膜)中產生之膜剝落且不會導致半導體裝置之性能劣化的技術性思想。以下，具體說明本實施形態1中之技術性思想。
於圖3中，本實施形態1之特徵在於由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1。即，於本實施形態1中，由SiOC膜、HSQ膜、或MSQ膜構成層間絕緣膜IL1。藉此，便可以不使一體化之高楊氏模數層與作為低楊氏模數膜之層間絕緣膜IL2直接接觸之方式而構成。即，於本實施形態1中，一體化之高楊氏模數層包括半導體基板1S與接觸層間絕緣膜CIL。或者，一體化之高楊氏模數層可稱作存在於第1層間絕緣膜IL1與半導體基板1S之間之絕緣膜，均具有高楊氏模數膜之楊氏模數以上之楊氏模數之層。而且，於該一體化之高楊氏模數層上形成有包含中楊氏模數膜之層間絕緣膜IL1，且於該層間絕緣膜IL1上，介隔障壁絕緣膜BI1而形成有作為低楊氏模數膜之層間絕緣膜IL2。其結果，可以使層間絕緣膜IL2(低楊氏模數膜)與一體化之高楊氏模數層直接接觸之方式而構成。藉此，可使於作為低楊氏模數膜之層間絕緣膜IL2與一體化之高楊氏模數層之界面中產生之應力分散。具體而言，於本實施形態1中，可於一體化之高楊氏模數層與層間絕緣膜IL2(低楊氏模數膜)之間形成作為中楊氏模數膜之層間絕緣膜IL1。此時，楊氏模數不同之界面存在一體化之高楊氏模數層與層間絕緣膜IL1(中楊氏模數膜)之界面、及層間絕緣膜IL1(中楊氏模數膜)與層間絕緣膜IL2(低介電常數膜)之界面。即，於比較例中，一體化之高楊氏模數層與層間絕緣膜IL2之界面為楊氏模數不同之一個界面。與此相對，於本實施形態1中，楊氏模數不同之界面存在有如下兩個界面，即、一體化之高楊氏模數層與層間絕緣膜IL1(中楊氏模數膜)之界面、及層間絕緣膜IL1(中楊氏模數膜)與層間絕緣膜IL2(低介電常數膜)之界面。因此，於比較例中，應力係集中於一個界面，而於本實施形態1中，存在有兩個楊氏模數不同之界面，故應力分散於該兩個界面。因此，於本實施形態1中，可減小產生於各個界面之應力之大小。其結果，可防止層間絕緣膜IL2(低楊氏模數膜)自層間絕緣膜IL2(低楊氏模數膜)與層間絕緣膜IL1(中楊氏模數膜)之間之界面中剝離。
進而，於一體化之高楊氏模數層與層間絕緣膜IL1(中楊氏模數膜)之界面、及層間絕緣膜IL1(中楊氏模數膜)與層間絕緣膜IL2(低介電常數膜)之界面之各自上，楊氏模數之差得以降低，因此產生於各個界面上之應力進一步變小。如此，於本實施形態1中，作為第1功能而具有下述功能：使下述兩個界面分散一體化之高楊氏模數層與層間絕緣膜IL2(低楊氏模數膜)之間之界面中產生的應力，即一體化之高楊氏模數層與層間絕緣膜IL1(中楊氏模數膜)之界面、及層間絕緣膜IL1(中楊氏模數膜)與層間絕緣膜IL2(低介電常數膜)之界面。進而，作為第2功能而具有可使被分散之兩個界面上之楊氏模數之差降低的功能。即，若詳細地說明第2功能，則於比較例之情形時，一體化之高楊氏模數層與層間絕緣膜IL2之界面為楊氏模數不同之一個界面，此時，楊氏模數之差成為高楊氏模數與低楊氏模數之差而變大。與此相對，於本實施形態1中，例如若著眼於層間絕緣膜IL1(中楊氏模數膜)與層間絕緣膜IL2(低介電常數膜)之界面，則楊氏模數之差成為中楊氏模數與低楊氏模數之差而變小。
如上所述，於本實施形態1中，可藉由由中楊氏模數膜構成構成第1微細層之層間絕緣膜IL1，而實現上述第1功能與第2功能，其結果，可防止構成第2微細層之層間絕緣膜IL2(低楊氏模數膜)之剝離。因此，可於利用樹脂密封半導體晶片之封裝(半導體裝置)，且於半導體晶片內之層間絕緣膜之一部分中使用低介電常數膜之半導體裝置中，提高可靠性。
以上之論點，為了便於理解本實施形態1之特徵，而忽視形成於構成第1微細層之層間絕緣膜IL1(中楊氏模數膜)與構成第2微細層之層間絕緣膜IL2(低楊氏模數膜)之間的障壁絕緣膜BI1(高楊氏模數膜)進行說明，但即便設置有該障壁絕緣膜BI1(高楊氏模數膜)，亦可根據本實施形態1，防止層間絕緣膜IL2(低楊氏模數膜)之膜剝落。
具體加以說明。此時，層間絕緣膜IL2(低楊氏模數膜)係與障壁絕緣膜BI1(高楊氏模數膜)接觸，因此認為防止剝離之效果將無法獲得。然而，即便於該情形時，亦可確實獲得層間絕緣膜IL2(低楊氏模數膜)之防剝離效果。就其原因說明如下。
本實施形態1係由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1。因此，一體化之高楊氏模數層將由層間絕緣膜IL1(中楊氏模數膜)切斷。即，層間絕緣膜IL2(低楊氏模數膜)雖與障壁絕緣膜BI1(高楊氏模數膜)直接接觸，但並非與由層間絕緣膜IL1(中楊氏模數膜)所切斷之一體化之高楊氏模數層直接接觸。該一體化之高楊氏模數層因包括半導體基板1S，而體積較大，若層間絕緣膜IL2(低楊氏模數膜)與該體積較大之高楊氏模數層直接接觸，則於一體化之高楊氏模數層與層間絕緣膜IL2(低楊氏模數膜)之界面上將產生較大之應力。因此，若考慮到該方面，則即便層間絕緣膜IL2(低楊氏模數膜)與障壁絕緣膜BI1(高楊氏模數膜)直接接觸，若該障壁絕緣膜BI1(高楊氏模數膜)與一體化之高楊氏模數層切斷，則將由於障壁絕緣膜BI1(高楊氏模數膜)之體積本身較小，而不會產生較大之應力。由此，本實施形態1之重要功能在於：由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1，藉此，以不直接接觸之方式切斷一體化之高楊氏模數層與構成第2微細層之層間絕緣膜IL2。
於本實施形態1中，於一體化之高楊氏模數層與層間絕緣膜IL2(低楊氏模數膜)之間形成作為中楊氏模數膜之層間絕緣膜IL1。此時，楊氏模數不同之界面存在有一體化之高楊氏模數層與層間絕緣膜IL1(中楊氏模數膜)之界面、層間絕緣膜IL1(中楊氏模數膜)與障壁絕緣膜BI1(高楊氏模數膜)之界面、及障壁絕緣膜BI1(高楊氏模數膜)與層間絕緣膜IL2(低介電常數膜)之界面。即，於比較例中，一體化之高楊氏模數層與層間絕緣膜IL2之界面為楊氏模數不同之一個界面。與此相對，於本實施形態1中，楊氏模數不同之界面存在如下三個界面：一體化之高楊氏模數層與層間絕緣膜IL1(中楊氏模數膜)之界面、層間絕緣膜IL1(中楊氏模數膜)與障壁絕緣膜BI1(高楊氏模數膜)之界面、及障壁絕緣膜BI1(高楊氏模數膜)與層間絕緣膜IL2(低介電常數膜)之界面。因此，於比較例中，應力集中於一個界面，而於本實施形態1中，因存在有三個楊氏模數不同之界面，故應力將分散於該三個界面中。因此，於本實施形態1中，可減小產生於各個界面中之應力之大小。其結果，可防止層間絕緣膜IL2(低楊氏模數膜)自層間絕緣膜IL2(低楊氏模數膜)與障壁絕緣膜BI1(高楊氏模數膜)之間之界面中剝離。如上所述，可知即便設置有障壁絕緣膜BI1(高楊氏模數膜)，亦可根據本實施形態1，而防止層間絕緣膜IL2(低楊氏模數膜)之膜剝落。
進而，於本實施形態1中，亦可藉由利用中楊氏模數膜構成構成第1微細層之層間絕緣膜IL1，而獲得如下之效果。即，於比較例中，由TEOS膜形成層間絕緣膜IL1，因此該層間絕緣膜IL1成為高介電常數膜。與此相對，於本實施形態1中，由中楊氏模數膜構成層間絕緣膜IL1，因此，考慮到楊氏模數與相對介電常數之相關關係，而由中介電常數膜形成層間絕緣膜IL1。第1微細層亦與第2微細層相同，配線被微細化並且配線間隔亦變小。因此，如本實施形態1般，可藉由利用中介電常數膜形成層間絕緣膜IL1，而降低配線間之寄生容量。即，根據本實施形態1，可抑制傳輸於配線中之電信號之延遲，從而亦可提高半導體裝置之性能。
如上所述，本實施形態1之特徵在於：於接觸層間絕緣膜CIL、層間絕緣膜IL1及層間絕緣膜IL2之中，接觸層間絕緣膜CIL係由楊氏模數最高之高楊氏模數膜所形成，層間絕緣膜IL2係由楊氏模數最低之低楊氏模數膜所形成，層間絕緣膜IL1係由低於接觸層間絕緣膜CIL之楊氏模數且高於層間絕緣膜IL2之楊氏模數之中楊氏模數膜所形成。
而且，換言之考慮到楊氏模數與相對介電常數之相關關係，則於接觸層間絕緣膜CIL、層間絕緣膜IL1及層間絕緣膜IL2之中，接觸層間絕緣膜CIL可由介電常數最高之膜所形成，層間絕緣膜IL2可由介電常數最低之膜所形成，層間絕緣膜IL1可由低於接觸層間絕緣膜CIL之介電常數且高於層間絕緣膜IL2之介電常數之膜所形成。
進而，若考慮到相對介電常數與密度之相關關係，則於接觸層間絕緣膜CIL、層間絕緣膜IL1及層間絕緣膜IL2之中，接觸層間絕緣膜CIL可由密度最高之膜所形成，層間絕緣膜IL2可由密度最低之膜所形成，層間絕緣膜IL1可由低於接觸層間絕緣膜CIL之密度且高於層間絕緣膜IL2之密度之膜所形成。
繼而，說明可根據本實施形態1而實際減小應力之情況。圖12係表示自半導體基板表面之距離與剪應力之關係的圖表。於圖12中，橫軸表示自半導體基板表面之距離(nm)，縱軸表示剪應力。再者，剪應力之值係表示相對數值，「-1」之值約為引起膜剝落之大小之應力值。
記載於圖12之上部之數值「1」~「8」表示多層配線之各層。例如，「1」表示第1微細層，「2」~「5」表示第2微細層。進而，「6」~「7」表示半域層，「8」表示全域層。再者，亦表示接觸層。
曲線(A)係表示比較例之結構、即比較例中由TEOS膜形成構成第1微細層之層間絕緣膜之情形。觀察該曲線(A)，可知於第1層配線(第1微細層)與第2層配線(第2微細層)之交界處，剪應力變得最大。此情形表示於構成第1層配線(第1微細層)之層間絕緣膜(高楊氏模數膜)與構成第2層配線(第2微細層)之層間絕緣膜(低楊氏模數膜)之間受到最大之應力作用，因此，可知於比較例中，構成第2層配線(第2微細層)之層間絕緣膜(低楊氏模數膜)剝離之可能性較高。
與此相對，曲線(B)係表示本實施形態1之結構。即，表示於本實施形態1中由SiOC膜(中楊氏模數膜)形成第1層配線(第1微細層)與第2層配線(第2微細層)之交界之情形。觀察該曲線(B)，可知產生於第1層配線(第1微細層)與第2層配線(第2微細層)之交界處之應力被分散至接觸層與第1層配線(第1微細層)之交界處而變小。因此，根據表示本實施形態1之曲線(B)，可知與比較例相比，可防止構成第2層配線(第2微細層)之層間絕緣膜(低楊氏模數膜)之剝離。
進而，於本模擬中，使第1微細層為100 nm~200 nm，使第2微細層之厚度合計為200 nm~2000 nm，使半域層之厚度合計為0 nm~1000 nm，且使全域層之厚度合計為1000 nm~3000 nm。而且，嘗試變更數值而使設置於第2微細層、半域層及全域層之障壁絕緣膜及蝕刻終止絕緣膜之厚度為30 nm~60 nm，使設置於微細層之損傷保護膜DP之厚度為30 nm~50 nm，均可獲得良好之結果(根據本實施形態1，與比較例相比，可防止構成第2層配線(第2微細層)之層間絕緣膜(低楊氏模數膜)之剝離)。再者，此處重要的是第1微細層之厚度，若為100 nm以下，則存在應力無法順利分散之虞，從而存在無法充分抑制構成第2層配線(第2微細層)之層間絕緣膜(低楊氏模數膜)之剝離之虞。若第1微細層之厚度為200 nm以上，則對抑制剝離而言並無問題，但第1微細層本身變厚，配線延遲變大。
進而，嘗試對本實施形態1與專利文獻1進行比較，專利文獻1係使用低介電常數之聚芳醚。該聚芳醚係藉由塗佈步驟而形成者，因並非藉由電漿CVD法而形成者，因此，與其他膜之密著力較弱，亦易於產生剝離。而且，該專利文獻1係於半導體基板上形成半導體元件，且以覆蓋該半導體元件之方式形成接觸層間絕緣膜。於該接觸層間絕緣膜，形成有與半導體元件電性連接之插塞。於形成有插塞之接觸層間絕緣膜上，形成有包含通常之金屬層的配線，且以覆蓋該配線之方式形成包含硼磷矽玻璃之平坦化絕緣層。於平坦化絕緣層上，形成包含SiOC膜之第1絕緣層，且以嵌入至該第1絕緣層之方式形成包含銅膜之第1嵌入配線。因此，成為於第1絕緣層、第1嵌入配線及半導體元件之間設置有配線層之結構，且該配線層由嵌入特性頗佳之硼磷矽玻璃等材料之絕緣膜所覆蓋。因此，與本實施形態1相比，由半導體元件至第1嵌入配線為止之路徑較長，使得存在於該路徑內之配線周圍之絕緣膜的介電常數亦較高，故配線延遲較大。進而，步驟變得複雜而亦招致成本上升。
進而，於本實施形態1中，接觸層之層間絕緣膜必需使用半導體元件之嵌入特性較佳者，因此使用TEOS系之膜。於第1微細層中，第1層配線之最小間距略小於第2微細層之第2層配線之最小間距，故必需提高第1層配線用之配線槽之加工精度。因此，使用介電常數高於第2微細層之低楊氏模數之層間絕緣膜的中楊氏模數之層間絕緣膜。
再者，世上存在有硼氮炔系之絕緣膜。作為一例，該硼氮炔系之絕緣膜係相對介電常數為2.3、楊氏模數為60 GPa，材料特性與上述說明之層間絕緣膜材料不同。然而，當使用該硼氮炔系之絕緣膜形成配線結構時，存在配線間之漏電流變大，TDDB(time dependent dielectric breakdown，時間相依介電質崩潰)特性惡化之問題，因此本實施形態1中並未採用。
本實施形態1中之半導體裝置係以上述方式構成，以下，一面參照圖式一面說明其製造方法之一例。
首先，藉由使用通常之半導體製造技術，而如圖13所示，於半導體基板1S上形成複數個MISFETQ。繼而，如圖14所示，於形成有複數個MISFETQ之半導體基板1S上形成接觸層間絕緣膜CIL。該接觸層間絕緣膜CIL係以覆蓋複數個MISFETQ之方式而形成。具體而言，接觸層間絕緣膜CIL係由例如臭氧TEOS膜與電漿TEOS膜之積層膜所形成，上述臭氧TEOS膜係藉由以臭氧與TEOS為原料之熱CVD法而形成，上述電漿TEOS膜係配置於該臭氧TEOS膜上且藉由以TEOS為原料之電漿CVD法而形成。再者，亦可於臭氧TEOS膜之下層形成例如包含氮化矽膜之蝕刻終止膜。
其次，如圖15所示，藉由使用光微影技術及蝕刻技術，而於接觸層間絕緣膜CIL形成接觸孔CNT1。對該接觸孔CNT1實施加工，以使其貫通接觸層間絕緣膜CIL而到達形成於半導體基板1S上之MISFETQ之源極區或汲極區。
繼而，如圖16所示，藉由將金屬膜嵌入至形成於接觸層間絕緣膜CIL中之接觸孔CNT1內，而形成插塞PLG1。具體而言，例如使用濺鍍而於形成有接觸孔CNT1之接觸層間絕緣膜CIL上形成作為障壁導體膜之鈦/氮化鈦膜。而且，於鈦/氮化鈦膜上形成鎢膜。藉此，於接觸孔CNT1之內壁(側壁及底面)形成鈦/氮化鈦膜，並於該鈦/氮化鈦膜上以嵌入接觸孔CNT1之方式形成鎢膜。其後，利用CMP(Chemical Mechanical Polishing，化學機械拋光)法將形成於接觸層間絕緣膜CIL上之多餘之鈦/氮化鈦膜及鎢膜去除。藉此，可僅於接觸孔CNT1內形成嵌入鈦/氮化鈦膜與鎢膜之插塞PLG1。
其次，如圖17所示，於形成有插塞PLG1之接觸層間絕緣膜CIL上形成層間絕緣膜IL1。該層間絕緣膜IL1係由例如作為中楊氏模數膜之SiOC膜所形成，且藉由使用例如電漿CVD法而形成。如此般，本實施形態1之特徵在於，由作為中楊氏模數膜之SiOC膜形成層間絕緣膜IL1。
而且，如圖18所示，藉由使用光微影技術及蝕刻技術，而於層間絕緣膜IL1上形成配線槽WD1。該配線槽WD1係以貫通包含SiOC膜之層間絕緣膜IL1而底面到達接觸層間絕緣膜CIL之方式形成。藉此，使插塞PLG1之表面露出於配線槽WD1之底部。
其後，如圖19所示，於形成有配線槽WD1之層間絕緣膜IL1上，形成障壁導體膜(抗銅擴散膜)(未圖示)。具體而言，障壁導體膜包括鉭(Ta)、鈦(Ti)、釕(Ru)、鎢(W)、錳(Mn)及該等之氮化物或氮/矽化物、或者該等之積層膜，且例如藉由使用濺鍍法而形成。
繼而，於形成於配線槽WD1之內部及層間絕緣膜IL1上之障壁導體膜上，例如藉由濺鍍法而形成包含薄銅膜之籽晶膜。而且，藉由將該籽晶膜作為電極之電解電鍍法而形成銅膜Cu1。該銅膜Cu1係以嵌入配線槽WD1之方式而形成。該銅膜Cu1係由例如以銅為主體之膜所形成。具體而言，係由銅(Cu)或銅合金(銅(Cu)與鋁(Al)、鎂(Mg)、鈦(Ti)、錳(Mn)、鐵(Fe)、鋅(Zn)、鋯(Zr)、鈮(Nb)、鉬(Mo)、釕(Ru)、鈀(Pd)、銀(Ag)、金(Au)、銦(In)、鑭系金屬、錒系金屬等之合金)所形成。進而，於銅合金之情形時，籽晶膜成為以上說明之合金，故銅膜Cu1為銅合金。下文出現之銅合金亦為相同。
其次，如圖20所示，利用CMP法將形成於層間絕緣膜IL1上之多餘之障壁導體膜及銅膜Cu1去除。藉此，便可於配線槽WD1內形成嵌入障壁導體膜與銅膜Cu1之第1層配線L1(第1微細層)。
其後，對形成有第1層配線L1之層間絕緣膜IL1之表面實施氨電漿處理，淨化第1層配線L1之表面及層間絕緣膜IL1之表面。繼而，如圖21所示，於形成有第1層配線L1之層間絕緣膜IL1上，形成障壁絕緣膜BI1。該障壁絕緣膜BI1例如包括SiCN膜與SiCO膜之積層膜，且例如該積層膜可藉由CVD法而形成。再者，於本實施形態1中，對形成有第1層配線L1之層間絕緣膜IL1之表面實施氨電漿處理之淨化處理之後，形成障壁絕緣膜BI1，因此層間絕緣膜IL1與障壁絕緣膜BI1之密著性提高。
而且，於障壁絕緣膜BI1上形成層間絕緣膜IL2，並於該層間絕緣膜IL2上形成損傷保護膜DP1。進而，於損傷保護膜DP1上形成CMP保護膜CMP1。具體而言，層間絕緣膜IL2係由例如具有空孔之SiOC膜所形成。因此，層間絕緣膜IL2係為低介電常數膜且為低楊氏模數膜。該具有空孔之SiOC膜例如可藉由使用電漿CVD法而形成。損傷保護膜DP1係由例如SiOC膜所形成，且例如可藉由電漿CVD法而形成。因此，損傷保護膜DP1係為中介電常數膜且為中楊氏模數膜。進而，CMP保護膜CMP1包括例如TEOS膜、或氧化矽膜。因此，CMP保護膜CMP1係為高介電常數膜且為高楊氏模數膜。
繼而，如圖22所示，於CMP保護膜CMP1上形成包括化學放大型阻劑之光阻膜FR1。而且，藉由對該光阻膜FR1實施曝光、顯影處理，而使光阻膜FR1圖案化。圖案化係以使形成通孔之區域開口之方式進行。其後，將經圖案化之光阻膜FR1作為遮罩，對CMP保護膜CMP1、損傷保護膜DP1及層間絕緣膜IL2進行蝕刻。藉此，便可形成貫通CMP保護膜CMP1、損傷保護膜DP1及層間絕緣膜IL2且使障壁絕緣膜BI1露出之通孔V1。如此可知，障壁絕緣膜BI1於蝕刻時作為蝕刻終止部而發揮功能。
其次，如圖23所示，將經圖案化之光阻膜FR1去除之後，於CMP保護膜CMP1上形成包含化學放大型阻劑之光阻膜FR2，並藉由對該光阻膜FR2實施曝光、顯影處理，而使光阻膜FR2圖案化。光阻膜FR2之圖案化係以使形成有配線槽之區域開口之方式進行。此時，形成SiCO膜作為障壁絕緣膜BI1，藉此，便可防止對光阻膜FR2之阻劑毒化。該阻劑毒化係指以下說明之現象。即，上述氨電漿處理中所含之氮或形成障壁絕緣膜BI1之SiCN膜中所含之氮產生化學反應而生成胺，且該胺擴散至層間絕緣膜IL2。該擴散之胺將到達形成於層間絕緣膜IL2中之通孔V1。此時，當將光阻膜FR2曝光，對形成配線槽之圖案進行圖案化處理時，形成於通孔V1附近之光阻膜FR2為化學放大阻劑，且該化學放大阻劑係於曝光時產生酸進行曝光反應者，因此，該化學放大阻劑將與作為自通孔V1中擴散之鹼的胺反應而將酸中和。其結果，通孔V1附近之光阻膜FR2去活化而成為曝光不良之現象。若產生該阻劑毒化，則將導致光阻膜FR2之圖案化不良。因此，本實施形態1係於作為胺之產生源之SiCN膜上設置SiCO膜，以防止SiCN膜中產生之胺擴散。即，障壁絕緣膜BI1係由SiCN膜與SiCO膜之積層膜所形成。該SiCN膜本身係為作為具有防止銅自銅配線中擴散之功能之抗銅擴散膜而發揮功能者，SiCO膜係用以防止SiCN膜中產生之胺擴散從而抑制阻劑毒化者。進而，以氧化矽膜或TEOS膜取代SiCO膜作為材料，亦具有相同之效果，於使用SiN膜取代SiCN膜之情形時亦具有相同之效果。
其後，如圖24所示，藉由將經圖案化之光阻膜FR2作為遮罩之各向異性蝕刻，而對CMP保護膜CMP1進行蝕刻。於此時之蝕刻中，位於CMP保護膜CMP1之下層之損傷保護膜DP1成為蝕刻終止膜。而且，如圖25所示，藉由電漿灰化處理而將經圖案化之光阻膜FR2去除。於該電漿灰化處理時，並未對包括低楊氏模數膜之層間絕緣膜IL2進行與配線槽對應之圖案化處理，因此，不會使配線槽受到電漿灰化處理之損傷。
繼而，如圖26所示，藉由回蝕法而將露出於通孔V1之底部之障壁絕緣膜BI1去除。藉此，使得第1層配線L1之表面露出於通孔V1之底部。藉由此時之回蝕法，而亦對自經圖案化之CMP保護膜CMP1露出之損傷保護膜DP1及位於損傷保護膜DP1之下層之層間絕緣膜IL2的一部分進行蝕刻，從而形成配線槽WD2。如此，使用經圖案化之光阻膜FR2，且將損傷保護膜DP1作為蝕刻終止膜，對CMP保護膜CMP1進行圖案化處理。其後，藉由回蝕法，而將露出於通孔V1之底面之障壁絕緣膜BI1去除，並且對損傷保護膜DP1及層間絕緣膜IL2之一部分進行蝕刻，形成配線槽WD2，藉此，便易於設定回蝕法之蝕刻條件。其原因在於：由於由如SiCN膜或SiCO膜般之SiC系之絕緣膜構成障壁絕緣膜BI1，且由SiOC膜構成損傷保護膜DP1及層間絕緣膜IL2，因此，若藉由回蝕法來對障壁絕緣膜BI1進行蝕刻，則損傷保護膜DP1或層間絕緣膜IL2將變得容易蝕刻。進而，CMP保護膜CMP1係由TEOS膜或氧化矽膜所形成，其原因在於：當對包括SiCN膜或SiCO膜之障壁絕緣膜BI1進行蝕刻時，使CMP保護膜CMP1難以被蝕刻(增大蝕刻選擇比)。
其次，如圖27所示，於形成有配線槽WD2之CMP保護膜CMP1上形成障壁導體膜(抗銅擴散膜)(未圖示)。具體而言，障壁導體膜包括鉭(Ta)、鈦(Ti)、釕(Ru)、鎢(W)、錳(Mn)及該等之氮化物或氮/矽化物、或者該等之積層膜，且例如藉由使用濺鍍法而形成。
繼而，於形成於配線槽WD2之內部及CMP保護膜CMP1上之障壁導體膜上，例如藉由濺鍍法而形成包含薄銅膜之籽晶膜。而且，藉由將該籽晶膜作為電極之電解電鍍法而形成銅膜Cu2。該銅膜Cu2係以嵌入配線槽WD2之方式而形成。該銅膜Cu2係由例如以銅為主體之膜所形成。具體而言，該銅膜Cu2係由銅(Cu)或銅合金(銅(Cu)與鋁(Al)、鎂(Mg)、鈦(Ti)、錳(Mn)、鐵(Fe)、鋅(Zn)、鋯(Zr)、鈮(Nb)、鉬(Mo)、釕(Ru)、鈀(Pd)、銀(Ag)、金(Au)、銦(In)、鑭系金屬、錒系金屬等之合金)所形成。
繼而，如圖28所示，利用CMP法將形成於CMP保護膜CMP1上之多餘之障壁導體膜及銅膜Cu2去除。藉此，可形成露出有損傷保護膜DP1且配線槽WD2內嵌入有障壁導體膜與銅膜Cu2之第2層配線L2、及通孔中嵌入有障壁導體膜與銅膜Cu2之插塞PLG2。
為了承受此時之CMP法所引起之研磨壓力及刮痕損傷，而設置有CMP保護膜CMP1。藉由CMP法而露出之損傷保護膜DP1可一定程度地承受該CMP法所引起之研磨壓力及刮痕損傷，但當未設置有CMP保護膜CMP1時，亦存在無法充分承受之虞。進而，例如當進行CMP法之研磨時，若未設置CMP保護膜CMP1或損傷保護膜DP1，而直接研磨包括低楊氏模數膜之層間絕緣膜IL2之表面，則包括低楊氏模數膜之層間絕緣膜IL2將無法承受CMP法所引起之研磨壓力或刮痕損傷，導致層間絕緣膜IL2遭受破壞而成為不良之原因。因此，於本實施形態1中，為了保護層間絕緣膜IL2或損傷保護膜DP1不受CMP法之研磨影響，而設置有CMP保護膜CMP1。
此時，於層間絕緣膜IL2上形成損傷保護膜DP1，且於損傷保護膜DP1上形成CMP保護膜CMP1。此時，若以楊氏模數之觀點描述各膜，則於低楊氏模數膜(層間絕緣膜IL2)上形成有中楊氏模數膜(損傷保護膜DP1)，於該中楊氏模數膜(損傷保護膜DP1)上形成有高楊氏模數膜(CMP保護膜CMP1)。即，成為如下結構：於低楊氏模數膜(層間絕緣膜IL2)與高楊氏模數膜(CMP保護膜CMP1)之間設置有中楊氏模數膜(損傷保護膜DP1)。因此，例如，當未設置中楊氏模數膜(損傷保護膜DP1)，而直接於低楊氏模數膜(層間絕緣膜IL2)上形成高楊氏模數膜(CMP保護膜CMP1)之情形時，存在界面受到CMP法之較大研磨壓力而使低楊氏模數膜(層間絕緣膜IL2)剝離之虞。與此相對，本實施形態1係於低楊氏模數膜(層間絕緣膜IL2)與高楊氏模數膜(CMP保護膜CMP1)之間設置有中楊氏模數膜(損傷保護膜DP1)。藉此，CMP法之研磨壓力將分散至低楊氏模數膜(層間絕緣膜IL2)與中楊氏模數膜(損傷保護膜DP1)之界面、及中楊氏模數膜(損傷保護膜DP1)與高楊氏模數膜(CMP保護膜CMP1)之界面。其結果，使得低楊氏模數膜(層間絕緣膜IL2)所受之研磨壓力得以緩和，從而可防止因CMP法之研磨壓力而使低楊氏模數膜(層間絕緣膜IL2)剝離。
藉由該CMP法之研磨而去除CMP保護膜CMP1。因此，於CMP法之研磨結束後，將包含高介電常數膜之CMP保護膜CMP1去除，藉此，便可獲得第2層配線L2之低介電常數化，從而可實現半導體裝置(元件)之高速動作。以上述方式，便可形成第2層配線L2。
其後，如圖29所示，對形成有第2層配線L2之損傷保護膜DP1之表面進行氨電漿處理，淨化第2層配線L2之表面及損傷保護膜DP1之表面。繼而，於形成有第2層配線L2之損傷保護膜DP11上形成障壁絕緣膜BI2。該障壁絕緣膜BI2例如包括SiCN膜與SiCO膜之積層膜，且例如該積層膜可藉由CVD法而形成。再者，本實施形態1係對形成有第2層配線L2之損傷保護膜DP1之表面實施利用氨電漿處理之淨化處理之後，形成障壁絕緣膜BI2，因此，損傷保護膜DP1與障壁絕緣膜BI1之密著性提高。進而，損傷保護膜DP1可謂亦具有保護作為低楊氏模數膜之層間絕緣膜IL2不被氨電漿處理損傷之功能。藉由重複實施如此之製造步驟，而形成第3層配線L3~第5層配線L5。藉此，便可形成第2微細層(第2層配線L2~第5層配線L5)。
繼而，對第2微細層上形成半域層之步驟進行說明。如圖30所示，對形成有第5層配線L5之損傷保護膜DP4上之表面實施氨電漿處理，並淨化第5層配線L5之表面及損傷保護膜DP4之表面。繼而，於形成有第5層配線L5之損傷保護膜DP4上，形成障壁絕緣膜BI5。該障壁絕緣膜BI5例如包括SiCN膜與SiCO膜之積層膜，且例如該積層膜可藉由CVD法而形成。再者，本實施形態1係對形成有第5層配線L5之損傷保護膜DP4之表面實施利用氨電漿處理之清浄化處理之後，形成障壁絕緣膜BI5，因此，損傷保護膜DP4與障壁絕緣膜BI5之密著性提高。
其次，於障壁絕緣膜BI5上形成層間絕緣膜IL6。該層間絕緣膜IL6係由例如作為中楊氏模數膜之SiOC膜所形成，且例如藉由使用電漿CVD法而形成。
而且，如圖31所示，藉由使用光微影技術及蝕刻技術，而於層間絕緣膜IL6上形成配線槽WD3及通孔V2。該通孔V2係以貫通包括SiOC膜之層間絕緣膜IL6且底面到達第5層配線L5之方式而形成。藉此，便可於通孔V2之底部露出第5層配線L5之表面。
其後，如圖32所示，於形成有配線槽WD3及通孔V2之層間絕緣膜IL6上，形成障壁導體膜(抗銅擴散膜)(未圖示)。具體而言，障壁導體膜係包括鉭(Ta)、鈦(Ti)、釕(Ru)、鎢(W)、錳(Mn)及該等之氮化物或氮/矽化物、或者該等之積層膜，且例如藉由使用濺鍍法而形成。
繼而，於形成於配線槽WD3與通孔V2之內部及層間絕緣膜IL6上之障壁導體膜上，例如藉由濺鍍法而形成包含薄銅膜之籽晶膜。而且，藉由將該籽晶膜作為電極之電解電鍍法而形成銅膜Cu3。該銅膜Cu3係以嵌入配線槽WD3及通孔V2之方式而形成。該銅膜Cu3係由例如以銅為主體之膜所形成。具體而言，該銅膜Cu3係由銅(Cu)或銅合金(銅(Cu)與鋁(Al)、鎂(Mg)、鈦(Ti)、錳(Mn)、鐵(Fe)、鋅(Zn)、鋯(Zr)、鈮(Nb)、鉬(Mo)、釕(Ru)、鈀(Pd)、銀(Ag)、金(Au)、銦(In)、鑭系金屬、錒系金屬等之合金)所形成。
其次，如圖33所示，利用CMP法將形成於層間絕緣膜IL6上之多餘之障壁導體膜及銅膜Cu3去除。藉此，便可形成配線槽WD3內嵌入有障壁導體膜與銅膜Cu3之第6層配線L6、及通孔V2中嵌入有障壁導體膜與銅膜Cu3之插塞PLG6。以上述方式，便可形成第6層配線L6。藉由重複如此之製造步驟，而亦形成圖34所示之第7層配線L7。藉此，便可形成半域層(第6層配線L6~第7層配線L7)。
繼而，對半域層上形成全域層之步驟進行說明。如圖35所示，對形成有第7層配線L7之層間絕緣膜IL7之表面實施氨電漿處理，並淨化第7層配線L7之表面及層間絕緣膜IL7之表面。繼而，於形成有第7層配線L7之層間絕緣膜IL7上，形成障壁絕緣膜BI7a。該障壁絕緣膜BI7a例如包括SiCN膜與SiCO膜之積層膜，且例如該積層膜可藉由CVD法而形成。再者，本實施形態1係對形成有第7層配線L7之層間絕緣膜IL7之表面實施利用氨電漿處理之清浄化處理之後，形成障壁絕緣膜BI7a，因此，層間絕緣膜IL7與障壁絕緣膜BI7a之密著性提高。
其次，於障壁絕緣膜BI7a上形成層間絕緣膜IL8a。該層間絕緣膜IL8a係由例如作為高楊氏模數膜之TEOS膜或氧化矽膜所形成，且例如藉由使用電漿CVD法而形成。進而，於層間絕緣膜IL8a上形成蝕刻終止絕緣膜BI7b，並於該蝕刻終止絕緣膜BI7b上形成層間絕緣膜IL8b。該蝕刻終止絕緣膜BI7b係由例如SiCN膜所形成，且例如該積層膜可藉由CVD法而形成。又，該層間絕緣膜IL8b係由例如作為高楊氏模數膜之TEOS膜或氧化矽膜所形成，且例如藉由使用電漿CVD法而形成。
而且，如圖36所示，藉由使用光微影技術及蝕刻技術，而於層間絕緣膜IL8b及蝕刻終止絕緣膜BI7b上形成配線槽WD4，且於層間絕緣膜IL8a及障壁絕緣膜BI7a形成通孔V3。該通孔V3係以貫通包括TEOS膜或氧化矽膜之層間絕緣膜IL8a且底面到達第7層配線L7之方式而形成。藉此，使得第7層配線L7之表面露出於通孔V3之底部。
其後，如圖37所示，於形成有配線槽WD4之層間絕緣膜IL8b上、及形成有通孔V3之層間絕緣膜IL8a上形成障壁導體膜(抗銅擴散膜)(未圖示)。具體而言，障壁導體膜係包括鉭(Ta)、鈦(Ti)、釕(Ru)、鎢(W)、錳(Mn)及該等之氮化物或氮/矽化物、或者該等之積層膜，且例如藉由使用濺鍍法而形成。
繼而，於形成於配線槽WD4與通孔V3之內部及層間絕緣膜IL8b上之障壁導體膜上，例如藉由濺鍍法而形成包含薄銅膜之籽晶膜。而且，藉由將該籽晶膜作為電極之電解電鍍法而形成銅膜Cu4。該銅膜Cu4係以嵌入配線槽WD4及通孔V3之方式而形成。該銅膜Cu4係由例如以銅為主體之膜所形成。具體而言，該銅膜Cu4係由銅(Cu)或銅合金(銅(Cu)與鋁(Al)、鎂(Mg)、鈦(Ti)、錳(Mn)、鐵(Fe)、鋅(Zn)、鋯(Zr)、鈮(Nb)、鉬(Mo)、釕(Ru)、鈀(Pd)、銀(Ag)、金(Au)、銦(In)、鑭系金屬、錒系金屬等之合金)所形成。
其次，如圖38所示，利用CMP法將形成於層間絕緣膜IL8b上之多餘之障壁導體膜及銅膜Cu4去除。藉此，便可形成配線槽WD4內嵌入有障壁導體膜與銅膜Cu4之第8層配線L8、及通孔V3中嵌入有障壁導體膜與銅膜Cu4之插塞PLG8。以上述方式，可形成第8層配線L8。藉此，便可形成全域層(第8層配線L8)。
繼而，如圖39所示，於形成有第8層配線L8之層間絕緣膜IL8b上形成障壁絕緣膜BI8，並於該障壁絕緣膜BI8上形成層間絕緣膜IL9。該障壁絕緣膜BI8例如包括SiCN膜與SiCO膜之積層膜，且例如該積層膜可藉由CVD法而形成。又，層間絕緣膜IL9係由例如作為高楊氏模數膜之TEOS膜或氧化矽膜所形成，且例如藉由使用電漿CVD法而形成。而且，形成貫通該層間絕緣膜IL9及障壁絕緣膜BI8之通孔。
其次，於通孔之側壁與底面、及層間絕緣膜IL9上形成依序積層有鈦/氮化鈦膜、鋁膜、鈦/氮化鈦膜之積層膜，且藉由對該積層膜進行圖案化處理而形成插塞PLG9與最上層配線L9。
其後，如圖40所示，於形成有最上層配線L9之層間絕緣膜IL9上，形成作為表面保護膜之鈍化膜PAS。該鈍化膜PAS係由例如氧化矽膜與配置於該氧化矽膜上之氮化矽膜所形成，且例如可藉由CVD法而形成。而且，如圖41所示，藉由使用光微影技術及蝕刻技術，而於鈍化膜PAS上形成開口部，並使最上層配線L9之一部分露出而形成焊墊PD。
其次，如圖42所示，於露出有焊墊PD之鈍化膜PAS上形成聚醯亞胺膜PI。而且，藉由對該聚醯亞胺膜PI進行圖案化處理而使焊墊PD露出。以上述方式，便可於半導體基板1S上形成MISFET及多層配線。
繼而，如圖43所示，藉由切割半導體基板1S而獲得複數個半導體晶片CHP。圖43係表示一個半導體晶片CHP，且於該半導體晶片CHP之主面側(元件形成面側)形成有焊墊PD。
其次，如圖44所示，將半導體晶片CHP搭載於配線基板WB上。此時，於配線基板WB之晶片搭載面側形成有端子TE。而且，如圖45所示，利用包含金線等之焊線W將形成於半導體晶片CHP上之焊墊PD、與形成於配線基板WB上之端子TE連接。其後，如圖46所示，利用樹脂MR以覆蓋之方式密封半導體晶片CHP及焊線W。
繼而，如圖47所示，於配線基板WB之背面(與晶片搭載面為相反側之面)形成作為外部連接端子之焊錫球SB。而且，如圖48所示，可藉由將配線基板WB切片而製造圖2所示之本實施形態1之半導體裝置。
以此方式完成後之封裝(半導體裝置)係於各種溫度條件下使用，因此必需對應大範圍之溫度變化正常動作。因而，半導體晶片係於封裝化之後實施溫度循環試驗。
例如，若對利用樹脂密封半導體晶片之封裝實施溫度循環試驗，則於樹脂與半導體晶片中，熱膨脹率及楊氏模數不同，因此半導體晶片受到應力作用。此時，產生於半導體晶片內之應力越接近多層配線層之下層則越大，且於楊氏模數不同之界面受到最大應力之作用。
此處，根據本實施形態1，於一體化之高楊氏模數層(半導體基板1S及接觸層間絕緣膜CIL)與層間絕緣膜IL2(低楊氏模數膜)之間，形成作為中楊氏模數膜之層間絕緣膜IL1。此時，楊氏模數不同之界面係存在一體化之高楊氏模數層與層間絕緣膜IL1(中楊氏模數膜)之界面、及層間絕緣膜IL1(中楊氏模數膜)與層間絕緣膜IL2(低介電常數膜)之界面。即，於本實施形態1中，楊氏模數不同之界面存在一體化之高楊氏模數層與層間絕緣膜IL1(中楊氏模數膜)之界面、及層間絕緣膜IL1(中楊氏模數膜)與層間絕緣膜IL2(低介電常數膜)之界面之兩個。因此，當由高楊氏模數膜構成層間絕緣膜IL1之情形時，應力將集中於一個界面，而本實施形態1係由中楊氏模數膜構成層間絕緣膜IL1，存在有兩個楊氏模數不同之界面，故應力被分散於該兩個界面。因此，本實施形態1係可減小產生於各個界面中之應力之大小。其結果，可獲得下述顯著之效果：可防止層間絕緣膜IL2(低楊氏模數膜)自層間絕緣膜IL2(低楊氏模數膜)與層間絕緣膜IL1(中楊氏模數膜)之間之界面中剝離。
為了便於理解地說明本實施形態1之特徵，而忽視形成於構成第1微細層之層間絕緣膜IL1(中楊氏模數膜)與構成第2微細層之層間絕緣膜IL2(低楊氏模數膜)之間的障壁絕緣膜BI1(高楊氏模數膜)進行了說明，但即便設置有該障壁絕緣膜BI1(高楊氏模數膜)，根據本實施形態1，亦可防止層間絕緣膜IL2(低楊氏模數膜)之膜剝落。其原因在於：由於由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1，故可以不直接接觸之方式切斷一體化之高楊氏模數層與構成第2微細層之層間絕緣膜IL2，且可使應力分散。
繼而，說明本實施形態1之又一特徵。本實施形態1係例如由具有空孔之SiOC膜形成構成第2微細層之層間絕緣膜IL2。該具有空孔之SiOC膜係為低介電常數膜，且亦為低楊氏模數膜。而且，本實施形態1係利用電漿CVD法形成具有空孔之SiOC膜。該方面為本實施形態1之又一特徵。即，本實施形態1係將主要著眼點置於如下情形：由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1，藉此，以不直接接觸之方式切斷一體化之高楊氏模數層與構成第2微細層之層間絕緣膜IL2。該構成可藉由加大層間絕緣膜IL2之黏接力而取得更大之效果。層間絕緣膜IL2例如與障壁絕緣膜BI1直接接觸，而若使該接觸更牢固，則可進一步防止層間絕緣膜IL2之剝離。因此，本實施形態1係利用電漿CVD法形成構成層間絕緣膜IL2之具有空孔之SiOC膜。其原因在於可藉由電漿CVD法，而賦予高能量從而形成牢固之結合，因此，可形成具有牢固之結合之層間絕緣膜IL2。
因此，根據由具有牢固之黏接力之膜形成層間絕緣膜IL2之觀點，於本實施形態1中，較理想的是層間絕緣膜IL2中不使用PAE(Polyarylether，聚芳醚)等之膜。其原因在於，PAE通常藉由塗佈法而形成，因此與電漿CVD法相比，密著力較差。如此般，本實施形態1具有如下特徵：由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1，藉此，可以不直接接觸之方式切斷一體化之高楊氏模數層與構成第2微細層之層間絕緣膜IL2，且使應力分散，而該特徵係藉由利用電漿CVD法形成構成層間絕緣膜IL2之絕緣膜，而獲得更大之效果。
進而，亦對本實施形態1之另一特徵進行說明。一般而言，半導體元件存在金屬與絕緣膜之界面中密著性較差之問題。例如，如圖3所示，適當地設置第2層配線L2之配線圖案，但於電源環網之附近區域等，金屬配線之比例變得特別大。此時，可認為由覆蓋半導體晶片之樹脂與半導體晶片之熱膨脹率及楊氏模數之不同所引起的應力將作用於電源環網之附近區域即金屬配線之比例較多之區域(第2層配線L2之一部分區域)。此時，本實施形態1係於包括低楊氏模數膜之層間絕緣膜IL2上形成有損傷保護膜DP1。因此，可對損傷保護膜DP1之表面實施氨電漿處理，而作為低楊氏模數膜之層間絕緣膜IL2不會受到損傷。此情形係表示損傷保護膜DP1與障壁絕緣膜BI2之密著力提高，即便於金屬配線之比例較多之區域，亦可防止因上述應力而使損傷保護膜DP1與障壁絕緣膜BI2之界面產生剝離。
進而，本實施形態1係成為於層間絕緣膜IL2上形成有損傷保護膜DP1，且於該損傷保護膜DP1上形成有障壁絕緣膜BI2之結構。該結構係可於低楊氏模數膜(層間絕緣膜IL2)與高楊氏模數膜(障壁絕緣膜BI2)之間形成有中楊氏模數膜(損傷保護膜DP1)者。因此，低楊氏模數膜(層間絕緣膜IL2)與高楊氏模數膜(障壁絕緣膜BI2)之間所受之應力將藉由形成中楊氏模數膜(損傷保護膜DP1)而分散。其結果，可抑制因上述應力而使低楊氏模數膜(層間絕緣膜IL2)剝落之情形。
(實施形態2)
上述實施形態1係對利用樹脂密封半導體晶片之整體的封裝進行了說明，而本實施形態2係對利用樹脂密封半導體晶片之一部分的封裝進行說明。
圖49係表示本實施形態2中之封裝之構成例之剖面圖。於圖49中，於配線基板WB上搭載有半導體晶片CHP。具體而言，於半導體晶片CHP上形成凸塊電極(突起電極)BMP，並以使該凸塊電極BMP與形成於配線基板WB上之端子(未圖示)電性連接之方式，將半導體晶片CHP搭載於配線基板WB上。於配線基板WB之背面形成有作為外部連接端子而發揮功能之焊錫球SB。於配線基板WB中，形成於配線基板WB之主面上之端子、與形成於配線基板WB之背面上之焊錫球SB係經由形成於配線基板WB之內部之配線(未圖示)而電性連接。因此，形成於半導體晶片CHP上之凸塊電極BMP將與作為外部連接端子之焊錫球SB電性連接。即，圖49所示之封裝構成為可經由焊錫球SB而使半導體晶片CHP與外部電路電性連接。
進而，圖49所示之封裝係利用稱作底層填料UF之樹脂將連接半導體晶片CHP與配線基板WB之凸塊電極BMP密封。即，圖49所示之封裝係以覆蓋凸塊電極BMP之方式形成底層填料UF，並藉由底層填料UF而保護凸塊電極BMP不受濕度或溫度等外部環境影響，並且提高凸塊電極BMP之連接強度。又，半導體晶片CHP之上表面係由上蓋COV所覆蓋。
如此般，圖49所示之封裝係利用底層填料UF密封半導體晶片CHP之一部分(凸塊電極BMP)，由此，半導體晶片CHP將因溫度循環試驗中之溫度變化而受到應力作用。即，若封裝受到溫度循環試驗中之大範圍之溫度變化，則將因半導體晶片CHP與底層填料UF之熱膨脹率或楊氏模數之不同，而於半導體晶片CHP中產生應力。若於半導體晶片CHP中產生應力，則存在於形成於半導體晶片CHP內之多層配線中產生膜剝落之問題之虞。本實施形態2之封裝亦會產生與上述實施形態1之封裝相同之問題。
因此，本實施形態2亦與上述實施形態1(圖3)相同，對層間絕緣膜之構成進行了設計。具體而言，如圖3所示，構成第1微細層之層間絕緣膜IL1係包括例如SiOC膜。即，構成第1微細層之層間絕緣膜IL1係包括中介電常數膜、中楊氏模數膜，換言之包括中密度膜。尤其，就層間絕緣膜IL1之特徵性之功能而言，層間絕緣膜IL1係包括中楊氏模數膜。如此般，由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1，藉此，即便於層間絕緣膜之一部分(第2微細層)中使用介電常數低於氧化矽膜之低介電常數膜，亦可防止低介電常數膜之膜剝落，從而可提高半導體裝置之可靠性。
繼而，一面參照圖式一面說明本實施形態2之半導體裝置之製造方法。自圖13至圖42為止之步驟係與上述實施形態1相同。其次，如圖50所示，於使焊墊PD開口之聚醯亞胺膜PI上，形成凸塊下金屬膜UBM(Under Bump Metal)。凸塊下金屬膜UBM例如可使用濺鍍法而形成，且藉由例如鈦膜、鎳膜、鈀膜、鈦.鎢合金膜、氮化鈦膜或者金膜等之單層膜或積層膜而形成。此處，凸塊下金屬膜UBM不僅具備使凸塊電極與焊墊或表面保護膜之黏接性提高之功能，而且具有抑制或防止其後之步驟中形成之金膜之金屬元素朝多層配線等移動、或者反過來構成多層配線之金屬元素朝金膜側移動之障壁功能。而且，於凸塊下金屬膜UBM上形成光阻膜FR3。
其次，如圖51所示，藉由使用光微影技術，而對光阻膜FR3進行圖案化處理。光阻膜FR3之圖案化係以使焊墊PD上之凸塊電極形成區域開口之方式進行。即，藉由對光阻膜FR3進行圖案化處理，而形成露出焊墊PD之開口部OP。
繼而，如圖52所示，藉由使用鍍敷法，而於露出焊墊PD之開口部OP內形成金膜PF。藉此，於焊墊PD上積層形成有金膜PF。其後，如圖53所示，將經圖案化之光阻膜FR3及形成於該光阻膜FR之下層之凸塊下金屬膜UBM去除。藉此，於焊墊PD上形成凸塊電極BMP。而且，如圖54所示，藉由對半導體基板1S實施回焊處理(熱處理)，而使凸塊電極BMP之形狀成為球狀。可以上述方式，於半導體基板1S上形成MISFET、多層配線及凸塊電極BMP。
繼而，如圖55所示，藉由切割半導體基板1S而獲得複數個半導體晶片CHP。圖55係表示一個半導體晶片CHP，且於該半導體晶片CHP之主面側(元件形成面側)形成有凸塊電極BMP。
其次，如圖56所示，將半導體晶片CHP搭載於配線基板WB上。此時，以使形成於半導體晶片CHP上之凸塊電極BMP與形成於配線基板WB上之端子(未圖示)接觸之方式，將半導體晶片CHP搭載於配線基板WB上。而且，如圖57所示，以覆蓋配置於半導體晶片CHP與配線基板WB之間隙內之凸塊電極BMP之方式，塗佈底層填料UF。其後，如圖58所示，於配線基板WB之背面(與晶片搭載面為相反側之面)形成作為外部連接端子之焊錫球SB。而且，如圖59所示，可藉由將上蓋安裝於半導體晶片CHP之上部，並且將配線基板WB切片，而製造出圖49所示之本實施形態2之半導體裝置。
於本實施形態2之半導體裝置中，由於半導體晶片CHP與底層填料UF接觸，因此當遭受溫度循環時，因半導體晶片CHP與底層填料UF之熱膨脹率或楊氏模數不同，而使半導體晶片CHP中受到應力。尤其產生於半導體晶片內之應力越接近多層配線層之下層則越大，且楊氏模數不同之界面受到最大應力之作用。然而，根據本實施形態2，如圖54所示，由於由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1，因此，可以不直接接觸之方式切斷一體化之高楊氏模數層(半導體基板1S及接觸層間絕緣膜CIL)與構成第2微細層之層間絕緣膜IL2，且可使應力分散。其結果，可防止包含低楊氏模數膜之層間絕緣膜IL2之膜剝落。
(實施形態3)
上述實施形態1及上述實施形態2係對BGA(Ball Grid Array，球閘陣列)型之封裝進行了說明，而本實施形態3係對使用導線架之QFP(Quad Flat Package，四方扁平封裝)型之封裝進行說明。
圖60係說明本實施形態3之封裝之構成例。於圖60中，於晶片焊墊DP上搭載有半導體晶片CHP，且於該晶片焊墊DP周圍形成有框部FP。形成於半導體晶片CHP上之焊墊PD係藉由焊線W而與內部導線IL電性連接。而且，半導體晶片CHP、焊線W、內部導線IL，晶片焊墊DP及框部FP係藉由樹脂MR而密封。外部導線OL自該樹脂MR中露出。
如此，圖60所示之封裝中，由於利用樹脂MR密封半導體晶片CHP之整體，故而半導體晶片CHP將因溫度循環試驗中之溫度變化而受到應力作用。即，若封裝遭受溫度循環試驗中之大範圍之溫度變化，則將因半導體晶片CHP與樹脂MR之熱膨脹率或楊氏模數不同，而於半導體晶片CHP中產生應力。若於半導體晶片CHP中產生應力，則存在於形成於半導體晶片CHP內之多層配線中產生膜剝落之問題之虞。本實施形態3之封裝亦會產生與上述實施形態1之封裝相同之問題。
因此，本實施形態3亦與上述實施形態1(圖3)相同地對層間絕緣膜之構成上進行了設計。具體而言，如圖3所示，構成第1微細層之層間絕緣膜IL1係包括例如SiOC膜。即，構成第1微細層之層間絕緣膜IL1係包括中介電常數膜、中楊氏模數膜，換言之包括中密度膜。尤其就層間絕緣膜IL1之特徵性之功能而言，層間絕緣膜IL1係包括中楊氏模數膜。可藉由如此般由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1，而即便於層間絕緣膜之一部分(第2微細層)中使用介電常數低於氧化矽膜之低介電常數膜，亦能防止低介電常數膜之膜剝落，從而提高半導體裝置之可靠性。
繼而，一面參照圖式，一面說明本實施形態3之半導體裝置之製造方法。自圖13至圖42為止之步驟係與上述實施形態1相同。藉此，便可於半導體基板1S上形成MISFET及多層配線。其後，可藉由切割半導體基板1S而獲得複數個半導體晶片。
其次，準備圖61所示之導線架LF。如圖61所示，導線架LF主要包括搭載半導體晶片之晶片焊墊DP、框部FP、內部導線IL、及外部導線OL。而且，於導線架LF中由模線ML包圍之區域係為由樹脂體所密封之區域。以下，說明使用如此構成之導線架LF來製造封裝之步驟。
於圖62中表示導線架之一剖面。如圖62所示，於中央部配置晶片焊墊DP，並於包圍該晶片焊墊DP之周圍形成框部FP，且於該框部FP之外側形成內部導線IL。
繼而，如圖63所示，將半導體晶片CHP搭載於晶片焊墊DP上。半導體晶片CHP與晶片焊墊DP係藉由例如黏晶薄膜(未圖示)或黏接材料(未圖示)等而固著。
其後，如圖64所示，利用焊線W將形成於半導體晶片CHP上之焊墊PD與內部導線IL電性連接。而且，如圖65所示，利用樹脂MR以覆蓋之方式將半導體晶片CHP、焊線W、內部導線IL、晶片焊墊DP及框部FP密封。其後，使未圖示之外部導線成形，從而可製造如圖60所示之本實施形態3之半導體裝置。
於本實施形態3之半導體裝置中，由於利用樹脂MR密封半導體晶片CHP，因此，當受到溫度循環時，因半導體晶片CHP與樹脂MR之熱膨脹率及楊氏模數不同，而使半導體晶片CHP受到應力作用。尤其產生於半導體晶片內之應力越接近多層配線層之下層越大，且於楊氏模數不同之界面中受到最大應力之作用。然而，根據本實施形態3，如圖3所示，由於由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1，因此，可以不直接接觸之方式切斷一體化之高楊氏模數層(半導體基板1S及接觸層間絕緣膜CIL)與構成第2微細層之層間絕緣膜IL2，從而可使應力分散。其結果，可防止包含低楊氏模數膜之層間絕緣膜IL2之膜剝落。
(實施形態4)
上述實施形態1係對構成半域層之層間絕緣膜IL6、IL7中使用SiOC膜之例進行了說明，而本實施形態4係對構成半域層之層間絕緣膜中使用TEOS膜或氧化矽膜之例進行說明。即，上述實施形態1係於構成半域層之層間絕緣膜IL6、IL7中使用中楊氏模數膜，而本實施形態4係於構成半域層之層間絕緣膜中使用高楊氏模數膜。本實施形態4之除此以外之構成係與上述實施形態1相同。
圖66係表示本實施形態4之半導體裝置之元件結構之剖面圖。於圖66中，本實施形態4之元件結構係與上述實施形態1之元件結構大致相同。不同之處在於：如圖66所示，本實施形態4中，構成半域層(第6層配線L6、第7層配線L7)之層間絕緣膜IL10及層間絕緣膜IL11包括作為高楊氏模數膜之TEOS膜或氧化矽膜。藉此，本實施形態4具備可提高半域層之機械強度之優點。
例如，於檢查電氣特性時使探針(probe)壓住焊墊PD，但半域層易於受到此時之探測損傷。進而，於將半導體基板1S切片為複數個半導體晶片之切割步驟等之組裝步驟中，半域層係與位於下層之第2微細層相比更容易受到損傷之層。由此，為了相對上述各種損傷具有耐受性，半域層必需具有一定程度之機械強度。考慮到該方面，上述實施形態1係由中楊氏模數膜構成構成半域層之層間絕緣膜IL6、IL7，但此情形時亦存在機械強度不足之虞。因此，本實施形態1係藉由於構成半域層之層間絕緣膜IL10、IL11中使用機械強度高於SiOC膜(中楊氏模數膜)之TEOS膜或氧化矽膜，來提高對於探測損傷等之耐受性。
即便如此構成之本實施形態4，亦於遭受溫度循環時，因半導體晶片與樹脂之熱膨脹率及楊氏模數不同，而使半導體晶片中受到應力作用。尤其產生於半導體晶片內之應力越接近多層配線層之下層越大，且於楊氏模數不同之界面中受到最大應力之作用。該特性不受構成半域層之層間絕緣膜之材質的影響。因此，如圖66所示，形成與上述實施形態1大致相同之構成之本實施形態4，亦由於是由中楊氏模數膜形成構成第1微細層之層間絕緣膜IL1，因此可以不使一體化之高楊氏模數層(半導體基板1S及接觸層間絕緣膜CIL)與構成第2微細層之層間絕緣膜IL2直接接觸而將其切斷，從而可使應力分散。其結果，與上述實施形態1相同，可防止包含低楊氏模數膜之層間絕緣膜IL2之膜剝落。
實際說明根據本實施形態4而可減小應力之情況。圖67係表示自半導體基板表面之距離與剪應力之關係的圖表。於圖67中，橫軸表示自半導體基板表面之距離(nm)，縱軸表示剪應力。又，剪應力之值係表示相對數值，「-1」之值約為引起膜剝落之大小之應力值。
記載於圖12之上部之數值「1」~「8」表示多層配線之各層。例如，「1」表示第1微細層，「2」~「5」表示第2微細層。進而，「6」~「8」表示半域層與全域層。此外亦表示接觸層。
本實施形態4係表示由SiOC膜(中楊氏模數膜)形成第1層配線(第1微細層)與第2層配線(第2微細層)之交界之情形。觀察該曲線可知，在第1層配線(第1微細層)與第2層配線(第2微細層)之交界處產生之應力被分散至接觸層與第1層配線(第1微細層)之交界而變小。即，如圖67所示，於接觸層與第1層配線之交界處產生之應力、及於第1層配線與第2層配線之交界處產生之應力均被抑制在充分小於容易引起膜剝落之應力值「-1」之值。此情形表示下述情況：由於由中楊氏模數膜形成第1層配線，故可以不直接接觸之方式切斷一體化之高楊氏模數層(半導體基板1S及接觸層間絕緣膜CIL)與構成第2微細層之層間絕緣膜IL2，從而可使應力分散。因此，根據表示本實施形態4之曲線可知，能夠充分防止構成第2層配線(第2微細層)之層間絕緣膜(低楊氏模數膜)之剝離。
(實施形態5)
上述實施形態1係對由中楊氏模數膜構成構成第1微細層之層間絕緣膜IL1之例進行了說明，而本實施形態5係對由中楊氏模數膜、低楊氏模數膜及中楊氏模數膜之積層膜形成構成第1微細層之層間絕緣膜之例進行說明。
圖68係表示本實施形態5之半導體裝置之元件結構之剖面圖。於圖68中，本實施形態5之元件結構形成為與上述實施形態1之元件結構(參照圖3)大致相同之構成。不同之處在於：構成第1微細層之層間絕緣膜之構成中存在不同點。具體而言，於本實施形態5中，如圖68所示，由層間絕緣膜IL1a、形成於該層間絕緣膜IL1a上之層間絕緣膜IL1b、及形成於層間絕緣膜IL1b上之層間絕緣膜IL1c構成構成第1微細層之層間絕緣膜。此時，層間絕緣膜IL1a包括SiOC膜、HSQ膜、或MSQ膜等中楊氏模數膜，層間絕緣膜IL1b包括具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜等低楊氏模數膜。另一方面，層間絕緣膜IL1c包括包含SiOC膜、HSQ膜、或MSQ膜等中楊氏模數膜。
以下，說明如此構成之原因。首先，基本而言，構成第1微細層之第1層配線L1係經微細化處理，且配線間隔亦變小。由此，嵌入配線間之層間絕緣膜之介電常數成為問題。即，若層間絕緣膜之介電常數變高，則構成第1層配線L1之配線間之寄生容量將增加而產生信號延遲。根據防止該信號延遲之觀點，較理想的是，儘量降低構成第1微細層之層間絕緣膜之介電常數。因此，於本實施形態5中，首先，由作為低介電常數膜之層間絕緣膜IL1b構成構成第1微細層之層間絕緣膜。即，層間絕緣膜IL1b係包含具有空孔之SiOC膜以降低介電常數。可藉由由具有空孔之SiOC膜構成層間絕緣膜IL1b，而獲得層間絕緣膜之低介電常數化，但由另一觀點來看，層間絕緣膜IL1b係為機械強度較低之低楊氏模數膜。因此，為了增強層間絕緣膜IL1b之機械強度，而於層間絕緣膜IL1b上形成包括中楊氏模數膜之層間絕緣膜IL1c。即，層間絕緣膜IL1c之設置目的在於增強位於下層之層間絕緣膜IL1b之機械強度，或者保護層間絕緣膜IL1b不受各種損傷影響。
其次，說明層間絕緣膜IL1a之重要功能。例如，當未形成有層間絕緣膜IL1a時，作為低楊氏模數膜之層間絕緣膜IL1b將與作為高楊氏模數膜之接觸層間絕緣膜CIL接觸。進而，由於該接觸層間絕緣膜CIL係形成於半導體基板1S上，故而作為低楊氏模數膜之層間絕緣膜IL1b將與包括半導體基板1S與接觸層間絕緣膜CIL之一體之高楊氏模數層直接接觸。
本實施形態5亦於受到溫度循環時，由於半導體晶片與樹脂之熱膨脹率或楊氏模數不同，而於半導體晶片中受到應力作用。尤其產生於半導體晶片內之應力越接近多層配線層之下層越大，且楊氏模數不同之界面中受到最大應力之作用。因此，於本實施形態5之情形，若未形成有層間絕緣膜IL1a，則於一體之高楊氏模數層與作為低楊氏模數膜之層間絕緣膜IL1b之交界處將受到最大應力之作用。其結果，導致產生層間絕緣膜IL1b之膜剝落。
因此，本實施形態5係於作為低楊氏模數膜之層間絕緣膜IL1b之下層，形成作為中楊氏模數膜之層間絕緣膜IL1a。如此般，根據本實施形態5，於包括低楊氏模數膜之層間絕緣膜IL1b之下層形成有包括中楊氏模數膜之層間絕緣膜IL1a，因此，可以不直接接觸之方式切斷一體化之高楊氏模數層(半導體基板1S及接觸層間絕緣膜CIL)與層間絕緣膜IL1b，從而可使應力分散。其結果，可防止包括低楊氏模數膜之層間絕緣膜IL1b之膜剝落。
本實施形態5之半導體裝置係以上述方式構成，以下，一面參照圖式一面說明其製造方法。圖13至圖16所示之步驟係與上述實施形態1相同。繼而，如圖69所示，於形成有插塞PLG1之接觸層間絕緣膜CIL上依序形成層間絕緣膜IL1a、層間絕緣膜IL1b及層間絕緣膜IL1c。層間絕緣膜IL1a係包括例如作為中楊氏模數膜之SiOC膜，且例如可藉由使用CVD法而形成。層間絕緣膜IL1b係包括例如作為低楊氏模數膜之具有空孔之SiOC膜，且例如可藉由使用CVD法而形成。又，層間絕緣膜IL1c係包括例如作為中楊氏模數膜之SiOC膜，且例如可藉由使用CVD法而形成。
其次，如圖70所示，藉由使用光微影技術及蝕刻技術，而形成貫通層間絕緣膜IL1a~IL1c且於底面露出插塞PLG1之配線槽WD1。
其後，如圖71所示，於形成有配線槽WD1之層間絕緣膜IL1c上，形成障壁導體膜(抗銅擴散膜)(未圖示)。具體而言，障壁導體膜係包括鉭(Ta)、鈦(Ti)、釕(Ru)、鎢(W)、錳(Mn)及該等之氮化物或氮/矽化物、或者該等之積層膜，且例如藉由使用濺鍍法而形成。
繼而，於形成於配線槽WD1之內部及層間絕緣膜IL1c上之障壁導體膜上，例如藉由濺鍍法而形成包含薄銅膜之籽晶膜。而且，藉由將該籽晶膜作為電極之電解電鍍法而形成銅膜Cu1。該銅膜Cu1係以嵌入配線槽WD1之方式而形成。該銅膜Cu1係由例如以銅為主體之膜所形成。具體而言，該銅膜Cu1係由銅(Cu)或銅合金(銅(Cu)與鋁(Al)、鎂(Mg)、鈦(Ti)、錳(Mn)、鐵(Fe)、鋅(Zn)、鋯(Zr)、鈮(Nb)、鉬(Mo)、釕(Ru)、鈀(Pd)、銀(Ag)、金(Au)、銦(In)、鑭系金屬、錒系金屬等之合金)所形成。
其次，如圖72所示，利用CMP法將形成於層間絕緣膜IL1c上之多餘之障壁導體膜及銅膜Cu1去除。藉此，便可形成配線槽WD1內嵌入有障壁導體膜與銅膜Cu1之第1層配線L1(第1微細層)。再者，設置有層間絕緣膜IL1c作為針對該CMP法之研磨壓力之障壁膜，從而具有防止層間絕緣膜IL1b受到CMP之研磨壓力的功能。
其後之步驟係與上述實施形態1相同。如此便可製造出本實施形態5之半導體裝置。
以上，根據實施形態具體地說明瞭藉由本發明者研製而成之發明，當然，本發明並不限定於上述實施形態，於不脫離其精神之範圍內可進行各種變更。
產業上之可利用性
本發明可廣泛利用於製造半導體裝置之製造業中。
1S．．．半導體基板
BI1．．．障壁絕緣膜
BI1a．．．SiCN膜
BI1b．．．SiCO膜
BI2．．．障壁絕緣膜
BI3．．．障壁絕緣膜
BI4．．．障壁絕緣膜
BI5．．．障壁絕緣膜
BI6．．．障壁絕緣膜
BI6a．．．SiCN膜
BI6b．．．SiCO膜
BI7a．．．障壁絕緣膜
BI7a1．．．SiCN膜
BI7a2．．．SiCO膜
BI7b．．．蝕刻終止絕緣膜
BI8．．．障壁絕緣膜
BM1．．．障壁導體膜
BM2．．．障壁導體膜
BM7．．．障壁導體膜
BM8．．．障壁導體膜
BMP．．．凸塊電極
CHP．．．半導體晶片
CIL．．．接觸層間絕緣膜
CMP1．．．CMP保護膜
CNT1．．．接觸孔
COV．．．上蓋
CP．．．配線
Cu1．．．銅膜
Cu2．．．銅膜
Cu3．．．銅膜
Cu4．．．銅膜
DP．．．晶片焊墊
DP1．．．損傷保護膜
DP2．．．損傷保護膜
DP3．．．損傷保護膜
DP4．．．損傷保護膜
FP．．．框部
FR1．．．光阻膜
FR2．．．光阻膜
FR3．．．光阻膜
IL．．．內部導線
IL1．．．層間絕緣膜
IL1a．．．層間絕緣膜
IL1b．．．層間絕緣膜
IL1c．．．層間絕緣膜
IL2．．．層間絕緣膜
IL3．．．層間絕緣膜
IL4．．．層間絕緣膜
IL5．．．層間絕緣膜
IL6．．．層間絕緣膜
IL7．．．層間絕緣膜
IL8a．．．層間絕緣膜
IL8b．．．層間絕緣膜
IL9．．．層間絕緣膜
IL10．．．層間絕緣膜
IL11．．．層間絕緣膜
LF．．．導線架
L1．．．第1層配線
L2．．．第2層配線
L3．．．第3層配線
L4．．．第4層配線
L5．．．第5層配線
L6．．．第6層配線
L7．．．第7層配線
L8．．．第8層配線
L9．．．最上層配線
ML．．．模線
MR．．．樹脂
OL．．．外部導線
OP．．．開口部
PAS．．．鈍化膜
PD．．．焊墊
PF．．．金膜
PI．．．聚醯亞胺膜
PLG1．．．插塞
PLG2．．．插塞
PLG3．．．插塞
PLG4．．．插塞
PLG5．．．插塞
PLG6．．．插塞
PLG7．．．插塞
PLG8．．．插塞
PLG9．．．插塞
Q．．．MISFET
SB．．．焊錫球
TE．．．端子
UBM．．．凸塊下金屬膜
UF．．．底層填料
V1．．．通孔
V2．．．通孔
V3．．．通孔
W．．．焊線
WB．．．配線基板
WD1．．．配線槽
WD2．．．配線槽
WD3．．．配線槽
WD4．．．配線槽
圖1係表示封裝之構成例之剖面圖；
圖2係表示封裝之其他構成例之剖面圖；
圖3係表示本發明實施形態1中之半導體裝置之構成(元件結構)之剖面圖；
圖4係表示圖3所示之元件結構中，第1層配線(第1微細層)及形成於該第1層配線上之第2層配線(第2微細層)之剖面圖；
圖5係表示圖3所示之元件結構中，第7層配線(半域層)及形成於該第7層配線上的第8層配線(全域層)之剖面圖；
圖6係根據相對介電常數之觀點，對實施形態1之層間絕緣膜所用之材料膜進行分類之表；
圖7係根據楊氏模數之觀點，對實施形態1之層間絕緣膜所用之材料膜進行分類之表；
圖8係根據密度之觀點，對實施形態1之層間絕緣膜所用之材料膜進行分類之表；
圖9係表示構成層間絕緣膜之材料膜之相對介電常數與楊氏模數之關係的圖表；
圖10係表示構成層間絕緣膜之材料膜之相對介電常數與楊氏模數之關係的圖表；
圖11係表示構成層間絕緣膜之材料膜之相對介電常數與密度之關係的圖表；
圖12係表示自半導體基板表面之距離與剪應力之關係的圖表；
圖13係表示實施形態1中之半導體裝置之製造步驟之剖面圖；
圖14係表示繼圖13後之半導體裝置之製造步驟之剖面圖；
圖15係表示繼圖14後之半導體裝置之製造步驟之剖面圖；
圖16係表示繼圖15後之半導體裝置之製造步驟之剖面圖；
圖17係表示繼圖16後之半導體裝置之製造步驟之剖面圖；
圖18係表示繼圖17後之半導體裝置之製造步驟之剖面圖；
圖19係表示繼圖18後之半導體裝置之製造步驟之剖面圖；
圖20係表示繼圖19後之半導體裝置之製造步驟之剖面圖；
圖21係表示繼圖20後之半導體裝置之製造步驟之剖面圖；
圖22係表示繼圖21後之半導體裝置之製造步驟之剖面圖；
圖23係表示繼圖22後之半導體裝置之製造步驟之剖面圖；
圖24係表示繼圖23後之半導體裝置之製造步驟之剖面圖；
圖25係表示繼圖24後之半導體裝置之製造步驟之剖面圖；
圖26係表示繼圖25後之半導體裝置之製造步驟之剖面圖；
圖27係表示繼圖26後之半導體裝置之製造步驟之剖面圖；
圖28係表示繼圖27後之半導體裝置之製造步驟之剖面圖；
圖29係表示繼圖28後之半導體裝置之製造步驟之剖面圖；
圖30係表示繼圖29後之半導體裝置之製造步驟之剖面圖；
圖31係表示繼圖30後之半導體裝置之製造步驟之剖面圖；
圖32係表示繼圖31後之半導體裝置之製造步驟之剖面圖；
圖33係表示繼圖32後之半導體裝置之製造步驟之剖面圖；
圖34係表示繼圖33後之半導體裝置之製造步驟之剖面圖；
圖35係表示繼圖34後之半導體裝置之製造步驟之剖面圖；
圖36係表示繼圖35後之半導體裝置之製造步驟之剖面圖；
圖37係表示繼圖36後之半導體裝置之製造步驟之剖面圖；
圖38係表示繼圖37後之半導體裝置之製造步驟之剖面圖；
圖39係表示繼圖38後之半導體裝置之製造步驟之剖面圖；
圖40係表示繼圖39後之半導體裝置之製造步驟之剖面圖；
圖41係表示繼圖40後之半導體裝置之製造步驟之剖面圖；
圖42係表示繼圖41後之半導體裝置之製造步驟之剖面圖；
圖43係表示繼圖42後之半導體裝置之製造步驟之剖面圖；
圖44係表示繼圖43後之半導體裝置之製造步驟之剖面圖；
圖45係表示繼圖44後之半導體裝置之製造步驟之剖面圖；
圖46係表示繼圖45後之半導體裝置之製造步驟之剖面圖；
圖47係表示繼圖46後之半導體裝置之製造步驟之剖面圖；
圖48係表示繼圖47後之半導體裝置之製造步驟之剖面圖；
圖49係表示實施形態2中之封裝之構成例之剖面圖；
圖50係表示實施形態2中之半導體裝置之製造步驟之剖面圖；
圖51係表示繼圖50後之半導體裝置之製造步驟之剖面圖；
圖52係表示繼圖51後之半導體裝置之製造步驟之剖面圖；
圖53係表示繼圖52後之半導體裝置之製造步驟之剖面圖；
圖54係表示繼圖53後之半導體裝置之製造步驟之剖面圖；
圖55係表示繼圖54後之半導體裝置之製造步驟之剖面圖；
圖56係表示繼圖55後之半導體裝置之製造步驟之剖面圖；
圖57係表示繼圖56後之半導體裝置之製造步驟之剖面圖；
圖58係表示繼圖57後之半導體裝置之製造步驟之剖面圖；
圖59係表示繼圖58後之半導體裝置之製造步驟之剖面圖；
圖60係表示實施形態3中之封裝之構成例之剖面圖；
圖61係表示導線架之平面圖；
圖62係表示實施形態3中之半導體裝置之製造步驟之剖面圖；
圖63係表示繼圖62後之半導體裝置之製造步驟之剖面圖；
圖64係表示繼圖63後之半導體裝置之製造步驟之剖面圖；
圖65係表示繼圖64後之半導體裝置之製造步驟之剖面圖；
圖66係表示實施形態4中之半導體裝置之構成(元件結構)之剖面圖；
圖67係表示自半導體基板表面之距離與剪應力之關係的圖表；
圖68係表示實施形態5中之半導體裝置之構成(元件結構)之剖面圖；
圖69係表示實施形態5中之半導體裝置之製造步驟之剖面圖；
圖70係表示繼圖69後之半導體裝置之製造步驟之剖面圖；
圖71係表示繼圖70後之半導體裝置之製造步驟之剖面圖；及
圖72係表示繼圖71後之半導體裝置之製造步驟之剖面圖。
1S．．．半導體基板
BI1．．．障壁絕緣膜
BI2．．．障壁絕緣膜
BI3．．．障壁絕緣膜
BI4．．．障壁絕緣膜
BI5．．．障壁絕緣膜
BI6．．．障壁絕緣膜
BI7a．．．障壁絕緣膜
BI7b．．．蝕刻終止絕緣膜
BI8．．．障壁絕緣膜
CIL．．．接觸層間絕緣膜
DP1．．．損傷保護膜
DP2．．．損傷保護膜
DP3．．．損傷保護膜
DP4．．．損傷保護膜
IL1．．．層間絕緣膜
IL2．．．層間絕緣膜
IL3．．．層間絕緣膜
IL4．．．層間絕緣膜
IL5．．．層間絕緣膜
IL6．．．層間絕緣膜
IL7．．．層間絕緣膜
IL8a．．．層間絕緣膜
IL8b．．．層間絕緣膜
IL9．．．層間絕緣膜
L1．．．第1層配線
L2．．．第2層配線
L3．．．第3層配線
L4．．．第4層配線
L5．．．第5層配線
L6．．．第6層配線
L7．．．第7層配線
L8．．．第8層配線
L9．．．最上層配線
MR．．．樹脂
PAS．．．鈍化膜
PD．．．焊墊
PI．．．聚醯亞胺膜
PLG1．．．插塞
PLG2．．．插塞
PLG3．．．插塞
PLG4．．．插塞
PLG5．．．插塞
PLG6．．．插塞
PLG7．．．插塞
PLG8．．．插塞
PLG9．．．插塞
Q．．．MISFET
W．．．焊線

Claims (57)

  1. 一種半導體裝置之製造方法，其特徵在於：其包括下述步驟：(a)於半導體基板上形成MISFET；(b)於上述半導體基板上，形成覆蓋且直接實體接觸上述MISFET之接觸層間絕緣膜；(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述第1插塞與上述MISFET電性連接；(d)於形成有上述第1插塞之上述接觸層間絕緣膜上，形成第1層間絕緣膜；(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接；(f)於形成有上述第1層配線之上述第1層間絕緣膜上，形成第2層間絕緣膜；(g)形成覆蓋且直接實體接觸上述第2層間絕緣膜之損傷保護膜；(h)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而使上述第2層配線與上述第1層配線電性連接；(i)形成覆蓋且直接實體接觸上述損傷保護膜及第2層配線之障壁絕緣膜；(j)於上述障壁絕緣膜上，形成多層配線；(k)於上述多層配線之最上層配線上形成鈍化膜；(l)於上述鈍化膜上形成開口部，並使上述最上層配 線之一部分自上述開口部中露出，藉此形成焊墊；(m)將上述半導體基板切片為半導體晶片；以及(n)將上述半導體晶片封裝；上述(n)步驟包括密封步驟，該密封步驟係利用樹脂將至少上述半導體晶片之形成有上述MISFET之側即主面側之一部分密封；其中在上述接觸層間絕緣膜、上述第1層間絕緣膜及上述第2層間絕緣膜之中，上述接觸層間絕緣膜係由楊氏模數最高之高楊氏模數膜所形成，上述第2層間絕緣膜係由楊氏模數最低之低楊氏模數膜所形成，上述第1層間絕緣膜係由低於上述接觸層間絕緣膜之楊氏模數且高於上述第2層間絕緣膜之楊氏模數之中楊氏模數膜所形成；上述接觸層間絕緣膜係由氧化矽膜、SiOF膜、或氮化矽膜中之任一者之膜所形成；上述第1層間絕緣膜係由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成；上述第2層間絕緣膜係由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成；且上述鈍化膜包含氮化矽膜，存在於上述第1層間絕緣膜與上述半導體基板之間之絕緣膜均具有上述高楊氏模數膜之楊氏模數以上的楊氏模數。
  2. 如請求項1之半導體裝置之製造方法，其中上述(n)步驟包括下述步驟：(n1)準備表面包含端子之配線基板；(n2)將上述半導體晶片搭載於上述配線基板上；(n3)利用焊線使形成於上述半導體晶片上之上述焊墊與形成於上述配線基板上之上述端子電性連接；以及(n4)利用上述樹脂以覆蓋上述半導體晶片之方式將其密封。
  3. 如請求項1之半導體裝置之製造方法，其中於上述(l)步驟之後且上述(m)步驟之前，具有形成與上述焊墊電性連接之凸塊電極之步驟，且上述(n)步驟包括下述步驟：(n1)準備表面包含端子之配線基板；(n2)以使形成於上述配線基板上之上述端子與形成於上述半導體晶片上之上述凸塊電極電性連接之方式，將上述半導體晶片搭載於上述配線基板上；以及(n3)利用上述樹脂將上述半導體晶片與上述配線基板之連接部密封。
  4. 如請求項1之半導體裝置之製造方法，其中上述(n)步驟包括下述步驟：(n1)準備包括晶片焊墊與導線之導線架；(n2)將上述半導體晶片搭載於上述晶片焊墊上；(n3)利用焊線將形成於上述半導體晶片上之上述焊墊與形成於上述導線架上之上述導線電性連接；以及 (n4)利用上述樹脂密封上述半導體晶片。
  5. 如請求項1之半導體裝置之製造方法，其中上述接觸層間絕緣膜係由臭氧TEOS膜與電漿TEOS膜之積層膜所形成，上述臭氧TEOS膜係藉由以臭氧與TEOS為原料之熱CVD法而形成，上述電漿TEOS膜係藉由以TEOS為原料之電漿CVD法而形成，上述第1層間絕緣膜係由SiOC膜所形成，上述第2層間絕緣膜係由具有空孔之SiOC膜所形成。
  6. 如請求項1之半導體裝置之製造方法，其中上述第1層配線、上述第2層配線及上述多層配線係包括以銅膜為主成分之銅配線；且進而包括於形成有上述第1層配線之上述第1層間絕緣膜與上述第2層間絕緣膜之間，形成防止構成上述銅配線之銅原子擴散之抗銅擴散膜之步驟。
  7. 如請求項6之半導體裝置之製造方法，其中上述抗銅擴散膜係由包括碳化矽膜、氮碳化矽膜、或SiCO膜中之任一者之膜所形成。
  8. 一種半導體裝置之製造方法，其特徵在於：其包括下述步驟：(a)於半導體基板上形成MISFET；(b)於上述半導體基板上，形成覆蓋且直接實體接觸上述MISFET之接觸層間絕緣膜；(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述第1插塞與上述MISFET電性連接； (d)於形成有上述第1插塞之上述接觸層間絕緣膜上，形成第1層間絕緣膜；(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接；(f)於形成有上述第1層配線之上述第1層間絕緣膜上，形成第2層間絕緣膜；(g)形成覆蓋且直接實體接觸上述第2層間絕緣膜之損傷保護膜；(h)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而使上述第2層配線與上述第1層配線電性連接；(i)形成覆蓋且直接實體接觸上述損傷保護膜及第2層配線之障壁絕緣膜；(j)於上述障壁絕緣膜上，形成多層配線；(k)於上述多層配線之最上層配線上形成鈍化膜；(l)於上述鈍化膜上形成開口部，並使上述最上層配線之一部分自上述開口部中露出，藉此形成焊墊；(m)將上述半導體基板切片為半導體晶片；以及(n)將上述半導體晶片封裝；上述(n)步驟包括密封步驟，該密封步驟係利用樹脂將至少上述半導體晶片之形成有上述MISFET之側即主面側之一部分密封；其中在上述接觸層間絕緣膜、上述第1層間絕緣膜及上述第2層間絕緣膜之中，上述接觸層間絕緣膜係由楊氏模 數最高之高楊氏模數膜所形成，上述第2層間絕緣膜係由楊氏模數最低之低楊氏模數膜所形成，上述第1層間絕緣膜係由低於上述接觸層間絕緣膜之楊氏模數且高於上述第2層間絕緣膜之楊氏模數之中楊氏模數膜所形成；上述(j)步驟包括下述步驟：(j1)形成包含楊氏模數高於上述第2層間絕緣膜之中楊氏模數膜之第3層間絕緣膜，並以嵌入至上述第3層間絕緣膜之方式形成配線；以及(j2)形成第4層間絕緣膜，並以嵌入至上述第4層間絕緣膜之方式形成配線，上述第4層間絕緣膜係形成於與上述第3層間絕緣膜相較之更上層，且包含楊氏模數高於上述第3層間絕緣膜之高楊氏模數膜。
  9. 一種半導體裝置之製造方法，其特徵在於：包括下述步驟：(a)於半導體基板上形成MISFET；(b)於上述半導體基板上，形成覆蓋且直接實體接觸上述MISFET之接觸層間絕緣膜；(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述第1插塞與上述MISFET電性連接；(d)於形成有上述第1插塞之上述接觸層間絕緣膜上，形成第1層間絕緣膜；(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接； (f)於形成有上述第1層配線之上述第1層間絕緣膜上，形成第2層間絕緣膜；(g)形成覆蓋且直接實體接觸上述第2層間絕緣膜之損傷保護膜；(h)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而使上述第2層配線與上述第1層配線電性連接；(i)形成覆蓋且直接實體接觸上述損傷保護膜及第2層配線之障壁絕緣膜；(j)於上述障壁絕緣膜上，形成多層配線；(k)於上述多層配線之最上層配線上形成鈍化膜；(l)於上述鈍化膜上形成開口部，並使上述最上層配線之一部分自上述開口部中露出，藉此形成焊墊；(m)將上述半導體基板切片為半導體晶片；以及(n)將上述半導體晶片封裝；上述(n)步驟包括密封步驟，該密封步驟係利用樹脂將至少上述半導體晶片之形成有上述MISFET之側即主面側之一部分密封；其中在上述接觸層間絕緣膜、上述第1層間絕緣膜及上述第2層間絕緣膜之中，上述接觸層間絕緣膜係由楊氏模數最高之高楊氏模數膜所形成，上述第2層間絕緣膜係由楊氏模數最低之低楊氏模數膜所形成，上述第1層間絕緣膜係由低於上述接觸層間絕緣膜之楊氏模數且高於上述第2層間絕緣膜之楊氏模數之中楊氏模數膜所形 成；且於上述(j)步驟中所形成之上述多層配線，均形成於包括楊氏模數高於上述第1層間絕緣膜及上述第2層間絕緣膜之高楊氏模數膜的層間絕緣膜。
  10. 一種半導體裝置，其特徵在於：其係包括：(a)包含焊墊之半導體晶片、及(b)封裝上述半導體晶片之封裝體，上述封裝體包含將至少上述半導體晶片之形成有MISFET之側即主面側之一部分密封的樹脂體，上述半導體晶片包括：(a1)半導體基板；(a2)上述MISFET，其形成於上述半導體基板上；(a3)接觸層間絕緣膜，其覆蓋且直接實體接觸上述MISFET而形成於上述半導體基板上；(a4)第1插塞，其貫通上述接觸層間絕緣膜而與上述MISFET電性連接；(a5)第1層間絕緣膜，其形成於形成有上述第1插塞之上述接觸層間絕緣膜上；(a6)第1層配線，其形成於上述第1層間絕緣膜內，且與上述第1插塞電性連接；(a7)第2層間絕緣膜，其形成於形成有上述第1層配線之上述第1層間絕緣膜上；(a8)損傷保護膜，其形成為覆蓋且直接實體接觸上述第2層間絕緣膜； (a9)第2插塞，其形成於上述第2層間絕緣膜內，且與上述第1層配線電性連接；(a10)第2層配線，其形成於上述第2層間絕緣膜內，且與上述第2插塞電性連接；(a11)障壁絕緣膜，其形成為覆蓋且直接實體接觸上述損傷保護膜及第2層配線；(a12)多層配線，其形成於上述障壁絕緣膜上；以及(a13)鈍化膜，其形成於上述多層配線之最上層配線上；其中在上述接觸層間絕緣膜、上述第1層間絕緣膜及上述第2層間絕緣膜之中，上述接觸層間絕緣膜由楊氏模數最高之高楊氏模數膜所形成，上述第2層間絕緣膜由楊氏模數最低之低楊氏模數膜所形成，上述第1層間絕緣膜由低於上述接觸層間絕緣膜之楊氏模數且高於上述第2層間絕緣膜之楊氏模數之中楊氏模數膜所形成；上述接觸層間絕緣膜係由氧化矽膜、SiOF膜、或氮化矽膜中之任一者之膜所形成；上述第1層間絕緣膜係由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成；上述第2層間絕緣膜係由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成；且上述鈍化膜包含氮化矽膜，存在於上述第1層間絕緣膜與上述半導體基板之間之 絕緣膜均具有上述高楊氏模數膜之楊氏模數以上的楊氏模數。
  11. 如請求項10之半導體裝置，其中上述封裝體係包括表面包含端子之配線基板，於上述配線基板上搭載上述半導體晶片，且形成於上述配線基板上之上述端子與形成於上述半導體晶片上之上述焊墊係以焊線連接；上述樹脂體係以覆蓋上述半導體晶片之方式形成。
  12. 如請求項10之半導體裝置，其中上述封裝體包括表面包含端子之配線基板，於上述半導體晶片上形成有與上述焊墊電性連接之凸塊電極，並以使形成於上述半導體晶片上之上述凸塊電極與上述配線基板之上述端子接觸之方式，於上述配線基板上搭載上述半導體晶片，上述樹脂體係以密封連接上述配線基板與上述半導體晶片之上述凸塊電極之方式而形成。
  13. 如請求項10之半導體裝置，其中上述封裝體係包括晶片焊墊、以及配置於上述晶片焊墊周圍之導線，於上述晶片焊墊上搭載上述半導體晶片，且，上述導線與形成於上述半導體晶片上之上述焊墊係以焊線連接，上述樹脂體係以覆蓋上述半導體晶片之方式而形成。
  14. 如請求項10之半導體裝置，其中上述接觸層間絕緣膜係由氧化矽膜、SiOF膜、或氮化 矽膜中之任一者之膜所形成。
  15. 如請求項14之半導體裝置，其中上述第1層間絕緣膜係由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成。
  16. 如請求項15之半導體裝置，其中上述第2層間絕緣膜係由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成。
  17. 如請求項10之半導體裝置，其中上述接觸層間絕緣膜係由臭氧TEOS膜與電漿TEOS膜之積層膜所形成，上述臭氧TEOS膜係藉由以臭氧與TEOS為原料之熱CVD法而形成，上述電漿TEOS膜係藉由以TEOS為原料之電漿CVD法而形成，上述第1層間絕緣膜係由SiOC膜所形成，上述第2層間絕緣膜係由具有空孔之SiOC膜所形成。
  18. 如請求項10之半導體裝置，其中上述第1層配線及上述第2層配線係包括以銅膜為主成分之銅配線，於形成有上述第1層配線之上述第1層間絕緣膜與上述第2層間絕緣膜之間，進而包括防止構成上述銅配線之銅原子擴散之抗銅擴散膜，存在於上述第1層間絕緣膜與上述半導體基板之間之絕緣膜，均具有上述高楊氏模數膜之楊氏模數以上之楊氏模數。
  19. 如請求項18之半導體裝置，其中上述抗銅擴散膜係由包含碳化矽膜、氮碳化矽膜、或SiCO膜中之任一者之膜所形成。
  20. 一種半導體裝置，其特徵在於：其係包括(a)包含焊墊之半導體晶片、及(b)封裝上述半導體晶片之封裝體，上述封裝體包含將至少上述半導體晶片之形成有MISFET之側即主面側之一部分密封之樹脂體，上述半導體晶片包括：(a1)半導體基板；(a2)上述MISFET，其形成於上述半導體基板上；(a3)接觸層間絕緣膜，其於上述半導體基板上覆蓋且直接實體接觸上述MISFET而形成；(a4)第1插塞，其貫通上述接觸層間絕緣膜而與上述MISFET電性連接；(a5)第1層間絕緣膜，其形成於形成有上述第1插塞之上述接觸層間絕緣膜上；(a6)第1層配線，其形成於上述第1層間絕緣膜內，且與上述第1插塞電性連接；(a7)第2層間絕緣膜，其形成於形成有上述第1層配線之上述第1層間絕緣膜上；(a8)損傷保護膜，其形成為覆蓋且直接實體接觸上述第2層間絕緣膜；(a9)第2插塞，其形成於上述第2層間絕緣膜內，且與 上述第1層配線電性連接；(a10)障壁絕緣膜，其形成覆蓋且直接實體接觸上述損傷保護膜及第2層配線；(a11)第2層配線，其形成於上述第2層間絕緣膜內，且與上述第2插塞電性連接；(a12)多層配線，其形成於上述障壁絕緣膜上；以及(a13)鈍化膜，其形成於上述多層配線之最上層配線上；其中在上述接觸層間絕緣膜、上述第1層間絕緣膜及上述第2層間絕緣膜之中，上述接觸層間絕緣膜由介電常數最高之膜所形成，上述第2層間絕緣膜由介電常數最低之膜所形成，上述第1層間絕緣膜係由低於上述接觸層間絕緣膜之介電常數且高於上述第2層間絕緣膜之介電常數之膜所形成；上述接觸層間絕緣膜係由氧化矽膜、SiOF膜、或氮化矽膜中之任一者之膜所形成；上述第1層間絕緣膜係由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成；上述第2層間絕緣膜係由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成；且上述鈍化膜包含氧化矽膜，存在於上述第1層間絕緣膜與上述半導體基板之間之絕緣膜均具有上述高楊氏模數膜之楊氏模數以上的楊氏 模數。
  21. 一種半導體裝置，其特徵在於：其係包括(a)包含焊墊之半導體晶片，及(b)封裝上述半導體晶片之封裝體，上述封裝體包含將至少上述半導體晶片之形成有MISFET之側即主面側之一部分密封之樹脂體，上述半導體晶片包括：(a1)半導體基板；(a2)上述MISFET，其形成於上述半導體基板上；(a3)接觸層間絕緣膜，其覆蓋且直接實體接觸上述MISFET而形成於上述半導體基板上；(a4)第1插塞，其貫通上述接觸層間絕緣膜而與上述MISFET電性連接；(a5)第1層間絕緣膜，其形成於形成有上述第1插塞之上述接觸層間絕緣膜上；(a6)第1層配線，其形成於上述第1層間絕緣膜內，且與上述第1插塞電性連接；(a7)第2層間絕緣膜，其形成於形成有上述第1層配線之上述第1層間絕緣膜上；(a8)損傷保護膜，其形成為覆蓋且直接實體接觸上述第2層間絕緣膜；(a9)第2插塞，其形成於上述第2層間絕緣膜內，且與上述第1層配線電性連接；(a10)障壁絕緣膜，其形成為覆蓋且直接實體接觸上 述損傷保護膜及第2層配線；(a11)第2層配線，其形成於上述第2層間絕緣膜內，且與上述第2插塞電性連接；(a12)多層配線，其形成於上述障壁絕緣膜上；以及(a13)鈍化膜，其形成於上述多層配線之最上層配線上；其中在上述接觸層間絕緣膜、上述第1層間絕緣膜及上述第2層間絕緣膜之中，上述接觸層間絕緣膜由密度最高之膜所形成，上述第2層間絕緣膜係由密度最低之膜所形成，上述第1層間絕緣膜係由低於上述接觸層間絕緣膜之密度且高於上述第2層間絕緣膜之密度之膜所形成；上述接觸層間絕緣膜係由氧化矽膜、SiOF膜、或氮化矽膜中之任一者之膜所形成；上述第1層間絕緣膜係由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成；上述第2層間絕緣膜係由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成；且上述鈍化膜包含氮化矽膜，存在於上述第1層間絕緣膜與上述半導體基板之間之絕緣膜均具有上述高楊氏模數膜之楊氏模數以上的楊氏模數。
  22. 一種半導體裝置之製造方法，其特徵在於：其係包括下 述步驟：(a)於半導體基板上形成MISFET；(b)於上述半導體基板上，形成覆蓋且直接實體接觸上述MISFET之接觸層間絕緣膜；(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述第1插塞與上述MISFET電性連接；(d)於形成有上述第1插塞之上述接觸層間絕緣膜上，形成第1層間絕緣膜；(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接；(f)於形成有上述第1層配線之上述第1層間絕緣膜上，形成第2層間絕緣膜；(g)形成覆蓋且直接實體接觸上述第2層間絕緣膜之損傷保護膜；(h)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而使上述第2層配線與上述第1層配線電性連接；(i)形成覆蓋且直接實體接觸上述損傷保護膜及第2層配線之障壁絕緣膜；(j)於上述障壁絕緣膜上，形成多層配線；(k)於上述多層配線之最上層配線上形成鈍化膜；(l)於上述鈍化膜上形成開口部，並使上述最上層配線之一部分自上述開口部中露出，藉此形成焊墊；(m)將上述半導體基板切片為半導體晶片；以及 (n)將上述半導體晶片封裝；上述(n)步驟包括密封步驟，該密封步驟係利用樹脂將至少上述半導體晶片之形成有上述MISFET之側即主面側之一部分；且上述接觸層間絕緣膜由氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜所形成，上述第1層間絕緣膜由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成，上述第2層間絕緣膜由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成；於上述(g)步驟與(h)步驟之間包括下述步驟：(0)於上述損傷保護膜上，形成包含TEOS膜或氧化矽膜之CMP保護膜；且上述損傷保護膜係包含SiOC膜；於上述(h)步驟中，藉由CMP法將上述CMP保護膜上之金屬、上述CMP保護膜及上述損傷保護膜之一部分去除，而形成上述第2層配線。
  23. 如請求項22之半導體裝置之製造方法，其中上述(n)步驟包括下述步驟：(n1)準備表面包含端子之配線基板；(n2)將上述半導體晶片搭載於上述配線基板上；(n3)利用焊線使形成於上述半導體晶片上之上述焊墊與形成於上述配線基板上之上述端子電性連接；以及 (n4)利用上述樹脂以覆蓋上述半導體晶片之方式將其密封。
  24. 如請求項22之半導體裝置之製造方法，其中於上述(l)步驟之後且上述(m)步驟之前，包括形成與上述焊墊電性連接之凸塊電極的步驟，上述(n)步驟包括下述步驟：(n1)準備表面包含端子之配線基板；(n2)以使形成於上述配線基板上之上述端子與形成於上述半導體晶片上之上述凸塊電極電性連接之方式，將上述半導體晶片搭載於上述配線基板上；以及(n3)利用上述樹脂將上述半導體晶片與上述配線基板之連接部密封。
  25. 如請求項22之半導體裝置之製造方法，其中上述(n)步驟包括下述步驟：(n1)準備包括晶片焊墊與導線之導線架；(n2)將上述半導體晶片搭載於上述晶片焊墊上；(n3)利用焊線使形成於上述半導體晶片上之上述焊墊與形成於上述導線架上之上述導線電性連接；以及(n4)利用上述樹脂密封上述半導體晶片。
  26. 如請求項22之半導體裝置之製造方法，其中進而包括(p)於上述第1層間絕緣膜與上述第2層間絕緣膜之間，設置第1積層膜之步驟，該第1積層膜包含選自SiCN膜或SiN膜之第1膜、及設置於第1膜上且選自SiCO膜、氧化矽膜、或TEOS膜中之第2膜； 於上述(h)步驟中，以使上述第1積層膜露出之方式形成上述第2插塞用之第2插塞孔之後，形成上述第2層配線用之槽。
  27. 如請求項26之半導體裝置之製造方法，其中上述(h)步驟包括下述步驟：(h1)藉由對上述CMP保護膜、上述損傷保護膜及上述第2層間絕緣膜進行蝕刻，使上述第1積層膜露出而形成上述第2插塞孔；(h2)藉由使上述損傷保護膜露出之蝕刻，而於上述CMP保護膜形成與上述第2層配線對應之槽用圖案；(h3)藉由灰化而去除用於形成上述槽用圖案之抗蝕圖案；以及(h4)一面藉由蝕刻而使用上述槽用圖案於上述第2層間絕緣膜上形成上述第2配線用之槽，並去除上述第2插塞孔之底部之上述第1積層膜，藉此使上述第1層配線露出。
  28. 如請求項27之半導體裝置之製造方法，其中上述鈍化膜包含氮化矽膜，存在於上述第1層間絕緣膜與上述半導體基板之間之絕緣膜，均具有上述接觸層間絕緣膜之楊氏模數以上之楊氏模數。
  29. 如請求項22之半導體裝置之製造方法，其中上述接觸層間絕緣膜係由臭氧TEOS膜與電漿TEOS膜之積層膜所形成，上述臭氧TEOS膜係藉由以臭氧與 TEOS為原料之熱CVD法而形成，上述電漿TEOS膜係藉由以TEOS為原料之電漿CVD法而形成，上述第1層間絕緣膜係由SiOC膜所形成，上述第2層間絕緣膜係由具有空孔之SiOC膜所形成。
  30. 如請求項22之半導體裝置之製造方法，其中上述第1層配線、上述第2層配線及上述多層配線係包括以銅膜為主成分之銅配線；且進而包括於形成有上述第1層配線之上述第1層間絕緣膜與上述第2層間絕緣膜之間，形成防止構成上述銅配線之銅原子擴散的抗銅擴散膜之步驟。
  31. 如請求項30之半導體裝置之製造方法，其中上述抗銅擴散膜係由包含碳化矽膜、氮碳化矽膜、或SiCO膜中之任一者之膜所形成。
  32. 一種半導體裝置之製造方法，其特徵在於：其係包括下述步驟：(a)於半導體基板上形成MISFET；(b)於上述半導體基板上，形成覆蓋且直接實體接觸上述MISFET之接觸層間絕緣膜；(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述第1插塞與上述MISFET電性連接；(d)於形成有上述第1插塞之上述接觸層間絕緣膜上，形成第1層間絕緣膜；(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接； (f)於形成有上述第1層配線之上述第1層間絕緣膜上，形成第2層間絕緣膜；(g)形成覆蓋且直接實體接觸上述第2層間絕緣膜之損傷保護膜；(h)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而使上述第2層配線與上述第1層配線電性連接；(i)形成覆蓋且直接實體接觸上述損傷保護膜及第2層配線之障壁絕緣膜；(j)於上述障壁絕緣膜上，形成多層配線；(k)於上述多層配線之最上層配線上形成鈍化膜；(l)於上述鈍化膜上形成開口部，並使上述最上層配線之一部分自上述開口部中露出，藉此形成焊墊；(m)將上述半導體基板切片為半導體晶片；以及(n)將上述半導體晶片封裝；上述(n)步驟包括密封步驟，該密封步驟係利用樹脂將至少上述半導體晶片之形成有上述MISFET之側即主面側之一部分；且上述接觸層間絕緣膜由氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜所形成，上述第1層間絕緣膜由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成，上述第2層間絕緣膜由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形 成；其中上述(j)步驟包括下述步驟：(j1)形成包含SiOC膜、HSQ膜、或MSQ膜中之任一者之膜的第3層間絕緣膜，並以嵌入至上述第3層間絕緣膜之方式形成配線；以及(j2)形成第4層間絕緣膜，並以嵌入至上述第4層間絕緣膜之方式形成配線，該第4層間絕緣膜係形成於較上述第3層間絕緣膜更上層，且包含氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜。
  33. 一種半導體裝置之製造方法，其特徵在於：其係包括下述步驟：(a)於半導體基板上形成MISFET；(b)於上述半導體基板上，形成覆蓋且直接實體接觸上述MISFET之接觸層間絕緣膜；(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述第1插塞與上述MISFET電性連接；(d)於形成有上述第1插塞之上述接觸層間絕緣膜上，形成第1層間絕緣膜；(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接；(f)於形成有上述第1層配線之上述第1層間絕緣膜上，形成第2層間絕緣膜；(g)形成覆蓋且直接實體接觸上述第2層間絕緣膜之損傷保護膜； (h)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而使上述第2層配線與上述第1層配線電性連接；(i)形成覆蓋且直接實體接觸上述損傷保護膜及第2層配線之障壁絕緣膜；(j)於上述障壁絕緣膜上，形成多層配線；(k)於上述多層配線之最上層配線上形成鈍化膜；(l)於上述鈍化膜上形成開口部，並使上述最上層配線之一部分自上述開口部中露出，藉此形成焊墊；(m)將上述半導體基板切片為半導體晶片；以及(n)將上述半導體晶片封裝；上述(n)步驟包括密封步驟，該密封步驟係利用樹脂將至少上述半導體晶片之形成有上述MISFET之側即主面側之一部分；且上述接觸層間絕緣膜由氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜所形成，上述第1層間絕緣膜由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成，上述第2層間絕緣膜由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成；其中設置有上述(j)步驟中所形成之上述多層配線之層間絕緣膜，均為楊氏模數高於上述第1層間絕緣膜及上述第2層間絕緣膜之高楊氏模數膜。
  34. 一種半導體裝置，其特徵在於：其係包括(a)包含焊墊之半導體晶片、及(b)封裝上述半導體晶片之封裝體，上述封裝體包含將至少上述半導體晶片之形成有MISFET之側即主面側之一部分密封樹脂體，上述半導體晶片包括：(a1)半導體基板；(a2)上述MISFET，其設置於上述半導體基板；(a3)接觸層間絕緣膜，其覆蓋且直接實體接觸上述MISFET而設置於上述半導體基板上；(a4)第1插塞，其貫通上述接觸層間絕緣膜而與上述MISFET電性連接；(a5)第1層間絕緣膜，其設置於設置有上述第1插塞之上述接觸層間絕緣膜上；(a6)第1層配線，其設置於上述第1層間絕緣膜內，且與上述第1插塞電性連接；(a7)第2層間絕緣膜，其設置於設置有上述第1層配線之上述第1層間絕緣膜上；(a8)損傷保護膜，其形成為覆蓋且直接實體接觸上述第2層間絕緣膜；(a9)第2插塞，其設置於上述第2層間絕緣膜內，且與上述第1層配線電性連接；(a10)第2層配線，其設置於上述第2層間絕緣膜內，且與上述第2插塞電性連接；以及 (a11)障壁絕緣膜，其形成為覆蓋且直接實體接觸上述損傷保護膜及第2層配線；且上述接觸層間絕緣膜包含氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜，上述第1層間絕緣膜包含SiOC膜、HSQ膜、或MSQ膜中之任一者之膜，上述第2層間絕緣膜包含具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜；其中進而包括：損傷保護膜，其係於上述第2層間絕緣膜上包含SiOC膜；以及抗銅擴散膜，其設置於上述損傷保護膜上，且選自SiN膜、SiCN膜及SiC膜。
  35. 如請求項34之半導體裝置，其中上述封裝體係包括表面包含端子之配線基板，於上述配線基板上搭載上述半導體晶片，且，設置於上述配線基板之上述端子與設置於上述半導體晶片之上述焊墊係以焊線連接，上述樹脂體係以覆蓋上述半導體晶片之方式而設置。
  36. 如請求項34之半導體裝置，其中上述封裝體包括表面包含端子之配線基板，於上述半導體晶片上設置有與上述焊墊電性連接之凸塊電極，並以使形成於上述半導體晶片上之上述凸塊電極與上述配線基板之上述端子接觸之方式，於上述配線 基板上搭載上述半導體晶片，上述樹脂體係以將連接上述配線基板與上述半導體晶片之上述凸塊電極密封之方式設置。
  37. 如請求項34之半導體裝置，其中上述封裝體係包括晶片焊墊、以及配置於上述晶片焊墊周圍之導線，於上述晶片焊墊上搭載上述半導體晶片，且，上述導線與設置於上述半導體晶片之上述焊墊係以焊線連接，上述樹脂體係以覆蓋上述半導體晶片之方式設置。
  38. 如請求項34之半導體裝置，其中上述抗銅擴散膜係為第1積層膜，其包括選自SiCN膜或SiN膜中之第1膜、及設置於上述第1膜上且選自SiCO膜、氧化矽膜或TEOS膜中之第2膜。
  39. 如請求項38之半導體裝置，其中進而包括：第3層間絕緣膜，其設置於上述第2層間絕緣膜上，且包含SiOC膜、HSQ膜、或MSQ膜中之任一者之膜；配線，其嵌入至上述第3層間絕緣膜；第4層間絕緣膜，其設置於較上述第3層間絕緣膜更上層，且包含氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜；以及配線，其嵌入至上述第4層間絕緣膜。
  40. 如請求項34之半導體裝置，其中上述接觸層間絕緣膜係由臭氧TEOS膜與電漿TEOS膜之積層膜所形成，上述電漿TEOS膜係設置於上述臭氧 TEOS膜上且藉由電漿CVD法而形成，上述第1層間絕緣膜係由SiOC膜所形成，上述第2層間絕緣膜係由具有空孔之SiOC膜所形成。
  41. 一種半導體裝置，其特徵在於：其係包括(a)包含焊墊之半導體晶片、及(b)封裝上述半導體晶片之封裝體，上述封裝體包含將至少上述半導體晶片之形成有MISFET之側即主面側之一部分密封樹脂體，上述半導體晶片包括：(a1)半導體基板；(a2)上述MISFET，其設置於上述半導體基板；(a3)接觸層間絕緣膜，其覆蓋且直接實體接觸上述MISFET而設置於上述半導體基板上；(a4)第1插塞，其貫通上述接觸層間絕緣膜而與上述MISFET電性連接；(a5)第1層間絕緣膜，其設置於設置有上述第1插塞之上述接觸層間絕緣膜上；(a6)第1層配線，其設置於上述第1層間絕緣膜內，且與上述第1插塞電性連接；(a7)第2層間絕緣膜，其設置於設置有上述第1層配線之上述第1層間絕緣膜上；(a8)損傷保護膜，其形成為覆蓋且直接實體接觸上述第2層間絕緣膜；(a9)第2插塞，其設置於上述第2層間絕緣膜內，且與 上述第1層配線電性連接；(a10)第2層配線，其設置於上述第2層間絕緣膜內，且與上述第2插塞電性連接；以及(a11)障壁絕緣膜，其形成為覆蓋且直接實體接觸上述損傷保護膜及第2層配線；且上述接觸層間絕緣膜包含氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜，上述第1層間絕緣膜包含SiOC膜、HSQ膜、或MSQ膜中之任一者之膜，上述第2層間絕緣膜包含具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜；其中上述第1層配線及上述第2層配線係包含以銅膜為主成分之銅配線，於形成上述第1層配線之上述第1層間絕緣膜與上述第2層間絕緣膜之間，進而包括防止構成上述銅配線之銅原子擴散的抗銅擴散膜，存在於上述第1層間絕緣膜與上述半導體基板之間之絕緣膜，均具有上述接觸層間絕緣膜之楊氏模數以上之楊氏模數。
  42. 如請求項41之半導體裝置，其中上述抗銅擴散膜係由包含碳化矽膜、氮碳化矽膜、或SiCO膜中任一者之膜所形成。
  43. 一種半導體裝置之製造方法，其特徵在於：其係包括如下步驟： (a)於半導體基板上形成MISFET；(b)於上述半導體基板上，形成覆蓋且直接實體接觸上述MISFET之接觸層間絕緣膜；(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述第1插塞與上述MISFET電性連接；(d)於形成有上述第1插塞之上述接觸層間絕緣膜上，形成第1層間絕緣膜；(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接；(f)於形成有上述第1層配線之上述第1層間絕緣膜上，形成第2層間絕緣膜；(g)形成覆蓋且直接實體接觸上述第2層間絕緣膜之損傷保護膜；(h)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而使上述第2層配線與上述第1層配線電性連接；(i)形成覆蓋且直接實體接觸上述損傷保護膜及第2層配線之障壁絕緣膜；(j)於上述障壁絕緣膜上，形成多層配線；以及(k)於上述多層配線之最上層配線上形成鈍化膜；其中上述接觸層間絕緣膜由氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜所形成，上述第1層間絕緣膜由SiOC膜、HSQ膜、或MSQ膜中 之任一者之膜所形成，上述第2層間絕緣膜由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成；且於上述(g)步驟與(h)步驟之間包括下述步驟：(n)於上述損傷保護膜上，形成包含TEOS膜或氧化矽膜之CMP保護膜；且上述損傷保護膜係包含SiOC膜；於上述(h)步驟中，利用CMP法將上述CMP保護膜上之金屬、上述CMP保護膜及上述損傷保護膜之一部分去除，藉此形成上述第2層配線。
  44. 如請求項43之半導體裝置之製造方法，其中進而包括如下步驟：(o)於上述第1層間絕緣膜與上述第2層間絕緣膜之間，設置第1積層膜之步驟，該第1積層膜係包括選自SiCN膜或SiN膜中之第1膜、及設置於第1膜上且選自SiCO膜、氧化矽膜、或TEOS膜之第2膜；且於上述(h)步驟中，於以使上述第1積層膜露出之方式形成上述第2插塞用之第2插塞孔之後，形成上述第2層配線用之槽；且上述(h)步驟包括下述步驟：(h1)對上述CMP保護膜、上述損傷保護膜及上述第2層間絕緣膜進行蝕刻，藉此使上述第1積層膜露出而形成上述第2插塞孔； (h2)藉由使上述損傷保護膜露出之蝕刻，而於上述CMP保護膜上形成與上述第2層配線對應之槽用圖案；(h3)藉由灰化而去除用於形成上述槽用圖案之抗蝕圖案；以及(h4)一面藉由蝕刻而使用上述槽用圖案於上述第2層間絕緣膜上形成與上述第2層配線對應之槽，並去除上述第2插塞孔之底部之上述第1積層膜，藉此使上述第1層配線露出。
  45. 如請求項44之半導體裝置之製造方法，其中上述鈍化膜包含氮化矽膜，存在於上述第1層間絕緣膜與上述半導體基板之間之絕緣膜，均具有上述接觸層間絕緣膜之楊氏模數以上之楊氏模數。
  46. 如請求項43之半導體裝置之製造方法，其中上述接觸層間絕緣膜係由臭氧TEOS膜與電漿TEOS膜之積層膜所形成，上述臭氧TEOS膜係藉由以臭氧與TEOS為原料之熱CVD法而形成，上述電漿TEOS膜係藉由以TEOS為原料之電漿CVD法而形成；上述第1層間絕緣膜係由SiOC膜所形成，上述第2層間絕緣膜係由具有空孔之SiOC膜所形成。
  47. 如請求項43之半導體裝置之製造方法，其中上述第1層配線、上述第2層配線及上述多層配線係包括以銅膜為主成分之銅配線；且進而包括於形成上述第1層配線之上述第1層間絕緣膜與上述第 2層間絕緣膜之間，形成防止構成上述銅配線之銅原子擴散的抗銅擴散膜之步驟。
  48. 如請求項47之半導體裝置之製造方法，其中上述抗銅擴散膜係由包含碳化矽膜、氮碳化矽膜、或SiCO膜中任一者之膜所形成。
  49. 一種半導體裝置之製造方法，其特徵在於：其係包括如下步驟：(a)於半導體基板上形成MISFET；(b)於上述半導體基板上，形成覆蓋且直接實體接觸上述MISFET之接觸層間絕緣膜；(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述第1插塞與上述MISFET電性連接；(d)於形成有上述第1插塞之上述接觸層間絕緣膜上，形成第1層間絕緣膜；(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接；(f)於形成有上述第1層配線之上述第1層間絕緣膜上，形成第2層間絕緣膜；(g)形成覆蓋且直接實體接觸上述第2層間絕緣膜之損傷保護膜；(h)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而使上述第2層配線與上述第1層配線電性連接；(i)形成覆蓋且直接實體接觸上述損傷保護膜及第2層 配線之障壁絕緣膜；(j)於上述障壁絕緣膜上，形成多層配線；以及(k)於上述多層配線之最上層配線上形成鈍化膜；其中上述接觸層間絕緣膜由氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜所形成，上述第1層間絕緣膜由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成，上述第2層間絕緣膜由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成；其中進而包括如下步驟：(o)於上述第1層間絕緣膜與上述第2層間絕緣膜之間，設置第1積層膜之步驟，該第1積層膜係包括選自SiCN膜或SiN膜中之第1膜、及設置於第1膜上且選自SiCO膜、氧化矽膜、或TEOS膜之第2膜；且於上述(h)步驟中，於以使上述第1積層膜露出之方式形成上述第2插塞用之第2插塞孔之後，形成上述第2層配線用之槽。
  50. 一種半導體裝置之製造方法，其特徵在於：其係包括如下步驟：(a)於半導體基板上形成MISFET；(b)於上述半導體基板上，形成覆蓋且直接實體接觸上述MISFET之接觸層間絕緣膜；(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述 第1插塞與上述MISFET電性連接；(d)於形成有上述第1插塞之上述接觸層間絕緣膜上，形成第1層間絕緣膜；(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接；(f)於形成有上述第1層配線之上述第1層間絕緣膜上，形成第2層間絕緣膜；(g)形成覆蓋且直接實體接觸上述第2層間絕緣膜之損傷保護膜；(h)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而使上述第2層配線與上述第1層配線電性連接；(i)形成覆蓋且直接實體接觸上述損傷保護膜及第2層配線之障壁絕緣膜；(j)於上述障壁絕緣膜上，形成多層配線；以及(k)於上述多層配線之最上層配線上形成鈍化膜；其中上述接觸層間絕緣膜由氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜所形成，上述第1層間絕緣膜由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成，上述第2層間絕緣膜由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成；其中上述(j)步驟包括下述步驟： (j1)形成包含SiOC膜、HSQ膜、或MSQ膜中之任一者之膜的第3層間絕緣膜，並以嵌入至上述第3層間絕緣膜之方式形成配線；以及(j2)形成第4層間絕緣膜，並以嵌入至上述第4層間絕緣膜之方式形成配線，該第4層間絕緣膜係形成於較上述第3層間絕緣膜更上層，且包含氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜。
  51. 一種半導體裝置之製造方法，其特徵在於：其係包括如下步驟：(a)於半導體基板上形成MISFET；(b)於上述半導體基板上，形成覆蓋且直接實體接觸上述MISFET之接觸層間絕緣膜；(c)於上述接觸層間絕緣膜內形成第1插塞，並使上述第1插塞與上述MISFET電性連接；(d)於形成有上述第1插塞之上述接觸層間絕緣膜上，形成第1層間絕緣膜；(e)形成嵌入至上述第1層間絕緣膜內之第1層配線，並使上述第1層配線與上述第1插塞電性連接；(f)於形成有上述第1層配線之上述第1層間絕緣膜上，形成第2層間絕緣膜；(g)形成覆蓋且直接實體接觸上述第2層間絕緣膜之損傷保護膜；(h)形成嵌入至上述第2層間絕緣膜內之第2插塞及第2層配線，並經由上述第2插塞而使上述第2層配線與上述 第1層配線電性連接；(i)形成覆蓋且直接實體接觸上述損傷保護膜及第2層配線之障壁絕緣膜；(j)於上述障壁絕緣膜上，形成多層配線；以及(k)於上述多層配線之最上層配線上形成鈍化膜；其中上述接觸層間絕緣膜由氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜所形成，上述第1層間絕緣膜由SiOC膜、HSQ膜、或MSQ膜中之任一者之膜所形成，上述第2層間絕緣膜由具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜所形成；其中設置有上述(j)步驟中所形成之上述多層配線之層間絕緣膜，均為楊氏模數高於上述第1層間絕緣膜及上述第2層間絕緣膜之高楊氏模數膜。
  52. 一種半導體裝置，其特徵在於：其係包括：(a1)半導體基板；(a2)MISFET，其設置於上述半導體基板；(a3)接觸層間絕緣膜，其覆蓋且直接實體接觸上述MISFET而設置於上述半導體基板上；(a4)第1插塞，其貫通上述接觸層間絕緣膜而與上述MISFET電性連接；(a5)第1層間絕緣膜，其設置於設置有上述第1插塞之上述接觸層間絕緣膜上； (a6)第1層配線，其設置於上述第1層間絕緣膜內，且與上述第1插塞電性連接；(a7)第2層間絕緣膜，其設置於設置有上述第1層配線之上述第1層間絕緣膜上；(a8)損傷保護膜，其形成覆蓋且直接實體接觸上述第2層間絕緣膜；(a9)第2插塞，其設置於上述第2層間絕緣膜內，且與上述第1層配線電性連接；(a10)第2層配線，其設置於上述第2層間絕緣膜內，且與上述第2插塞電性連接；以及(a11)障壁絕緣膜，其形成為覆蓋且直接實體接觸上述損傷保護膜及第2層配線；其中上述接觸層間絕緣膜包含氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜，上述第1層間絕緣膜包含SiOC膜、HSQ膜、或MSQ膜中之任一者之膜，上述第2層間絕緣膜包含具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜；且進而包括：損傷保護膜，其係於上述第2層間絕緣膜上包含SiOC膜；以及抗銅擴散膜，其設置於上述損傷保護膜上，且選自SiN膜、SiCN膜及SiC膜。
  53. 如請求項52之半導體裝置，其中 上述抗銅擴散膜係為第1積層膜，該第1積層膜包括選自SiCN膜或SiN膜中之第1膜、及設置於上述第1膜上且選自SiCO膜、氧化矽膜或TEOS膜之第2膜。
  54. 如請求項52之半導體裝置，其中上述接觸層間絕緣膜係由臭氧TEOS膜與電漿TEOS膜之積層膜所形成，上述電漿TEOS膜係設置於上述臭氧TEOS膜上且藉由電漿CVD法而形成，上述第1層間絕緣膜係由SiOC膜所形成，上述第2層間絕緣膜係由具有空孔之SiOC膜所形成。
  55. 一種半導體裝置，其特徵在於：其係包括：(a1)半導體基板；(a2)MISFET，其設置於上述半導體基板；(a3)接觸層間絕緣膜，其覆蓋且直接實體接觸上述MISFET而設置於上述半導體基板上；(a4)第1插塞，其貫通上述接觸層間絕緣膜而與上述MISFET電性連接；(a5)第1層間絕緣膜，其設置於設置有上述第1插塞之上述接觸層間絕緣膜上；(a6)第1層配線，其設置於上述第1層間絕緣膜內，且與上述第1插塞電性連接；(a7)第2層間絕緣膜，其設置於設置有上述第1層配線之上述第1層間絕緣膜上；(a8)損傷保護膜，其形成覆蓋且直接實體接觸上述第2層間絕緣膜； (a9)第2插塞，其設置於上述第2層間絕緣膜內，且與上述第1層配線電性連接；(a10)第2層配線，其設置於上述第2層間絕緣膜內，且與上述第2插塞電性連接；以及(a11)障壁絕緣膜，其形成為覆蓋且直接實體接觸上述損傷保護膜及第2層配線；其中上述接觸層間絕緣膜包含氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜，上述第1層間絕緣膜包含SiOC膜、HSQ膜、或MSQ膜中之任一者之膜，上述第2層間絕緣膜包含具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜；其中進而包括：第3層間絕緣膜，其設置於上述第2層間絕緣膜上，且包含SiOC膜、HSQ膜、或MSQ膜中之任一者之膜；配線，其嵌入至上述第3層間絕緣膜；第4層間絕緣膜，其設置於與上述第3層間絕緣膜相較之更上層，且包含氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜；以及配線，其嵌入至上述第4層間絕緣膜。
  56. 一種半導體裝置，其特徵在於：其係包括：(a1)半導體基板；(a2)上述MISFET，其設置於上述半導體基板；(a3)接觸層間絕緣膜，其覆蓋且直接實體接觸上述 MISFET而設置於上述半導體基板上；(a4)第1插塞，其貫通上述接觸層間絕緣膜而與上述MISFET電性連接；(a5)第1層間絕緣膜，其設置於設置有上述第1插塞之上述接觸層間絕緣膜上；(a6)第1層配線，其設置於上述第1層間絕緣膜內，且與上述第1插塞電性連接；(a7)第2層間絕緣膜，其設置於設置有上述第1層配線之上述第1層間絕緣膜上；(a8)損傷保護膜，其形成覆蓋且直接實體接觸上述第2層間絕緣膜；(a9)第2插塞，其設置於上述第2層間絕緣膜內，且與上述第1層配線電性連接；(a10)第2層配線，其設置於上述第2層間絕緣膜內，且與上述第2插塞電性連接；以及(a11)障壁絕緣膜，其形成為覆蓋且直接實體接觸上述損傷保護膜及第2層配線；其中上述接觸層間絕緣膜包含氧化矽膜、SiOF膜、或TEOS膜中之任一者之膜，上述第1層間絕緣膜包含SiOC膜、HSQ膜、或MSQ膜中之任一者之膜，上述第2層間絕緣膜包含具有空孔之SiOC膜、具有空孔之HSQ膜、或具有空孔之MSQ膜中之任一者之膜；其中上述第1層配線及上述第2層配線係包含以銅膜為主成 分之銅配線，於形成上述第1層配線之上述第1層間絕緣膜與上述第2層間絕緣膜之間，進而包括防止構成上述銅配線之銅原子擴散的抗銅擴散膜，存在於上述第1層間絕緣膜與上述半導體基板之間之絕緣膜，均具有上述接觸層間絕緣膜之楊氏模數以上之楊氏模數。
  57. 如請求項56之半導體裝置，其中上述抗銅擴散膜係由包含碳化矽膜、氮碳化矽膜、或SiCO膜中任一者之膜所形成。
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