KR20120027114A - 반도체 장치 및 그 제조 방법 - Google Patents

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마사히로 마츠모토
마사히코 후지사와
아키히코 오사키
아츠시 이시이
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

본 발명의 목적은, 층간 절연막의 일부에 산화 실리콘막보다 유전율이 낮은 저유전율막을 사용하는 경우라도, 반도체 장치의 신뢰성을 향상할 수 있는 기술을 제공하는 것에 있다. 구체적으로, 이 목적을 실현하기 위해, 제1 파인층을 구성하는 층간 절연막(IL1)을 중(中)영률막으로 형성하고 있으므로, 일체화한 고(高)영률층(반도체 기판(1S)과 컨택트 층간 절연막(CIL))과, 제2 파인층을 구성하는 층간 절연막(저영률막, 저유전율막)(IL2)을 직접 접촉시키지 않고 분단할 수 있어, 응력을 분산시킬 수 있다. 이 결과, 저(低)영률막으로 구성되는 층간 절연막(IL2)의 막 벗겨짐을 방지할 수 있어, 반도체 장치의 신뢰성을 향상할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히, 다층 배선 구조를 가지는 반도체칩을 수지로 덮도록 패키지하는 반도체 장치 및 그 제조에 적용하여 유효한 기술에 관한 것이다.
일본국 특허공개공보 2006-32864호(특허문헌 1)에는, 반도체 기판 상에 다층 배선이 형성된 구조가 기재되어 있다. 구체적으로는, 반도체 기판 상에 반도체 소자가 형성되고, 이 반도체 소자를 덮도록 컨택트 층간 절연막이 형성되어 있다. 그리고, 이 컨택트 층간 절연막에는, 반도체 소자와 전기적으로 접속되는 플러그가 형성되어 있다. 플러그를 형성한 컨택트 층간 절연막 상에는, 통상의 금속층으로 이루어지는 배선이 형성되고, 이 배선을 덮도록, 붕소 인 실리케이트 유리로 이루어지는 평탄화 절연층이 형성되어 있다. 평탄화 절연층 상에는, SiOC막으로 이루어지는 제1 절연층이 형성되고, 이 제1 절연층에 매립되도록 동막으로 이루어지는 제1 매립 배선이 형성되어 있다. 그리고, 제1 매립 배선이 형성된 제1 절연층 상에 제2 절연층이 형성되어 있다. 이 제2 절연층은, 비교적 유전율이 높은 하층 절연층과 저유전율인 폴리아릴에테르로 이루어지는 상층 절연층의 적층 구조로 되어 있다. 이 때, 제2 절연층을 구성하는 하층 절연층에 플러그가 형성되고, 제2 절연층을 구성하는 상층 절연층에 동막으로 이루어지는 제2 매립 배선이 형성되어 있다고 되어 있다.
특허문헌 1: 일본국 특허공개공보 2006-32864호
반도체칩을 구성하는 반도체 기판 상에는, MISFET(Metal Insulator Semiconductor Field Effect Transistor)가 형성되고, 이 MISFET 상에 다층 배선이 형성되어 있다. 최근에는, 반도체칩의 고집적화를 실현하기 위해, 다층 배선의 미세화가 진행되고 있다. 이 때문에, 배선의 미세화에 의한 고저항화와 배선간의 거리가 줄어드는 것에 의한 기생 용량의 증가가 문제로서 표면화되어 오고 있다. 즉, 다층 배선에는 전기신호가 흐르지만, 배선의 고저항화와 배선간의 기생 용량의 증가에 의해, 전기신호의 지연이 발생하는 것이다. 예를 들면, 타이밍이 중요한 회로에서는, 배선을 흐르는 전기신호의 지연이 오동작을 일으켜, 정상적인 회로로서 기능하지 않게 될 우려가 있다. 이러한 점에서, 배선을 흐르는 전기신호의 지연을 방지하기 위해, 배선의 고저항화의 억제와 배선간의 기생 용량의 저감이 필요하게 되는 것을 알 수 있다.
그래서, 최근에는, 다층 배선을 구성하는 재료를 알루미늄막에서 동막으로 바꾸는 것이 실시되고 있다. 즉, 알루미늄막에 비해 동막은 저항율이 낮으므로, 배선을 미세화해도, 배선의 고저항화를 억제할 수 있기 때문이다. 또한, 배선간의 기생 용량을 저감한다는 관점에서, 배선간에 존재하는 층간 절연막의 일부를 유전율이 낮은 저유전율막으로 구성하는 것이 실시되고 있다. 이상과 같이, 다층 배선을 가지는 반도체 장치에서는 고성능화를 도모하기 위해서, 배선의 재료로서 동막을 사용하고, 또한, 층간 절연막의 일부에 저유전율막을 사용하고 있다.
반도체칩은, 이른바 후속 공정에 의해 패키지화된다. 예를 들면, 후속 공정에서는, 반도체칩을 배선 기판 상에 탑재한 후, 반도체칩에 형성되어 있는 패드와 배선 기판에 형성되어 있는 단자를 와이어로 접속한다. 그 후, 반도체칩을 수지로 밀봉한 반도체칩이 패키지화된다. 완성한 패키지는, 여러가지 온도 조건에서 사용되기 때문에, 광범위한 온도 변화에 대응해도 정상적으로 동작할 필요가 있다. 이러한 점에서, 반도체칩은, 패키지화된 후, 온도 사이클 시험이 실시된다.
예를 들면, 수지로 반도체칩을 밀봉(封止)한 패키지에 대해서 온도 사이클 시험을 실시하면, 수지와 반도체칩에 있어서, 열팽창율이나 영률(Young 率)이 다르기 때문에, 반도체칩에 응력이 인가된다. 이 경우, 층간 절연막의 일부에 저유전율막을 사용한 반도체칩에서는, 특히, 저유전율막에 막 벗겨짐이 발생한다. 즉, 온도 사이클 시험에서 실시되는 온도 변화에 의해서, 반도체칩과 수지의 사이의 열팽창율 및 영률의 상위(相違)로부터, 반도체칩에 응력이 생기지만, 이 반도체칩에 생기는 응력에 의해서, 저유전율막에 막 벗겨짐이 생기는 것이 판명되었다. 반도체칩 내에서 층간 절연막의 막 벗겨짐이 생기면, 반도체칩이 디바이스로서 불량이 되어, 반도체 장치의 신뢰성이 저하하게 된다.
본 발명의 목적은, 층간 절연막의 일부에 산화 실리콘막보다 유전율이 낮은 저유전율막을 사용하는 경우라도, 반도체 장치의 신뢰성을 향상할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
대표적인 실시의 형태에 있어서의 반도체 장치의 제조 방법은, (a) 반도체 기판상에 MISFET를 형성하는 공정과, (b) 상기 MISFET를 덮는 상기 반도체 기판 상에 컨택트 층간 절연막을 형성하는 공정과, (c) 상기 컨택트 층간 절연막 내에 제1 플러그를 형성하고, 상기 제1 플러그와 상기 MISFET를 전기적으로 접속하는 공정을 구비한다. 그리고, (d) 상기 제1 플러그를 형성한 상기 컨택트 층간 절연막 상에 제1 층간 절연막을 형성하는 공정과, (e) 상기 제1 층간 절연막 내에 매립된 제1층 배선을 형성하고, 상기 제1층 배선과 상기 제1 플러그를 전기적으로 접속하는 공정을 구비한다. 또한, (f) 상기 제1층 배선을 형성한 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 공정과, (g) 상기 제2 층간 절연막 내에 매립된 제2 플러그 및 제2층 배선을 형성하고, 상기 제2층 배선과 상기 제1층 배선을 상기 제2 플러그를 개재하여 전기적으로 접속하는 공정을 구비한다. 계속해서, (h) 상기 제2 층간 절연막 상에, 더, 다층 배선을 형성하는 공정과, (i) 상기 다층 배선의 최상층 배선 상에 패시베이션막을 형성하는 공정과, (j) 상기 패시베이션막에 개구부를 형성하고, 상기 개구부로부터 상기 최상층 배선의 일부를 노출함으로써 패드를 형성하는 공정을 구비한다. 다음으로, (k) 상기 반도체 기판을 반도체칩에 개편화하는 공정과, (l) 상기 반도체칩을 패키징하는 공정을 구비하고, 상기 (l) 공정은, 적어도 상기 반도체칩의 일부를 수지로 밀봉하는 공정을 가진다. 여기서, 상기 컨택트 층간 절연막과 상기 제1 층간 절연막과 상기 제2 층간 절연막 중에서, 상기 컨택트 층간 절연막은, 가장 영률이 높은 고영률막으로 형성되고, 상기 제2 층간 절연막은, 가장 영률이 낮은 저영률막으로 형성되며, 상기 제1 층간 절연막은, 상기 컨택트 층간 절연막의 영률보다 낮고, 또한, 상기 제2 층간 절연막의 영률보다 높은 중영률막으로 형성되어 있는 것을 특징으로 하는 것이다.
또한, 대표적인 실시의 형태에 있어서의 반도체 장치는, (a) 패드를 가지는 반도체칩과, (b) 상기 반도체칩을 패키징하는 패키지체를 구비하고, 상기 패키지체는, 적어도 상기 반도체칩의 일부를 밀봉하는 수지체를 가진다. 한편, 상기 반도체칩은, (a1) 반도체 기판과, (a2) 상기 반도체 기판에 형성된 MISFET와, (a3) 상기 MISFET를 덮는 상기 반도체 기판상에 형성된 컨택트 층간 절연막과, (a4) 상기 컨택트 층간 절연막을 관통하여 상기 MISFET와 전기적으로 접속된 제1 플러그를 가진다. 또한, (a5) 상기 제1 플러그를 형성한 상기 컨택트 층간 절연막 상에 형성된 제1 층간 절연막과, (a6) 상기 제1 층간 절연막 내에 형성되어, 상기 제1 플러그와 전기적으로 접속된 제1층 배선과, (a7) 상기 제1층 배선을 형성한 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막을 가진다. 또한, (a8) 상기 제2 층간 절연막 내에 형성되며, 상기 제1층 배선과 전기적으로 접속된 제2 플러그와, (a9) 상기 제2 층간 절연막 내에 형성되며, 상기 제2 플러그와 전기적으로 접속된 제2층 배선을 가진다. 이 때, 상기 컨택트 층간 절연막과 상기 제1 층간 절연막과 상기 제2 층간 절연막 중에서, 상기 컨택트 층간 절연막은, 가장 영률의 높은 고영률막으로 형성되고, 상기 제2 층간 절연막은, 가장 영률이 낮은 저영률막으로 형성되고, 상기 제1 층간 절연막은, 상기 컨택트 층간 절연막의 영률보다 낮으며, 또한, 상기 제2 층간 절연막의 영률보다 높은 중영률막으로 형성되어 있는 것을 특징으로 하는 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 실시의 형태의 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
층간 절연막의 일부에 산화 실리콘막보다 유전율이 낮은 저유전율막을 사용하는 경우라도, 반도체 장치의 신뢰성을 향상할 수 있다.
도 1은, 패키지의 구성예를 나타내는 단면도이다.
도 2는, 패키지의 다른 구성예를 나타내는 단면도이다.
도 3은, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 구성(디바이스 구조)을 나타내는 단면도이다.
도 4는, 도 3에 나타내는 디바이스 구조 중, 제1층 배선(제1 파인층)과, 이 제1층 배선 상에 형성되어 있는 제2층 배선(제2 파인층)을 나타내는 단면도이다.
도 5는, 도 3에 나타내는 디바이스 구조 중, 제7층 배선(세미 글로벌층)과, 이 제7층 배선 상에 형성되어 있는 제8층 배선(글로벌층)을 나타내는 단면도이다.
도 6은, 실시의 형태 1의 층간 절연막에서 사용하는 재료막을 비유전율의 관점에서 분류한 표이다.
도 7는, 실시의 형태 1의 층간 절연막에서 사용하는 재료막을 영률의 관점에서 분류한 표이다.
도 8은, 실시의 형태 1의 층간 절연막에서 사용하는 재료막을 밀도의 관점에서 분류한 표이다.
도 9는, 층간 절연막을 구성하는 재료막에 관하여, 비유전율과 영률의 관계를 나타내는 그래프이다.
도 10은, 층간 절연막을 구성하는 재료막에 관하여, 비유전율과 영률의 관계를 나타내는 그래프이다.
도 11은, 간 절연막을 구성하는 재료막에 관하여, 비유전율과 밀도의 관계를 나타내는 그래프이다.
도 12는, 반도체 기판 표면으로부터의 거리와 전단 응력의 관계를 나타내는 그래프이다.
도 13은, 실시의 형태 1에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 14는, 도 13에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 15는, 도 14에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 16은, 도 15에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 17은, 도 16에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 18은, 도 17에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 19는, 도 18에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 20은, 도 19에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 21은, 도 20에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 22는, 도 21에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 23은, 도 22에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 24는, 도 23에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 25는, 도 24에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 26은, 도 25에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 27은, 도 26에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 28은, 도 27에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 29는, 도 28에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 30은, 도 29에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 31은, 도 30에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 32는, 도 31에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 33은, 도 32에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 34는, 도 33에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 35는, 도 34에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 36은, 도 35에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 37은, 도 36에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 38은, 도 37에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 39는, 도 38에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 40은, 도 39에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 41은, 도 40에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 42는, 도 41에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 43은, 도 42에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 44는, 도 43에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 45는, 도 44에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 46은, 도 45에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 47은, 도 46에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 48은, 도 47에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 49는, 실시의 형태 2에 있어서의 패키지의 구성예를 나타내는 단면도이다.
도 50은, 실시의 형태 2에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 51은, 도 50에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 52는, 도 51에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 53은, 도 52에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 54는, 도 53에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 55는, 도 54에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 56은, 도 55에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 57은, 도 56에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 58은, 도 57에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 59는, 도 58에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 60은, 실시의 형태 3에 있어서의 패키지의 구성예를 나타내는 단면도이다.
도 61은, 리드 프레임을 나타내는 평면도이다.
도 62는, 실시의 형태 3에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 63은, 도 62에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 64는, 도 63에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 65는, 도 64에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 66은, 실시의 형태 4에 있어서의 반도체 장치의 구성(디바이스 구조)을 나타내는 단면도이다.
도 67은, 반도체 기판 표면으로부터의 거리와 전단 응력의 관계를 나타내는 그래프이다
도 68은, 실시의 형태 5에 있어서의 반도체 장치의 구성(디바이스 구조)을 나타내는 단면도이다.
도 69는, 실시의 형태 5에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 70은, 도 69에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 71은, 도 70에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 72는, 도 71에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
이하의 실시의 형태에 있어서 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시의 형태로 분할하여 설명하지만, 특별히 명시했을 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한 쪽은 다른 한 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시의 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)에 언급하는 경우, 특별히 명시했을 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것이 아니라, 특정의 수 이상이어도 이하여도 된다.
또한, 이하의 실시의 형태에 있어서, 그 구성요소(요소 스텝 등도 포함한다)는, 특별히 명시했을 경우 및 원리적으로 분명하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아니라는 것은 말할 필요도 없다.
마찬가지로, 이하의 실시의 형태에 있어서, 구성요소 등의 형상, 위치 관계등을 언급할 때는, 특별히 명시했을 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사하는 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 관해서도 마찬가지이다.
또한, 실시의 형태를 설명하기 위한 모든 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 부여하고, 그 반복의 설명은 생략한다. 또한, 도면을 알기 쉽게 하기 위해서 평면도라도 해칭을 붙이는 경우가 있다.
(실시의 형태 1)
반도체 장치는, MISFET 등의 반도체 소자와 다층 배선을 형성한 반도체칩과, 이 반도체칩을 덮도록 형성된 패키지로 형성되어 있다. 패키지에는, (1) 반도체칩에 형성되어 있는 반도체 소자와 외부 회로를 전기적으로 접속한다는 기능이나, (2) 습도나 온도 등의 외부 환경으로부터 반도체칩을 보호하고, 진동이나 충격에 의한 파손이나 반도체칩의 특성 열화를 방지하는 기능이 있다. 또한, 패키지에는, (3) 반도체칩의 핸들링을 용이하게 한다는 기능이나, (4) 반도체칩의 동작 시에 있어서의 발열을 방산하여, 반도체 소자의 기능을 최대한으로 발휘시키는 기능 등도 겸비하고 있다. 이러한 기능을 가지는 패키지에는 여러가지 종류가 존재한다. 이하에, 패키지의 구성예에 관하여 설명한다.
도 1은, 패키지(패키지체)의 구성예를 나타내는 단면도이다. 도 1에 있어서, 배선 기판(WB)에는, 중앙부에 홈이 형성되어 있으며, 이 홈 내에 반도체칩(CHP)이 배치되어 있다. 또한, 배선 기판(WB)에는, 도체막으로 이루어지는 배선(CP)이 형성되어 있으며, 이 배선(CP)과 반도체칩(CHP)에 형성된 패드(PD)가 와이어(W)로 전기적으로 접속되어 있다. 배선 기판(WB)에 형성되어 있는 배선(CP)은, 배선 기판(WB)의 외부로 인출되어 있으며, 반도체칩과 외부 회로가 배선 기판(WB)에 형성되어 있는 배선(CP)을 통해 전기적으로 접속되게 되어 있다. 반도체칩(CHP)은, 배선 기판(WB)과 커버(뚜껑)(COV)에 의해서 밀폐되어 있어, 습도나 온도 등의 외부 환경으로부터 보호되고 있다.
패키지는, 여러가지 온도 조건에서 사용되기 때문에, 광범위한 온도 변화에 대응하여도 정상적으로 동작할 필요가 있다. 이러한 점에서, 반도체칩은, 패키지화된 후, 온도 사이클 시험이 실시된다. 이 때, 도 1에 나타내는 패키지의 경우, 반도체칩(CHP)이 수지에 의해서 밀봉되어 있지 않기 때문에, 패키지에 광범위한 온도 변화가 가해져도 반도체칩(CHP)에 응력이 발생하는 일은 없다. 즉, 도 1에 나타내는 패키지에서는, 반도체칩(CHP)이 수지로 덮여 있지 않다. 따라서, 반도체칩(CHP)과 수지의 사이에, 열팽창율이나 영률(Young 率)의 상위(相違)에 기인한 응력이 반도체칩(CHP)에 걸리는 일은 없다고 생각된다. 이러한 점에서, 도 1에 나타내는 패키지에서는, 반도체칩(CHP)에 생기는 응력이 문제가 되는 것은 적다고 생각된다. 여기서 말하는 응력이란, 압축 응력이나 인장 응력을 포함하는 것이다.
다음으로, 반도체칩에 걸리는 응력이 문제가 되는 패키지의 구성예에 관하여 설명한다. 도 2는, 패키지의 다른 구성예를 나타내는 단면도이다. 도 2에 있어서, 배선 기판(WB) 상에는, 반도체칩(CHP)이 탑재되어 있다. 이 반도체칩(CHP)에 형성되어 있는 패드(PD)는, 배선 기판(WB)에 형성되어 있는 단자(TE)와 와이어(W)에 의해서 전기적으로 접속되어 있다. 배선 기판(WB)의 이면에는, 외부 접속 단자로서 기능하는 땜납 볼(SB)이 형성되어 있다. 배선 기판(WB)에서는, 배선 기판(WB)의 주면에 형성되어 있는 단자(TE)와 배선 기판(WB)의 이면에 형성되어 있는 땜납 볼(SB)이, 배선 기판(WB)의 내부에 형성되어 있는 배선(도시하지 않음)을 개재하여 전기적으로 접속되어 있다. 따라서, 반도체칩(CHP)에 형성되어 있는 패드(PD)는, 와이어(W) 및 단자(TE)를 개재하여 외부 접속 단자가 되는 땜납 볼(SB)과 전기적으로 접속되어 있게 된다. 즉, 도 2에 나타내는 패키지에서는, 반도체칩(CHP)과 외부 회로를 땜납 볼(SB)을 개재하여 전기적으로 접속할 수 있도록 구성되어 있다.
또한, 도 2에 나타내는 패키지에서는, 배선 기판(WB)의 주면측(主面側)에 수지(MR)가 형성되어 있다. 이 수지(MR)에 의해서, 배선 기판(WB)의 주면 상에 형성되어 있는 반도체칩(CHP) 및 와이어(W)가 밀봉되어 있다. 즉, 도 2에 나타내는 패키지에서는, 반도체칩(CHP)를 덮도록 수지(MR)가 형성되어 있으며, 반도체칩(CHP)은, 수지(MR)에 의해서 습도나 온도 등의 외부 환경으로부터 보호되게 된다.
이와 같이, 도 2에 나타내는 패키지에서는, 반도체칩(CHP)을 수지(MR)로 밀봉하고 있는 점에서, 온도 사이클 시험에 있어서의 온도 변화에 의해, 반도체칩(CHP)에 응력이 걸리게 된다. 즉, 온도 사이클 시험에 의한 광범위한 온도 변화가 패키지에 가해지면, 반도체칩(CHP)과 수지(MR)의 열팽창율이나 영률의 상위(相違)로부터 반도체칩(CHP)에 응력이 발생한다. 반도체칩(CHP)에 응력이 발생하면, 반도체칩(CHP) 내에 형성되어 있는 다층 배선에 있어서 막 벗겨짐이라는 문제점이 발생할 우려가 있다.
본 실시의 형태 1에서는, 반도체칩(CHP)에 가해지는 응력에 의해서 다층 배선을 구성하는 층간 절연막간에 막 벗겨짐이 생기는 것을 억제하는 기술을 제공하는 것을 목적으로 하고 있다. 따라서, 본 실시의 형태 1에서 대상으로 하고 있는 패키지는, 반도체칩(CHP)의 일부가 수지(MR)에 접촉하고 있는 구조를 하고 있는 것이다. 이러한 패키지에서는, 반도체칩(CHP)과 수지(MR)와의 사이에서, 열팽창율의 차이 및 영률의 차이에 기인하여, 반도체칩(CHP)에 응력이 발생하기 쉽다고 생각되기 때문이다. 구체적으로, 예를 들면, 본 실시의 형태 1에서 대상으로 하고 있는 패키지는, 도 1에 나타내는 패키지가 아니고, 도 2에 나타내는 패키지이다.
이하에, 반도체칩(CHP)의 적어도 일부가 수지(MR)에 의해서 밀봉되어 있는 패키지를 전제로 하여, 반도체칩(CHP)에 가해지는 응력에 의해 반도체칩(CHP) 내에 형성되어 있는 층간 절연막간의 박리를 억제할 수 있는 기술적 사상을 설명한다. 본 실시의 형태 1에서는, 반도체칩(CHP)에 가해지는 응력에 기인한 층간 절연막간의 박리를 억제하기 위해서, 반도체칩(CHP)의 내부에 형성되어 있는 층간 절연막에 궁리를 하고 있다. 즉, 본 실시의 형태 1에 있어서의 기술적 사상은, 반도체칩(CHP)과 수지(MR)의 사이에 발생하는 응력을 저감하는 것이 아니라, 응력의 발생을 전제로 하여 반도체칩(CHP)의 내부에 형성되어 있는 층간 절연막의 구성에 궁리를 하고 있는 것이다.
우선, 반도체칩(CHP)에 형성되어 있는 디바이스 구조에 관하여 설명한다. 도 3은, 본 실시의 형태 1에 있어서의 디바이스 구조를 나타내는 단면도이다. 도 3에 있어서, 실리콘 단결정으로 이루어지는 반도체 기판(1S) 상에 복수의 MISFETQ가 형성되어 있다. 복수의 MISFETQ는, 소자 분리 영역에서 분리된 활성 영역에 형성되어 있으며, 예를 들면, 이하에 나타내는 구성을 하고 있다. 구체적으로는, 소자 분리 영역에서 분리된 활성 영역에는 웰이 형성되어 있으며, 이 웰 상에 MISFETQ가 형성되어 있다. MISFETQ는, 반도체 기판(1S)의 주면 상에, 예를 들면, 산화 실리콘막으로부터 이루어지는 게이트 절연막을 가지며, 이 게이트 절연막 상에 폴리 실리콘막과 이 폴리 실리콘막 상에 설치된 실리사이드막(니켈 실리사이드막 등)의 적층막으로 이루어지는 게이트 전극을 가지고 있다. 게이트 전극의 양측의 측벽에는, 예를 들면, 산화 실리콘막으로 이루어지는 사이드 월이 형성되어 있으며, 이 사이드 월 아래의 반도체 기판 내에 얕은 불순물 확산 영역이 게이트 전극에 정합하여 형성되어 있다. 그리고, 얕은 불순물 확산 영역의 외측에 깊은 불순물 확산 영역이 사이드 월에 정합하여 형성되어 있다. 한쌍의 얕은 불순물 확산 영역과 한쌍의 깊은 불순물 확산 영역에 의해서, 각각 MISFETQ의 소스 영역과 드레인 영역이 형성되어 있다. 이상과 같이 해서 반도체 기판(1S) 상에 MISFETQ가 형성되어 있다.
계속해서, 도 3에 나타내는 바와 같이, MISFETQ를 형성한 반도체 기판(1S) 상에는 컨택트 층간 절연막(CIL)이 형성되어 있다. 이 컨택트 층간 절연막(CIL)은, 예를 들면, 오존과 TEOS(tetra ethyl ortho silicate)를 원료에 사용한 열CVD법에 의해 형성되는 오존 TEOS막과, 이 오존 TEOS막 상에 설치된 TEOS를 원료에 사용한 플라스마 CVD법에 의해 형성되는 플라스마 TEOS막의 적층막으로 형성되어 있다. 그리고, 이 컨택트 층간 절연막(CIL)을 관통하여 MISFETQ의 소스 영역이나 드레인 영역에 이르는 플러그(PLG1)가 형성되어 있다. 이 플러그(PLG1)는, 예를 들면, 티탄/질화 티탄막(이하, 티탄/질화 티탄막은 티탄과 이 티탄 상에 설치된 질화 티탄으로 형성되는 막을 나타낸다)으로 이루어지는 배리어 도체막과, 이 배리어 도체막 상에 형성된 텅스텐막을 컨택트홀에 매립함으로써 형성되어 있다. 티탄/질화 티탄막은, 텅스텐막을 구성하는 텅스텐이 실리콘 중에 확산하는 것을 방지하기 위해서 설치되어 있는 막으로, 이 텅스텐막이 구성될 때의 WF6(불화 텅스텐)을 환원 처리하는 CVD법에 있어서, 불소 어택이 컨택트 층간 절연막(CIL)이나 반도체 기판(1S)에 이루어져 데미지를 주는 것을 막기 위한 것이다. 또한, 컨택트 층간 절연막(CIL)은, 산화 실리콘막(SiO2막), SiOF막, 혹은, 질화 실리콘막 중 어느 하나의 막으로 형성되어 있어도 된다.
다음으로, 컨택트 층간 절연막(CIL) 상에 제1층 배선(L1)이 형성되어 있다. 구체적으로, 제1층 배선(L1)은, 플러그(PLG1)를 형성한 컨택트 층간 절연막(CIL) 상에 형성된 층간 절연막(IL1)에 매립되도록 형성되어 있다. 즉, 층간 절연막(IL)을 관통하여 저부에서 플러그(PLG1)가 노출하는 배선홈에 동을 주체로 하는 막(이하, 동막이라고 기재한다)을 매립함으로써, 제1층 배선(L1)이 형성되어 있다. 층간 절연막(IL1)은, 예를 들면, SiOC막, HSQ(하이드로젠실세스퀴옥산, 도포 공정에 의해 형성되어 Si-H 결합을 가지는 산화 실리콘막, 또는, 수소 함유 실세스퀴옥산) 막, 혹은, MSQ(메틸실세스퀴옥산, 도포 공정에 의해 형성되어 Si-C 결합을 가지는 산화 실리콘막, 또는, 탄소 함유 실세스퀴옥산)막으로 구성되어 있다. 여기서, 제1층 배선(L1)은, 본 명세서에서 제1 파인층이라고 부르기도 한다.
계속해서, 제1층 배선(L1)을 형성한 층간 절연막(IL1) 상에는, 제2층 배선(L2)이 형성되어 있다. 구체적으로는, 제1층 배선(L1)을 형성한 층간 절연막(IL1) 상에 배리어 절연막(BI1)이 형성되고, 이 배리어 절연막(BI1) 상에 층간 절연막(IL2)이 형성되어 있다. 그리고, 층간 절연막(IL2) 상에 데미지 보호막(DP1)이 형성되어 있다. 배리어 절연막(BI1)은, 예를 들면, SiCN막과 이 SiCN막 상에 설치된 SiCO막의 적층막, SiC막, 또는, SiN막 중 어느 하나로 형성되어 있으며, 층간 절연막(IL2)은, 예를 들면, 공공(空孔)을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막으로 형성되어 있다. 공공의 사이즈(지름)는, 예를 들면, 1nm 정도이다. 데미지 보호막(DP1)은, 예를 들면, SiOC막으로 형성되어 있다. 이 배리어 절연막(BI1), 층간 절연막(IL2) 및 데미지 보호막(DP1)에는, 제2층 배선(L2) 및 플러그(PLG2)가 매립되도록 형성되어 있다. 이 제2층 배선(L2) 및 플러그(PLG2)는, 예를 들면, 동막으로 형성되어 있다. 또한, SiCN막 및 SiCO막으로 구성된 적층막은, SiCN막 또는 SiN막으로부터 선택된 제1 막과, 제1 막 상에 설치되며, SiCO막, 산화 실리콘막 또는 TEOS막으로부터 선택된 제2 막으로 구성된 적층막이어도 된다. 이하에 설명하는 SiCN막 및 SiCO막으로 구성된 적층막도 마찬가지이다.
그리고, 제2층 배선(L2)과 같이 하여, 제3층 배선(L3)~제5층 배선(L5)이 형성되어 있다. 구체적으로, 데미지 보호막(DP1) 상에 배리어 절연막(BI2)이 형성되고, 이 배리어 절연막(BI2) 상에 층간 절연막(IL3)이 형성되어 있다. 그리고, 층간 절연막(IL3) 상에 데미지 보호막(DP2)이 형성되어 있다. 배리어 절연막(BI2)은, 예를 들면, SiCN막과 이 SiCN막 상에 설치된 SiCO막의 적층막, SiC막, 또는, SiN막 중 어느 하나로 형성되어 있으며, 층간 절연막(IL3)은, 예를 들면, 공공(空孔)을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막으로 형성되어 있다. 데미지 보호막(DP2)은, 예를 들면, SiOC막으로 형성되어 있다. 이 배리어 절연막(BI2), 층간 절연막(IL3) 및 데미지 보호막(DP2)에는, 제2층 배선(L3) 및 플러그(PLG3)가 매립되도록 형성되어 있다. 이 제2층 배선(L3) 및 플러그(PLG3)는, 예를 들면, 동막으로 형성되어 있다.
계속해서, 데미지 보호막(DP1) 상에 배리어 절연막(BI2)이 형성되고, 이 배리어 절연막(BI2) 상에 층간 절연막(IL3)이 형성되어 있다. 그리고, 층간 절연막(IL3) 상에 데미지 보호막(DP2)이 형성되어 있다. 배리어 절연막(BI2)은, 예를 들면, SiCN막과 이 SiCN막 상에 설치된 SiCO막의 적층막, SiC막, 또는, SiN막 중 어느 하나로 형성되어 있으며, 층간 절연막(IL3)은, 예를 들면, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막으로 형성되어 있다. 데미지 보호막(DP2)은, 예를 들면, SiOC막으로 형성되어 있다. 이 배리어 절연막(BI2), 층간 절연막(IL3) 및 데미지 보호막(DP2)에는, 제3층 배선(L3) 및 플러그(PLG3)가 매립되도록 형성되어 있다. 이 제2층 배선(L3) 및 플러그(PLG3)는, 예를 들면, 동막으로 형성되어 있다.
다음으로, 데미지 보호막(DP2) 상에 배리어 절연막(BI3)이 형성되고, 이 배리어 절연막(BI3) 상에 층간 절연막(IL4)이 형성되어 있다. 그리고, 층간 절연막(IL4) 상에 데미지 보호막(DP3)이 형성되어 있다. 배리어 절연막(BI3)은, 예를 들면, SiCN막과 이 SiCN막 상에 설치된 SiCO막의 적층막, SiC막, 또는, SiN막 중 어느 하나로 형성되어 있으며, 층간 절연막(IL4)은, 예를 들면, 공공(空孔)을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막으로 형성되어 있다. 데미지 보호막(DP3)은, 예를 들면, SiOC막으로 형성되어 있다. 이 배리어 절연막(BI3), 층간 절연막(IL4) 및 데미지 보호막(DP3)에는, 제4층 배선(L4) 및 플러그(PLG4)가 매립되도록 형성되어 있다. 이 제4층 배선(L4) 및 플러그(PLG4)는, 예를 들면, 동막으로 형성되어 있다.
또한, 데미지 보호막(DP3) 상에 배리어 절연막(BI4)이 형성되고, 이 배리어 절연막(BI4) 상에 층간 절연막(IL5)이 형성되어 있다. 그리고, 층간 절연막(IL5) 상에 데미지 보호막(DP4)이 형성되어 있다. 배리어 절연막(BI4)은, 예를 들면, SiCN막과 이 SiCN막 상에 설치된 SiCO막의 적층막, SiC막, 또는, SiN막 중 어느 하나로 형성되어 있으며, 층간 절연막(IL5)은, 예를 들면, 공공(空孔)을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막으로 형성되어 있다. 데미지 보호막(DP4)은, 예를 들면, SiOC막으로 형성되어 있다. 이 배리어 절연막(BI4), 층간 절연막(IL5) 및 데미지 보호막(DP4)에는, 제5층 배선(L5) 및 플러그(PLG5)가 매립되도록 형성되어 있다. 이 제5층 배선(L5) 및 플러그(PLG5)는, 예를 들면, 동막으로 형성되어 있다. 여기서, 제2층 배선(L2)~제5층 배선(L5)을 통합하여, 본 명세서에서 제2 파인층이라고 부르기도 한다.
계속해서, 데미지 보호막(DP4) 상에 배리어 절연막(BI5)이 형성되고, 이 배리어 절연막(BI5) 상에 층간 절연막(IL6)이 형성되어 있다. 배리어 절연막(BI5)은, 예를 들면, SiCN막과 이 SiCN막 상에 설치된 SiCO막의 적층막, SiC막, 또는, SiN막 중 어느 하나로 형성되어 있고, 층간 절연막(IL6)은, 예를 들면, SiOC막, HSQ막, 혹은, MSQ막으로 형성되어 있다. 이 배리어 절연막(BI5), 층간 절연막(IL6)에는, 제6층 배선(L6) 및 플러그(PLG6)가 매립되도록 형성되어 있다. 이 제6층 배선(L6) 및 플러그(PLG6)는, 예를 들면, 동막으로 형성되어 있다.
다음으로, 층간 절연막(IL6) 상에 배리어 절연막(BI6)이 형성되고, 이 배리어 절연막(BI6) 상에 층간 절연막(IL7)이 형성되어 있다. 배리어 절연막(BI6)은, 예를 들면, SiCN막과 이 SiCN막 상에 설치된 SiCO막의 적층막, SiC막, 또는, SiN막 중 어느 하나로 형성되어 있으며, 층간 절연막(IL7)은, 예를 들면, SiOC막, HSQ막, 혹은, MSQ막으로 형성되어 있다. 이 배리어 절연막(BI6), 층간 절연막(IL7)에는, 제7층 배선(L7) 및 플러그(PLG7)가 매립되도록 형성되어 있다. 이 제7층 배선(L7) 및 플러그(PLG7)는, 예를 들면, 동막으로 형성되어 있다. 여기서, 제6층 배선(L6)과 제7층 배선(L7)을 통합하여, 본 명세서에서 세미 글로벌층이라고 부르기도 한다.
또한, 층간 절연막(IL7) 상에 배리어 절연막(BI7a)이 형성되고, 이 배리어 절연막(BI7a) 상에 층간 절연막(IL8a)이 형성되어 있다. 그리고, 층간 절연막(IL8a) 상에 에칭 스톱 절연막(BI7b)이 형성되고, 이 에칭 스톱 절연막(BI7b) 상에 층간 절연막(IL8b)이 형성되어 있다. 배리어 절연막(BI7a)은, 예를 들면, SiCN막과 SiCO막의 적층막, SiC막, 또는, SiN막 중 어느 하나로 형성되어 있으며, 에칭 스톱 절연막(BI7b)은, 예를 들면, SiCN막, SiC막, 또는, SiN막 중 어느 하나로 형성되어 있고, 층간 절연막(IL8a) 및 층간 절연막(IL8b)은, 예를 들면, 산화 실리콘막(SiO2막), SiOF막, TEOS막으로 형성되어 있다. 배리어 절연막(BI7a) 및 층간 절연막(IL8a)에는, 플러그(PLG8)가 매립되도록 형성되어 있으며, 에칭 스톱 절연막(BI7b) 및 층간 절연막(IL8b)에는, 제8층 배선(L8)이 매립되도록 형성되어 있다. 이 제8층 배선(L8) 및 플러그(PLG8)는, 예를 들면, 동막으로 형성되어 있다. 여기서, 제8층 배선(L8)을 본 명세서에서 글로벌층이라고 부르기도 한다.
계속해서, 층간 절연막(IL8b) 에 배리어 절연막(BI8)이 형성되고, 이 배리어 절연막(BI8) 상에 층간 절연막(IL9)이 형성되어 있다. 배리어 절연막(BI8)은, 예를 들면, SiCN막과 SiCO막의 적층막, SiC막, 또는, SiN막 중 어느 하나로 형성되어 있으며, 층간 절연막(IL9)은, 예를 들면, 산화 실리콘막(SiO2막), SiOF막, TEOS막으로 형성되어 있다. 배리어 절연막(BI8) 및 층간 절연막(IL9)에는, 플러그(PLG9)가 매립되도록 형성되어 있다. 그리고, 층간 절연막(IL9) 상에는 제9층 배선(L9)이 형성되어 있다. 플러그(PLG9)와 제9층 배선(L9)은, 예를 들면, 알루미늄막으로 형성되어 있다.
제9층 배선(L9) 상에는, 표면 보호막이 되는 패시베이션막(PAS)이 형성되어 있고, 이 패시베이션막(PAS)에 형성된 개구부로부터 제9층 배선(L9)의 일부가 노출되어 있다. 이 제9층 배선(L9) 중 노출되어 있는 영역이 패드(PD)가 된다. 패시베이션막(PAS)은, 불순물의 침입으로부터 보호하는 기능을 가지며, 예를 들면, 산화 실리콘막과 이 산화 실리콘막 상에 설치된 질화 실리콘막으로 형성되어 있다. 그리고, 패시베이션막(PAS) 상에는 폴리이미드막(PI)이 형성되어 있다. 이 폴리이미드막(PI)도 패드(PD)가 형성되어 있는 영역을 개구하고 있다.
패드(PD)에는 와이어(W)가 접속되어 있으며, 와이어(W)가 접속된 패드(PD) 상을 포함파는 폴리이미드막(PI) 상은, 수지(MR)에 의해서 밀봉되어 있다. 도 3에 나타내는 디바이스 구조는 상기와 같이 구성되어 있으며, 이하에, 더욱 상세한 구성의 일례에 관하여 설명한다.
도 4는, 도 3에 나타내는 디바이스 구조 중, 제1층 배선(제1 파인층)(L1)과, 이 제1층 배선(L1) 상에 형성되어 있는 제2층 배선(제2 파인층)(L2)을 나타내는 단면도이다. 도 4에 있어서, 제1층 배선(L1)은, 예를 들면, SiOC막으로 이루어지는 층간 절연막(IL1) 상에 형성된 배선홈에 형성되어 있다. 구체적으로, 제1층 배선(L1)은, 배선홈의 내벽에 형성된 탄탈/질화 탄탈막(이하 탄탈/질화 탄탈막은, 질화 탄탈과 이 질화 탄탈 상에 형성된 탄탈로 구성된 막을 나타낸다)이나 티탄/질화 티탄막으로 이루어지는 배리어 도체막(BM1)과, 이 배리어 도체막(BM1) 상에 형성되고, 배선홈을 매립하도록 형성된 동막(Cu1)으로 구성되어 있다. 이와 같이 층간 절연막(IL1)에 형성된 배선홈에 직접 동막을 형성하지 않고 배리어 도체막(BM1)을 형성하고 있는 것은, 동막을 구성하는 동이 열처리 등에 의해서 반도체 기판(1S)을 구성하는 실리콘으로 확산하는 것을 방지하기 위해서이다. 즉, 동원자(銅原子)의 실리콘으로의 확산 정수는 비교적 크기 때문에 용이하게 실리콘중으로 확산한다. 이 경우, 반도체 기판(1S)에는 MISFETQ 등의 반도체 소자가 형성되어 있으며, 이들 형성 영역에 동원자가 확산하면 내압 불량 등으로 대표되는 반도체 소자의 특성 열화를 일으킨다. 이러한 점에서, 제1층 배선을 구성하는 동막으로부터 동원자가 확산하지 않도록 배리어 도체막(BM1)이 설치되어 있는 것이다. 즉, 배리어 도체막(BM1)은, 동원자의 확산을 방지하는 기능을 가지는 막인 것을 알 수 있다.
그리고, 도 4에 나타내는 바와 같이, 제1층 배선(L1)을 형성한 층간 절연막(IL1) 상에 배리어 절연막(BI1)이 형성되어 있으며, 이 배리어 절연막(BI1) 상에 층간 절연막(IL2)이 형성되어 있다. 층간 절연막(IL2) 상에는 데미지 보호막(DP1)이 형성되어 있다. 이 때, 배리어 절연막(BI1)은, SiCN막(BI1a)과 SiCO막(BI1b)의 적층막으로 구성되어 있으며, 층간 절연막(IL2)은, 예를 들면, 공공을 가지는 SiOC막으로 구성되어 있다. 또한, 데미지 보호막(DP1)은, SiOC막으로 구성되어 있다. 배리어 절연막(BI1)과 층간 절연막(IL2)과 데미지 보호막(DP1)에는, 제2층 배선(L2) 및 플러그(PLG2)가 매립되도록 형성되어 있다. 이 제2층 배선(L2) 및 플러그(PLG2)도 배리어 도체막(BM2)과 동막(Cu2)의 적층막으로 형성되어 있다.
다음으로, 도 5는, 도 3에 나타내는 디바이스 구조 중, 제7층 배선(세미 글로벌층)(L7)과, 이 제7층 배선 상에 형성되어 있는 제8층 배선(글로벌층)(L8)을 나타내는 단면도이다. 도 5에 있어서도, 배리어 절연막(BI6)은, SiCN막(BI6a) 및 SiCO막(BI6b)로 형성되고, 배리어 절연막(BI7a)은, SiCN막(BI7a1) 및 SiCO막(BI7a2)로 형성되어 있다. 에칭 스톱 절연막(BI7b)은, SiCN막으로 형성되어 있다. 또한, 제7층 배선(L7) 및 플러그(PLG7)는, 배리어 도체막(BM7)과 동막(Cu7)의 적층막으로 구성되고, 제8층 배선(L8) 및 플러그(PLG8)도, 배리어 도체막(BM8)과 동막(Cu8)의 적층막으로 구성되어 있다. 도 4 및 도 5에서는, 제1층 배선(L1), 제2층 배선(L2), 제7층 배선(L7) 및 제8층 배선(L8)에 관하여 설명했지만, 제1층 배선(L1)~제8층 배선(L8)을 구성하고 있는 모든 동배선 및 플러그는, 동막과 배리어 도체막의 적층막으로 구성되어 있다. 또한, 모든 배리어 절연막도 SiCN막과 SiCO막의 적층막으로 구성되어 있다.
이상과 같이, 본 실시의 형태 1에 있어서의 반도체 장치에서는, 예를 들면, 제1층 배선(L1)~제9층 배선(L9)을 가지는 다층 배선 구조를 하고 있다. 이 때, 다층 배선 구조를 구성하는 각 층간 절연막은 다른 종류의 막으로 형성하고 있다. 이것은, 각 층간 절연막에 요구되는 기능이 다른 것에 기인하고 있다. 즉, 각 층간 절연막에 요구되는 기능에 근거하여, 각 층간 절연막에 적절한 재료막이 선택되고 있다. 구체적으로는, 재료막의 물성(物性)에 근거하여 각 층간 절연막에 적용되고 있다.
이하에서는, 각 층간 절연막에 사용되는 재료막을 물성의 관점에서 분류해 본다. 우선, 물성의 일례로서 유전율(비유전율)의 관점에서 분류해 본다. 도 6은 본 실시의 형태 1의 층간 절연막에서 사용하는 재료막을 비유전율의 관점에서 분류한 표이다. 도 6에 나타내는 바와 같이, 산화 실리콘막(SiO2막), 질화 실리콘막(SiN막), TEOS막, SiOF막, SiCN막, SiC막 및 SiCO막은, 비유전율이 3.5 이상인 점에서, 본 명세서에서는, 이러한 막을 고유전율막이라 분류하기로 한다. 한편, SiOC막, HSQ막 및 MSQ막은, 비유전율이 2.8 이상으로 3.5보다 작다는 점에서, 중유전율막으로 분류하기로 한다. 또한, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막 및 공공을 가지는 MSQ막은, 비유전율이 2.8보다 작다는 점에서, 저유전율막으로 분류하기로 한다. 이상과 같이, 본 실시의 형태 1에서 사용하는 층간 절연막(배리어 절연막 및 데미지 보호막도 포함한다)은, 비유전율의 관점에서, 고유전율막과 중유전율막과 저유전율막으로 분류할 수 있다.
계속해서, 물성이 다른 일례로서 영률(Young 率)의 관점에서 분류해 본다. 도 7은 본 실시의 형태 1의 층간 절연막에서 사용하는 재료막을 영률의 관점에서 분류한 표이다. 도 7에 나타내는 바와 같이, 산화 실리콘막(SiO2막), 질화 실리콘막(SiN막), TEOS막, SiOF막, SiCN막, SiC막 및 SiCO막은, 영률이 30(GPa) 이상인 점에서, 본 명세서에서는, 이러한 막을 고영률막으로 분류하기로 한다. 한편, SiOC막, HSQ막 및 MSQ막은, 영률이 15(GPa) 이상으로 30(GPa)보다 작다는 점에서, 중영률막으로 분류하기로 한다. 또한, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막 및 공공을 가지는 MSQ막은, 영률이 15(GPa)보다 작다는 점에서, 저영률막으로 분류하기로 한다. 이상과 같이, 본 실시의 형태 1에서 사용하는 층간 절연막(배리어 절연막 및 데미지 보호막도 포함한다)은, 영률의 관점에서, 고영률막과 중영률막과 저영률막으로 분류할 수 있다.
또한, 물성이 다른 일례로서 밀도의 관점에서 분류해 본다. 도 8은 본 실시의 형태 1의 층간 절연막에서 사용하는 재료막을 밀도의 관점에서 분류한 표이다. 도 8에 나타내는 바와 같이, 산화 실리콘막(SiO2막), 질화 실리콘막(SiN막), TEOS막, SiOF막, SiCN막, SiC막 및 SiCO막은, 밀도가 1.7(g/cm3) 이상인 점에서, 본 명세서에서는, 이러한 막을 고밀도막으로 분류하기로 한다. 한편, SiOC막, HSQ막 및 MSQ막은, 밀도가 1.38(g/cm3) 이상으로 1.7(g/cm3)보다 작다는 점에서, 중밀도막으로 분류하기로 한다. 또한, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막 및 공공을 가지는 MSQ막은, 밀도가 1.38(g/cm3)보다 작다는 점에서, 저밀도막으로 분류하기로 한다. 이상과 같이, 본 실시의 형태 1에서 사용하는 층간 절연막(배리어 절연막 및 데미지 보호막도 포함한다)은, 밀도의 관점에서, 고밀도막과 중밀도막과 저밀도막으로 분류할 수 있다.
이와 같이 층간 절연막을 구성하는 재료막을 비유전율, 영률 및 밀도의 관점에서 분류할 수 있지만, 재료막의 상술한 물성(비유전율, 영률 및 밀도)에는, 서로 상관관계가 있는 것을 알 수 있다. 즉, 산화 실리콘막(SiO2막), 질화 실리콘막(SiN막), TEOS막, SiOF막, SiCN막, SiC막 및 SiCO막은, 비유전율의 관점에서, 고유전율막으로 분류되지만, 동시에, 영률의 관점에서, 고영률막으로 분류되고, 또한, 밀도의 관점에서, 고밀도막으로 분류된다. 즉, 본 명세서의 분류를 사용하면, 층간 절연막을 구성하는 재료막 중 고유전율막인 막은 고영률막이기도 하고, 고밀도막이기도 한 것이다. 마찬가지로, SiOC막, HSQ막 및 MSQ막은, 중유전율막이지만, 중영률막이기도 하고, 중밀도막이기도 하다. 또한, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막 및 공공을 가지는 MSQ막은, 저유전율막이지만, 저영률막이기도 하고, 저밀도막이기도 하다. 바꾸어 말하면, 층간 절연막에 사용되는 막을 생각하면, 비유전율이 높은 막은, 영률도 높고, 또한, 밀도도 높아지는 성질을 가지고 있다고 생각할 수 있다. 한편, 비유전율이 낮은 막은, 영률도 낮고, 또한, 밀도도 낮아지는 성질을 가지고 있다고도 말할 수 있다.
이상과 같이, 층간 절연막(배리어 절연막 및 데미지 보호막을 포함한다)을 구성하는 재료막에 있어서, 비유전율, 영률 및 밀도의 사이에는 상관관계가 있는 것을 그래프로 설명한다.
도 9는, 층간 절연막을 구성하는 재료막에 관하여, 비유전율과 영률과의 관계를 나타내는 그래프이다. 도 9에 있어서, 횡축은 비유전율을 나타내고, 종축은 영률(GPa)을 나타내고 있다. 도 9에 나타내는 플롯은, 대체로 비례 관계에 있는 것을 알 수 있다. 즉, 층간 절연막을 구성하는 재료막에 관하여, 비유전율이 높아지면 영률도 높아지고, 반대로, 비유전율이 낮아지면 영률도 낮아지고 있는 것을 알 수 있다. 그래서, 도 9에 있어서는, 비유전율의 값이 2.8보다 작은 영역에 있는 막을 저유전율막으로 하고, 비유전율의 값이 2.8 이상 3.5보다 작은 영역에 있는 막을 중유전율막으로 하고 있다. 또한, 비유전율의 값이 3.5 이상의 영역에 있는 막을 고유전율막으로 하고 있다.
계속해서, 도 10도, 층간 절연막을 구성하는 재료막에 관하여, 비유전율과 영률과의 관계를 나타내는 그래프를 나타내고 있다. 도 10에 있어서, 횡축은 비유전율을 나타내고, 종축은 영률(GPa)을 나타내고 있다. 도 10에 나타내는 플롯은, 대체로 비례 관계에 있는 것을 알 수 있다. 즉, 층간 절연막을 구성하는 재료막에 관하여, 비유전율이 높아지면 영률도 높아지고, 반대로, 비유전율이 낮아지면 영률도 낮아지고 있는 것을 알 수 있다. 그래서, 도 10에 있어서는, 영률에 주목하여, 영률의 값이 15(GPa)보다 작은 영역에 있는 막을 저영률막으로 하고, 영률의 값이 15(GPa) 이상 30(GPa)보다 작은 영역에 있는 막을 중영률막으로 하고 있다. 또한, 영률의 값이 30(GPa) 이상의 영역에 있는 막을 고영률막으로 하고 있다.
다음으로, 도 11은, 층간 절연막을 구성하는 재료막에 관하여, 비유전율과 밀도와의 관계를 나타내는 그래프이다. 도 11에 있어서, 횡축은 비유전율을 나타내고, 종축은 밀도(g/cm3)를 나타내고 있다. 도 11에 나타내는 플롯은, 대체로 비례 관계에 있는 것을 알 수 있다. 즉, 층간 절연막을 구성하는 재료막에 관하여, 비유전율이 높아지면 밀도도 높아지고, 반대로, 비유전율이 낮아지면 밀도도 낮아지고 있는 것을 알 수 있다. 그래서, 도 11에 있어서는, 밀도에 주목하여, 밀도의 값이 1.38(g/cm3)보다 작은 영역에 있는 막을 저밀도막으로 하고, 밀도의 값이 1.38(g/cm3) 이상 1.7(g/cm3)보다 작은 영역에 있는 막을 중밀도막으로 하고 있다. 또한, 밀도의 값이 1.7(g/cm3) 이상의 영역에 있는 막을 고밀도막으로 하고 있다.
이상의 내용을 정리하면, SiO2막, SiN막, TEOS막, SiOF막, SiCN막, SiCO막, SiC막, SiOC막, HSQ막, MSQ막, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막, 공공을 가지는 MSQ막의 각각의 유전율, 밀도, 영률은 이하와 같이 된다. 구체적으로, 각각의 유전율, 밀도, 영률은, SiO2막(유전율 3.8, 영률 70Gpa, 밀도 2.2g/cm3), SiN막(유전율 6.5, 영률 185Gpa, 밀도 3.4g/cm3), TEOS막(유전율 4.1, 영률 90Gpa, 밀도 2.2g/cm3), SiOF막(유전율 3.4~3.6, 영률 50~60Gpa, 밀도 2.2g/cm3), SiCN막(유전율 4.8, 영률 116Gpa, 밀도 1.86g/cm3), SiCO막(유전율 4.5, 영률 110Gpa, 밀도 1.93g/cm3), SiC막(유전율 35, 영률 40GPa, 밀도 3.3g/cm3), SiOC막(유전율 27~2.9, 영률 15~20Gpa, 밀도 1.38~1.5g/cm3), HSQ막(유전율 2.8~3, 영률 8~10Gpa), MSQ막(2.7~2.9, 영률 15~20GPa, 밀도 1.4~1.6g/cm3), 공공을 가지는 SiOC막(유전율 2.7, 영률 11GPa, 밀도 1.37g/cm3), 공공을 가지는 HSQ막(유전율 2.0~2.4, 영률 6~8), 공공을 가지는 MSQ막(유전율 2.2~2.4, 영률 4~6GPa, 밀도 1.2g/cm3)으로 된다.
이와 같이 하여, 본 실시의 형태 1에서는, 각 층간 절연막에 사용되는 재료막을 물성의 관점에서 분류하고 있다. 이하에서는, 분류한 재료막의 물성도 고려하여, 각 층간 절연막의 기능에 관하여 도 3을 참조하면서 설명한다.
도 3에 있어서, 우선, 컨택트 층간 절연막(CIL)은, 예를 들면, 오존과 TEOS를 원료에 사용한 열CVD법에 의해 형성되는 오존 TEOS막과, 이 오존 TEOS막 상에 설치되어, TEOS를 원료에 사용한 플라스마 CVD법에 의해 형성되는 플라스마 TEOS막과 적층막으로 형성되어 있다. 컨택트 층간 절연막(CIL)을 TEOS막으로 형성하는 이유는, TEOS막이 베이스 단차에 대한 피복성이 좋은 막이기 때문이다. 컨택트 층간 절연막(CIL)를 형성하는 베이스는, 반도체 기판(1S)에 MISFETQ가 형성된 요철이 있는 상태이다. 즉, 반도체 기판(1S)에 MISFETQ가 형성되어 있으므로, 반도체 기판(1S)의 표면에는 게이트 전극이 형성되어 요철이 있는 베이스가 되고 있다. 따라서, 요철이 있는 단차에 대해서 피복성이 좋은 막이 아니면 미세한 요철을 매립할 수 없으며, 보이드 등의 발생 원인이 된다. 거기서, 컨택트 층간 절연막(CIL)에는, TEOS막이 사용된다. 왜냐하면, TEOS를 원료로 하는 TEOS막에서는, 원료인 TEOS가 산화 실리콘막이 되기 전에 중간체를 만들어, 성막 표면에서 이동하기 쉬워지기 때문에, 베이스 단차에 대한 피복성이 향상하기 때문이다. 컨택트 층간 절연막은 TEOS막으로 구성되므로, 바꾸어 말하면, 컨택트 층간 절연막(CIL)은, 고유전율막, 고영률막 혹은 고밀도막으로 형성되어 있다고도 말할 수 있다.
다음으로, 제2 파인층(제2층 배선(L2)~제5층 배선(L5))을 구성하는 층간 절연막(IL2~IL5)에 관하여 설명한다. 층간 절연막(IL2~IL5)은, 예를 들면, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막으로 구성되어 있다. 따라서, 본 실시의 형태 1에 의한 분류에 의하면, 층간 절연막(IL2~IL5)은, 저유전율막으로 형성되어 있게 된다. 이와 같이 층간 절연막(IL2~IL5)을 저유전율막으로 구성하는 것은 이하에 나타내는 이유에 따른다.
즉, 제2 파인층을 구성하는 제2층 배선(L2)~제5층 배선(L5)은, 다층 배선 중에서도 미세화가 실시되고 있는 배선층이다. 따라서, 제2 파인층의 배선 간격은 좁아지고, 배선간의 기생 용량을 저감하는 것이 요구된다. 그래서, 배선 간격이 좁은 제2 파인층에서는, 층간 절연막(IL2~IL5)을 저유전율막으로 구성하고 있는 것이다. 층간 절연막(IL2~IL5)을 저유전율막으로 구성함으로써, 배선간의 기생 용량을 저감 할 수 있는 것이다.
또한, 제2 파인층을 구성하는 제2층 배선(L2)~제5층 배선(L5)은 동배선으로 형성하고 있다. 이것은, 제2층 배선(L2)~제5층 배선(L5)의 미세화에 수반하는 배선 저항의 증가를 억제하기 위함이다. 즉, 제2층 배선(L2)~제5층 배선(L5)에, 알루미늄 배선보다 저항이 작은 동배선을 사용함으로써, 배선 저항을 작게 할 수 있다. 이와 같이, 미세화가 진행되고 있는 제2 파인층에서는, 동배선을 사용함으로써 배선 저항을 작게 함과 동시에, 층간 절연막(IL2~IL5)을 저유전율막으로 구성하는 것으로, 배선간의 기생 용량을 저감하고 있다. 이 상승효과로, 배선을 전달하는 전기신호의 지연을 억제할 수 있는 것이다.
여기서, 제2 파인층의 제2층 배선(L2)~제5층 배선(L5)에 동배선을 사용하고 있는 점에서, 동원자의 확산을 방지할 필요가 있다. 이 때문에, 제2 파인층에서는, 배선홈에 배리어 도체막을 개재하여 동막을 형성함으로써, 동배선을 구성하고 있다. 즉, 제2 파인층에서는, 배선홈에 직접 동막을 매립하는 것이 아니라, 배선홈의 측면 및 저면에 배리어 도체막을 형성하고, 이 배리어 도체막 상에 동막을 형성하고 있는 것이다. 이에 의해, 동막을 구성하는 동원자(銅原子)는, 배리어 도체막에 의해서 확산이 방지된다. 이 때, 배리어 도체막은, 배선홈의 측면과 저면에만 형성되어 있다. 따라서, 배선홈의 상부로부터 동원자가 확산할 우려가 있다. 배선홈의 상부에 배리어 도체막을 형성하지 않는 것은, 배선홈의 상부에 배리어 도체막을 형성하는 경우, 복수의 배선홈 상에 배리어 도체막이 형성되게 된다. 이것은, 복수의 배선홈에 형성된 동배선이 복수의 배선홈의 상부에 형성된 배리어 도체막으로 도통함으로써, 서로 다른 동배선이 쇼트해 버리는 것을 의미한다. 따라서, 동배선의 상부에 배리어 도체막을 형성할 수 없다.
그러나, 배선홈의 상부로부터 동원자가 확산하는 것을 방지할 필요가 있다. 그래서, 동배선의 상부에는 절연막이며, 또한, 동원자의 확산을 방지하는 기능을 가지는 배리어 절연막(BI1~BI4)이 형성된다. 이 배리어 절연막(BI1~BI4)은, 예를 들면, SiCN막과 SiCO막의 적층막으로 형성된다. 이에 의해, 동배선으로부터 동원자가 확산하는 것을 방지할 수 있다. 즉, 동배선이 형성되어 있는 배선홈의 측면과 저부로부터의 동원자(銅原子)의 확산은, 배리어 도체막에 의해서 방지되고, 배선홈의 상부로부터의 동원자의 확산은, 배리어 절연막에 의해서 방지된다.
따라서, 제2 파인층(제2층 배선(L2)~제5층 배선(L5))에서는, 동배선의 바로 위에 배리어 절연막(BI1~BI4)이 형성되고, 이 배리어 절연막(BI1~BI4) 상에 저유전율막으로 구성되는 층간 절연막(IL2~IL5)이 형성되어 있게 된다. 배리어 절연막(BI1~BI4)은, SiCN막 및 SiCO막으로 형성되어 있는 점에서, 배리어 절연막(BI1~BI4)은, 고유전율막, 고영률막, 바꾸어 말하면, 고밀도막으로 형성되어 있게 된다.
또한, 제2 파인층에서는, 층간 절연막(IL2~IL5)을 저유전율막으로 형성하고 있다. 이 저유전율막은, 바꾸어 말하면, 저영률막이라고 할 수 있다. 저영률막이란, 영률이 낮은 막이며, 영률이 낮다는 것은 물리적으로 기계 강도가 약한 것을 의미하고 있다. 따라서, 층간 절연막(IL2~IL5)을 저유전율막으로 형성하는 것은, 배선간의 기생 용량을 저감하는 관점에서는 바람직하지만, 한편, 저영률막이 된다는 점에서 기계 강도의 관점에서는 별로 바람직하지 않다. 이 때문에, 저유전율막으로 구성하고 있는 층간 절연막(IL2~IL5)의 각각의 상부에 기계적 강도를 보강하기 위해, 데미지 보호막(DP1~DP4)을 설치하고 있다. 데미지 보호막(DP1~DP4)은, 예를 들면, SiOC막으로 형성되는 중영률막이다. 따라서, 기계적 강도는 저영률막인 층간 절연막(IL2~IL5)보다 높아진다. 이에 의해, 기계적 강도가 약한 층간 절연막(IL2~IL5)의 표면을 데미지 보호막(DP1~DP4)으로 보강할 수 있다. 또한, 데미지 보호막(DP1~DP4)은 중유전율막이며, 층간 절연막(IL2~IL5)을 구성하는 저유전율막보다 유전율이 높아지고 있다. 따라서, 데미지 보호막(DP1~DP4)의 막두께를 너무 너무 두껍게 하면 , 층간 절연막(IL2~IL5)을 저유전율막으로 한 효과가 희미해지므로, 층간 절연막(IL2~IL5)의 기계적 강도를 보강할 수 있는 것을 전제로 해서 가능한 한 얇게 하는 것이 바람직하다.
이상과 같이, 제2 파인층에서는, 복수의 배선층간의 구성으로서, 우선, 동배선의 바로 위에 배리어 절연막(BI1~BI4)이 형성되고, 이 배리어 절연막(BI1~BI4) 상에 층간 절연막(IL2~IL5)이 형성되어 있다. 그리고, 층간 절연막(IL2~IL5)의 각각의 표면에 데미지 보호막(DP1~DP4)이 형성되어 있다. 즉, 제2 파인층에서는, 배선간의 기생 용량을 저감하는 목적으로, 층간 절연막(IL2~IL5)에 저유전율막을 사용하고, 또한, 동배선으로부터의 동원자의 확산을 방지하는 목적으로, 배리어 절연막(BI1~BI4)을 사용하고 있다. 또한, 저영률막인 층간 절연막(IL2~IL5)의 기계적 강도를 보강하기 위해, 층간 절연막(IL2~IL5)의 각각의 표면에 데미지 보호막(DP1~DP4)을 설치하고 있는 것이다.
계속해서, 세미 글로벌층(제6층 배선(L6)~제7층 배선(L7))을 구성하는 층간 절연막(IL6~IL7)에 관하여 설명한다. 층간 절연막(IL6~IL7)은, 예를 들면, SiOC막으로 형성되어 있다. 즉, 세미 글로벌층을 구성하는 층간 절연막(IL6~IL7)은, 중유전율막, 중영률막, 바꾸어 말하면, 중밀도막으로 형성되어 있다. 이것은, 이하에 나타내는 이유에 따른다.
예를 들면, 세미 글로벌층도 배선간의 기생 용량을 저감하는 관점에서, 저유전율막을 사용하는 것을 생각할 수 있다. 그런데 , 세미 글로벌층은, 제2 파인층의 상층에 설치되고 있는 층이며, 세미 글로벌층은, 제2 파인층보다 패드(PD)에 가까운 층이다. 따라서, 예를 들면, 패드(PD)에는 전기적 특성 검사 시에 프로브침(탐침)을 꽉 누를 수 있지만, 이 때의 프로빙 데미지가 세미 글로벌층에 가해지기 쉽다. 또한, 반도체 기판(1S)을 복수의 반도체칩에 개편화(個片化)하는 다이싱 공정 등의 어셈블리 공정에 있어서, 세미 글로벌층은, 하층에 있는 제2 파인층에 비해 데미지를 받기 쉬운 층이다. 이러한 점에서, 상술한 여러가지 데미지에 대해서 내성을 갖게하기 위해, 세미 글로벌층에는 어느 정도의 기계적 강도가 필요하다. 따라서, 세미 글로벌층을 저영률막(저유전율막)으로 구성하면 기계적 강도를 유지할 수 없게 되어 버릴 우려가 있다. 즉, 세미 글로벌층에는, 기계적 강도가 높은 막을 사용하는 것이 바람직하다. 한편, 세미 글로벌층에 형성되어 있는 배선의 배선 간격은, 제2 파인층에 비해 커지고 있지만, 기생 용량을 저감할 필요가 있는 거리가 되어 있다. 즉, 세미 글로벌층을 구성하는 층간 절연막(IL6~IL7)을 고영률막(고유전율막)으로 구성하면, 기계적 강도를 높일 수 있지만, 유전율이 커져 버려 배선간의 기생 용량이 커져 버린다. 즉, 세미 글로벌층에서는, 기계적 강도를 확보하는 것과, 배선간의 기생 용량을 저감하는 것을 양립시킬 필요가 있다.
그래서, 세미 글로벌층을 구성하는 층간 절연막(IL6~IL7)에는, 중영률막(중유전율막)이 사용되는 것이다. 예를 들면, 세미 글로벌층을 구성하는 층간 절연막(IL6~IL7)에 중유전율막을 사용함으로써, 층간 절연막(IL6~IL7)의 유전율을 어느 정도 작게 할 수 있으며, 또한, 층간 절연막(IL6~IL7)의 기계적 강도를 어느 정도 확보할 수 있는 것이다.
이 세미 글로벌층을 구성하는 배선도 동배선으로 구성되어 있으므로, 제2 파인층과 마찬가지로, 동배선의 상부에는 절연막이며, 또한, 동원자의 확산을 방지하는 기능을 가지는 배리어 절연막(BI5~BI6)이 형성된다. 이 배리어 절연막(BI5~BI6)은, 예를 들면, SiCN막과 SiCO막의 적층막으로 형성되어 있다는 점에서, 배리어 절연막(BI5~BI6)은, 고유전율막(고영률막, 고밀도막)으로 형성되어 있게 된다. 이 배리어 절연막(BI5~BI6)에 의해, 동배선으로부터 동원자가 확산하는 것을 방지할 수 있다.
이상과 같이, 세미 글로벌층에서는, 복수의 배선층간의 구성으로서 우선, 동배선의 바로 위에 배리어 절연막(BI5~BI6)이 형성되고, 이 배리어 절연막(BI5~BI6) 상에 층간 절연막(IL6~IL7)이 형성되어 있다. 이 세미 글로벌층에서는, 배선간의 기생 용량을 저감하는 것과, 기계적 강도를 확보하는 것을 양립시킬 목적으로, 층간 절연막(IL6~IL7)에 중유전율막을 사용하고, 또한, 동배선으로부터의 동원자의 확산을 방지할 목적으로, 배리어 절연막(BI5~BI6)을 사용하고 있는 것이다.
계속해서, 글로벌층(제8층 배선(L8))을 구성하는 층간 절연막(IL8a~IL8b)에 관하여 설명한다. 층간 절연막(IL8a~IL8b)은, 예를 들면, 산화 실리콘막이나 TEOS막으로 형성되어 있다. 즉, 글로벌층을 구성하는 층간 절연막(IL8a~IL8b)은, 고유전율막, 고영률막, 바꾸어 말하면, 고밀도막으로 형성되어 있다. 이것은, 이하에 나타내는 이유에 따른다.
글로벌층은, 세미 글로벌층보다 상층에 있으며, 패드(PD)의 바로 아래에 있는 층이다. 이 때문에, 프로빙 데미지가 글로벌층에, 하층에 있는 세미 글로벌층에 비해, 더욱 가해지기 쉽다. 또한, 반도체 기판(1S)을 복수의 반도체칩에 개편화하는 다이싱 공정 등의 어셈블리 공정에 있어서, 글로벌층은, 하층에 있는 세미 글로벌층에 비해, 더욱 데미지를 받기 쉬운 층이다. 이러한 점에서, 상술한 여러가지 데미지에 대해서 내성을 갖게하기 위해, 글로벌층에는, 세미 글로벌층보다 기계적 강도가 필요한 층인 것을 알 수 있다. 이러한 점에서, 글로벌층은, 기계적 강도가 높은 고영률막(고유전율막)으로 구성되어 있는 것이다. 이에 의해, 글로벌층의 기계적 강도를 유지할 수 있으며, 프로빙 데미지나 어셈블리 공정에 있어서의 데미지에 대해서 내성을 갖게할 수 있다. 여기서, 글로벌층을 고영률막으로 구성하는 것은, 글로벌층을 고유전율막으로 구성하는 것을 의미하고 있다. 따라서, 글로벌층을 구성하는 배선간의 기생 용량이 문제가 되는 것을 생각할 수 있다. 그러나, 글로벌층은 상층의 배선이며, 제2 파인층이나 세미 글로벌층에 비해, 배선의 폭도 크고, 또한, 배선 간격도 커지고 있다. 따라서, 제2 파인층이나 세미 글로벌층에 비해, 기생 용량의 영향이 적은 것이다. 글로벌층에서는, 기생 용량의 저감보다 기계적 강도의 강화 쪽이 우선되는 것이다.
이 글로벌층을 구성하는 배선도 동배선으로 구성되어 있으므로, 제2 파인층이나 세미 글로벌층과 마찬가지로, 동배선의 상부에는 절연막이며, 또한, 동원자의 확산을 방지하는 기능을 가지는 배리어 절연막(BI7a)이 형성된다. 이 배리어 절연막(BI7a)은, 예를 들면, SiCN막과 SiCO막의 적층막으로 형성되어 있다는 점에서, 배리어 절연막(BI7a)은, 고유전율막(고영률막, 고밀도막)으로 형성되어 있게 된다. 이 배리어 절연막(BI7a)에 의해, 동배선으로부터 동원자가 확산하는 것을 방지할 수 있다.
이상과 같이, 글로벌층에서는, 복수의 배선층간의 구성으로서, 우선, 동배선의 바로 위에 배리어 절연막(BI7a)이 형성되고, 이 배리어 절연막(BI7a) 상에 층간 절연막(IL8a)이 형성되어 있다. 그리고, 이 층간 절연막(IL8a) 상에 에칭 스톱 절연막(BI7b)이 형성되고, 이 에칭 스톱 절연막(BI7b) 상에 층간 절연막(IL8b)이 형성되어 있다. 이 글로벌층에서는, 기계적 강도를 확보하는 것이 최우선으로 고려되고 있기 때문에, 층간 절연막(IL8a~IL8b)에 고영률막을 사용하고, 또한, 동배선으로부터의 동원자의 확산을 방지하는 목적으로, 배리어 절연막(BI7a)을 사용하고 있는 것이다.
또한, 세미 글로벌층이나 글로벌층을 위에서 설명한 바와 같은 구성으로 하는데는 이하의 이유도 있다. 파인층의 배선 피치나 게이트 전극 배치 피치가 본 실시의 형태 1의 디바이스보다 느슨한 듯한, 구세대의 디바이스에 있어서는, 본 실시의 형태 1의 세미 글로벌층이 구세대의 디바이스의 파인층이 되고, 본 실시의 형태 1의 글로벌층이 구세대의 디바이스의 세미 글로벌층, 또는, 글로벌층이 된다. 이와 같이 구세대의 디바이스의 배선층을 본 실시의 형태 1의 디바이스의 세미 글로벌층이나 글로벌층에 적용함으로써, 개발비나 개발 시간을 줄일 수 있는 효과가 있다.
다음으로, 본 실시의 형태 1의 특징에 관하여 설명한다. 상술한 층간 절연막에 있어서의 기능의 설명은, 컨택트 층간 절연막(CIL), 제2 파인층, 세미 글로벌층 및 글로벌층에 관하여 실시하였지만, 제1 파인층(제1층 배선(L1))에 관해서는 실시하고 있지 않다. 여기에서는, 제1 파인층의 구성이 본 실시의 형태 1의 특징이며, 이 특징점을 이하에 설명한다.
도 3에 있어서, 제1 파인층을 구성하는 층간 절연막(IL1)은, 예를 들면, SiOC막으로 구성되어 있다. 즉, 제1 파인층을 구성하는 층간 절연막(IL1)은, 중유전율막, 중영률막, 바꾸어 말하면, 중밀도막으로 구성되어 있게 된다. 특히, 층간 절연막(IL1)에 특징적 기능에서부터 말하면, 층간 절연막(IL1)은 중영률막으로 구성되어 있는 것이 된다. 이와 같이 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성함으로써, 층간 절연막의 일부(제2 파인층)에 산화 실리콘막보다 유전율이 낮은 저유전율막을 사용하는 경우라도, 저유전율막의 막 벗겨짐을 방지하여, 반도체 장치의 신뢰성을 향상할 수 있는 것이다.
이 이유에 관하여, 비교예와 비교하면서 설명한다. 반도체칩은, 이른바 후속 공정에 의해 패키지화된다. 예를 들면, 후속 공정에서는, 반도체칩을 배선 기판 상에 탑재한 후, 반도체칩에 형성되어 있는 패드와 배선 기판에 형성되어 있는 단자를 와이어로 접속한다. 그 후, 반도체칩을 수지로 밀봉한 반도체칩이 패키지화된다(도 2 참조). 완성한 패키지는, 여러가지 온도 조건에서 사용되기 때문에, 광범위한 온도 변화에 대응해도 정상적으로 동작할 필요가 있다. 이러한 점에서, 반도체칩은, 패키지화된 후, 온도 사이클 시험이 실시된다.
예를 들면, 수지로 반도체칩을 밀봉한 패키지에 대해서 온도 사이클 시험을 실시하면, 수지와 반도체칩에 있어서, 열팽창율이나 영률이 상위(相違)하기 때문에, 반도체칩에 응력이 인가된다. 이 경우, 층간 절연막의 일부에 저유전율막을 사용한 반도체칩에서는, 특히, 저유전율막에 막 벗겨짐이 발생한다. 즉, 온도 사이클 시험에서 실시되는 온도 변화에 의해서, 반도체칩과 수지와의 사이의 열팽창율 및 영률의 상위로부터, 반도체칩에 응력이 생기지만, 이 반도체칩에 생기는 응력에 의해서, 비교예에서는, 저유전율막에 막 벗겨짐이 생기는 것이 판명되었다. 반도체칩 내에서 층간 절연막의 막 벗겨짐이 생기면, 반도체칩이 디바이스로서 불량이 되어, 반도체 장치의 신뢰성이 저하하게 된다.
이러한 저유전율막의 막 벗겨짐이 생기는 비교예의 구성에 관하여 설명한다. 비교예에서는, 컨택트 층간 절연막(CIL), 제2 파인층, 세미 글로벌층 및 글로벌층의 구성은 본 실시의 형태 1과 같다. 비교예에 있어서, 본 실시의 형태 1과의 차이점은, 제1 파인층을 구성하는 층간 절연막(IL1)이, 예를 들면, TEOS막으로 구성되어 있는 점이다. 즉, 비교예에서는, 제1 파인층을 구성하는 층간 절연막(IL1)이 고영률막으로 형성되어 있게 된다. 이와 같이 층간 절연막(IL1)을 TEOS막으로 형성하는 것은, 배선의 가공 용이성을 고려한 것이다.
이 비교예의 구성에서는, 반도체 기판(1S)이 고영률이며, 컨택트 층간 절연막(CIL)도 고영률막이다. 그리고, 컨택트 층간 절연막(CIL)의 상층에 형성되어 있는 층간 절연막(IL1)도 고영률막이며, 층간 절연막(IL1) 상에 형성되어 있는 배리어 절연막(BI1)도 고영률막이다. 즉, 반도체 기판(1S)부터 컨택트 층간 절연막(CIL)과 층간 절연막(IL1)과 배리어 절연막(BI1)까지 일체화한 고영률층이 되고 있다. 그리고, 비교예에서는, 이 일체화한 고영률층 상에 저유전율막으로 이루어지는 층간 절연막(IL2)이 형성되어 있다.
여기서, 본 발명자가 검토한 결과, 반도체칩과 수지의 열팽창율과 영률의 상위(相違)에 의해, 반도체칩 내에 응력이 발생하지만, 반도체칩 내에 발생하는 응력은, 다층 배선층의 하층에 가까울수록 크고, 또한, 영률이 상위(相違)한 계면에 최대 응력이 인가되는 것을 본 발명자가 새롭게 발견하였다. 이러한 점에서, 비교예에서는, 일체화한 고영률층과 접촉하는 층간 절연막(IL2)과의 계면에 최대 응력이 인가되게 된다. 최하층의 배선층은, 제1 파인층이지만, 비교예의 경우, 제1 파인층을 구성하는 층간 절연막(IL1)은 반도체 기판(1S)이나 컨택트 층간 절연막(CIL)과 같은 고영률막이며, 영률의 차이는 적다. 따라서, 제1 파인층은 최하층 배선이지만, 제1 파인층을 구성하는 층간 절연막(IL1)과 컨택트 층간 절연막(CIL)과의 계면에 작용하는 응력은 최대는 되지 않는다. 계속해서, 제1 파인층의 다음 하층에 있는 층은 제2 파인층이다. 이 제2 파인층을 구성하는 층간 절연막(IL2)은 저영률막이며, 일체화한 고영률층과 접촉하고 있다. 따라서, 제2 파인층은, 다층 배선층의 하층에 가깝고, 또한, 영률이 상위(相違)한 계면이 되고 있으므로, 일체화한 고영률층과 저영률막인 층간 절연막(IL2)이 접촉하는 계면에 최대의 응력이 인가되게 된다. 이 때, 층간 절연막(IL2)은 저영률막이며, 그 기계적 강도가 낮기 때문에, 층간 절연막(IL2)과 일체화한 고영률층의 계면에 층간 절연막(IL2)의 임계 응력을 넘는 큰 응력이 인가되면, 저영률막인 층간 절연막(IL2)이 일체화한 고영률층으로부터 박리한다. 반도체칩 내에서 층간 절연막(IL2)의 막 벗겨짐이 생기면, 반도체칩이 디바이스로서 불량이 되어, 반도체 장치의 신뢰성이 저하하게 된다. 이와 같이 해서, 비교예에서는, 일체화한 고영률층과 접촉하는 층간 절연막(IL2)(저영률막)의 막 벗겨짐이 생겨, 반도체 장치의 신뢰성이 저하하는 문제점이 발생하는 것을 알 수 있다.
여기서, 일체화한 고영률층과, 저영률막인 층간 절연막(IL2)과의 영률의 상위를 완화하면, 층간 절연막(IL2)에 인가되는 응력을 저감할 수 있는 것은 아닐까 생각된다. 즉, 층간 절연막(IL2)의 영률을 향상시키는 재료로 층간 절연막(IL2)을 구성하는 것을 생각할 수 있다. 그러나, 영률과 유전율은 대체로 비례 관계에 있다는 점에서, 영률이 높은 막은 유전율의 높은 막이 된다고 말할 수 있다. 따라서, 층간 절연막(IL2)은 저유전율막으로 구성하고 있지만, 영률이 높은 막을 층간 절연막(IL2)으로서 사용하면, 층간 절연막(IL2)의 유전율이 높아져, 제2 파인층의 기생 용량이 증가하게 된다. 이 결과, 반도체 장치의 디바이스 성능이 열화하게 된다.
한편, 반도체칩을 밀봉하는 수지와 반도체칩과의 사이의 열팽창율이나 영률의 차이를 작게 하는 수지의 재료를 선택하는 것도 생각할 수 있다. 즉, 열팽창율이나 영률의 차이를 작게 하는 관점에서, 수지의 재료를 선택하여, 원래, 반도체칩과 수지의 사이에 생기는 응력을 저감하는 것을 생각할 수 있다. 그러나, 이 경우, 대체로, 수지의 유동성이 저하하여, 충전 불량을 일으키게 된다.
따라서, 현재 상태로서는, 일체화한 고영률층과 접촉하는 층간 절연막(IL2)(저영률막)에 발생하는 막 벗겨짐을 유효하게 방지하는 대책이 만들어져 있지 않은 것이다.
그래서, 본 실시의 형태 1에서는, 일체화한 고영률층과 접촉하는 층간 절연막(IL2)(저영률막)에 발생하는 막 벗겨짐을, 반도체 장치의 성능 열화를 부르는 일 없이 유효하게 방지할 수 있는 기술적 사상을 제공하는 것이다. 이하에, 본 실시의 형태 1에 있어서의 기술적 사상을 구체적으로 설명한다.
도 3에 있어서, 본 실시의 형태 1의 특징은, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성하고 있는 점에 있다. 즉, 본 실시의 형태 1에서는, 층간 절연막(IL1)을, SiOC막, HSQ막, 혹은, MSQ막으로 구성하고 있다. 이에 의해, 일체화한 고영률층과 저영률막인 층간 절연막(IL2)을 직접 접촉시키지 않게 구성하는 것이 가능해진다. 즉, 본 실시의 형태 1에서는, 일체화한 고영률층은, 반도체 기판(1S)과 컨택트 층간 절연막(CIL)으로 구성되게 된다. 혹은, 일체화한 고영률층은, 제1 층간 절연막(IL1)과 반도체 기판(1S)의 사이에 존재하는 절연막이, 모두 고영률막의 영률 이상의 영률을 가지는 층이라고 할 수 있다. 그리고, 이 일체화한 고영률층 상에, 중영률막으로 이루어지는 층간 절연막(IL1)이 형성되고, 이 층간 절연막(IL1) 상에, 배리어 절연막(BI1)을 개재하여 저영률막인 층간 절연막(IL2)이 형성되어 있게 된다. 이 결과, 층간 절연막(IL2)(저영률막)과 일체화한 고영률층을 직접 접촉시키지 않게 구성할 수 있다. 이에 의해, 저영률막인 층간 절연막(IL2)과 일체화한 고영률층의 계면에 생기는 응력을 분산할 수 있다. 구체적으로, 본 실시의 형태 1에서는, 일체화한 고영률층과 층간 절연막(IL2)(저영률막)의 사이에, 중영률막인 층간 절연막(IL1)이 형성되어 있게 된다. 이 경우, 영률이 상위한 계면은, 일체화한 고영률층과 층간 절연막(IL1)(중영률막)의 계면과, 층간 절연막(IL1)(중영률막)과 층간 절연막(IL2)(저유전율막)의 계면이 존재하게 된다. 즉, 비교예에서는, 일체화한 고영률층과 층간 절연막(IL2)과의 계면이 영률의 다른 1개의 계면이다. 이것에 대하여, 본 실시의 형태 1에서는, 영률이 상위한 계면은, 일체화한 고영률층과 층간 절연막(IL1)(중영률막)의 계면과, 층간 절연막(IL1)(중영률막)과 층간 절연막(IL2)(저유전율막)의 계면의 2개가 존재하게 된다. 따라서, 비교예에서는, 1개의 계면에 응력이 집중하고 있었지만, 본 실시의 형태 1에서는, 영률이 다른 계면이 2개 존재하게 되므로, 이 2개의 계면으로 응력이 분산된다. 이 때문에, 본 실시의 형태 1에서는, 개개의 계면에 발생하는 응력의 크기를 작게 할 수 있는 것이다. 이 결과, 층간 절연막(IL2)(저영률막)과 층간 절연막(IL1)(중영률막)의 사이의 계면으로부터 층간 절연막(IL2)(저영률막)이 박리하는 것을 방지할 수 있는 것이다.
또한, 일체화한 고영률층과 층간 절연막(IL1)(중영률막)의 계면과, 층간 절연막(IL1)(중영률막)과 층간 절연막(IL2)(저유전율막)의 계면의 각각에서, 영률의 차이가 완화되므로, 각각의 계면에 발생하는 응력은 더욱 작아진다. 이와 같이 본 실시의 형태 1에서는, 제1의 기능으로서 일체화한 고영률층과 층간 절연막(IL2)(저영률막)과의 사이의 계면에 발생하는 응력을, 일체화한 고영률층과 층간 절연막(IL1)(중영률막)의 계면과, 층간 절연막(IL1)(중영률막)과 층간 절연막(IL2)(저유전율막)의 계면과의 2개의 계면에 분산시키는 기능을 가진다. 게다가 제2의 기능으로서 분산시킨 2개의 계면으로의 영률의 차이를 완화할 수 있다고 하는 기능을 가진다. 즉, 제2의 기능을 자세하게 설명하면, 비교예의 경우는, 일체화한 고영률층과 층간 절연막(IL2)의 계면이 영률의 다른 1개의 계면이며, 이 경우, 영률의 차이는, 고영률과 저영률의 차이가 되어 커진다. 이에 대해, 본 실시의 형태 1에서는, 예를 들면, 층간 절연막(IL1)(중영률막)과 층간 절연막(IL2)(저유전율막)의 계면에 주목하면, 영률의 차이는, 중영률과 저영률의 차이가 되어 작아지는 것이다.
이상과 같이, 본 실시의 형태 1에서는, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 구성함으로써, 상술한 제1의 기능과 제2의 기능을 실현할 수 있는 결과, 제2 파인층을 구성하는 층간 절연막(IL2)(저영률막)의 박리를 방지할 수 있다. 이 때문에, 반도체칩을 수지로 밀봉하는 패키지(반도체 장치)이며, 또한, 반도체칩 내의 층간 절연막의 일부에 저유전율막을 사용하는 반도체 장치에 있어서, 신뢰성을 향상할 수 있다.
이상의 논의는, 본 실시의 형태 1의 특징을 알기 쉽게 설명하기 위해서, 제1 파인층을 구성하는 층간 절연막(IL1)(중영률막)과 제2 파인층을 구성하는 층간 절연막(IL2)(저영률막)과의 사이에 형성되어 있는 배리어 절연막(BI1)(고영률막)을 무시하고 설명했지만, 이 배리어 절연막(BI1)(고영률막)이 설치되어 있는 경우라도, 본 실시의 형태 1에 의하면, 층간 절연막(IL2)(저영률막)의 막 벗겨짐을 방지할 수 있다.
구체적으로 설명한다. 이 경우, 층간 절연막(IL2)(저영률막)은, 배리어 절연막(BI1)(고영률막)과 접촉하고 있으므로, 박리 방지의 효과를 얻을 수 없게 되는 것은 아닐까 생각된다. 그러나, 이 경우라도, 확실히, 층간 절연막(IL2)(저영률막)의 박리 방지의 효과를 얻을 수 있는 것이다. 이 이유에 관하여 설명한다.
본 실시의 형태 1에서는, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성하고 있다. 이 때문에, 일체화한 고영률층은, 층간 절연막(IL1)(중영률막)으로 분단되게 된다. 즉, 층간 절연막(IL2)(저영률막)은, 배리어 절연막(BI1)(고영률막)과 직접 접촉하고 있지만, 층간 절연막(IL1)(중영률막)으로 분단된 일체화한 고영률층과는 직접 접촉하고 있지 않다. 이 일체화한 고영률층은 반도체 기판(1S)을 포함하고 있기 때문에 체적이 크고, 이 체적이 큰 고영률층과 층간 절연막(IL2)(저영률막)이 직접 접촉하면, 일체화한 고영률층과 층간 절연막(IL2)(저영률막)의 계면에 큰 응력이 발생하는 것이다. 따라서, 이 점을 고려하면, 층간 절연막(IL2)(저영률막)이 배리어 절연막(BI1)(고영률막)과 직접 접촉하고 있어도, 이 배리어 절연막(BI1)(고영률막)이 일체화한 고영률층과 분단되어 있으면, 배리어 절연막(BI1)(고영률막)의 체적 자체는 작다는 점에서 큰 응력은 발생하지 않는 것이다. 이러한 점에서, 본 실시의 형태 1의 중요한 기능은, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성함으로써, 일체화한 고영률층과 제2 파인층을 구성하는 층간 절연막(IL2)을 직접 접촉시키지 않고 분단하는 것에 있다고 말할 수 있다.
본 실시의 형태 1에서는, 일체화한 고영률층과 층간 절연막(IL2)(저영률막)의 사이에, 중영률막인 층간 절연막(IL1)이 형성되어 있게 된다. 이 경우, 영률이 상위한 계면은, 일체화한 고영률층과 층간 절연막(IL1)(중영률막)의 계면과, 층간 절연막(IL1)(중영률막)과 배리어 절연막(BI1)(고영률막)의 계면과, 배리어 절연막(BI1)(고영률막)과 층간 절연막(IL2)(저유전율막)의 계면이 존재하게 된다. 즉, 비교예에서는, 일체화한 고영률층과 층간 절연막(IL2)의 계면이 영률의 다른 1개의 계면이다. 이에 대해, 본 실시의 형태 1에서는, 영률이 상위한 계면은, 일체화한 고영률층과 층간 절연막(IL1)(중영률막)의 계면과, 층간 절연막(IL1)(중영률막)과 배리어 절연막(BI1)(고영률막)의 계면과, 배리어 절연막(BI1)(고영률막)과 층간 절연막(IL2)(저유전율막)의 계면의 3개가 존재하게 된다. 따라서, 비교예에서는, 1개의 계면에 응력이 집중하고 있었지만, 본 실시의 형태 1에서는, 영률이 다른 계면이 3개 존재하게 되므로, 이 3개의 계면으로 응력이 분산된다. 이 때문에, 본 실시의 형태 1에서는, 개개의 계면에 발생하는 응력의 크기를 작게 할 수 있는 것이다. 이 결과, 층간 절연막(IL2)(저영률막)과 배리어 절연막(BI1)(고영률막)과의 사이의 계면으로부터 층간 절연막(IL2)(저영률막)이 박리하는 것을 방지할 수 있는 것이다. 이상과 같이, 배리어 절연막(BI1)(고영률막)이 설치되어 있는 경우라도, 본 실시의 형태 1에 의하면, 층간 절연막(IL2)(저영률막)의 막 벗겨짐을 방지할 수 있는 것을 알 수 있다.
또한, 본 실시의 형태 1에서는, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 구성함으로써, 이하와 같은 효과도 얻을 수 있다. 즉, 비교예에서는, 층간 절연막(IL1)을 TEOS막으로 형성하고 있으므로, 고유전율막이 된다. 이에 대해, 본 실시의 형태 1에서는, 층간 절연막(IL1)을 중영률막으로 구성하고 있으므로, 영률과 비유전율의 상관관계를 고려하면, 층간 절연막(IL1)을 중유전율막으로 형성하고 있게 된다. 제1 파인층도 제2 파인층과 마찬가지로, 배선이 미세화되고 있는 것과 동시에, 배선 간격도 좁아지고 있다. 따라서, 본 실시의 형태 1과 같이, 층간 절연막(IL1)을 중유전율막으로 형성함으로써, 배선간의 기생 용량을 저감할 수 있는 것이다. 즉, 본 실시의 형태 1에 의하면, 배선을 전달하는 전기신호의 지연을 억제할 수 있어, 반도체 장치의 성능도 향상할 수 있다.
이상과 같이 본 실시의 형태 1의 특징은, 컨택트 층간 절연막(CIL)과 층간 절연막(IL1)과 층간 절연막(IL2) 중에서, 컨택트 층간 절연막(CIL)은, 가장 영률이 높은 고영률막으로 형성되고, 층간 절연막(IL2)은, 가장 영률이 낮은 저영률막으로 형성되고, 층간 절연막(IL1)은, 컨택트 층간 절연막(CIL)의 영률보다 낮으며, 또한, 층간 절연막(IL2)의 영률보다 높은 중영률막으로 형성되어 있는 것이다.
그리고, 이 특징을, 영률과 비유전율의 상관관계를 고려해서 바꾸어 말하면, 컨택트 층간 절연막(CIL)과 층간 절연막(IL1)과 층간 절연막(IL2) 중에서, 컨택트 층간 절연막(CIL)은, 가장 유전율의 높은 막으로 형성되고, 층간 절연막(IL2)은, 가장 유전율이 낮은 막으로 형성되고, 층간 절연막(IL1)은, 컨택트 층간 절연막(CIL)의 유전율보다 낮으며, 또한, 층간 절연막(IL2)의 유전율보다 높은 막으로 형성되어 있다고 말할 수 있다.
또한, 비유전율과 밀도의 상관관계를 고려하면, 본 실시의 형태 1의 특징은, 컨택트 층간 절연막(CIL)과 층간 절연막(IL1)과 층간 절연막(IL2) 중에서, 컨택트 층간 절연막(CIL)은, 가장 밀도가 높은 막으로 형성되고, 층간 절연막(IL2)은, 가장 밀도가 낮은 막으로 형성되고, 층간 절연막(IL1)은, 컨택트 층간 절연막(CIL)의 밀도보다 낮으며, 또한, 층간 절연막(IL2)의 밀도보다 높은 막으로 형성되어 있다고 말할 수 있다.
계속해서, 실제로, 본 실시의 형태 1에 의하면, 응력을 저감할 수 있다는 것을 설명한다. 도 12는, 반도체 기판 표면으로부터의 거리와 전단 응력과의 관계를 나타내는 그래프이다. 도 12에 있어서, 횡축이 반도체 기판 표면으로부터의 거리(nm)를 나타내고 있으며, 종축이 전단 응력을 나타내고 있다. 또한, 전단 응력의 값은 상대적인 수치를 나타내고 있고, 약 「-1」의 값이 막 벗겨짐을 일으키는 크기의 응력치이다.
도 12의 상부에 기재되어 있는 「1」~「8」의 수치는 다층 배선의 각층을 나타내고 있다. 예를 들면, 「1」은 제1 파인층을 나타내고 있으며, 「2」~「5」는 제2 파인층을 나타내고 있다. 또한, 「6」~「7」은 세미 글로벌층을 나타내고 있으며, 「8」은 글로벌층을 나타내고 있다. 또한, 컨택트층도 나타내고 있다.
곡선 (A)는 비교예의 구조를 나타내고 있다, 즉, 비교예에서는, 제1 파인층을 구성하는 층간 절연막을 TEOS막으로 형성하고 있는 경우를 나타내고 있다. 이 곡선 (A)을 보면, 제1층 배선(제1 파인층)과 제2층 배선(제2 파인층)의 경계에서 가장 전단 응력이 커지고 있는 것을 알 수 있다. 이것은, 제1층 배선(제1 파인층)을 구성하는 층간 절연막(고영률막)과 제2층 배선(제2 파인층)을 구성하는 층간 절연막(저영률막)과의 사이에 최대 응력이 가해지고 있는 것을 나타내고 있다. 이 때문에, 비교예에서는, 제2층 배선(제2 파인층)을 구성하는 층간 절연막(저영률막)이 박리할 가능성이 높은 것을 알 수 있다.
이에 대해, 곡선 (B)는 본 실시의 형태 1의 구조를 나타내고 있다. 즉, 본 실시의 형태 1에서는, 제1층 배선(제1 파인층)과 제2층 배선(제2 파인층)의 경계를 SiOC막(중영률막)으로 형성하고 있는 경우를 나타내고 있다. 이 곡선(B)을 보면, 제1층 배선(제1 파인층)과 제2층 배선(제2 파인층)의 경계에서 발생하는 응력이, 컨택트층과 제1층 배선(제1 파인층)과의 경계로 분산되어 작아지고 있는 것을 알 수 있다. 따라서, 본 실시의 형태 1을 나타내는 곡선(B)에 의하면, 비교예에 비해, 제2층 배선(제2 파인층)을 구성하는 층간 절연막(저영률막)의 박리를 방지할 수 있는 것을 알 수 있다.
또한, 본 시뮬레이션에 있어서는, 제1 파인층을 100~200nm로 하고, 제2 파인층의 두께의 합계를 200~2000nm로 하고, 세미 글로벌층의 두께의 합계를 0~1000nm로 하고, 글로벌층의 두께의 합계를 1000~3000nm로 하고 있다. 그리고, 제2 파인층, 세미 글로벌층, 글로벌층에 설치되는 배리어 절연막 및 에칭 스토퍼 절연막의 두께를 30~60nm, 파인층에 설치되는 데미지 보호막(DP)의 두께를 30~50nm로 수치를 변경해 보고 실행했지만, 모두 양호한 결과(본 실시의 형태 1에 의하면, 비교예에 비해, 제2층 배선(제2 파인층)을 구성하는 층간 절연막(저영률막)의 박리를 방지할 수 있는 것)를 얻을 수 있었다. 또한, 여기서 제1 파인층의 두께가 중요하여, 100nm 이하이면 응력의 분산이 원활하게 이루어지지 않을 우려가 있어, 제2층 배선(제2 파인층)을 구성하는 층간 절연막(저영률막)의 박리를 충분히 억제할 수 없다는 우려가 있다. 제1 파인층의 두께가 200nm 이상이면 박리의 억제에는 문제는 없지만, 제1 파인층 자체가 두꺼워져, 배선 지연이 커진다.
또한, 본 실시의 형태 1과 특허문헌 1을 비교해 보면, 특허문헌 1에서는, 저유전율인 폴리아릴에테르를 이용하고 있다. 이 폴리아릴에테르는 도포 공정에 의해 형성되는 것이며, 플라스마 CVD법으로 형성되는 것이 아니기 때문에, 다른 막과의 밀착력이 약하여, 박리에도 약한 것이다. 그리고, 이 특허문헌 1에서는, 반도체 기판 상에 반도체 소자가 형성되고, 이 반도체 소자를 덮도록 컨택트 층간 절연막이 형성되어 있다. 이 컨택트 층간 절연막에는, 반도체 소자와 전기적으로 접속되는 플러그가 형성되어 있다. 플러그를 형성한 컨택트 층간 절연막 상에는, 통상의 금속층으로 이루어지는 배선이 형성되고, 이 배선을 덮도록, 붕소 인 실리케이트 유리로 이루어지는 평탄화 절연층이 형성되어 있다. 평탄화 절연층 상에는, SiOC막으로 이루어지는 제1 절연층이 형성되고, 이 제1 절연층에 매립하도록 동막으로 이루어지는 제1 매립 배선이 형성되어 있다. 이를 위해 제1 절연층과 제1 매립 배선과 반도체 소자의 사이에 배선층이 설치되는 구조가 되고, 이 배선층이 매립 특성이 좋은 것 같은 붕소 인 실리케이트 유리 등의 재료의 절연막으로 덮여 있다. 그를 위해서 본 실시의 형태 1과 비교하여 반도체 소자로부터 제1 매립 배선에 이르는 경로가 길고, 이 경로 내의 배선의 주위에 존재하는 절연막의 유전율도 높기 때문에 배선 지연이 큰 것이 된다. 또한, 복잡한 공정이 되어, 비용도 오른다.
또한, 본 실시의 형태 1에 있어서, 컨택트층의 층간 절연막은 반도체 소자의 매립 특성이 좋은 것을 이용할 필요가 있기 때문에, TEOS계의 막을 이용하고 있다.제1 파인층에 있어서는, 제1층 배선의 최소 피치가 제2 파인층의 제2층 배선의 최소 피치보다 조금 작기 때문에, 제1층 배선용의 배선홈의 가공 정밀도를 높일 필요가 있다. 따라서 제2 파인층의 저영률의 층간 절연막보다 유전율의 높은, 중영률의 층간 절연막을 이용하고 있다.
또한, 보라진계의 절연막이라는 것이 세상에는 존재한다. 이 보라진계의 절연막은 일례로서 비유전율이 2.3, 영률이 60GPa와 같이 상기 설명을 실시한 층간 절연막 재료와는 재료 특성이 다른 것이 되고 있다. 그러나, 이 보라진계의 절연막을 이용하여 배선 구조를 형성했을 경우, 배선간의 리크 전류가 커져, TDDB 특성이 악화되는 문제가 있기 때문에, 본 실시의 형태 1에서는 이용하지 않았다.
본 실시의 형태 1에 있어서의 반도체 장치는 상기와 같이 구성되어 있으며, 이하에, 그 제조 방법의 일례에 관하여 도면을 참조하면서 설명한다.
우선, 통상의 반도체 제조 기술을 사용함으로써, 도 13에 나타내는 바와 같이, 반도체 기판(1S) 상에 복수의 MISFETQ를 형성한다. 계속해서, 도 14에 나타내는 바와 같이, 복수의 MISFETQ를 형성한 반도체 기판(1S) 상에 컨택트 층간 절연막(CIL)을 형성한다. 이 컨택트 층간 절연막(CIL)은, 복수의 MISFETQ를 덮도록 형성된다. 구체적으로, 컨택트 층간 절연막(CIL)은, 예를 들면, 오존과 TEOS를 원료에 사용한 열CVD법에 의해 형성되는 오존 TEOS막과, 이 오존 TEOS막 상에 배치되며, TEOS를 원료에 사용한 플라스마 CVD법에 의해 형성되는 플라스마 TEOS막과의 적층막으로 형성되어 있다. 또한, 오존 TEOS막의 하층에, 예를 들면, 질화 실리콘막으로 이루어지는 에칭 스토퍼막을 형성해도 된다.
다음으로, 도 15에 나타내는 바와 같이, 포토리소그라피 기술 및 에칭 기술을 사용함으로써, 컨택트 층간 절연막(CIL)에 컨택트홀(CNT1)을 형성한다. 이 컨택트홀(CNT1)은, 컨택트 층간 절연막(CIL)을 관통하여, 반도체 기판(1S)에 형성되어 있는 MISFETQ의 소스 영역 혹은 드레인 영역에 이르도록 가공된다.
계속해서, 도 16에 나타내는 바와 같이, 컨택트 층간 절연막(CIL)에 형성한 컨택트홀(CNT1)에 금속막을 매립함으로써 플러그(PLG1)를 형성한다. 구체적으로는, 컨택트홀(CNT1)을 형성한 컨택트 층간 절연막(CIL) 상에, 예를 들면, 스패터링을 사용하여 배리어 도체막이 되는 티탄/질화 티탄막을 형성한다. 그리고, 티탄/질화 티탄막 상에 텅스텐막을 형성한다. 이에 의해, 컨택트홀(CNT1)의 내벽(측벽 및 저면)에 티탄/질화 티탄막이 형성되고, 이 티탄/질화 티탄막 상에서 컨택트홀(CNT1)을 매립하도록 텅스텐막이 형성된다. 그 후, 컨택트 층간 절연막(CIL) 상에 형성되어 있는 불필요한 티탄/질화 티탄막 및 텅스텐막을, CMP(Chemical Mechanical Polishing)법으로 제거한다. 이에 의해, 컨택트홀(CNT1) 내에만, 티탄/질화 티탄막과 텅스텐막을 매립한 플러그(PLG1)를 형성할 수 있다.
다음으로, 도 17에 나타내는 바와 같이, 플러그(PLG1)를 형성한 컨택트 층간 절연막(CIL) 상에 층간 절연막(IL1)을 형성한다. 이 층간 절연막(IL1)은, 예를 들면, 중영률막인 SiOC막으로 형성되며, 예를 들면, 플라스마 CVD법을 사용함으로써 형성된다. 이와 같이 본 실시의 형태 1에서는, 층간 절연막(IL1)을 중영률막인 SiOC막으로 형성하는 것에 특징이 있다.
그리고, 도 18에 나타내는 바와 같이, 포토리소그라피 기술 및 에칭 기술을 사용함으로써, 층간 절연막(IL1)에 배선홈(WD1)을 형성한다. 이 배선홈(WD1)은, SiOC막으로 이루어지는 층간 절연막(IL1)을 관통하여 저면이 컨택트 층간 절연막(CIL)에 이르도록 형성된다. 이에 의해, 배선홈(WD1)의 저부로 플러그(PLG1)의 표면이 노출하게 된다.
그 후, 도 19에 나타내는 바와 같이, 배선홈(WD1)을 형성한 층간 절연막(IL1) 상에 배리어 도체막(동확산 방지막)(도시하지 않음)을 형성한다. 구체적으로, 배리어 도체막은, 탄탈(Ta), 티탄(Ti), 르테늄(Ru), 텅스텐(W), 망간(Mn) 및 이들의 질화물이나 질화규화물, 또는, 이러한 적층막으로 구성되며, 예를 들면, 스패터링법을 사용함으로써 형성한다.
계속해서, 배선홈(WD1)의 내부 및 층간 절연막(IL1) 상에 형성된 배리어 도체막 상에, 예를 들면, 얇은 동막으로 이루어지는 시드막을 스패터링법에 의해 형성한다. 그리고, 이 시드막을 전극으로 한 전해 도금법에 의해 동막(Cu1)을 형성한다. 이 동막(Cu1)은, 배선홈(WD1)을 매립하도록 형성된다. 이 동막(Cu1)은, 예를 들면, 동을 주체로 하는 막으로 형성된다. 구체적으로는, 동(Cu) 또는 구리합금(동(Cu)과 알루미늄(Al), 마그네슘(Mg), 티탄(Ti), 망간(Mn), 철(Fe), 아연(Zn), 지르코늄(Zr), 니오브(Nb), 몰리브덴(Mo), 르테늄(Ru), 페러디엄(Pd), 은(Ag), 금(Au), In(인듐), 란타노이드계 금속, 아크치노이드계 금속 등의 합금)으로 형성된다. 또한, 구리합금이 되는 경우, 시드막이 위에서 설명한 합금이 되고 있기 때문에, 동막(Cu1)이 구리합금이 된다. 이후에 등장하는 구리합금도 마찬가지이다.
다음으로, 도 20에 나타내는 바와 같이, 층간 절연막(IL1) 상에 형성된 불필요한 배리어 도체막 및 동막(Cu1)을 CMP법으로 제거한다. 이에 의해, 배선홈(WD1)에 배리어 도체막과 동막(Cu1)을 매립한 제1층 배선(L1)(제1 파인층)을 형성할 수 있다.
그 후, 제1층 배선(L1)을 형성한 층간 절연막(IL1)의 표면에 대해서 암모니아 플라스마 처리를 실시하여, 제1층 배선(L1)의 표면 및 층간 절연막(IL1)의 표면을 청정화한다. 계속해서, 도 21에 나타내는 바와 같이, 제1층 배선(L1)을 형성한 층간 절연막(IL1) 상에 배리어 절연막(BI1)을 형성한다. 이 배리어 절연막(BI1)은, 예를 들면, SiCN막과 SiCO막의 적층막으로 구성되며, 예를 들면, 이 적층막은 CVD법에 의해 형성할 수 있다. 또한, 본 실시의 형태 1에서는, 제1층 배선(L1)을 형성한 층간 절연막(IL1)의 표면에 대해서 암모니아 플라스마 처리에 의한 청정화 처리를 실시한 후에, 배리어 절연막(BI1)을 형성하고 있으므로, 층간 절연막(IL1)과 배리어 절연막(BI1)의 밀착성이 향상한다.
그리고, 배리어 절연막(BI1) 상에 층간 절연막(IL2)을 형성하고, 이 층간 절연막(IL2) 상에 데미지 보호막(DP1)을 형성한다. 또한, 데미지 보호막(DP1) 상에 CMP 보호막(CMP1)을 형성한다. 구체적으로, 층간 절연막(IL2)은, 예를 들면, 공공을 가지는 SiOC막으로 형성되어 있다. 따라서, 층간 절연막(IL2)은, 저유전율막이며, 또한, 저영률막이다. 이 공공(空孔)을 가지는 SiOC막은, 예를 들면, 플라스마 CVD법을 사용함으로써 형성할 수 있다. 데미지 보호막(DP1)은, 예를 들면, SiOC막으로 형성되며, 예를 들면, 플라스마 CVD법에 의해 형성할 수 있다. 따라서, 데미지 보호막(DP1)은, 중유전율막이며, 또한, 중영률막인 것이 된다. 또한, CMP 보호막(CMP1)은, 예를 들면, TEOS막, 혹은, 산화 실리콘막으로 구성된다. 이 때문에, CMP 보호막(CMP1)은, 고유전율막이며, 고영률막인 것이 된다.
계속해서, 도 22에 나타내는 바와 같이, CMP 보호막(CMP1) 상에 화학 증폭형 레지스터로부터 구성되는 포토레지스트막(FR1)을 형성한다. 그리고, 이 포토레지스트막(FR1)에 대해서, 노광?현상 처리를 실시함으로써, 포토레지스트막(FR1)을 패터닝한다. 패터닝은, 비어 홀을 형성하는 영역을 개구하도록 실시된다. 그 후, 패터닝한 포토레지스트막(FR1)을 마스크로 하여, CMP 보호막(CMP1), 데미지 보호막(DP1) 및 층간 절연막(IL2)을 에칭한다. 이에 의해, CMP 보호막(CMP1), 데미지 보호막(DP1) 및 층간 절연막(IL2)을 관통하여, 배리어 절연막(BI1)을 노출하는 비어 홀(V1)을 형성할 수 있다. 이와 같이 배리어 절연막(BI1)은, 에칭 시에 에칭 스토퍼로서 기능하는 것을 알 수 있다.
다음으로, 도 23에 나타내는 바와 같이, 패터닝한 포토레지스트막(FR1)을 제거한 후, CMP 보호막(CMP1) 상에 화학 증폭형 레지스터로부터 구성되는 포토레지스트막(FR2)을 형성하고, 이 포토레지스트막(FR2)에 대해서 노광?현상 처리를 실시함으로써, 포토레지스트막(FR2)을 패터닝한다. 포토레지스트막(FR2)의 패터닝은, 배선홈을 형성하는 영역을 개구하도록 실시된다. 이 때, 배리어 절연막(BI1)으로서 SiCO막을 형성하고 있음으로써, 포토레지스트막(FR2)에 대한 레지스트 포이저닝을 방지할 수 있다. 이 레지스트 포이저닝이란, 이하에 설명하는 현상이다. 즉, 상술한 암모니아 플라스마 처리에 포함되는 질소나 배리어 절연막(BI1)을 형성하는 SiCN막에 포함되는 질소가 화학반응하여 아민이 생성되고, 이 아민이 층간 절연막(IL2)으로 확산한다. 이 확산한 아민이 층간 절연막(IL2)에 형성된 비어 홀(V1)에 이른다. 이 때, 포토레지스트막(FR2)을 노광하여 배선홈을 형성하는 패턴에 패터닝 할 때, 비어 홀(V1) 근방에 형성되는 포토레지스트막(FR2)이 화학 증폭 레지스트이며, 이 화학 증폭 레지스트는 노광될 때에 산이 발생하여 노광 반응이 진행되는 것이기 때문에, 비어 홀(V1)로부터 확산하는 염기인 아민과 반응하여, 산이 중화한다. 이 결과, 비어 홀(V1) 근방의 포토레지스트막(FR2)이 실활(失活)하여 노광 불량이 되는 현상이다. 이 레지스트 포이저닝이 발생하면, 포토레지스트막(FR2)의 패터닝이 불량이 되어 버린다. 그래서, 본 실시의 형태 1에서는, 아민의 발생원이 되는 SiCN막 상에 SiCO막을 설치하고, SiCN막에서 발생한 아민이 확산하는 것을 방지하고 있다. 즉, 배리어 절연막(BI1)은, SiCN막과 SiCO막의 적층막으로 형성되어 있다. 이 SiCN막 자체는, 동배선으로부터의 동의 확산을 방지하는 기능을 가지는 동확산 방지막으로서 기능하는 막이며, SiCO막은, SiCN막에서 발생하는 아민의 확산을 방지하여 레지스트 포이저닝을 억제하기 위한 막이다. 또한, 재료로서 SiCO막 대신에 산화 실리콘막, 또는, TEOS막이어도 같은 효과가 있어, SiCN막 대신에 SiN막을 사용하는 경우라도 같은 효과가 있다.
그 후, 도 24에 나타내는 바와 같이, 패터닝한 포토레지스트막(FR2)을 마스크로 한 이방성 에칭에 의해, CMP 보호막(CMP1)을 에칭한다. 이 때의 에칭에서는, CMP 보호막(CMP1)의 하층에 있는 데미지 보호막(DP1)이 에칭 스토퍼가 된다. 그리고, 도 25에 나타내는 바와 같이, 패터닝한 포토레지스트막(FR2)을 플라즈마 애싱 처리에 의해 제거한다. 이 플라즈마 애싱 처리 시, 저영률막으로 구성되는 층간 절연막(IL2)에는 배선홈에 대응한 패터닝을 하지 않기 때문에, 배선홈에 플라즈마 애싱 처리에 의한 데미지가 가해지지 않는다.
계속해서, 도 26에 나타내는 바와 같이, 에치백법에 의해, 비어 홀(V1)의 저부에 노출하는 배리어 절연막(BI1)을 제거한다. 이에 의해, 비어 홀(V1)의 저부에 제1층 배선(L1)의 표면이 노출하게 된다. 이 때의 에치백법에 의해, 패터닝된 CMP 보호막(CMP1)으로부터 노출하고 있는 데미지 보호막(DP1)이나 데미지 보호막(DP1)의 하층에 있는 층간 절연막(IL2)의 일부도 에칭되어 배선홈(WD2)이 형성된다. 이와 같이, 패터닝한 포토레지스트막(FR2)을 이용하고, 또한, 데미지 보호막(DP1)을 에칭 스토퍼로 하여 CMP 보호막(CMP1)을 패터닝한다. 그 후, 에치백법에 의해, 비어 홀(V1)의 저면에 노출하는 배리어 절연막(BI1)을 제거하면서, 데미지 보호막(DP1) 및 층간 절연막(IL2)의 일부를 에칭하여 배선홈(WD2)를 형성함으로써, 에치백법의 에칭 조건을 설정하기 쉽게 된다. 이것은, SiCN막이나 SiCO막과 같은 SiC계의 절연막으로부터 배리어 절연막(BI1)을 구성하고, 또한, 데미지 보호막(DP1)이나 층간 절연막(IL2)을 SiOC막으로 구성하고 있으므로, 에치백법에 의해서, 배리어 절연막(BI1)을 에칭하면, 데미지 보호막(DP1)이나 층간 절연막(IL2)이 에칭되기 쉬워지기 때문이다. 또한, CMP 보호막(CMP1)은, TEOS막이나 산화 실리콘막으로 형성되어 있는데, 이것은, SiCN막이나 SiCO막으로 구성되는 배리어 절연막(BI1)을 에칭할 때, CMP 보호막(CMP1)이 에칭되기 어렵게 하기 위함(에칭 선택비를 크게 하기 위함)이다.
다음으로, 도 27에 나타내는 바와 같이, 배선홈(WD2)을 형성한 CMP 보호막(CMP1) 상에 배리어 도체막(동확산 방지막)(도시하지 않음)을 형성한다. 구체적으로, 배리어 도체막은, 탄탈(Ta), 티탄(Ti), 르테늄(Ru), 텅스텐(W), 망간(Mn) 및 이들의 질화물이나 질화규화물, 또는, 이들의 적층막으로 구성되며, 예를 들면, 스패터링법을 사용함으로써 형성한다.
계속해서, 배선홈(WD2)의 내부 및 CMP 보호막(CMP1) 상에 형성된 배리어 도체막 상에, 예를 들면, 얇은 동막으로 이루어지는 시드막을 스패터링법에 의해 형성한다. 그리고, 이 시드막을 전극으로 한 전해 도금법에 의해 동막(Cu2)을 형성한다. 이 동막(Cu2)은, 배선홈(WD2)을 매립하도록 형성된다. 이 동막(Cu2)은, 예를 들면, 동을 주체로 하는 막으로 형성된다. 구체적으로는, 동(Cu) 또는 구리합금(동(Cu)과 알루미늄(Al), 마그네슘(Mg), 티탄(Ti), 망간(Mn), 철(Fe), 아연(Zn), 지르코늄(Zr), 니오브(Nb), 몰리브덴(Mo), 르테늄(Ru), 페러디엄(Pd), 은(Ag), 금(Au), In(인듐), 란타노이드계 금속, 아크치노이드계 금속 등의 합금)로 형성된다.
계속해서, 도 28에 나타내는 바와 같이, CMP 보호막(CMP1) 상에 형성되어 있는 불필요한 배리어 도체막 및 동막(Cu2)을 CMP법으로 제거한다. 이에 의해, 데미지 보호막(DP1)이 노출하고, 또한, 배선홈(WD2)에 배리어 도체막과 동막(Cu2)을 매립하는 제2층 배선(L2)과 비어 홀에 배리어 도체막과 동막(Cu2)을 매립한 플러그(PLG2)를 형성할 수 있다.
이 때의 CMP법에 따르는 연마 압력이나 스크래치 데미지에 견디기 위해, CMP 보호막(CMP1)은 설치되고 있다. CMP법에 의해 노출되는 데미지 보호막(DP1)은, 어느 정도, 이 CMP법에 따르는 연마 압력이나 스크래치 데미지에 견딜 수 있지만, CMP 보호막(CMP1)이 설치되지 않은 경우에는, 충분히 견딜 수 없을 우려도 있다. 또한, 예를 들면, CMP법에 따르는 연마를 실시할 때, CMP 보호막(CMP1)이나 데미지 보호막(DP1)을 설치하지 않고 , 저영률막으로 이루어지는 층간 절연막(IL2)의 표면을 직접 연마하면, 저영률막으로 이루어지는 층간 절연막(IL2)이 CMP법에 따르는 연마 압력이나 스크래치 데미지에 견지지 못하고, 층간 절연막(IL2)이 파괴되어 불량의 원인이 된다. 그래서, 본 실시의 형태 1에서는, CMP법에 따르는 연마로부터 층간 절연막(IL2)나 데미지 보호막(DP1)를 보호하기 위해, CMP 보호막(CMP1)을 설치하고 있다.
이 때, 층간 절연막(IL2) 상에 데미지 보호막(DP1)이 형성되고, 데미지 보호막(DP1) 상에 CMP 보호막(CMP1)이 형성되어 있다. 이 경우, 각 막을 영률의 관점에서 기재하면, 저영률막(층간 절연막(IL2)) 상에 중영률막(데미지 보호막(DP1))이 형성되고, 이 중영률막(데미지 보호막(DP1)) 상에 고영률막(CMP 보호막(CMP1))이 형성되어 있게 된다. 즉, 저영률막(층간 절연막(IL2))과 고영률막(CMP 보호막(CMP1))의 사이에, 중영률막(데미지 보호막(DP1))이 설치되는 구조가 되고 있다. 따라서, 예를 들면, 중영률막(데미지 보호막(DP1))을 설치하지 않고, 저영률막(층간 절연막(IL2)) 상에 직접, 고영률막(CMP 보호막(CMP1))을 형성하는 경우, 계면에 CMP법에 의한 큰 연마 압력이 가해져 저영률막(층간 절연막(IL2))이 박리할 우려가 있다. 이에 대해, 본 실시의 형태 1에서는, 저영률막(층간 절연막(IL2))과 고영률막(CMP 보호막(CMP1))의 사이에, 중영률막(데미지 보호막(DP1))을 설치하고 있다. 이에 의해, CMP법에 의한 연마 압력이, 저영률막(층간 절연막(IL2))과 중영률막(데미지 보호막(DP1))의 계면과, 중영률막(데미지 보호막(DP1))과 고영률막(CMP 보호막(CMP1))과의 계면으로 분산된다. 이 결과, 저영률막(층간 절연막(IL2))에 가해지는 연마 압력이 완화되고, CMP법에 의한 연마 압력에 의해서, 저영률막(층간 절연막(IL2))이 박리하는 것을 방지할 수 있다.
이 CMP법에 따르는 연마에 의해서, CMP 보호막(CMP1)은 제거된다. 따라서, 고유전율막으로 구성되어 있는 CMP 보호막(CMP1)을, CMP법에 의한 연마 종료 후에 제거함으로써, 제2층 배선(L2)의 저유전율화를 도모할 수 있으며, 반도체 장치(디바이스)의 고속 동작을 실현될 수 있다. 이상과 같이 하여, 제2층 배선(L2)을 형성할 수 있다.
그 후, 도 29에 나타내는 바와 같이, 제2층 배선(L2)을 형성한 데미지 보호막(DP1)의 표면에 대해서 암모니아 플라스마 처리를 실시하여, 제2층 배선(L2)의 표면 및 데미지 보호막(DP1)의 표면을 청정화한다. 계속해서, 제2층 배선(L2)을 형성한 데미지 보호막(DP11) 상에 배리어 절연막(BI2)을 형성한다. 이 배리어 절연막(BI2)은, 예를 들면, SiCN막과 SiCO막의 적층막으로 구성되며, 예를 들면, 이 적층막은 CVD법에 의해 형성할 수 있다. 또한, 본 실시의 형태 1에서는, 제2층 배선(L2)을 형성한 데미지 보호막(DP1)의 표면에 대해서 암모니아 플라스마 처리에 의한 청정화 처리를 실시한 후에, 배리어 절연막(BI2)을 형성하고 있으므로, 데미지 보호막(DP1)과 배리어 절연막(BI1)의 밀착성이 향상한다. 또한, 데미지 보호막(DP1)은, 암모니아 플라스마 처리에 의한 데미지로부터, 저영률막인 층간 절연막(IL2)을 보호하는 기능도 가지고 있다고 말할 수 있다. 이러한 제조 공정을 반복함으로써, 제3층 배선(L3)~제5층 배선(L5)을 형성한다. 이에 의해, 제2 파인층(제2층 배선(L2)~제5층 배선(L5))을 형성할 수 있다.
계속해서, 제2 파인층 상에 세미 글로벌층을 형성하는 공정에 관하여 설명한다. 도 30에 나타내는 바와 같이, 제5층 배선(L5)을 형성한 데미지 보호막(DP4) 상의 표면에 대해서 암모니아 플라스마 처리를 실시하여, 제5층 배선(L5)의 표면 및 데미지 보호막(DP4)의 표면을 청정화한다. 계속해서, 제5층 배선(L5)을 형성한 데미지 보호막(DP4) 상에 배리어 절연막(BI5)을 형성한다. 이 배리어 절연막(BI5)은, 예를 들면, SiCN막과 SiCO막의 적층막으로 구성되며, 예를 들면, 이 적층막은 CVD법에 의해 형성할 수 있다. 또한, 본 실시의 형태 1에서는, 제5층 배선(L5)을 형성한 데미지 보호막(DP4)의 표면에 대해서 암모니아 플라스마 처리에 의한 청정화 처리를 실시한 후에, 배리어 절연막(BI5)을 형성하고 있으므로, 데미지 보호막(DP4)과 배리어 절연막(BI5)의 밀착성이 향상한다.
다음으로, 배리어 절연막(BI5) 상에 층간 절연막(IL6)을 형성한다. 이 층간 절연막(IL6)은, 예를 들면, 중영률막인 SiOC막으로 형성되며, 예를 들면, 플라스마 CVD법을 사용함으로써 형성된다.
그리고, 도 31에 나타내는 바와 같이, 포토리소그라피 기술 및 에칭 기술을 사용함으로써, 층간 절연막(IL6)에 배선홈(WD3) 및 비어 홀(V2)을 형성한다. 이 비어 홀(V2)은, SiOC막으로 이루어지는 층간 절연막(IL6)을 관통하여 저면이 제5층 배선(L5)에 이르도록 형성된다. 이에 의해, 비어 홀(V2)의 저부에서 제5층 배선(L5)의 표면이 노출하게 된다.
그 후, 도 32에 나타내는 바와 같이, 배선홈(WD3) 및 비어 홀(V2)을 형성한 층간 절연막(IL6) 상에 배리어 도체막(동확산 방지막)(도시하지 않음)을 형성한다. 구체적으로, 배리어 도체막은, 탄탈(Ta), 티탄(Ti), 르테늄(Ru), 텅스텐(W), 망간(Mn) 및 이들의 질화물이나 질화규화물, 또는, 이들의 적층막으로 구성되며, 예를 들면, 스패터링법을 사용함으로써 형성한다.
계속해서, 배선홈(WD3)과 비어 홀(V2)의 내부 및 층간 절연막(IL6) 상에 형성된 배리어 도체막 상에, 예를 들면, 얇은 동막으로 이루어지는 시드막을 스패터링법에 의해 형성한다. 그리고, 이 시드막을 전극으로 한 전해 도금법에 의해 동막(Cu3)를 형성한다. 이 동막(Cu3)은, 배선홈(WD3) 및 비어 홀(V2)을 매립하도록 형성된다. 이 동막(Cu3)은, 예를 들면, 동을 주체로 하는 막으로 형성된다. 구체적으로는, 동(Cu) 또는 구리합금(동(Cu)과 알루미늄(Al), 마그네슘(Mg), 티탄(Ti), 망간(Mn), 철(Fe), 아연(Zn), 지르코늄(Zr), 니오브(Nb), 몰리브덴(Mo), 르테늄(Ru), 페러디엄(Pd), 은(Ag), 금(Au), In(인듐), 란타노이드계 금속, 아크치노이드계 금속등의 합금)으로 형성된다.
다음으로, 도 33에 나타내는 바와 같이, 층간 절연막(IL6) 상에 형성된 불필요한 배리어 도체막 및 동막(Cu3)을 CMP법으로 제거한다. 이에 의해, 배선홈(WD3)에 배리어 도체막과 동막(Cu3)을 매립하는 제6층 배선(L6)과, 비어 홀(V2)에 배리어 도체막과 동막(Cu3)을 매립한 플러그(PLG6)를 형성할 수 있다. 이상과 같이 하여, 제6층 배선(L6)을 형성할 수 있다. 이러한 제조 공정을 반복함으로써, 도 34에 나타내는 제7층 배선(L7)도 형성한다. 이에 의해, 세미 글로벌층(제6층 배선(L6)~제7층 배선(L7))을 형성할 수 있다.
계속해서, 세미 글로벌층 상에 글로벌층을 형성하는 공정에 관하여 설명한다. 도 35에 나타내는 바와 같이, 제7층 배선(L7)을 형성한 층간 절연막(IL7)의 표면에 대해서 암모니아 플라스마 처리를 실시하여, 제7층 배선(L7)의 표면 및 층간 절연막(IL7)의 표면을 청정화한다. 계속해서, 제7층 배선(L7)을 형성한 층간 절연막(IL7) 상에 배리어 절연막(BI7a)을 형성한다. 이 배리어 절연막(BI7a)은, 예를 들면, SiCN막과 SiCO막의 적층막으로 구성되며, 예를 들면, 이 적층막은 CVD법에 의해 형성할 수 있다. 또한, 본 실시의 형태 1에서는, 제7층 배선(L7)을 형성한 층간 절연막(IL7)의 표면에 대해서 암모니아 플라스마 처리에 의한 청정화 처리를 실시한 후에, 배리어 절연막(BI7a)을 형성하고 있으므로, 층간 절연막(IL7)과 배리어 절연막(BI7a)의 밀착성이 향상한다.
다음으로, 배리어 절연막(BI7a) 상에 층간 절연막(IL8a)을 형성한다. 이 층간 절연막(IL8a)은, 예를 들면, 고영률막인 TEOS막이나 산화 실리콘막으로 형성되며, 예를 들면, 플라스마 CVD법을 사용함으로써 형성된다. 또한, 층간 절연막(IL8a) 상에, 에칭 스톱 절연막(BI7b)을 형성하고, 이 에칭 스톱 절연막(BI7b) 상에 층간 절연막(IL8b)을 형성한다. 이 에칭 스톱 절연막(BI7b)은, 예를 들면, SiCN막으로 형성되며, 예를 들면, 이 적층막은 CVD법에 의해 형성할 수 있다. 또한, 이 층간 절연막(IL8b)은, 예를 들면, 고영률막인 TEOS막이나 산화 실리콘막으로 형성되며, 예를 들면, 플라스마 CVD법을 사용함으로써 형성된다.
그리고, 도 36에 나타내는 바와 같이, 포토리소그라피 기술 및 에칭 기술을 사용함으로써, 층간 절연막(IL8b) 및 에칭 스톱 절연막(BI7b)에 배선홈(WD4)을 형성하고, 또한, 층간 절연막(IL8a) 및 배리어 절연막(BI7a)에 비어 홀(V3)을 형성한다. 이 비어 홀(V3)은, TEOS막이나 산화 실리콘막으로 이루어지는 층간 절연막(IL8a)을 관통하여 저면이 제7층 배선(L7)에 이르도록 형성된다. 이에 의해, 비어 홀(V3)의 저부에서 제7층 배선(L7)의 표면이 노출하게 된다.
그 후, 도 37에 나타내는 바와 같이, 배선홈(WD4)을 형성한 층간 절연막(IL8b) 상 및 비어 홀(V3)을 형성한 층간 절연막(IL8a) 상에 배리어 도체막(동확산 방지막)(도시하지 않음)을 형성한다. 구체적으로, 배리어 도체막은, 탄탈(Ta), 티탄(Ti), 르테늄(Ru), 텅스텐(W), 망간(Mn) 및 이들의 질화물이나 질화규화물, 또는, 이들의 적층막으로 구성되며, 예를 들면, 스패터링법을 사용함으로써 형성한다.
계속해서, 배선홈(WD4)과 비어 홀(V3)의 내부 및 층간 절연막(IL8b) 상에 형성된 배리어 도체막 상에, 예를 들면, 얇은 동막으로 이루어지는 시드막을 스패터링법에 의해 형성한다. 그리고, 이 시드막을 전극으로 한 전해 도금법에 의해 동막(Cu4)을 형성한다. 이 동막(Cu4)은, 배선홈(WD4) 및 비어 홀(V3)을 매립하도록 형성된다. 이 동막(Cu4)은, 예를 들면, 동을 주체로 하는 막으로 형성된다. 구체적으로는, 동(Cu) 또는 구리합금(동(Cu)과 알루미늄(Al), 마그네슘(Mg), 티탄(Ti), 망간(Mn), 철(Fe), 아연(Zn), 지르코늄(Zr), 니오브(Nb), 몰리브덴(Mo), 르테늄(Ru), 페러디엄(Pd), 은(Ag), 금(Au), In(인듐), 란타노이드계 금속, 아크치노이드계 금속등의 합금)로 형성된다.
다음으로, 도 38에 나타내는 바와 같이, 층간 절연막(IL8b) 상에 형성된 불필요한 배리어 도체막 및 동막(Cu4)을 CMP법으로 제거한다. 이에 의해, 배선홈(WD4)에 배리어 도체막과 동막(Cu4)을 매립한 제8층 배선(L8)과, 비어 홀(V3)에 배리어 도체막과 동막(Cu4)을 매립한 플러그(PLG8)를 형성할 수 있다. 이상과 같이 하여, 제8층 배선(L8)를 형성할 수 있다. 이에 의해, 글로벌층(제8층 배선(L8))을 형성할 수 있다.
계속해서, 도 39에 나타내는 바와 같이, 제8층 배선(L8)를 형성한 층간 절연막(IL8b) 상에 배리어 절연막(BI8)을 형성하고, 이 배리어 절연막(BI8) 상에 층간 절연막(IL9)을 형성한다. 이 배리어 절연막(BI8)은, 예를 들면, SiCN막과 SiCO막의 적층막으로 구성되며, 예를 들면, 이 적층막은 CVD법에 의해 형성할 수 있다. 또한, 층간 절연막(IL9)은, 예를 들면, 고영률막인 TEOS막이나 산화 실리콘막으로 형성되며, 예를 들면, 플라스마 CVD법을 사용함으로써 형성된다. 그리고, 이 층간 절연막(IL9) 및 배리어 절연막(BI8)을 관통하는 비어 홀을 형성한다.
다음으로, 비어 홀의 측벽과 저면, 및 층간 절연막(IL9) 상에 티탄/질화 티탄막, 알루미늄막, 티탄/질화 티탄막을 차례차례 적층한 적층막을 형성하고, 이 적층막을 패터닝함으로써, 플러그(PLG9)와 최상층 배선(L9)을 형성한다.
그 후, 도 40에 나타내는 바와 같이, 최상층 배선(L9)을 형성한 층간 절연막(IL9) 상에 표면 보호막이 되는 패시베이션막(PAS)을 형성한다. 이 패시베이션막(PAS)은, 예를 들면, 산화 실리콘막과 이 산화 실리콘막 상에 배치된 질화 실리콘막으로 형성되며, 예를 들면, CVD법에 의해 형성할 수 있다. 그리고, 도 41에 나타내는 바와 같이, 포토리소그라피 기술 및 에칭 기술을 사용함으로써, 패시베이션막(PAS)에 개구부를 형성해서, 최상층 배선(L9)의 일부를 노출하여 패드(PD)를 형성한다.
다음으로, 도 42에 나타내는 바와 같이, 패드(PD)가 노출한 패시베이션막(PAS) 상에 폴리이미드막(PI)을 형성한다. 그리고, 이 폴리이미드막(PI)을 패터닝함으로써, 패드(PD)를 노출시킨다. 이상과 같이 하여, 반도체 기판(1S) 상에, MISFET 및 다층 배선을 형성할 수 있다.
계속해서, 도 43에 나타내는 바와 같이, 반도체 기판(1S)을 다이싱함으로써, 복수의 반도체칩(CHP)을 얻는다. 도 43에서는, 1개의 반도체칩(CHP)이 나타나 있고, 이 반도체칩(CHP)의 주면측(소자 형성면측)에 패드(PD)가 형성되어 있다.
다음으로, 도 44에 나타내는 바와 같이, 배선 기판(WB) 상에 반도체칩(CHP)을 탑재한다. 이 때, 배선 기판(WB)의 칩 탑재면측에는 단자(TE)가 형성되어 있다. 그리고, 도 45에 나타내는 바와 같이, 반도체칩(CHP)에 형성되어 있는 패드(PD)와, 배선 기판(WB)에 형성되어 있는 단자(TE)를, 금선 등으로 이루어지는 와이어(W)로 접속한다. 그 후, 도 46에 나타내는 바와 같이, 반도체칩(CHP) 및 와이어(W)를 덮도록 수지(MR)로 밀봉한다.
계속해서, 도 47에 나타내는 바와 같이, 배선 기판(WB)의 이면(칩 탑재면과는 반대측의 면)에 외부 접속 단자가 되는 땜납 볼(SB)를 형성한다. 그리고, 도 48에 나타내는 바와 같이, 배선 기판(WB)을 개편화함으로써, 도 2에 나타내는 본 실시의 형태 1에 있어서의 반도체 장치를 제조할 수 있다.
이와 같이 하여 완성한 패키지(반도체 장치)는, 여러가지 온도 조건에서 사용되기 때문에, 광범위한 온도 변화에 대응하여도 정상적으로 동작할 필요가 있다. 이러한 점에서, 반도체칩은, 패키지화된 후, 온도 사이클 시험이 실시된다.
예를 들면, 수지로 반도체칩을 밀봉한 패키지에 대해서 온도 사이클 시험을 실시하면, 수지와 반도체칩에 있어서, 열팽창율이나 영률이 상위하기 때문에, 반도체칩에 응력이 인가된다. 이 때, 반도체칩 내에 발생하는 응력은, 다층 배선층의 하층에 가까울수록 크고, 또한, 영률이 상위한 계면에 최대 응력이 인가된다.
여기서, 본 실시의 형태 1에 의하면, 일체화한 고영률층(반도체 기판(1S)과 컨택트 층간 절연막(CIL))과 층간 절연막(IL2)(저영률막)의 사이에, 중영률막인 층간 절연막(IL1)이 형성되어 있게 된다. 이 경우, 영률이 상위한 계면은, 일체화한 고영률층과 층간 절연막(IL1)(중영률막)의 계면과, 층간 절연막(IL1)(중영률막)과 층간 절연막(IL2)(저유전율막)의 계면이 존재하게 된다. 즉, 본 실시의 형태 1에서는, 영률이 상위한 계면은, 일체화한 고영률층과 층간 절연막(IL1)(중영률막)의 계면과, 층간 절연막(IL1)(중영률막)과 층간 절연막(IL2)(저유전율막)의 계면의 2개가 존재하게 된다. 따라서, 층간 절연막(IL1)을 고영률막으로 구성하는 경우에는, 1개의 계면에 응력이 집중하지만, 본 실시의 형태 1에서는, 층간 절연막(IL1)을 중영률막으로 구성하고 있어, 영률이 다른 계면이 2개 존재하게 되므로, 이 2개의 계면으로 응력이 분산된다. 이 때문에, 본 실시의 형태 1에서는, 개개의 계면에 발생하는 응력의 크기를 작게 할 수 있는 것이다. 이 결과, 층간 절연막(IL2)(저영률막)과 층간 절연막(IL1)(중영률막)의 사이의 계면으로부터 층간 절연막(IL2)(저영률막)이 박리하는 것을 방지할 수 있는 현저한 효과를 얻을 수 있다.
본 실시의 형태 1의 특징을 알기 쉽게 설명하기 위해서, 제1 파인층을 구성하는 층간 절연막(IL1)(중영률막)과, 제2 파인층을 구성하는 층간 절연막(IL2)(저영률막)과의 사이에 형성되어 있는 배리어 절연막(BI1)(고영률막)를 무시하고 설명했지만, 이 배리어 절연막(BI1)(고영률막)이 설치되어 있는 경우라도, 본 실시의 형태 1에 의하면, 층간 절연막(IL2)(저영률막)의 막 벗겨짐을 방지할 수 있다. 왜냐하면, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성함으로써, 일체화한 고영률층과, 제2 파인층을 구성하는 층간 절연막(IL2)을 직접 접촉시키지 않고 분단할 수 있으며, 또한, 응력을 분산시킬 수 있기 때문이다.
계속해서, 본 실시의 형태 1의 새로운 특징에 관하여 설명한다. 본 실시의 형태 1에서는, 제2 파인층을 구성하는 층간 절연막(IL2)을, 예를 들면, 공공을 가지는 SiOC막으로 형성하고 있다. 이 공공을 가지는 SiOC막은, 저유전율막임과 동시에, 저영률막이기도 하다. 그리고, 본 실시의 형태 1에서는, 공공을 가지는 SiOC막을 플라스마 CVD법으로 형성하고 있다. 이 점이 본 실시의 형태 1의 새로운 특징이다. 즉, 본 실시의 형태 1에서는, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성함으로써, 일체화한 고영률층과, 제2 파인층을 구성하는 층간 절연막(IL2)을 직접 접촉시키지 않고 분단하는 것에 주목적을 두고 있다. 이 구성은, 층간 절연막(IL2)의 접착력을 크게 함으로써, 더욱 큰 효과를 달성하는 것이다. 층간 절연막(IL2)은, 예를 들면, 배리어 절연막(BI1)과 직접 접촉하게 되지만, 이 접촉을 보다 강고(强固)한 것으로 하면, 또한, 층간 절연막(IL2)의 박리를 방지할 수 있는 것이다. 그 때문에, 본 실시의 형태 1에서는, 층간 절연막(IL2)을 구성하는 공공을 가지는 SiOC막을 플라스마 CVD법으로 형성하고 있다. 플라스마 CVD법에 의하면, 높은 에너지를 제공하여 강고한 결합을 형성할 수 있으므로, 강고한 결합을 가지는 층간 절연막(IL2)을 형성할 수 있기 때문이다.
따라서, 층간 절연막(IL2)을 강고한 접착력을 가지는 막으로 형성하는 관점에서는, 본 실시의 형태 1에서는, 층간 절연막(IL2)에 PAE(폴리아릴에테르) 등의 막은 사용하지 않는 편이 바람직하다. PAE는, 통상, 도포법으로 형성되므로, 플라스마 CVD법에 비해 밀착력이 뒤떨어지기 때문이다. 이와 같이 본 실시의 형태 1은, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성함으로써, 일체화한 고영률층과, 제2 파인층을 구성하는 층간 절연막(IL2)을 직접 접촉시키지 않고 분단 할 수 있으며, 또한, 응력을 분산시키는 것에 특징이 있지만, 이 특징은, 층간 절연막(IL2)을 구성하는 절연막을 플라스마 CVD법으로 형성함으로써, 새로운 큰 효과를 얻을 수 있는 것이다.
또한, 본 실시의 형태 1의 다른 특징에 관해서도 설명한다. 일반적으로, 금속과 절연막과의 계면에서는 밀착성이 나쁘다는 문제가 반도체 디바이스에는 존재한다. 예를 들면, 도 3에 나타내는 바와 같이, 제2층 배선(L2)의 배선 패턴은 적당히 설치되지만, 전원 링의 근방 영역 등에서는, 특히, 금속 배선의 비율이 커진다. 이 때, 반도체칩을 덮는 수지와 반도체칩의 열팽창율 및 영률의 상위에 기인한 응력이, 전원 링의 근방 영역 등의 금속 배선의 비율이 많은 영역(제2층 배선(L2)의 일부 영역)에 참가하는 경우를 생각한다. 이 경우, 본 실시의 형태 1에서는, 저영률막으로 구성되어 있는 층간 절연막(IL2) 상에 데미지 보호막(DP1)이 형성되어 있다. 따라서, 저영률막인 층간 절연막(IL2)에 데미지를 주는 일 없이, 데미지 보호막(DP1)의 표면에 암모니아 플라스마 처리를 가할 수 있다. 이것은, 데미지 보호막(DP1)과 배리어 절연막(BI2)와의 밀착력이 향상하는 것을 의미하며, 금속 배선의 비율이 많은 영역에서도, 상술한 응력에 의해서, 데미지 보호막(DP1)과 배리어 절연막(BI2)의 계면이 박리하는 것을 방지할 수 있는 것이다.
또한, 본 실시의 형태 1에서는, 층간 절연막(IL2) 상에 데미지 보호막(DP1)이 형성되고, 이 데미지 보호막(DP1) 상에 배리어 절연막(BI2)이 형성되는 구조가 되고 있다. 이것은, 저영률막(층간 절연막(IL2))과 고영률막(배리어 절연막(BI2))의 사이에, 중영률막(데미지 보호막(DP1))이 형성된 구조라고 할 수 있다. 따라서, 저영률막(층간 절연막(IL2))과 고영률막(배리어 절연막(BI2))의 사이에 걸리는 응력이, 중영률막(데미지 보호막(DP1))을 형성함으로써 분산된다. 이 결과, 상술한 응력에 의해서, 저영률막(층간 절연막(IL2))이 벗겨지는 것을 억제할 수 있는 것이다.
(실시의 형태 2)
상기 실시의 형태 1에서는, 반도체칩의 전체를 수지로 밀봉하는 패키지에 관하여 설명했지만, 본 실시의 형태 2에서는, 반도체칩의 일부를 수지로 밀봉하는 패키지에 관하여 설명한다.
도 49는, 본 실시의 형태 2에 있어서의 패키지의 구성예를 나타내는 단면도이다. 도 49에 있어서, 배선 기판(WB) 상에는, 반도체칩(CHP)이 탑재되어 있다. 구체적으로, 반도체칩(CHP)에는 범프 전극(돌기 전극)(BMP)이 형성되어 있으며, 이 범프 전극(BMP)이, 배선 기판(WB)에 형성되어 있는 단자(도시하지 않음)와 전기적으로 접속되도록 반도체칩(CHP)이 배선 기판(WB) 상에 탑재되어 있다. 배선 기판(WB)의 이면에는, 외부 접속 단자로서 기능하는 땜납 볼(SB)이 형성되어 있다. 배선 기판(WB)에서는, 배선 기판(WB)의 주면에 형성되어 있는 단자와, 배선 기판(WB)의 이면에 형성되어 있는 땜납 볼(SB)이, 배선 기판(WB)의 내부에 형성되어 있는 배선(도시하지 않음)을 개재하여 전기적으로 접속되어 있다. 따라서, 반도체칩(CHP)에 형성되어 있는 범프 전극(BMP)은, 외부 접속 단자가 되는 땜납 볼(SB)과 전기적으로 접속되어 있게 된다. 즉, 도 49에 나타내는 패키지에서는, 반도체칩(CHP)과 외부 회로를 땜납 볼(SB)을 개재하여 전기적으로 접속할 수 있도록 구성되어 있다.
또한, 도 49에 나타내는 패키지에서는, 반도체칩(CHP)과 배선 기판(WB)를 접속하는 범프 전극(BMP)을 언더 필(UF)이라 불리는 수지로 밀봉하고 있다. 즉, 도 49에 나타내는 패키지에서는, 범프 전극(BMP)을 덮도록 언더 필(UF)이 형성되어 있으며, 범프 전극(BMP)은, 언더 필(UF)에 의해서, 습도나 온도 등의 외부 환경으로부터 보호되고 있는 것과 동시에, 범프 전극(BMP)에 의한 접속 강도를 향상시키고 있게 된다. 또한, 반도체칩(CHP)의 상면은 커버(COV)로 덮여 있다.
이와 같이, 도 49에 나타내는 패키지에서는, 반도체칩(CHP)의 일부(범프 전극(BMP))를 언더 필(UF)로 밀봉하고 있는 점에서, 온도 사이클 시험에 있어서의 온도 변화에 의해서, 반도체칩(CHP)에 응력이 걸리게 된다. 즉, 온도 사이클 시험에 의한 광범위한 온도 변화가 패키지에 가해지면, 반도체칩(CHP)과 언더 필(UF)의 열팽창율이나 영률의 상위로부터 반도체칩(CHP)에 응력이 발생한다. 반도체칩(CHP)에 응력이 발생하면, 반도체칩(CHP) 내에 형성되어 있는 다층 배선에 있어서 막 벗겨짐 등의 문제점이 발생할 우려가 있다. 본 실시의 형태 2에 있어서의 패키지에서도 상기 실시의 형태 1에 있어서의 패키지와 같은 문제가 발생하게 된다.
그래서, 본 실시의 형태 2에서도, 상기 실시의 형태 1(도 3)과 마찬가지로, 층간 절연막의 구성에 궁리를 하고 있다. 구체적으로, 도 3에 나타내는 바와 같이, 제1 파인층을 구성하는 층간 절연막(IL1)은, 예를 들면, SiOC막으로 구성되어 있다. 즉, 제1 파인층을 구성하는 층간 절연막(IL1)은, 중유전율막, 중영률막, 바꾸어 말하면, 중밀도막으로 구성되어 있게 된다. 특히, 층간 절연막(IL1)에 특징적 기능으로부터 말하면, 층간 절연막(IL1)은 중영률막으로 구성되어 있는 것이 된다. 이와 같이 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성함으로써, 층간 절연막의 일부(제2 파인층)에 산화 실리콘막보다 유전율이 낮은 저유전율막을 사용하는 경우라도, 저유전율막의 막 벗겨짐을 방지하여, 반도체 장치의 신뢰성을 향상할 수 있는 것이다.
계속해서, 본 실시의 형태 2에 있어서의 반도체 장치의 제조 방법에 관하여 도면을 참조하면서 설명한다. 도 13에서 도 42까지의 공정은, 상기 실시의 형태 1과 같다. 다음으로, 도 50에 나타내는 바와 같이, 패드(PD)를 개구한 폴리이미드막(PI) 상에, 언더 범프 메탈막(UBM)을 형성한다. 언더 범프 메탈막(UBM)은, 예를 들면, 스패터링법을 사용하여 형성할 수 있으며, 예를 들면, 티탄막, 니켈막, 파라듐막, 티탄?텅스텐 합금막, 질화 티탄막 혹은 금막 등의 단층막 또는 적층막에 의해 형성되어 있다. 여기서, 언더 범프 메탈막(UBM)은, 범프 전극과 패드나 표면 보호막과의 접착성을 향상시키는 기능 외에, 이 후의 공정에서 형성되는 금막의 금속 원소가 다층 배선 등으로 이동하는 것이나, 반대로 다층 배선을 구성하는 금속 원소가 금막측으로 이동하는 것을 억제 또는 방지하는 배리어 기능을 가지는 막이다. 그리고, 언더 범프 메탈막(UBM) 상에 포토레지스트막(FR3)을 형성한다.
다음으로, 도 51에 나타내는 바와 같이, 포토리소그라피 기술을 사용함으로써, 포토레지스트막(FR3)을 패터닝한다. 포토레지스트막(FR3)의 패터닝은, 패드(PD) 상의 범프 전극 형성 영역을 개구하도록 실시된다. 즉, 포토레지스트막(FR3)을 패터닝함으로써, 패드(PD)를 노출하는 개구부(OP)를 형성한다.
계속해서, 도 52에 나타내는 바와 같이, 도금법을 사용함으로써, 패드(PD)를 노출하고 있는 개구부(OP) 내에 금막(PF)을 형성한다. 이에 의해, 패드(PD) 상에 금막(PF)이 적층 형성된다. 그 후, 도 53에 나타내는 바와 같이, 패터닝한 포토레지스트막(FR3) 및 이 포토레지스트막(FR)의 하층에 형성되어 있는 언더 범프 메탈막(UBM)을 제거한다. 이에 의해, 패드(PD) 상에 범프 전극(BMP)이 형성된다. 그리고, 도 54에 나타내는 바와 같이, 반도체 기판(1S)에 대해서 리플로우 처리(열처리)를 실시함으로써, 범프 전극(BMP)의 형상을 구상(球狀)으로 한다. 이상과 같이 하여, 반도체 기판(1S) 상에, MISFET, 다층 배선 및 범프 전극(BMP)을 형성할 수 있다.
계속해서, 도 55에 나타내는 바와 같이, 반도체 기판(1S)을 다이싱함으로써, 복수의 반도체칩(CHP)을 얻는다. 도 55에서는, 1개의 반도체칩(CHP)이 나타나 있으며, 이 반도체칩(CHP)의 주면측(소자 형성면측)에 범프 전극(BMP)이 형성되어 있다.
다음으로, 도 56에 나타내는 바와 같이, 배선 기판(WB) 상에 반도체칩(CHP)을 탑재한다. 이 때, 반도체칩(CHP)에 형성되어 있는 범프 전극(BMP)과, 배선 기판(WB)에 형성되어 있는 단자(도시하지 않음)가 접촉하도록, 반도체칩(CHP)이 배선 기판(WB) 상에 탑재된다. 그리고, 도 57에 나타내는 바와 같이, 반도체칩(CHP)과 배선 기판(WB)의 틈새에 배치되어 있는 범프 전극(BMP)을 덮도록 언더 필(UF)을 도포한다. 그 후, 도 58에 나타내는 바와 같이, 배선 기판(WB)의 이면(칩 탑재면과는 반대측의 면)에 외부 접속 단자가 되는 땜납 볼(SB)을 형성한다. 그리고, 도 59에 나타내는 바와 같이, 반도체칩(CHP)의 상부에 커버를 부착하는 것과 동시에, 배선 기판(WB)을 개편화함으로써, 도 49에 나타내는 본 실시의 형태 2에 있어서의 반도체 장치를 제조할 수 있다.
본 실시의 형태 2에 있어서의 반도체 장치에서는, 반도체칩(CHP)과 언더 필(UF)이 접촉하고 있으므로, 온도 사이클이 더해졌을 경우, 반도체칩(CHP)과 언더 필(UF)의 열팽창율 및 영률의 차이로부터 반도체칩(CHP)에 응력이 더해지게 된다.특히, 반도체칩 내에 발생하는 응력은, 다층 배선층의 하층에 가까울수록 크고, 또한, 영률이 상위한 계면에 최대 응력이 인가된다. 그러나, 본 실시의 형태 2에 의하면, 도 54에 나타내는 바와 같이, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성하고 있으므로, 일체화한 고영률층(반도체 기판(1S)과 컨택트 층간 절연막(CIL))과, 제2 파인층을 구성하는 층간 절연막(IL2)을 직접 접촉시키지 않고 분단할 수 있어, 응력을 분산시킬 수 있다. 이 결과, 저영률막으로 구성되는 층간 절연막(IL2)의 막 벗겨짐을 방지할 수 있다.
(실시의 형태 3)
상기 실시의 형태 1 및 상기 실시의 형태 2에서는, BGA(Ball Grid Array) 타입의 패키지에 관하여 설명했지만, 본 실시의 형태 3에서는, 리드 프레임을 사용한 QFP(Quad Flat Package) 타입의 패키지에 관하여 설명한다.
도 60은 본 실시의 형태 3에 있어서의 패키지의 구성예에 관하여 설명한다. 도 60에 있어서, 다이 패드(DP) 상에는 반도체칩(CHP)이 탑재되고 있으며, 이 다이 패드(DP)의 주위에 프레임부(FP)가 형성되어 있다. 반도체칩(CHP)에 형성되어 있는 패드(PD)는, 이너 리드(IL)와 와이어(W)로 전기적으로 접속되어 있다. 그리고, 반도체칩(CHP), 와이어(W), 이너 리드(IL), 다이 패드(DP) 및 프레임부(FP)는 수지(MR)에 의해서 밀봉되어 있다. 이 수지(MR)로부터는, 아우터 리드(OL)가 노출하고 있다.
이와 같이, 도 60에 나타내는 패키지에서는, 반도체칩(CHP)의 전체가 수지(MR)로 밀봉되고 있다는 점에서, 온도 사이클 시험에 있어서의 온도 변화에 의해서, 반도체칩(CHP)에 응력이 걸리게 된다. 즉, 온도 사이클 시험에 의한 광범위한 온도 변화가 패키지에 가해지면, 반도체칩(CHP)과 수지(MR)의 열팽창율이나 영률의 상위로부터 반도체칩(CHP)에 응력이 발생한다. 반도체칩(CHP)에 응력이 발생하면, 반도체칩(CHP) 내에 형성되어 있는 다층 배선에 있어서 막 벗겨짐이라는 문제점이 발생할 우려가 있다. 본 실시의 형태 3에 있어서의 패키지에서도 상기 실시의 형태 1에 있어서의 패키지와 같은 문제가 발생하게 된다.
그래서, 본 실시의 형태 3에서도, 상기 실시의 형태 1(도 3)과 마찬가지로, 층간 절연막의 구성에 궁리를 하고 있다. 구체적으로, 도 3에 나타내는 바와 같이, 제1 파인층을 구성하는 층간 절연막(IL1)은, 예를 들면, SiOC막으로 구성되어 있다. 즉, 제1 파인층을 구성하는 층간 절연막(IL1)은, 중유전율막, 중영률막, 바꾸어 말하면, 중밀도막으로 구성되어 있게 된다. 특히, 층간 절연막(IL1)에 특징적 기능부터 말하면, 층간 절연막(IL1)은 중영률막으로 구성되어 있는 것이 된다. 이와 같이 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성함으로써, 층간 절연막의 일부(제2 파인층)에 산화 실리콘막보다 유전율이 낮은 저유전율막을 사용하는 경우라도, 저유전율막의 막 벗겨짐을 방지하여, 반도체 장치의 신뢰성을 향상할 수 있는 것이다.
계속해서, 본 실시의 형태 3에 있어서의 반도체 장치의 제조 방법에 관하여 도면을 참조하면서 설명한다. 도 13부터 도 42까지의 공정은, 상기 실시의 형태 1과 같다. 이에 의해, 반도체 기판(1S) 상에 MISFET 및 다층 배선을 형성할 수 있다. 그 후, 반도체 기판(1S)을 다이싱함으로써, 복수의 반도체칩을 얻는다.
다음으로, 도 61에 나타내는 리드 프레임(LF)을 준비한다. 도 61에 나타내는 바와 같이, 리드 프레임(LF)은, 반도체칩을 탑재하는 다이 패드(DP)와 프레임부(FP)와 이너 리드(IL)와 아우터 리드(OL)를 주로 가지고 있다. 그리고, 리드 프레임(LF) 중, 몰드 라인(ML)으로 둘러싸인 영역이 수지체로 밀봉되는 영역이다. 이하에, 이와 같이 구성되어 있는 리드 프레임(LF)을 사용해 패키지를 제조하는 공정에 관하여 설명한다.
도 62에 리드 프레임의 한 단면을 나타낸다. 도 62에 나타내는 바와 같이, 중앙부에 다이 패드(DP)가 배치되어 있으며, 이 다이 패드(DP)를 둘러싸는 주위에 프레임부(FP)가 형성되고, 그 외 측에 이너 리드(IL)가 형성되어 있다.
계속해서, 도 63에 나타내는 바와 같이, 다이 패드(DP) 상에 반도체칩(CHP)을 탑재한다. 반도체칩(CHP)과 다이 패드(DP)는, 예를 들면, 다이아 터치 필름(도시하지 않음)이나 접착재(도시하지 않음) 등에 의해 고착하고 있다.
그 후, 도 64에 나타내는 바와 같이, 반도체칩(CHP)에 형성되어 있는 패드(PD)와 이너 리드(IL)를 와이어(W)로 전기적으로 접속한다. 그리고, 도 65에 나타내는 바와 같이, 반도체칩(CHP), 와이어(W), 이너 리드(IL), 다이 패드(DP) 및 프레임부(FP)를 덮도록 수지(MR)로 밀봉한다. 그 후, 도시하지 않는 아우터 리드를 성형하여, 도 60에 나타내는 본 실시의 형태 3에 있어서의 반도체 장치를 제조할 수 있다.
본 실시의 형태 3에 있어서의 반도체 장치에서는, 반도체칩(CHP)이 수지(MR)로 밀봉되어 있으므로, 온도 사이클이 더해졌을 경우, 반도체칩(CHP)과 수지(MR)의 열팽창율 및 영률의 차이로부터 반도체칩(CHP)에 응력이 더해지게 된다. 특히, 반도체칩 내에 발생하는 응력은, 다층 배선층의 하층에 가까울수록 크며, 또한, 영률이 상위한 계면에 최대 응력이 인가된다. 그러나, 본 실시의 형태 3에 의하면, 도 3에 나타내는 바와 같이, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성하고 있으므로, 일체화한 고영률층(반도체 기판(1S)과 컨택트 층간 절연막(CIL))과 제2 파인층을 구성하는 층간 절연막(IL2)을 직접 접촉시키지 않고 분단 할 수 있어 응력을 분산시킬 수 있다. 이 결과, 저영률막으로 구성되는 층간 절연막(IL2)의 막 벗겨짐을 방지할 수 있다.
(실시의 형태 4)
상기 실시의 형태 1에서는, 세미 글로벌층을 구성하는 층간 절연막(IL6, IL7)에 SiOC막을 사용하는 예에 관하여 설명했지만, 본 실시의 형태 4에서는, 세미 글로벌층을 구성하는 층간 절연막에 TEOS막, 혹은, 산화 실리콘막을 사용하는 예에 관하여 설명한다. 즉, 상기 실시의 형태 1에서는, 세미 글로벌층을 구성하는 층간 절연막(IL6, IL7)에 중영률막을 사용하였으나, 본 실시의 형태 4에서는, 세미 글로벌층을 구성하는 층간 절연막에 고영률막을 사용하고 있다. 본 실시의 형태 4의 그 이외의 구성은, 상기 실시의 형태 1과 같다.
도 66은, 본 실시의 형태 4에 있어서의 반도체 장치의 디바이스 구조를 나타내는 단면도이다. 도 66에 있어서, 본 실시의 형태 4에 있어서의 디바이스 구조는, 상기 실시의 형태 1에 있어서의 디바이스 구조와 거의 같다. 다른 점은, 도 66에 나타내는 바와 같이, 본 실시의 형태 4에서는, 세미 글로벌층(제6층 배선(L6), 제7층 배선(L7))을 구성하는 층간 절연막(IL10) 및 층간 절연막(IL11)이 고영률막인 TEOS막, 혹은, 산화 실리콘막으로 구성되어 있는 점이다. 이에 의해, 본 실시의 형태 4에서는, 세미 글로벌층의 기계적 강도를 향상할 수 있는 이점이 있다.
예를 들면, 패드(PD)에는 전기적 특성 검사 시에 프로브침(탐침)이 눌러져 있는데, 이 때의 프로빙 데미지가 세미 글로벌층에 가해지기 쉽다. 또한, 반도체 기판(1S)을 복수의 반도체칩에 개편화(個片化)하는 다이싱 공정 등의 어셈블리 공정에 있어서, 세미 글로벌층은, 하층에 있는 제2 파인층에 비해 데미지를 받기 쉬운 층이다. 이러한 점에서, 상술한 여러가지 데미지에 대해서 내성을 갖게 하기 위해, 세미 글로벌층에는 어느 정도의 기계적 강도가 필요하다. 이 점을 고려하여, 상기 실시의 형태 1에서는, 세미 글로벌층을 구성하는 층간 절연막(IL6, IL7)을 중영률막으로 구성했지만, 이 경우에서도 기계적 강도가 부족할 우려가 있다. 그래서, 본 실시의 형태 1에서는, SiOC막(중영률막)보다 기계적 강도가 높은 TEOS막이나 산화 실리콘막을, 세미 글로벌층을 구성하는 층간 절연막(IL10, IL11)에 사용함으로써, 프로빙 데미지 등에 대한 내성을 향상시키고 있다.
이와 같이 구성되어 있는 본 실시의 형태 4에서도, 온도 사이클이 더해졌을 경우, 반도체칩과 수지의 열팽창율 및 영률의 차이로부터 반도체칩에 응력이 가해지게 된다. 특히, 반도체칩 내에 발생하는 응력은, 다층 배선층의 하층에 가까울수록 크며, 또한, 영률이 상위한 계면에 최대 응력이 인가된다. 이 특성은, 세미 글로벌층을 구성하는 층간 절연막의 재질에 영향은 받지 않는다. 따라서, 상기 실시의 형태 1과 거의 동일한 구성을 하고 있는 본 실시의 형태 4에서도, 도 66에 나타내는 바와 같이, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 형성하고 있으므로, 일체화한 고영률층(반도체 기판(1S)과 컨택트 층간 절연막(CIL))과, 제2 파인층을 구성하는 층간 절연막(IL2)을 직접 접촉시키지 않고 분단할 수 있어, 응력을 분산시킬 수 있다. 이 결과, 저영률막으로 구성되는 층간 절연막(IL2)의 막 벗겨짐을 방지할 수 있는 것은 상기 실시의 형태 1과 같다.
실제로, 본 실시의 형태 4에 의하면, 응력을 저감할 수 있다는 것을 설명한다. 도 67은, 반도체 기판 표면으로부터의 거리와 전단 응력과의 관계를 나타내는 그래프이다. 도 67에 있어서, 횡축이 반도체 기판 표면으로부터의 거리(nm)를 나타내고 있으며, 종축이 전단 응력을 나타내고 있다. 또한, 전단 응력의 값은 상대적인 수치를 나타내고 있어, 대략 「-1」의 값이 막 벗겨짐을 일으키는 크기의 응력치이다.
도 12의 상부에 기재되어 있는 「1」~「8」의 수치는 다층 배선의 각층을 나타내고 있다. 예를 들면, 「1」은 제1 파인층을 나타내고 있으며, 「2」~「5」는 제2 파인층을 나타내고 있다. 또한, 「6」~「8」은 세미 글로벌층과 글로벌층을 나타내고 있다. 또한, 컨택트층도 나타내고 있다.
본 실시의 형태 4에서는, 제1층 배선(제1 파인층)과 제2층 배선(제2 파인층)의 경계를 SiOC막(중영률막)으로 형성하고 있는 경우를 나타내고 있다. 이 곡선을 보면, 제1층 배선(제1 파인층)과 제2층 배선(제2 파인층)의 경계에서 발생하는 응력이, 컨택트층과 제1층 배선(제1 파인층)과의 경계로 분산되어 작아지고 있는 것을 알 수 있다. 즉, 도 67에 나타내는 바와 같이, 컨택트층과 제1층 배선의 경계에 발생하는 응력과, 제1층 배선과 제2층 배선의 경계에 발생하는 응력은, 모두, 막 벗겨짐이 일어나기 쉬운 응력치 「-1」보다 충분히 작은 값으로 억제되어 있다. 이것은, 제1층 배선을 중영률막으로 형성하는 점에서, 일체화한 고영률층(반도체 기판(1S)과 컨택트 층간 절연막(CIL))과, 제2 파인층을 구성하는 층간 절연막(IL2)을 직접 접촉시키지 않고 분단 할 수 있어, 응력을 분산시킬 수 있다는 것을 나타내고 있다. 따라서, 본 실시의 형태 4를 나타내는 곡선에 의하면, 제2층 배선(제2 파인층)을 구성하는 층간 절연막(저영률막)의 박리를 충분히 방지할 수 있는 것을 알 수 있다.
(실시의 형태 5)
상기 실시의 형태 1에서는, 제1 파인층을 구성하는 층간 절연막(IL1)을 중영률막으로 구성하는 예에 관하여 설명했지만, 본 실시의 형태 5에서는, 제1 파인층을 구성하는 층간 절연막을 중영률막과 저영률막과 중영률막의 적층막으로 형성하는 예에 관하여 설명한다.
도 68은, 본 실시의 형태 5에 있어서의 반도체 장치의 디바이스 구조를 나타내는 단면도이다. 도 68에 있어서, 본 실시의 형태 5의 디바이스 구조는, 상기 실시의 형태 1의 디바이스 구조(도 3 참조)와 거의 같은 구성을 하고 있다. 다른 점은, 제1 파인층을 구성하는 층간 절연막의 구성에 차이점이 있다. 구체적으로, 본 실시의 형태 5에서는, 도 68에 나타내는 바와 같이, 제1 파인층을 구성하는 층간 절연막을, 층간 절연막(IL1a)과, 이 층간 절연막(IL1a) 상에 형성된 층간 절연막(IL1b)과, 층간 절연막(IL1b) 상에 형성된 층간 절연막(IL1c)으로 구성하고 있다. 이 때, 층간 절연막(IL1a)은, SiOC막, HSQ막, 혹은, MSQ막 등의 중영률막으로 구성되고, 층간 절연막(IL1b)은, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막 등의 저영률막으로 구성되어 있다. 한편, 층간 절연막(IL1c)은, SiOC막, HSQ막, 혹은, MSQ막 등으로 이루어지는 중영률막으로 구성되어 있다.
이하에서는, 이와 같이 구성하는 이유에 관하여 설명한다. 우선, 기본적으로 제1 파인층을 구성하는 제1층 배선(L1)은 미세화되고 있어, 배선 간격도 좁아지고 있다. 이러한 점에서, 배선간을 매립하는 층간 절연막의 유전율이 문제가 된다. 즉, 층간 절연막의 유전율이 높아지면, 제1층 배선(L1)을 구성하는 배선간의 기생 용량이 증가하여 신호 지연이 생긴다. 이 신호 지연을 방지하는 관점에서, 제1 파인층을 구성하는 층간 절연막의 유전율을 가능한 한 낮게 하는 것이 바람직하다. 그래서, 본 실시의 형태 5에서는, 우선, 제1 파인층을 구성하는 층간 절연막을 저유전율막인 층간 절연막(IL1b)으로 구성하고 있다. 즉, 층간 절연막(IL1b)은, 유전율을 낮게 하기 위해, 공공을 가지는 SiOC막으로 구성하고 있다. 층간 절연막(IL1b)을, 공공을 가지는 SiOC막으로 구성함으로써, 층간 절연막의 저유전율화를 도모할 수 있지만, 다른 견해에서 보면, 층간 절연막(IL1b)는, 기계적 강도가 낮은 저영률막인 것이 된다. 그래서, 층간 절연막(IL1b)의 기계적 강도를 보강하기 위해, 층간 절연막(IL1b) 상에, 중영률막으로 구성되는 층간 절연막(IL1c)를 형성하고 있다. 즉, 층간 절연막(IL1c)은, 하층에 있는 층간 절연막(IL1b)의 기계적 강도를 보강하기 위해서나 여러가지 데미지로부터 층간 절연막(IL1b)를 보호하기 위해서 설치되는 막이다.
다음으로, 층간 절연막(IL1a)의 중요한 기능에 관하여 설명한다. 예를 들면, 층간 절연막(IL1a)이 형성되어 있지 않은 경우에는, 저영률막인 층간 절연막(IL1b)이, 고영률막인 컨택트 층간 절연막(CIL)에 접촉하게 된다. 또한 이 컨택트 층간 절연막(CIL)은, 반도체 기판(1S) 상에 형성되어 있다는 점에서, 반도체 기판(1S)과 컨택트 층간 절연막(CIL)으로 이루어지는 일체적인 고영률층에, 저영률막인 층간 절연막(IL1b)이 직접 접촉하게 된다.
본 실시의 형태 5에서도, 온도 사이클이 더해졌을 경우, 반도체칩과 수지의 열팽창율 및 영률의 차이로부터 반도체칩에 응력이 더해지게 된다. 특히, 반도체칩 내에 발생하는 응력은, 다층 배선층의 하층에 가까울수록 크며, 또한, 영률이 상위한 계면에 최대 응력이 인가된다. 따라서, 본 실시의 형태 5의 경우, 층간 절연막(IL1a)이 형성되어 있지 않으면 일체적인 고영률층과 저영률막인 층간 절연막(IL1b)와의 경계에 최대의 응력이 인가되게 된다. 이 결과, 층간 절연막(IL1b)의 막 벗겨짐이 생기게 된다.
그래서, 본 실시의 형태 5에서는, 저영률막인 층간 절연막(IL1b)의 하층에, 중영률막인 층간 절연막(IL1a)을 형성하고 있는 것이다. 이와 같이 본 실시의 형태 5에 의하면, 저영률막으로 이루어지는 층간 절연막(IL1b)의 하층에 중영률막으로 이루어지는 층간 절연막(IL1a)이 형성하고 있으므로, 일체화한 고영률층(반도체 기판(1S)과 컨택트 층간 절연막(CIL))과, 층간 절연막(IL1b)를 직접 접촉시키지 않고 분단할 수 있어, 응력을 분산시킬 수 있다. 이 결과, 저영률막으로 구성되는 층간 절연막(IL1b)의 막 벗겨짐을 방지할 수 있는 것이다.
본 실시의 형태 5에 있어서의 반도체 장치는 상기에 같이 구성되어 있으며, 이하에, 그 제조 방법에 관하여 도면을 참조하면서 설명한다. 도 13으로부터 도 16에 나타내는 공정은 상기 실시의 형태 1과 같다. 계속해서, 도 69에 나타내는 바와 같이, 플러그(PLG1)를 형성한 컨택트 층간 절연막(CIL) 상에, 차례차례, 층간 절연막(IL1a), 층간 절연막(IL1b) 및 층간 절연막(IL1c)을 형성한다. 층간 절연막(IL1a)은, 예를 들면, 중영률막인 SiOC막으로 구성되며, 예를 들면, CVD법을 사용함으로써 형성할 수 있다. 층간 절연막(IL1b)은, 예를 들면, 저영률막인 공공을 가지는 SiOC막으로 구성되며, 예를 들면, CVD법을 사용함으로써 형성할 수 있다. 또한, 층간 절연막(IL1c)은, 예를 들면, 중영률막인 SiOC막으로 구성되며, 예를 들면, CVD법을 사용함으로써 형성할 수 있다.
다음으로, 도 70에 나타내는 바와 같이, 포토리소그라피 기술 및 에칭 기술을 사용함으로써, 층간 절연막(IL1a~IL1c)를 관통하여 저면에서 플러그(PLG1)를 노출하는 배선홈(WD1)을 형성한다.
그 후, 도 71에 나타내는 바와 같이, 배선홈(WD1)을 형성한 층간 절연막(IL1c) 상에 배리어 도체막(동확산 방지막)(도시하지 않음)을 형성한다. 구체적으로, 배리어 도체막은, 탄탈(Ta), 티탄(Ti), 르테늄(Ru), 텅스텐(W), 망간(Mn) 및 이들의 질화물이나 질화규화물, 또는, 이들의 적층막으로 구성되며, 예를 들면, 스패터링법을 사용함으로써 형성한다.
계속해서, 배선홈(WD1)의 내부 및 층간 절연막(IL1c)상에 형성된 배리어 도체막 상에, 예를 들면, 얇은 동막으로 이루어지는 시드막을 스패터링법에 의해 형성한다. 그리고, 이 시드막을 전극으로 한 전해 도금법에 의해 동막(Cu1)을 형성한다. 이 동막(Cu1)은, 배선홈(WD1)을 매립하도록 형성된다. 이 동막(Cu1)은, 예를 들면, 동을 주체로 하는 막으로 형성된다. 구체적으로는, 동(Cu) 또는 구리합금(동(Cu)과 알루미늄(Al), 마그네슘(Mg), 티탄(Ti), 망간(Mn), 철(Fe), 아연(Zn), 지르코늄(Zr), 니오브(Nb), 몰리브덴(Mo), 르테늄(Ru), 페러디엄(Pd), 은(Ag), 금(Au), In(인듐), 란타노이드계 금속, 아크치노이드계 금속등의 합금)으로 형성된다.
다음으로, 도 72에 나타내는 바와 같이, 층간 절연막(IL1c) 상에 형성된 불필요한 배리어 도체막 및 동막(Cu1)을 CMP법으로 제거한다. 이에 의해, 배선홈(WD1)에 배리어 도체막과 동막(Cu1)을 매립한 제1층 배선(L1)(제1 파인층)을 형성할수 있다. 또한, 이 CMP법의 연마 압력에 대한 배리어막으로서 층간 절연막(IL1c)이 설치되어, 층간 절연막(IL1b)에 대한 CMP의 연마 압력을 막는 기능을 가진다.
그 후의 공정은, 상기 실시의 형태 1과 같다. 이와 같이 하여, 본 실시의 형태 5에 있어서의 반도체 장치를 제조할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시의 형태에 근거하여 구체적으로 설명하였으나, 본 발명은 상기 실시의 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능하다는 것은 말할 필요도 없다.
본 발명은, 반도체 장치를 제조하는 제조업에 폭넓게 이용할 수 있다.
1S 반도체 기판
BI1 배리어 절연막
BIla SiCN막
BI1b SiCO막
BI2 배리어 절연막
BI3 배리어 절연막
BI4 배리어 절연막
BI5 배리어 절연막
BI6 배리어 절연막
BI6a SiCN막
BI6b SiCO막
BI7a 배리어 절연막
BI7a1 SiCN막
BI7a2 SiCO막
BI7b 에칭 스톱 절연막
BI8 배리어 절연막
BM1 배리어 도체막
BM2 배리어 도체막
BM7 배리어 도체막
BM8 배리어 도체막
BMP 범프 전극
CHP 반도체칩
CIL 컨택트 층간 절연막
CMP1 CMP 보호막
CNT1 컨택트홀
COV 커버
CP 배선
Cu1 동막
Cu2 동막
Cu3 동막
Cu4 동막
DP 다이 패드
DP1 데미지 보호막
DP2 데미지 보호막
DP3 데미지 보호막
DP4 데미지 보호막
FP 프레임부
FR1 포토레지스트막
FR2 포토레지스트막
FR3 포토레지스트막
IL 이너 리드
IL1 층간 절연막
IL1a 층간 절연막
IL1b 층간 절연막
IL1c 층간 절연막
IL2 층간 절연막
IL3 층간 절연막
IL4 층간 절연막
IL5 층간 절연막
IL6 층간 절연막
IL7 층간 절연막
IL8a 층간 절연막
IL8b 층간 절연막
IL9 층간 절연막
IL10 층간 절연막
IL11 층간 절연막
LF 리드 프레임
L1 제1층 배선
L2 제2층 배선
L3 제3층 배선
L4 제4층 배선
L5 제5층 배선
L6 제6층 배선
L7 제7층 배선
L8 제8층 배선
L9 최상층 배선
ML 몰드 라인
MR 수지
OL 아우터 리드
OP 개구부
PAS 패시베이션막
PD 패드
PF 금막
PI 폴리이미드막
PLG1 플러그
PLG2 플러그
PLG3 플러그
PLG4 플러그
PLG5 플러그
PLG6 플러그
PLG7 플러그
PLG8 플러그
PLG9 플러그
Q MISFET
SB 땜납 볼
TE 단자
UBM 언더 범프 메탈막
UF 언더 필
V1 비어 홀
V2 비어 홀
V3 비어 홀
W 와이어
WB 배선 기판
WD1 배선홈
WD2 배선홈
WD3 배선홈
WD4 배선홈

Claims (75)

  1. (a) 반도체 기판 상에 MISFET을 형성하는 공정과,
    (b) 상기 MISFET를 덮는 상기 반도체 기판 상에 컨택트 층간 절연막을 형성하는 공정과,
    (c) 상기 컨택트 층간 절연막 내에 제1 플러그를 형성하고, 상기 제1 플러그와 상기 MISFET를 전기적으로 접속하는 공정과,
    (d) 상기 제1 플러그를 형성한 상기 컨택트 층간 절연막 상에 제1 층간 절연막을 형성하는 공정과,
    (e) 상기 제1 층간 절연막 내에 매립된 제1층 배선을 형성하고, 상기 제1층 배선과 상기 제1 플러그를 전기적으로 접속하는 공정과,
    (f) 상기 제1층 배선을 형성한 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 공정과,
    (g) 상기 제2 층간 절연막 내에 매립된 제2 플러그 및 제2층 배선을 형성하고, 상기 제2층 배선과 상기 제1층 배선을 상기 제2 플러그를 개재하여 전기적으로 접속하는 공정과,
    (h) 상기 제2 층간 절연막 상에, 또한, 다층 배선을 형성하는 공정과,
    (i) 상기 다층 배선의 최상층 배선 상에 패시베이션막을 형성하는 공정과,
    (j) 상기 패시베이션막에 개구부를 형성하고, 상기 개구부로부터 상기 최상층 배선의 일부를 노출함으로써 패드를 형성하는 공정과,
    (k) 상기 반도체 기판을 반도체칩에 개편화(個片化)하는 공정과,
    (l) 상기 반도체칩을 패키징하는 공정을 구비하고,
    상기 (l) 공정은, 적어도 상기 반도체칩의 상기 MISFET가 형성되는 측(側)인 주면측(主面側)의 일부를 수지로 밀봉하는 공정을 가지는 반도체 장치의 제조 방법으로서,
    상기 컨택트 층간 절연막과 상기 제1 층간 절연막과 상기 제2층간 절연막 중에서, 상기 컨택트 층간 절연막은, 가장 영률이 높은 고영률막으로 형성되고, 상기 제2 층간 절연막은, 가장 영률이 낮은 저영률막으로 형성되고, 상기 제1 층간 절연막은, 상기 컨택트 층간 절연막의 영률보다 낮고, 또한, 상기 제2 층간 절연막의 영률보다 높은 중영률막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (l) 공정은,
    (l1) 표면에 단자를 가지는 배선 기판을 준비하는 공정과,
    (l2) 상기 배선 기판 상에 상기 반도체칩을 탑재하는 공정과,
    (l3) 상기 반도체칩에 형성되어 있는 상기 패드와, 상기 배선 기판에 형성되어 있는 상기 단자를 와이어로 전기적으로 접속하는 공정과,
    (l4) 상기 반도체칩을 덮도록 상기 수지로 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (j) 공정 후이며 상기 (k) 공정 전에, 상기 패드와 전기적으로 접속하는 범프 전극을 형성하는 공정을 가지며,
    상기 (l) 공정은,
    (l1) 표면에 단자를 가지는 배선 기판을 준비하는 공정과,
    (l2) 상기 배선 기판에 형성되어 있는 상기 단자와, 상기 반도체칩에 형성되어 있는 상기 범프 전극을 전기적으로 접속하도록, 상기 반도체칩을 상기 배선 기판 상에 탑재하는 공정과,
    (l3) 상기 반도체칩과 상기 배선 기판과의 접속부를 상기 수지로 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (l) 공정은,
    (l1) 다이 패드와 리드를 가지는 리드 프레임을 준비하는 공정과,
    (l2) 상기 다이 패드 상에 상기 반도체칩을 탑재하는 공정과,
    (l3) 상기 반도체칩에 형성된 상기 패드와, 상기 리드 프레임에 형성되어 있는 상기 리드를 와이어로 전기적으로 접속하는 공정과,
    (l4) 상기 반도체칩을 상기 수지로 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 컨택트 층간 절연막은, 산화 실리콘막, SiOF막, 혹은, 질화 실리콘막 중 어느 하나의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 층간 절연막은, SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 층간 절연막은, 공공(空孔)을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막 중 어느 하나의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 패시베이션막은, 질화 실리콘막을 포함하고,
    상기 제1 층간 절연막과 상기 반도체 기판의 사이에 존재하는 절연막은, 모두 상기 고(高)영률막의 영률 이상의 영률을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 컨택트 층간 절연막은, 오존과 TEOS를 원료에 사용한 열CVD법에 의해 형성되는 오존 TEOS막과, TEOS를 원료에 사용한 플라스마 CVD법에 의해 형성되는 플라스마 TEOS막의 적층막으로 형성되고,
    상기 제1 층간 절연막은, SiOC막으로 형성되며, 상기 제2 층간 절연막은, 공공(空孔)을 가지는 SiOC막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1층 배선, 상기 제2층 배선 및 상기 다층 배선은, 동막을 주성분으로 하는 동배선으로 구성되어 있으며,
    또한, 상기 제1층 배선을 형성한 상기 제1 층간 절연막과 상기 제2 층간 절연막의 사이에, 상기 동배선을 구성하는 동원자(銅原子)의 확산을 방지하는 동(銅)확산 방지막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 동확산 방지막은, 탄화 실리콘막, 탄질화 실리콘막, 혹은, SiCO막 중 어느 하나를 포함하는 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기(h) 공정은,
    (h1) 상기 제2 층간 절연막보다 영률이 높은 중(中)영률막으로 이루어지는 제3 층간 절연막을 형성하고, 상기 제3 층간 절연막에 매립하도록 배선을 형성하는 공정과,
    (h2) 상기 제3 층간 절연막보다 상층에 형성되며, 또한, 상기 제3 층간 절연막보다 영률이 높은 고(高)영률막으로 이루어지는 제4 층간 절연막을 형성하고, 상기 제4 층간 절연막에 매립하도록 배선을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 (h) 공정에서 형성되는 상기 다층 배선은, 모두, 상기 제1 층간 절연막 및 상기 제2 층간 절연막보다 영률이 높은 고영률막으로 이루어지는 층간 절연막에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. (a) 반도체 기판 상에 MISFET를 형성하는 공정과,
    (b) 상기 MISFET를 덮는 상기 반도체 기판 상에 컨택트 층간 절연막을 형성하는 공정과,
    (c) 상기 컨택트 층간 절연막 내에 제1 플러그를 형성하고, 상기 제1 플러그와 상기 MISFET를 전기적으로 접속하는 공정과,
    (d) 상기 제1 플러그를 형성한 상기 컨택트 층간 절연막 상에 제1 층간 절연막을 형성하는 공정과,
    (e) 상기 제1 층간 절연막 내에 매립된 제1층 배선을 형성하고, 상기 제1층 배선과 상기 제1 플러그를 전기적으로 접속하는 공정과,
    (f) 상기 제1 층간 절연막 상에, 또한, 다층 배선을 형성하는 공정과,
    (g) 상기 다층 배선의 최상층 배선 상에 패시베이션막을 형성하는 공정과,
    (h) 상기 패시베이션막에 개구부를 형성하고, 상기 개구부로부터 상기 최상층 배선의 일부를 노출함으로써 패드를 형성하는 공정과,
    (i) 상기 반도체 기판을 반도체칩에 개편화하는 공정과,
    (j) 상기 반도체칩을 패키징하는 공정을 구비하고,
    상기 (j) 공정은, 적어도 상기 반도체칩의 상기 MISFET가 형성되는 측(側)인 주면측(主面側)의 일부를 수지로 밀봉하는 공정을 가지는 반도체 장치의 제조 방법으로서,
    상기 컨택트 층간 절연막은, 상기 제1 층간 절연막보다 영률이 높은 고(高)영률막으로 형성되어 있으며,
    상기 (d) 공정은,
    (d1) 상기 컨택트 층간 절연막 상에, 상기 컨택트 층간 절연막보다 영률이 낮은 중영률막을 형성하는 공정과,
    (d2) 상기 중(中)영률막 상에, 상기 중영률막보다 영률이 낮은 저(低)영률막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 (j) 공정은,
    (j1) 표면에 단자를 가지는 배선 기판을 준비하는 공정과,
    (j2) 상기 배선 기판 상에 상기 반도체칩을 탑재하는 공정과,
    (j3) 상기 반도체칩에 형성되어 있는 상기 패드와, 상기 배선 기판에 형성되어 있는 상기 단자를 와이어로 전기적으로 접속하는 공정과,
    (j4) 상기 반도체칩을 덮도록 상기 수지로 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 (h) 공정 후이며 상기 (i) 공정 전에, 상기 패드와 전기적으로 접속하는 범프 전극을 형성하는 공정을 가지며,
    상기 (j) 공정은,
    (j1) 표면에 단자를 가지는 배선 기판을 준비하는 공정과,
    (j2) 상기 배선 기판에 형성되어 있는 상기 단자와, 상기 반도체칩에 형성되어 있는 상기 범프 전극을 전기적으로 접속하도록, 상기 반도체칩을 상기 배선 기판상에 탑재하는 공정과,
    (j3) 상기 반도체칩과 상기 배선 기판의 접속부를 상기 수지로 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 (j) 공정은,
    (j1) 다이 패드와 리드를 가지는 리드 프레임을 준비하는 공정과,
    (j2) 상기 다이 패드 상에 상기 반도체칩을 탑재하는 공정과,
    (j3) 상기 반도체칩에 형성된 상기 패드와, 상기 리드 프레임에 형성되어 있는 상기 리드를 와이어로 전기적으로 접속하는 공정과,
    (j4) 상기 반도체칩을 상기 수지로 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 컨택트 층간 절연막은, 산화 실리콘막, SiOF막, 혹은, 질화 실리콘막 중 어느 하나의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 층간 절연막을 구성하는 상기 중(中)영률막은, SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 형성되며, 상기 제1 층간 절연막을 구성하는 상기 저(低)영률막은, 공공(空孔)을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막 중 어느 하나의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제14항에 있어서,
    상기 컨택트 층간 절연막은, 오존과 TEOS를 원료에 사용한 열CVD법에 의해 형성되는 오존 TEOS막과, TEOS를 원료에 사용한 플라스마 CVD법에 의해 형성되는 플라스마 TEOS막의 적층막으로 형성되며,
    상기 제1 층간 절연막을 구성하는 상기 중(中)영률막은, SiOC막으로 형성되고, 상기 제1 층간 절연막을 구성하는 상기 저(低)영률막은, 공공(空孔)을 가지는 SiOC막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제14항에 있어서,
    상기 제1층 배선은, 동막을 주성분으로 하는 동배선으로 구성되어 있으며,
    또한, 상기 제1층 배선을 형성한 상기 제1 층간 절연막 상에, 상기 동배선을 구성하는 동원자(銅原子)의 확산을 방지하는 동확산 방지막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 동확산 방지막은, 탄화 실리콘막, 탄질화 실리콘막, 혹은, SiCO막 중 어느 하나를 포함하는 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. (a) 패드를 가지는 반도체칩과,
    (b) 상기 반도체칩을 패키징하는 패키지체를 구비하고,
    상기 패키지체는, 적어도 상기 반도체칩의 MISFET가 형성되는 측인 주면측의 일부를 밀봉하는 수지체를 가지며,
    상기 반도체칩은,
    (a1) 반도체 기판과,
    (a2) 상기 반도체 기판에 형성된 상기 MISFET와,
    (a3) 상기 MISFET를 덮는 상기 반도체 기판 상에 형성된 컨택트 층간 절연막과,
    (a4) 상기 컨택트 층간 절연막을 관통하여 상기 MISFET와 전기적으로 접속된 제1 플러그와,
    (a5) 상기 제1 플러그를 형성한 상기 컨택트 층간 절연막 상에 형성된 제1 층간 절연막과,
    (a6) 상기 제1 층간 절연막 내에 형성되며, 상기 제1 플러그와 전기적으로 접속된 제1층 배선과,
    (a7) 상기 제1층 배선을 형성한 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막과,
    (a8) 상기 제2 층간 절연막 내에 형성되며, 상기 제1층 배선과 전기적으로 접속된 제2 플러그와,
    (a9) 상기 제2 층간 절연막 내에 형성되며, 상기 제2 플러그와 전기적으로 접속된 제2층 배선을 가지는 반도체 장치로서,
    상기 컨택트 층간 절연막과 상기 제1 층간 절연막과 상기 제2층간 절연막 중에서, 상기 컨택트 층간 절연막은, 가장 영률이 높은 고영률막으로 형성되고, 상기 제2 층간 절연막은, 가장 영률이 낮은 저영률막으로 형성되고, 상기 제1 층간 절연막은, 상기 컨택트 층간 절연막의 영률보다 낮으며, 또한, 상기 제2 층간 절연막의 영률보다 높은 중영률막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서,
    상기 패키지체는, 표면에 단자를 가지는 배선 기판을 가지며, 상기 배선 기판 상에 상기 반도체칩이 탑재되고, 또한, 상기 배선 기판에 형성되어 있는 상기 단자와, 상기 반도체칩에 형성되어 있는 상기 패드는, 와이어로 접속되고 있으며,
    상기 수지체는, 상기 반도체칩을 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  25. 제23항에 있어서,
    상기 패키지체는, 표면에 단자를 가지는 배선 기판을 가지며,
    상기 반도체칩에는, 상기 패드와 전기적으로 접속되는 범프 전극이 형성되어 있으며, 상기 배선 기판의 상기 단자와, 상기 반도체칩에 형성되어 있는 상기 범프 전극이 접촉하도록, 상기 배선 기판 상에 상기 반도체칩이 탑재되고,
    상기 배선 기판과 상기 반도체칩을 접속하는 상기 범프 전극을 밀봉하도록 상기 수지체가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  26. 제23항에 있어서,
    상기 패키지체는, 다이 패드와, 상기 다이 패드의 주위에 배치된 리드를 가지며, 상기 다이 패드 상에 상기 반도체칩이 탑재되고, 또한, 상기 리드와, 상기 반도체칩에 형성되어 있는 상기 패드는, 와이어로 접속되고 있으며,
    상기 수지체는, 상기 반도체칩을 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  27. 제23항에 있어서,
    상기 컨택트 층간 절연막은, 산화 실리콘막, SiOF막, 혹은, 질화 실리콘막 중 어느 하나의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  28. 제27항에 있어서,
    상기 제1 층간 절연막은, SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서,
    상기 제2 층간 절연막은, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막 중 어느 하나의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  30. 제23항에 있어서,
    상기 컨택트 층간 절연막은, 오존과 TEOS를 원료에 사용한 열CVD법에 의해 형성되는 오존 TEOS막과, TEOS를 원료에 사용한 플라스마 CVD법에 의해 형성되는 플라스마 TEOS막의 적층막으로 형성되며,
    상기 제1 층간 절연막은, SiOC막으로 형성되고, 상기 제2 층간 절연막은, 공공(空孔)을 가지는 SiOC막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  31. 제23항에 있어서,
    상기 제1층 배선 및 상기 제2층 배선은, 동막을 주성분으로 하는 동배선으로 구성되어 있고,
    또한, 상기 제1층 배선을 형성한 상기 제1 층간 절연막과 상기 제2 층간 절연막의 사이에, 상기 동배선을 구성하는 동원자(銅原子)의 확산을 방지하는 동확산 방지막을 가지며,
    상기 제1 층간 절연막과 상기 반도체 기판의 사이에 존재하는 절연막은, 모두 상기 고영률막의 영률 이상의 영률을 가지는 것을 특징으로 하는 반도체 장치.
  32. 제31항에 있어서,
    상기 동확산 방지막은, 탄화 실리콘막, 탄질화 실리콘막, 혹은, SiCO막 중 어느 하나를 포함하는 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  33. (a) 패드를 가지는 반도체칩과,
    (b) 상기 반도체칩을 패키징하는 패키지체를 구비하고,
    상기 패키지체는, 적어도 상기 반도체칩의 MISFET가 형성되는 측인 주면측의 일부를 밀봉하는 수지체를 가지며,
    상기 반도체칩은,
    (a1) 반도체 기판과,
    (a2) 상기 반도체 기판에 형성된 상기 MISFET와,
    (a3) 상기 MISFET를 덮는 상기 반도체 기판 상에 형성된 컨택트 층간 절연막과,
    (a4) 상기 컨택트 층간 절연막을 관통하여 상기 MISFET와 전기적으로 접속된 제1 플러그와,
    (a5) 상기 제1 플러그를 형성한 상기 컨택트 층간 절연막 상에 형성된 제1 층간 절연막과,
    (a6) 상기 제1 층간 절연막 내에 형성되며, 상기 제1 플러그와 전기적으로 접속된 제1층 배선과,
    (a7) 상기 제1층 배선을 형성한 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막과,
    (a8) 상기 제2 층간 절연막 내에 형성되며, 상기 제1층 배선과 전기적으로 접속된 제2 플러그와,
    (a9) 상기 제2 층간 절연막 내에 형성되며, 상기 제2 플러그와 전기적으로 접속된 제2층 배선을 가지는 반도체 장치로서,
    상기 컨택트 층간 절연막과 상기 제1 층간 절연막과 상기 제2층간 절연막 중에서, 상기 컨택트 층간 절연막은, 가장 유전율이 높은 막으로 형성되고, 상기 제2 층간 절연막은, 가장 유전율이 낮은 막으로 형성되고, 상기 제1 층간 절연막은, 상기 컨택트 층간 절연막의 유전율보다 낮으며, 또한, 상기 제2 층간 절연막의 유전율보다 높은 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  34. (a) 패드를 가지는 반도체칩과,
    (b) 상기 반도체칩을 패키징 하는 패키지체를 구비하고,
    상기 패키지체는, 적어도 상기 반도체칩의 MISFET가 형성되는 측인 주면측의 일부를 밀봉하는 수지체를 가지며,
    상기 반도체칩은,
    (a1) 반도체 기판과,
    (a2) 상기 반도체 기판에 형성된 상기 MISFET와,
    (a3) 상기 MISFET를 덮는 상기 반도체 기판 상에 형성된 컨택트 층간 절연막과,
    (a4) 상기 컨택트 층간 절연막을 관통하여 상기 MISFET와 전기적으로 접속된 제1 플러그와,
    (a5) 상기 제1 플러그를 형성한 상기 컨택트 층간 절연막 상에 형성된 제1 층간 절연막과,
    (a6) 상기 제1 층간 절연막 내에 형성되며, 상기 제1 플러그와 전기적으로 접속된 제1층 배선과,
    (a7) 상기 제1층 배선을 형성한 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막과,
    (a8) 상기 제2 층간 절연막 내에 형성되며, 상기 제1층 배선과 전기적으로 접속된 제2 플러그와,
    (a9) 상기 제2 층간 절연막 내에 형성되며, 상기 제2 플러그와 전기적으로 접속된 제2층 배선을 가지는 반도체 장치로서,
    상기 컨택트 층간 절연막과 상기 제1 층간 절연막과 상기 제2층간 절연막 중에서, 상기 컨택트 층간 절연막은, 가장 밀도가 높은 막으로 형성되고, 상기 제2 층간 절연막은, 가장 밀도가 낮은 막으로 형성되고, 상기 제1 층간 절연막은, 상기 컨택트 층간 절연막의 밀도보다 낮으며, 또한, 상기 제2 층간 절연막의 밀도보다 높은 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  35. (a) 패드를 가지는 반도체칩과,
    (b) 상기 반도체칩을 패키징하는 패키지체를 구비하고,
    상기 패키지체는, 적어도 상기 반도체칩의 MISFET가 형성되는 측인 주면측의 일부를 밀봉하는 수지체를 가지며,
    상기 반도체칩은,
    (a1) 반도체 기판과,
    (a2) 상기 반도체 기판에 형성된 상기 MISFET와,
    (a3) 상기 MISFET를 덮는 상기 반도체 기판 상에 형성된 컨택트 층간 절연막과,
    (a4) 상기 컨택트 층간 절연막을 관통하여 상기 MISFET와 전기적으로 접속된 제1 플러그와,
    (a5) 상기 제1 플러그를 형성한 상기 컨택트 층간 절연막 상에 형성된 제1 층간 절연막과,
    (a6) 상기 제1 층간 절연막 내에 형성되며, 상기 제1 플러그와 전기적으로 접속된 제1층 배선을 가지는 반도체 장치로서,
    상기 제1 층간 절연막의 영률은, 상기 컨택트 층간 절연막의 영률보다 낮으며, 또한, 상기 제1 층간 절연막은,
    (a5-1) 상기 컨택트 층간 절연막 상에 형성되고, 상기 컨택트 층간 절연막보다 영률이 낮은 중(中)영률막과,
    (a5-2) 상기 중영률막 상에 형성되고, 상기 중영률막보다 영률이 낮은 저(低)영률막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  36. (a) 반도체 기판 상에 MISFET를 형성하는 공정과,
    (b) 상기 MISFET를 덮는 상기 반도체 기판 상에 컨택트 층간 절연막을 형성하는 공정과,
    (c) 상기 컨택트 층간 절연막 내에 제1 플러그를 형성하고, 상기 제1 플러그와 상기 MISFET를 전기적으로 접속하는 공정과,
    (d) 상기 제1 플러그를 형성한 상기 컨택트 층간 절연막 상에 제1 층간 절연막을 형성하는 공정과,
    (e) 상기 제1 층간 절연막 내에 매립된 제1층 배선을 형성하고, 상기 제1층 배선과 상기 제1 플러그를 전기적으로 접속하는 공정과,
    (f) 상기 제1층 배선을 형성한 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 공정과,
    (g) 상기 제2 층간 절연막 내에 매립된 제2 플러그 및 제2층 배선을 형성하고, 상기 제2층 배선과 상기 제1층 배선을 상기 제2 플러그를 개재하여 전기적으로 접속하는 공정과,
    (h) 상기 제2 층간 절연막 상에, 또한 다층 배선을 형성하는 공정과,
    (i) 상기 다층 배선의 최상층 배선 상에 패시베이션막을 형성하는 공정과,
    (j) 상기 패시베이션막에 개구부를 형성하고, 상기 개구부로부터 상기 최상층 배선의 일부를 노출함으로써 패드를 형성하는 공정과,
    (k) 상기 반도체 기판을 반도체칩에 개편화(個片化)하는 공정과,
    (l) 상기 반도체칩을 패키징하는 공정을 구비하고,
    상기 (l) 공정은, 적어도 상기 반도체칩의 상기 MISFET가 형성되는 측인 주면측의 일부를 수지로 밀봉하는 공정을 가지는 반도체 장치의 제조 방법으로서,
    상기 컨택트 층간 절연막은, 산화 실리콘막, SiOF막, 혹은, TEOS막 중 어느 하나의 막으로 형성되어 있으며,
    상기 제1 층간 절연막은, SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 형성되어 있으며,
    상기 제2 층간 절연막은, 공공(空孔)을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막 중 어느 하나의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제 36항에 있어서,
    상기 (l) 공정은,
    (l1) 표면에 단자를 가지는 배선 기판을 준비하는 공정과,
    (l2) 상기 배선 기판 상에 상기 반도체칩을 탑재하는 공정과,
    (l3) 상기 반도체칩에 형성되어 있는 상기 패드와, 상기 배선 기판에 형성되어 있는 상기 단자를 와이어로 전기적으로 접속하는 공정과,
    (l4) 상기 반도체칩을 덮도록 상기 수지로 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제 36항에 있어서,
    상기 (j) 공정 후이며 상기 (k) 공정 전에, 상기 패드와 전기적으로 접속하는 범프 전극을 형성하는 공정을 가지며,
    상기 (l) 공정은,
    (l1) 표면에 단자를 가지는 배선 기판을 준비하는 공정과,
    (l2) 상기 배선 기판에 형성되어 있는 상기 단자와, 상기 반도체칩에 형성되어 있는 상기 범프 전극을 전기적으로 접속하도록, 상기 반도체칩을 상기 배선 기판상에 탑재하는 공정과,
    (l3) 상기 반도체칩과 상기 배선 기판과의 접속부를 상기 수지로 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제 36항에 있어서,
    상기 (l) 공정은,
    (l1) 다이 패드와 리드를 가지는 리드 프레임을 준비하는 공정과,
    (12) 상기 다이 패드 상에 상기 반도체칩을 탑재하는 공정과,
    (13) 상기 반도체칩에 형성된 상기 패드와, 상기 리드 프레임에 형성되어 있는 상기 리드를 와이어로 전기적으로 접속하는 공정과,
    (14) 상기 반도체칩을 상기 수지로 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제 36항에 있어서,
    상기 (f) 공정과 (g) 공정과 사이에는,
    (m) 상기 제2 층간 절연막 상에 SiOC막으로 구성된 데미지 보호막을 형성하는 공정과,
    (n) 상기 데미지 보호막 상에 TEOS막 또는 산화 실리콘막으로 구성된 CMP 보호막을 형성하는 공정을 가지며,
    상기 (g) 공정에 있어서, CMP법에 의해 상기 CMP 보호막 상의 금속, 상기 CMP 보호막 및 상기 데미지 보호막의 일부를 제거함으로써 상기 제2층 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제 40항에 있어서,
    (o) 상기 제1 층간 절연막과 상기 제2 층간 절연막의 사이에, SiCN막 또는 SiN막으로부터 선택된 제1 막과, 제1 막 상에 설치되며, SiCO막, 산화 실리콘막, 또는, TEOS막으로부터 선택된 제2 막에 의해 구성되는 제1 적층막을 설치하는 공정을 더 가지고,
    상기 (g) 공정에 있어서,
    상기 제2 플러그용의 제2 플러그 구멍을 상기 제1 적층막이 노출하도록 형성한 후, 상기 제2층 배선용의 홈을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제 41항에 있어서,
    상기 (g) 공정은,
    (g1) 상기 CMP 보호막, 상기 데미지 보호막 및 상기 제2 층간 절연막을 에칭 함으로써, 상기 제1 적층막을 노출하여 상기 제2 플러그 구멍을 형성하는 공정과,
    (g2) 상기 제2층 배선에 대응한 홈용(溝用) 패턴을, 상기 데미지 보호막을 노출하는 에칭에 의해 상기 CMP 보호막에 형성하는 공정과,
    (g3) 상기 홈용 패턴을 형성하기 위한 레지스터 패턴을 애싱에 의해 제거하는 공정과,
    (g4) 에칭에 의해 상기 홈용 패턴을 이용하여 상기 제2 배선용의 홈을 상기 제2 층간 절연막에 형성하면서, 상기 제2 플러그 구멍의 바닥의 상기 제1 적층막을 제거함으로써, 상기 제1층 배선을 노출하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제 42항에 있어서,
    상기 패시베이션막은, 질화 실리콘막을 포함하고,
    상기 제1 층간 절연막과 상기 반도체 기판의 사이에 존재하는 절연막은, 모두 상기 컨택트 층간 절연막의 영률 이상의 영률을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제 36항에 있어서,
    상기 컨택트 층간 절연막은, 오존과 TEOS를 원료에 사용한 열CVD법에 의해 형성되는 오존 TEOS막과, TEOS를 원료에 사용한 플라스마 CVD법에 의해 형성되는 플라스마 TEOS막의 적층막으로 형성되며,
    상기 제1 층간 절연막은, SiOC막으로 형성되고, 상기 제2 층간 절연막은, 공공을 가지는 SiOC막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제 36항에 있어서,
    상기 제1층 배선, 상기 제2층 배선 및 상기 다층 배선은, 동막을 주성분으로 하는 동배선으로 구성되어 있으며,
    또한, 상기 제1층 배선을 형성한 상기 제1 층간 절연막과 상기 제2 층간 절연막의 사이에, 상기 동배선을 구성하는 동원자(銅原子)의 확산을 방지하는 동확산 방지막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제 45항에 있어서,
    상기 동확산 방지막은, 탄화 실리콘막, 혹은, 탄질화 실리콘막, 혹은, SiCO막 중 어느 하나를 포함하는 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제 36항에 있어서,
    상기 (h) 공정은,
    (h1) SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 구성되는 제3 층간 절연막을 형성하고, 상기 제3 층간 절연막에 매립하도록 배선을 형성하는 공정과,
    (h2) 상기 제3 층간 절연막보다 상층에 형성되며, 또한, 산화 실리콘막, SiOF막, 혹은, TEOS막 중 어느 하나의 막으로 구성되는 제4 층간 절연막을 형성하고, 상기 제4 층간 절연막에 매립하도록 배선을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  48. 제 36항에 있어서,
    상기 (h) 공정에서 형성되는 상기 다층 배선이 설치되는 층간 절연막은, 모두, 상기 제1 층간 절연막 및 상기 제2 층간 절연막보다 영률이 높은 고영률막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. (a) 패드를 가지는 반도체칩과,
    (b) 상기 반도체칩을 패키징하는 패키지체를 구비하고,
    상기 패키지체는, 적어도 상기 반도체칩의 MISFET가 형성되는 측인 주면측의 일부를 밀봉하는 수지체를 가지며,
    상기 반도체칩은,
    (a1) 반도체 기판과,
    (a2) 상기 반도체 기판에 설치된 상기 MISFET와,
    (a3) 상기 MISFET를 덮는 상기 반도체 기판 상에 설치된 컨택트 층간 절연막과,
    (a4) 상기 컨택트 층간 절연막을 관통하여 상기 MISFET와 전기적으로 접속된 제1 플러그와,
    (a5) 상기 제1 플러그가 설치된 상기 컨택트 층간 절연막 상에 설치된 제1 층간 절연막과,
    (a6) 상기 제1 층간 절연막 내에 설치되며, 상기 제1 플러그와 전기적으로 접속된 제1층 배선과,
    (a7) 상기 제1층 배선이 설치된 상기 제1 층간 절연막 상에 설치된 제2 층간 절연막과,
    (a8) 상기 제2 층간 절연막 내에 설치되며, 상기 제1층 배선과 전기적으로 접속된 제2 플러그와,
    (a9) 상기 제2 층간 절연막 내에 설치되며, 상기 제2 플러그와 전기적으로 접속된 제2층 배선을 가지는 반도체 장치로서,
    상기 컨택트 층간 절연막은, 산화 실리콘막, SiOF막, 혹은, TEOS막 중 어느 하나의 막으로 구성되어 있으며,
    상기 제1 층간 절연막은, SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 구성되어 있으며,
    상기 제2 층간 절연막은, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막 중 어느 하나의 막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  50. 제 49항에 있어서,
    상기 패키지체는, 표면에 단자를 가지는 배선 기판을 가지며, 상기 배선 기판 상에 상기 반도체칩이 탑재되고, 또한, 상기 배선 기판에 설치되어 있는 상기 단자와, 상기 반도체칩에 설치되어 있는 상기 패드는, 와이어로 접속되어 있고,
    상기 수지체는, 상기 반도체칩을 덮도록 설치되어 있는 것을 특징으로 하는 반도체 장치.
  51. 제 49항에 있어서,
    상기 패키지체는, 표면에 단자를 가지는 배선 기판을 가지며,
    상기 반도체칩에는, 상기 패드와 전기적으로 접속되는 범프 전극이 설치되어 있으며, 상기 배선 기판의 상기 단자와, 상기 반도체칩에 형성되어 있는 상기 범프 전극이 접촉하도록, 상기 배선 기판 상에 상기 반도체칩이 탑재되고,
    상기 배선 기판과 상기 반도체칩을 접속하는 상기 범프 전극을 밀봉하도록 상기 수지체가 설치되어 있는 것을 특징으로 하는 반도체 장치.
  52. 제 49항에 있어서,
    상기 패키지체는, 다이 패드와, 상기 다이 패드의 주위에 배치된 리드를 가지며, 상기 다이 패드 상에 상기 반도체칩이 탑재되고, 또한, 상기 리드와, 상기 반도체칩에 설치되어 있는 상기 패드는, 와이어로 접속되고 있으며,
    상기 수지체는, 상기 반도체칩을 덮도록 설치되어 있는 것을 특징으로 하는 반도체 장치.
  53. 제 49항에 있어서,
    상기 제2 층간 절연막 상에 SiOC막으로 구성된 데미지 보호막과,
    상기 데미지 보호막 상에 설치된 SiN막, SiCN막 및 SiC막으로부터 선택된 동확산 방지막을 더 가지는 것을 특징으로 하는 반도체 장치.
  54. 제 53항에 있어서,
    상기 동확산 방지막은 SiCN막 또는 SiN막으로부터 선택된 제1 막과, 상기 제1 막 상에 설치되며, SiCO막, 산화 실리콘막 또는 TEOS막으로부터 선택된 제2 막에 의해 구성되는 제1 적층막인 것을 특징으로 하는 반도체 장치.
  55. 제 54항에 있어서,
    상기 제2 층간 절연막 상에 설치되며, SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 구성되는 제3 층간 절연막과,
    상기 제3 층간 절연막에 매립되는 배선과,
    상기 제3 층간 절연막보다 상층에 설치되며, 산화 실리콘막, SiOF막, 혹은, TEOS막 중 어느 하나의 막으로 구성되는 제4 층간 절연막과,
    상기 제4 층간 절연막에 매립되는 배선을 한층 더 가지는 것 특징으로 하는 반도체 장치.
  56. 제 49항에 있어서,
    상기 컨택트 층간 절연막은 오존 TEOS막과, 상기 오존 TEOS막 상에 설치된 플라스마 CVD법에 의해 형성되는 플라스마 TEOS막의 적층막으로 형성되며,
    상기 제1 층간 절연막은, SiOC막으로 형성되고, 상기 제2 층간 절연막은, 공공을 가지는 SiOC막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  57. 제 49항에 있어서,
    상기 제1층 배선 및 상기 제2층 배선은, 동막을 주성분으로 하는 동배선으로 구성되어 있으며,
    또한, 상기 제1층 배선을 형성한 상기 제1 층간 절연막과 상기 제2 층간 절연막의 사이에, 상기 동배선을 구성하는 동원자의 확산을 방지하는 동확산 방지막을 가지며,
    상기 제1 층간 절연막과 상기 반도체 기판의 사이에 존재하는 절연막은, 모두, 상기 컨택트 층간 절연막의 영률 이상의 영률을 가지는 것을 하는 것을 특징으로 하는 반도체 장치.
  58. 제 57항에 있어서,
    상기 동확산 방지막은, 탄화 실리콘막, 탄질화 실리콘막, 혹은, SiCO막 중 어느 하나를 포함하는 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  59. (a) 반도체 기판 상에 MISFET를 형성하는 공정과,
    (b) 상기 MISFET를 덮는 상기 반도체 기판 상에 컨택트 층간 절연막을 형성하는 공정과,
    (c) 상기 컨택트 층간 절연막 내에 제1 플러그를 형성하고, 상기 제1 플러그와 상기 MISFET를 전기적으로 접속하는 공정과,
    (d) 상기 제1 플러그를 형성한 상기 컨택트 층간 절연막 상에 제1 층간 절연막을 형성하는 공정과,
    (e) 상기 제1 층간 절연막 내에 매립된 제1층 배선을 형성하고, 상기 제1층 배선과 상기 제1 플러그를 전기적으로 접속하는 공정과,
    (f) 상기 제1층 배선을 형성한 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 공정과,
    (g) 상기 제2 층간 절연막 내에 매립된 제2 플러그 및 제2층 배선을 형성하고, 상기 제2층 배선과 상기 제1층 배선을 상기 제2 플러그를 개재하여 전기적으로 접속하는 공정과,
    (h) 상기 제2 층간 절연막 상에, 또한 다층 배선을 형성하는 공정과,
    (i) 상기 다층 배선의 최상층 배선 상에 패시베이션막을 형성하는 공정을 가지는 반도체 장치의 제조 방법으로서,
    상기 컨택트 층간 절연막은, 산화 실리콘막, SiOF막, 혹은, TEOS막 중 어느 하나의 막으로 형성되어 있으며,
    상기 제1 층간 절연막은, SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 형성되어 있으며,
    상기 제2 층간 절연막은, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막 중 어느 하나의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  60. 제 59항에 있어서,
    상기 (f) 공정과 (g) 공정의 사이에는,
    (m) 상기 제2 층간 절연막 상에 SiOC막으로 구성된 데미지 보호막을 형성하는 공정과,
    (n) 상기 데미지 보호막 상에 TEOS막 또는 산화 실리콘막으로 구성된 CMP 보호막을 형성하는 공정을 가지며,
    상기 (g) 공정에 있어서, CMP법에 의해 상기 CMP 보호막 상의 금속, 상기 CMP 보호막 및 상기 데미지 보호막의 일부를 제거함으로써, 상기 제2층 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  61. 제 59항에 있어서,
    (o) 상기 제1 층간 절연막과 상기 제2 층간 절연막의 사이에, SiCN막 또는 SiN막으로부터 선택된 제1 막과, 상기 제1 막 상에 설치되고, SiCO막, 산화 실리콘막 또는 TEOS막으로부터 선택된 제2 막에 의해 구성되는 제1 적층막을 마련하는 공정을 더 가지며,
    상기 (g) 공정에 있어서,
    상기 제2 플러그용의 제2 플러그 구멍을 상기 제1 적층막이 노출하도록 형성한 후, 상기 제2층 배선용의 홈을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  62. 제 60항에 있어서,
    상기 (g) 공정은,
    (g1) 상기 CMP 보호막, 상기 데미지 보호막 및 상기 제2 층간 절연막을 에칭함으로써, 상기 제1 적층막을 노출하여 상기 제2 플러그 구멍을 형성하는 공정과,
    (g2) 상기 제2층 배선에 대응한 홈용(溝用) 패턴을, 상기 데미지 보호막을 노출하는 에칭에 의해 상기 CMP 보호막에 형성하는 공정과,
    (g3) 상기 홈용 패턴을 형성하기 위한 레지스터 패턴을 애싱에 의해 제거하는 공정과,
    (g4) 에칭에 의해 상기 홈용 패턴을 이용하여 상기 제2층 배선에 대응한 홈을 상기 제2 층간 절연막에 형성하면서, 상기 제2 플러그 구멍의 바닥의 상기 제1 적층막을 제거함으로써, 상기 제1층 배선을 노출하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  63. 제 62항에 있어서,
    상기 패시베이션막은, 질화 실리콘막을 포함하며,
    상기 제1 층간 절연막과 상기 반도체 기판의 사이에 존재하는 절연막은, 모두, 상기 컨택트 층간 절연막의 영률 이상의 영률을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  64. 제 59항에 있어서,
    상기 컨택트 층간 절연막은, 오존과 TEOS를 원료에 사용한 열CVD법에 의해 형성되는 오존 TEOS막과, TEOS를 원료에 사용한 플라스마 CVD법에 의해 형성되는 플라스마 TEOS막의 적층막으로 형성되며,
    상기 제1 층간 절연막은, SiOC막으로 형성되고, 상기 제2 층간 절연막은, 공공을 가지는 SiOC막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  65. 제 59항에 있어서,
    상기 제1층 배선, 상기 제2층 배선 및 상기 다층 배선은, 동막을 주성분으로 하는 동배선으로 구성되어 있으며,
    또한, 상기 제1층 배선을 형성한 상기 제1 층간 절연막과 상기 제2 층간 절연막의 사이에, 상기 동배선을 구성하는 동원자의 확산을 방지하는 동확산 방지막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  66. 제 65항에 있어서,
    상기 동확산 방지막은, 탄화 실리콘막, 혹은, 탄질화 실리콘막, 혹은, SiCO막 중 어느 하나를 포함하는 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  67. 제 59항에 있어서,
    상기 (h) 공정은,
    (h1) SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 구성되는 제3 층간 절연막을 형성하고, 상기 제3 층간 절연막에 매립하도록 배선을 형성하는 공정과,
    (h2) 상기 제3 층간 절연막보다 상층에 형성되며, 또한, 산화 실리콘막, SiOF막, 혹은, TEOS막 중 어느 하나의 막으로 구성되는 제4 층간 절연막을 형성하고, 상기 제4 층간 절연막에 매립하도록 배선을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  68. 제 59항에 있어서,
    상기 (h) 공정으로 형성되는 상기 다층 배선이 설치되는 층간 절연막은, 모두, 상기 제1 층간 절연막 및 상기 제2 층간 절연막보다 영률이 높은 고영률막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  69. (a1) 반도체 기판과,
    (a2) 상기 반도체 기판에 설치된 상기 MISFET와,
    (a3) 상기 MISFET를 덮는 상기 반도체 기판 상에 설치된 컨택트 층간 절연막과,
    (a4) 상기 컨택트 층간 절연막을 관통하여 상기 MISFET와 전기적으로 접속된 제1 플러그와,
    (a5) 상기 제1 플러그가 설치된 상기 컨택트 층간 절연막 상에 설치된 제1 층간 절연막과,
    (a6) 상기 제1 층간 절연막 내에 설치되며, 상기 제1 플러그와 전기적으로 접속된 제1층 배선과,
    (a7) 상기 제1층 배선이 설치된 상기 제1 층간 절연막 상에 설치된 제2 층간 절연막과,
    (a8) 상기 제2 층간 절연막 내에 설치되며, 상기 제1층 배선과 전기적으로 접속된 제2 플러그와,
    (a9) 상기 제2 층간 절연막 내에 설치되며, 상기 제2 플러그와 전기적으로 접속된 제2층 배선을 가지는 반도체 장치로서,
    상기 컨택트 층간 절연막은, 산화 실리콘막, SiOF막, 혹은, TEOS막 중 어느 하나의 막으로 구성되어 있으며,
    상기 제1 층간 절연막은, SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 구성되어 있으며,
    상기 제2 층간 절연막은, 공공을 가지는 SiOC막, 공공을 가지는 HSQ막, 혹은, 공공을 가지는 MSQ막 중 어느 하나의 막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  70. 제 69항에 있어서,
    상기 제2 층간 절연막 상에 SiOC막으로 구성된 데미지 보호막과,
    상기 데미지 보호막 상에 설치되며, SiN막, SiCN막 및 SiC막으로부터 선택된 동확산 방지막을 더 가지는 것을 특징으로 하는 반도체 장치.
  71. 제 70항에 있어서,
    상기 동확산 방지막은 SiCN막 또는 SiN막으로부터 선택된 제1 막과, 상기 제1 막 상에 설치되며, SiCO막, 산화 실리콘막 또는 TEOS막으로부터 선택된 제2 막에 의해 구성되는 제1 적층막인 것을 특징으로 하는 반도체 장치.
  72. 제 69항에 있어서,
    상기 제2 층간 절연막 상에 설치되며, SiOC막, HSQ막, 혹은, MSQ막 중 어느 하나의 막으로 구성되는 제3 층간 절연막과,
    상기 제3 층간 절연막에 매립되는 배선과,
    상기 제3 층간 절연막보다 상층에 설치되며, 산화 실리콘막, SiOF막, 혹은, TEOS막 중 어느 하나의 막으로 구성되는 제4 층간 절연막과,
    상기 제4 층간 절연막에 매립되는 배선을 더 가지는 것 특징으로 하는 반도체 장치.
  73. 제 69항에 있어서,
    상기 컨택트 층간 절연막은 오존 TEOS막과, 상기 오존 TEOS막 상에 설치된 플라스마 CVD법에 의해 형성되는 플라스마 TEOS막의 적층막으로 형성되며,
    상기 제1 층간 절연막은, SiOC막으로 형성되고, 상기 제2 층간 절연막은, 공공을 가지는 SiOC막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  74. 제 69항에 있어서,
    상기 제1층 배선 및 상기 제2층 배선은, 동막을 주성분으로 하는 동배선으로 구성되어 있으며,
    또한, 상기 제1층 배선을 형성한 상기 제1 층간 절연막과 상기 제2 층간 절연막의 사이에, 상기 동배선을 구성하는 동원자의 확산을 방지하는 동확산 방지막을 가지며,
    상기 제1 층간 절연막과 상기 반도체 기판의 사이에 존재하는 절연막은, 모두, 상기 컨택트 층간 절연막의 영률 이상의 영률을 가지는 것을 하는 것을 특징으로 하는 반도체 장치.
  75. 제 74항에 있어서,
    상기 동확산 방지막은, 탄화 실리콘막, 숯질화 실리콘막, 혹은, SiCO막 중 어느 하나를 포함하는 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
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