JP3811473B2 - 半導体装置 - Google Patents

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Description

本発明は一般に半導体装置の係り、特に多層配線構造を有する半導体装置に関する。
従来より、半導体装置を微細化することにより、スケーリング則に沿った動作速度の高速化が図られている。一方、最近の高密度半導体集積回路装置では、個々の半導体装置間を配線するのに一般に多層配線構造が使用されるが、かかる多層配線構造では、半導体装置が非常に微細化された場合、多層配線構造中の配線パターンが近接し、配線パターン間の寄生容量による配線遅延の問題が生じる。
そこで、従来より、前記多層配線構造中における配線遅延の問題を解決すべく、多層配線構造中で層間絶縁膜を構成する絶縁膜に、従来より使われているＳｉＯ２系の絶縁膜の代わりに炭化水素系あるいはフルオロカーボン系の有機絶縁膜に代表される低誘電率膜（いわゆるｌｏｗ−Ｋ膜）を使い、また配線パターンに、従来より使われているＡｌの代わりに低抵抗の銅（Ｃｕ）を使うことが研究されている。かかる有機絶縁膜は誘電率が一般に２．３〜２．５であるが、この値は従来のＳｉＯ2層間絶縁膜より４０〜５０％も低い。
低誘電率膜は一般に密度が小さく、このため配線パターンとの密着性や、耐湿性などに課題が残っている。このため現在では、超微細化配線パターンが形成され配線遅延の問題が深刻になる多層配線構造下層部に低誘電率膜とＣｕ配線パターンを使い、配線パターン間隔が比較的疎な多層配線構造上層部には、密着性に優れた従来のＳｉＯ2層間絶縁膜を使う構成が使われることが多い。
図１は、従来の典型的な多層配線構造を有する半導体装置１０の構成を示す。
図１を参照するに、半導体装置１０はＳｉ基板１１中に素子分離構造１１Ｂにより画成された素子領域１１Ａ上に形成されており、前記Ｓｉ基板１１上に形成されたゲート絶縁膜１２を介して形成されたゲート電極１３と、前記ゲート電極１３の両側に形成された一対の拡散領域１１ａ，１１ｂとを含む。
前記ゲート電極１３は側壁面が側壁絶縁膜１３ａ，１３ｂにより覆われ、さらに前記Ｓｉ基板１１上には、典型的にはダウケミカル社から登録商標名ＳｉＬＫとして市販されている低誘電率有機層間絶縁膜１４が、前記ゲート電極１３および側壁絶縁膜１３ａ，１３ｂを覆うように形成される。
前記層間絶縁膜１４上には同様な低誘電率有機層間絶縁膜１５が形成され、前記層間絶縁膜１５中にはＣｕ配線パターン１５Ａ，１５Ｂが形成される。前記Ｃｕ配線パターン１５Ａ，１５Ｂの各々は前記層間絶縁膜１４中に形成されたコンタクトプラグ１４Ｐ，１４Ｑを介して前記拡散領域１１ａ，１１ｂに電気的に接続される。
前記Ｃｕ配線パターン１５Ａ，１５Ｂは前記層間絶縁膜１５上に形成された別の低誘電率有機層間絶縁膜１６により覆われ、さらに前記層間絶縁膜１６上にはさらに別の低誘電率有機層間絶縁膜１７が形成されている。
図示の例では前記層間絶縁膜１６中にはＣｕ配線パターン１６Ａ−１６Ｃが、また前記層間絶縁膜１７中にはＣｕ配線パターン１７Ａ，１７Ｂが埋設されており、前記配線パターン１６Ａ，１６Ｃは配線パターン１５Ａ，１５Ｂにそれぞれビアプラグ１６Ｐ，１６Ｑを介して接続され、また前記配線パターン１７Ａ，１７Ｂは前記配線パターン１６Ａ，１６Ｃにビアプラグ１７Ｐ，１７Ｑを介して接続されている。
さらに図示の例では前記層間絶縁膜１７上にＳｉＯＣ層間絶縁膜１８，１９，２０が順次積層されており、前記層間絶縁膜１８中にはＣｕあるいはＡｌよりなる配線パターン１８Ａが、前記層間絶縁膜１９中にはＣｕあるいはＡｌよりなる配線パターン１９Ａが、また前記層間絶縁膜２０中にはＣｕあるいはＡｌよりなる配線パターン２０Ａが埋設されている。
前記配線パターン１８Ａ，１９Ａ，２０Ａは図示を省略したビアプラグにより相互に電気的に接続されており、また前記配線パターン１８Ａは図示を省略したビアプラグにより前記配線パターン１７Ａ，１７Ｂのいずれかに接続されている。
図１の構造ではさらに前記層間絶縁膜２０上にＳｉＯＣ膜２１が形成されており、さらに前記ＳｉＯＣ膜２１上に、前記図示した素子領域あるいは多層配線領域を避けて、図示していないコンタクトパッドが形成されている。前記コンタクトパッド上にはワイヤボンディングプロセスにより、ボンディングワイヤが接続される。
図示の例ではＣｕ配線パターン１５Ａ，１４Ｂ，１６Ａ−１６Ｃ，１７Ａ，１７ＢなどはＣＭＰ工程を使ったダマシン法あるいはデュアルダマシン法で形成されるため、層間絶縁膜１５〜１７は平坦な主面を有することを特徴とする。
特開２０００−１５０５２１号公報 特開２００１−５３１４８号公報
図１の半導体装置１０はこのように低誘電率層間絶縁膜と低抵抗Ｃｕ配線パターンとを組み合わせて使うため配線遅延が少なく、高速動作を行うことが可能であるが、本発明の発明者は、図１の構造において特に０．１μｍ設計ルール前後の非常に厳しい微細化を行った場合、ワイヤボンディングプロセスに伴って多層配線構造内において接触不良あるいは断線が生じることがあるのを見出した。
図２は、図３に示すようにＳｉ基板３１上に厚さが２μｍの低誘電率下層膜（ＳｉＬＫ）３２と厚さが４μｍのＳｉＯＣ中間層膜３３を積層し、さらにその上に厚さが４μｍのＳｉＯ2上層膜３４を積層した構造に対して０．０１ＧＰａの応力を印加した場合の、得られた積層構造中における応力分布を示す。ただし図２は、本発明の発明者が本発明の基礎となる研究において求めたもので、低誘電率下層膜３２の弾性率、すなわちヤング率の値を２．５ＧＰａ、中間層膜３３のヤング率の値を２０ＧＰａ、上層膜のヤング率の値を７０ＧＰａとして計算を行っている。
図２を参照するに、縦軸に示す応力値は下方への印加応力を負の応力値と定義して示してあるが、このように弾性率の小さい低誘電率有機絶縁膜とより弾性率の高い無機絶縁膜とを積層した構造においては、上層膜３４および中間層膜３３には実質的な応力の集中はなく、低誘電率膜３２中に応力が集中することがわかる。
このような低誘電率層間絶縁膜中への応力の集中の結果、図３に示すように低誘電率下層膜３２中のＣｕパターン３２Ａは変形し、特に膜中の応力がＣｕパターンの破壊靭性値を超えると塑性変形を生じてしまう。この場合、印加応力が解除されると低誘電率膜３２は緩やかに元の状態に戻るが、Ｃｕパターン３２Ａは当初の状態に復元せず、その結果、配線パターンの間に隙間３２Ｘなどの欠陥が生じてしまう。
一般にＣＶＤ−ＳｉＯ2膜などの無機絶縁膜は６０〜７０ＧＰａ程度の大きなヤング率を有しているのに対し、有機系の低誘電率膜は膜密度が低いため、数ＧＰａ程度のヤング率しか有していない。例えば前記登録商標名ＳｉＬＫで広く使われている芳香族炭化水素膜は２．５ＧＰａ程度のヤング率しか有していない。またプラズマＣＶＤ法で形成されるＳｉＯＣ膜でも、３．０以下の比誘電率を有し低誘電率層間絶縁膜として使われる膜、例えばNovellus社から登録商標名Coralで市販されている低誘電率プラズマＣＶＤ−ＳｉＯＣ膜、あるいはApplied Materials社から登録商標名Black
Diamondで市販されている低誘電率プラズマＣＶＤ−ＳｉＯＣ膜、あるいはＡＳＭ社から登録商標名Ａｕｒｏｒａで市販されている低誘電率プラズマＣＶＤ−ＳｉＯＣ膜なども、２０ＧＰａ以下のヤング率しか有していない。これに対し、ワイヤボンディング工程では０．１〜０．２ＧＰａの応力が半導体装置に印加される。
このような外部応力による多層配線構造あるいは活性素子の破損の問題は、図１の従来の構成のように、素子領域１１Ａあるいはその上の多層配線構造を、ワイヤボンディングが行われる電極パッド直下の領域を避けて形成することで回避することが一応可能ではある。しかし、最近の一辺の長さが１００μｍを切るような超小型半導体集積回路チップ、例えば一辺の長さが２５μｍの超小型半導体集積回路チップの場合、あるいはチップ全面にわたり活性素子が形成される高機能半導体集積回路チップの場合、図４に示すように素子領域１１Ａあるいはその上の多層配線構造の直上に電極パッド２２を形成せざるを得ない状況が生じつつある。このような場合には、図２および図３で説明したワイヤボンディング工程に伴う応力による多層配線構造の変形および断線は深刻な問題となる。
またこのような低誘電率層間絶縁膜への応力集中による多層配線構造の変形および断線の問題は、多数の半導体集積回路装置が形成されたウェハをダイシングする際においても生じる可能性がある。すなわちこの場合には、ダイシングソーの応力が上層の大きな弾性率を有する多層配線構造を介して低誘電率層間絶縁膜を有する多層配線構造に作用する。
そこで本発明上記の課題を解決した、新規で有用な半導体装置を提供することを概括的課題とする。
本発明のより具体的な課題は、低誘電率層間絶縁膜を含む多層配線構造を有する半導体装置において、低誘電率層間絶縁膜への応力集中を抑制できる素子構造を提供することにある。
本発明は上記の課題を、基板と、前記基板上に形成された第１の多層配線構造と、前記第１の多層配線構造上に形成された第２の多層配線構造とを備え、前記第１の多層配線構造は第１の層間絶縁膜と前記第１の層間絶縁膜中に含まれる第１の配線層とを含み、前記第２の多層配線構造は第２の層間絶縁膜と前記第２の層間絶縁膜中に含まれる第２の配線層とを含み、前記第１の多層配線構造は、前記基板表面から少なくとも前記第２の多層配線構造に達する支柱を含み、前記第１の配線層は、前記支柱を避けて形成されていることを特徴とする半導体装置により、解決する。本発明によれば、比誘電率が典型的には３．０以下でヤング率が３０ＧＰａ以下の低誘電率層間絶縁膜を使った第１の多層配線構造と、比誘電率が３．０以上でヤング率が３０ＧＰａ以上の層間絶縁膜を使った第２の多層配線構造とを基板上において積層した構造の半導体装置において、ワイヤボンディングなどの際における前記第１の多層配線構造中の微細な配線パターンへの応力の印加が、少なくとも前記第１の多層配線構造中に支柱を形成することにより抑制される。これに伴い、多層配線構造中の微細な配線パターンの変形や断線が回避される。
本発明はまた上記の課題を、少なくとも２層以上の配線層を、基板上においてビア層を介して積層した多層配線構造において、前記各々の配線層は層間絶縁膜と、前記層間絶縁膜中に形成された配線パターンとよりなり、前記ビア層は層間絶縁膜と、前記層間絶縁膜中に形成されたビアプラグとよりなり、一のビアプラグは、前記一のビアプラグを含むビア層上の配線層中の配線パターンと、前記一のビアプラグを含むビア層下の配線層中の配線パターンとを接続し、前記多層配線構造中を貫通して前記基板表面に到達する支柱の一部を構成し、前記ビア層を構成する層間絶縁膜は、前記ビア層上下の配線層を構成する層間絶縁膜のいずれよりも小さな膜厚と大きな弾性率とを有することを特徴とする多層配線構造により、あるいはかかる多層配線構造を有する半導体装置により、解決する。本発明によれば、低誘電率層間絶縁膜を使った多層配線構造において、ビア層に前記低誘電率層間絶縁膜よりも大きな弾性率を有する絶縁膜を、前記低誘電率層間絶縁膜よりも小さな膜厚で形成することにより、多層配線構造中における配線層への応力の集中を回避することが可能になる。
本発明はまた上記の課題を、基板と、前記基板上に形成された多層配線構造とよりなり、前記多層配線構造は、少なくとも２層以上の配線層を、ビア層を介して積層してなり、前記各々の配線層は層間絶縁膜と、前記層間絶縁膜中に形成された配線パターンとよりなり、前記ビア層は層間絶縁膜と、前記層間絶縁膜中に形成されたビアプラグとよりなり、前記多層配線構造中には、前記少なくとも２層以上の配線層とビア層中の配線パターンおよびビアプラグにより複数の支柱が、前記多層配線構造を貫通して前記基板表面に達するように形成されており、前記多層配線構造中には、前記複数の支柱の間に、前記少なくとも２層以上の配線層とビア層中の配線パターンおよびビアプラグにより、前記多層配線構造中を対角線状に、連続的に延在する補強構造が形成されていることを特徴とする半導体装置により、解決する。本発明によれば、基板上に形成される低誘電率多層配線構造中に、前記基板表面に到達するように複数の支柱を形成し、さらに前記複数の支柱の間に対角線状に補強構造を形成することにより、半導体装置の外部応力に対する耐性を向上させることが可能になる。
本発明によれば、比誘電率が典型的には３．０以下でヤング率が３０ＧＰａ以下の低誘電率層間絶縁膜を使った第１の多層配線構造と、比誘電率が３．０以上でヤング率が３０ＧＰａ以上の層間絶縁膜を使った第２の多層配線構造とを基板上において積層した構造の半導体装置において、ワイヤボンディングなどの際における前記第１の多層配線構造中の微細な配線パターンへの応力の印加が、少なくとも前記第１の多層配線構造中に支柱を形成することにより抑制される。これに伴い、多層配線構造中の微細な配線パターンの変形や断線が回避される。
さらに本発明によれば、低誘電率層間絶縁膜を使った多層配線構造において、ビア層に前記低誘電率層間絶縁膜よりも大きな弾性率を有する絶縁膜を、前記低誘電率層間絶縁膜よりも小さな膜厚で形成することにより、多層配線構造中における配線層への応力の集中を回避することが可能になる。
さらに本発明によれば、基板上に形成される低誘電率多層配線構造中に、前記基板表面に到達するように複数の支柱を形成し、さらに前記複数の支柱の間に対角線状に補強構造を形成することにより、半導体装置の外部応力に対する耐性を向上させることが可能になる。
［第１実施例］
図５は、本発明の第１実施例による半導体集積回路装置１００の構成を示す。
図５を参照するに半導体集積回路装置１００はＳＴＩなどの素子分離構造１０１Ｃにより素子領域１０１Ａ，１０１Ｂを画成されたＳｉ基板１０１上に形成されており、前記素子領域１０１ＡにおいてはＳｉ基板１０１上にゲート絶縁膜を介して一対の側壁絶縁膜を有するゲート電極１０２Ａが形成されており、前記Ｓｉ基板１０１中には前記ゲート電極１０２Ａの両側に拡散領域１０１ａ，１０１ｂが形成されている。同様に前記素子領域１０１ＢにおいてはＳｉ基板１０１上にゲート絶縁膜を介して一対の側壁絶縁膜を有するゲート電極１０２Ｂが形成されており、前記Ｓｉ基板１０１中には前記ゲート電極１０２Ｂの両側に拡散領域１０１ｃ，１０１ｄが形成されている。
前記ゲート電極１０２Ａ，１０２Ｂは前記Ｓｉ基板１０１上に形成されたＳｉＬＫなど、典型的には比誘電率が３．０を切る低誘電率層間絶縁膜１０３により覆われており、前記層間絶縁膜１０３上にはＣｕ配線パターン１０４Ａ，１０４Ｂ，１０４Ｃおよび１０４Ｄを含む同様な低誘電率層間絶縁膜１０４が形成されている。図１の例と同様に、前記Ｃｕ配線パターン１０４Ａ，１０４Ｂ，１０４Ｃ，１０４Ｄはそれぞれのコンタクトホール１０４ａ，１０４ｂ，１０４ｃ，１０４ｄを介して対応する拡散領域１０１ａ，１０１ｂ，１０１ｃ，１０１ｄに電気的に接続されている。
前記低誘電率層間絶縁膜１０４上には同様な低誘電率層間絶縁膜１０５，１０６，１０７が順次積層されており、前記低誘電率層間絶縁膜１０５中にはＣｕ配線パターン１０５Ａ〜１０５Ｄが、前記低誘電率層間絶縁膜１０６中にはＣｕ配線パターン１０６Ａ〜１０６Ｄが、さらに前記低誘電率層間絶縁膜１０７中にはＣｕ配線パターン１０７Ａ〜１０７Ｄが、順次形成されている。これらの配線パターンは、図示を省略したビアプラグにより、所望の回路パターンに従って相互に接続されている。
先にも説明したように、前記低誘電率層間絶縁膜１０３〜１０７としてＳｉＬＫを使った場合には、これらの層間絶縁膜のヤング率は２．５ＧＰａ程度にしかならない。
さらに図５の構造では前記層間絶縁膜１０７上にプラズマＣＶＤ法により、ＳｉＯ2膜あるいはＳｉＯＣ膜よりなる層間絶縁膜１０８および１０９が順次堆積され、前記層間絶縁膜１０８中にはＣｕあるいはＡｌ合金よりなる配線パターン１０８Ａ〜１０８Ｄが形成されている。また前記層間絶縁膜１０９中には同様な配線パターン１０９Ａ〜１０９Ｄが形成されている。これらの配線パターンは、所望の回路パターンに従って相互に接続されている。
図５の構造ではさらに前記層間絶縁膜１０９上にプラズマＣＶＤ法により形成されたＳｉＯＣ膜あるいはＳｉＯ2膜よりなる絶縁膜１１０が形成され、前記ＳｉＯＣ膜１１０上にはワイヤボンディングのためのコンタクトパッド１１１が形成されている。図示の例では、前記コンタクトパッドは前記パッシベーション膜１１０中のコンタクトプラグ１１０Ｖを介して配線パターン１０９Ｂに接続されている。図５の構造において前記層間絶縁膜１０８〜１１０は、６０〜７０ＧＰａのヤング率を有する。
図５の半導体集積回路装置１００では、さらに前記素子分離構造１０１Ｃ上に、前記素子分離構造１０１Ｃからコンタクトパッド１１１まで連続して、一直線上を延在する支柱Ｐ１００が形成されている。
本実施例において前記支柱Ｐ１００は、各層間絶縁膜中において、層間絶縁膜中に形成される配線パターンおよびビアプラグと同時に形成され、従って支柱Ｐは各層間絶縁膜中において、層間絶縁膜中の配線パターンおよびビアプラグと同じ層構造を有している。
すなわち前記層間絶縁膜１０３および１０４中において支柱Ｐ１００は配線パターン１０４Ａ〜１０４Ｄと同一レベルに形成されたＣｕパターン１０４Ｐとビアプラグ１０４ａ〜１０４ｄと同一レベルに形成されたＣｕプラグ１０４ｐとよりなり、前記層間絶縁膜１０５中においては配線パターン１０５Ａ〜１０５Ｄと同一レベルに形成されたＣｕパターン１０５Ｐとビアプラグ１０５ａ〜１０５ｄと同一レベルに形成されたＣｕプラグ１０５ｐとよりなる。さらに前記支柱Ｐ１００は前記層間絶縁膜１０６中においては配線パターン１０６Ａ〜１０６Ｄと同一レベルに形成されたＣｕパターン１０６Ｐとビアプラグ１０６ａ〜１０６ｄと同一レベルに形成されたＣｕプラグ１０６ｐとよりなり、前記層間絶縁膜１０７中においては配線パターン１０７Ａ〜１０７Ｄと同一レベルに形成されたＣｕパターン１０７Ｐとビアプラグ１０７ａ〜１０７ｄと同一レベルに形成されたＣｕプラグ１０７ｐとよりなる。また前記支柱Ｐ１００は前記層間絶縁膜１０８中においては配線パターン１０８Ａ〜１０８Ｄと同一レベルに形成されたＣｕパターン１０８Ｐとビアプラグ１０８ａ〜１０８ｄと同一レベルに形成されたＣｕプラグ１０８ｐとよりなり、前記層間絶縁膜１０９中においては配線パターン１０９Ａ〜１０９Ｄと同一レベルに形成されたＣｕパターン１０９Ｐとビアプラグ１０９ａ〜１０９ｄと同一レベルに形成されたＣｕプラグ１０９ｐとよりなる。
さらに図５の構造では前記支柱Ｐ１００は、前記パッシベーション膜１１０中に形成されたプラグ１１０Ｐにより、前記コンタクトパッド１１１の下面に係合している。
このように前記支柱Ｐ１００を構成する部材１０４Ｐ〜１１０Ｐおよび１０４ｐ〜１０９ｐは先にも説明したように一直線上に配列されており、前記コンタクトバッド１１１にワイヤボンディングの際に応力が印加された場合、支柱Ｐ１００はこの応力を効果的に支えることが可能である。
図６は、先に説明した図３のモデルにおいて、図５と同様な支柱を、０．１４×０．１４μmのサイズで設けた場合の、構造中に生じる応力分布を示す。ただし図６中、先に図２で説明した、支柱を設けない場合の応力分布を曲線Ａで、支柱を設けた場合の応力分布を曲線Ｂで示してある。
図６を参照するに、曲線Ａに示される低誘電率膜中における応力の集中が、支柱を設けることにより効果的に回避されているのがわかる。
図７（Ａ）〜図８（Ｅ）は、図５の半導体集積回路装置１００の製造工程の一部を示す図である。
図７（Ａ）を参照するに、図５で説明した低誘電率層間絶縁膜１０４中にはＣｕ配線パターン１０４ＣおよびＣｕビアプラグ１０４ｃの他に、前記支柱Ｐの一部を構成するＣｕ支柱パターン１０４ＰおよびＣｕ支柱プラグ１０４ｐが形成されており、前記層間絶縁膜１０４上には次の層間絶縁膜１０５が、典型的にはＳｉＣよりなるバリア膜１０５Ｓを介して形成されている。なお前記層間絶縁膜１０４中においてＣｕ配線パターン１０４ＣおよびＣｕビアプラグ１０４ｃ、およびＣｕ支柱パターン１０４ＰおよびＣｕ支柱プラグ１０４ｐは、典型的にはＴａＮなどの導電性窒化物よりなるバリアメタル膜１０４ＢＭにより、層間絶縁膜１０４との界面が覆われている。
次に図７（Ｂ）の工程において前記ＳｉＣ膜１０５Ｔをレジストプロセスによりパターニングして前記支柱Ｐに対応した開口部を形成し、さらに前記層間絶縁膜１０５を前記ＳｉＣ膜１０５Ｔをハードマスクにパターニングすることにより、前記層間絶縁膜１０５中にはＣｕ支柱パターン１０４Ｐを露出するビアホール１０５Ｖが形成される。
さらに図７（Ｃ）の工程において前記ＳｉＣ膜１０５Ｔをさらなるレジストプロセスによりパターニングし、次の配線パターン１０５Ｃおよび次の支柱パターン１０５Ｐにそれぞれ対応した開口部を形成し、さらにこのようにパターニングされたＳｉＣ膜１０５Ｔをマスクに前記層間絶縁膜１０５をパターニングすることにより、前記層間絶縁膜１０５中には前記Ｃｕ配線パターン１０５Ｃに対応した配線溝１０５ＧＣと、前記Ｃｕ支柱パターン１０５Ｐに対応した溝１０５ＧＰとが同時に形成される。
さらに図８（Ｄ）の工程で図７（Ｃ）の構造上にＴａＮなどよりなるバリアメタル膜１０５ＢＭを形成し、さらにその上にスパッタによりＣｕシード層１０５Ｓｄを形成する。
さらに図８（Ｅ）の工程において前記Ｃｕシード総１０５Ｓｄを電極にＣｕ層の電解めっきを行ない、前記層間絶縁膜１０５上の余分のＣｕ層を前記シード層１０５Ｓｄ、バリアメタル膜１０５ＢＭおよびハードマスク層１０５Ｔ共々、ＣＭＰ法により研磨・除去することにより、前記配線溝１０５ＧＣを充填するＣｕ配線パターン１０５Ｃと、前記溝１０５ＧＰおよび前記ビアホール１０５Ｖを充填する支柱パターン１０５Ｐおよび支柱プラグ１０５ｐが前記層間絶縁膜１０５中に形成される。このようにして形成された支柱プラグ１０５ｐは下層の支柱パターン１０４Ｐに係合し、従って、このような工程を繰り返すことにより、基板１０１からコンタクトパッド１１１まで連続して延在する支柱Ｐ１００が形成される。
さらに本発明の発明者は、図９に示す、一辺の長さが０．７μｍの多数の孤立Ｃｕパターンを０．４μｍ間隔でマトリクス状に配列したモデル多層配線構造について、支柱Ｐの密度を様々に変化させ、配線パターンに印加される応力を評価するシミュレーションを行った。
その結果、特定の層構造で比較した場合、配線層に印加される応力は全てのＣｕパターンが支柱である場合にゼロになるのは当然として、支柱Ｐが４％の面積比で形成されている場合、０．８８ＧＰａ，１６％の面積比で形成されている場合０．７９ＧＰａ，４８％の面積比で形成されている場合０．７４ＧＰａとなり、支柱Ｐを約１５％以上の面積比で形成しておけば、図５の層間絶縁膜１０３〜１０７中に形成されるＣｕ配線パターンに印加される応力を所望のレベル、今のモデルでは０．８ＧＰａ以下に抑制できることが見出された。
本実施例では支柱Ｐ１００は、コンタクトパッド１１１直下に、可能な限り多数、一様な密度で形成するのが好ましい。
なお本実施例では前記低誘電率層間絶縁膜１０３〜１０７として、ＳｉＬＫの他にＳＯＧ膜、Novellus Systems社より登録商標名Coralで市販されている低誘電率ＣＶＤ−ＳｉＯＣ膜、あるいはApplied Materials社よりBlack Diamondの登録商標名で市販されている低誘電率ＣＶＤ−ＳｉＯＣ膜、さらには低誘電率ＦＳＧ膜（いわゆるlow
ＦＳＧ膜），ＭＳＱ膜、ＨＳＱ膜、ＦＳＱ膜などを使うことも可能である。これらには、ダウコーニングシリコーン社より市販のＨＳＱ塗付膜、旭化成（株）より登録商標名ＡＬＣＡＰ−Ｅとして市販の全芳香族アリールエーテル塗付膜、ハネウエル社より登録商標名ＦＬＡＲＥで市販のアリールエーテル塗付膜、ダウケミカル社より登録商標名ＳｉＬＫで市販のアリールエーテル塗付膜、ダウケミカル社より市販のベンゾシクロブテン（ＢＣＢ）塗付膜、ダウケミカル社より市販のベンゾシクロブテン（ＢＣＢ）ＣＶＤ膜、アプライドマテリアル社より登録商標名Black Diamondで市販の無機あるいは有機ＳｉＯＣＨ−ＣＶＤ膜、富士通（株）およびトリケミカル社より市販のＦＳＱ（フッ素含有水素シルセスキオキサン）塗付膜、ＪＳＲ社より登録商標名ＬＫＤ−Ｔ２００で市販の無機あるいは有機メチルシルセスキオキサン（ＭＳＱ）塗付膜、前記Novellus Systems社より登録商標名Ｃｏｒａｌで市販の無機あるいは有機ＳｉＯＣＨ−ＣＶＤ膜、ＡＳＭ社より登録商標Auroraで市販の無機あるいは有機ＳｉＯＣＨ−ＣＶＤ膜、ハネウエル社より登録商標名ＨＯＳＰとして市販の無機あるいは有機ＭＳＱ塗付膜、ダウコーニングシリコーン社よりポーラスＨＳＱとして市販の無機ポーラス化ＨＳＱ塗付膜、住友化学（株）より登録商標名ＡＬＳ−４００として市販の有機ポーラス化アリールエーテル塗付膜、触媒化成（株）より登録商標名ＩＰＳとして市販の無機あるいは有機ＳｉＨ系ポーラス塗布膜、ハネウエル社より登録商標名Nanoglass-Ｅとして市販の無機あるいは有機ＳｉＯＣＨ塗布膜、ＪＳＲ社より登録商標名ＬＫＤ−Ｔ４００として市販の無機あるいは有機ポーラス化ＭＳＱ塗布膜、旭化成（株）より登録商標名ＡＬＣＡＰ−Ｓとして市販の無機ポーラスシリカ塗布膜、ダウケミカル社よりポーラスＳｉＬＫとして市販の有機ポーラス化アリールエーテル塗布膜、ハネウエル社よりポーラス化ＦＬＡＲＥとして市販の有機ポーラス化アリールエーテル塗付膜、神戸製鋼所よりsilica aerogelとして市販の無機高圧乾燥ポーラスシリカ膜などの、比誘電率が３．０以下の膜が含まれる。

［第２実施例］
図１０は、本発明の第２実施例による半導体集積回路装置２００の構成を示す。ただし図１０中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１０を参照するに、半導体集積回路装置２００は前記図５の半導体集積回路装置１００と類似した構成を有するが、支柱Ｐ１００の代わりに支柱Ｐ２００が低誘電率多層配線構造中のみを延在し、従って支柱Ｐの端部が前記層間絶縁膜１０８の下面を支える構成になっている点で相違している。
図１０の構成においても前記層間絶縁膜１０８〜１１０が比較的大きなヤング率を有しているため、先に図２で説明したようにコンタクトパッド１１１に印加された応力は効率的に低誘電率層間絶縁膜１０３〜１０７に伝達される。このため、前記支柱Ｐ２００を本実施例のように前記低誘電率層間絶縁膜１０３〜１０７中に形成しただけでも、前記支柱Ｐ２００は印加応力を支え、微細なＣｕ配線パターンへの応力の印加が効果的に回避される。

［第３実施例］
図１１は、本発明の第３実施例による半導体集積回路装置３００の構成を示す。ただし図１１中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１１を参照するに、本実施例ではＳｉ基板１０１中のＳＴＩ構造１０１Ｃに対応して層間絶縁膜１０３〜１１０を貫通するスルーホール３０１が形成され、前記スルーホール３０１中にはＷよりなる支柱Ｐ３００が前記ＳＴＩ構造１０１Ｃから前記コンタクトパッド１１１まで、一直線に連続して延在する。
図１２は、図１１の構造の製造工程を示す。
図１２を参照するに、前記Ｓｉ基板１０１上にダマシン工程を行うことにより層間絶縁膜１０３〜１１０までを含む積層構造が形成された後、前記層間絶縁膜１１０上にレジスト膜Ｒを形成し、これをパターニングして前記ＳＴＩ構造１０１Ｃに、前記層間絶縁膜１０３〜１１０を連続して延在し、ＳＴＩ構造１０１Ｃの表面を露出するように、前記スルーホール３０１を形成する。
さらに図１２の工程の後、前記レジスト膜Ｒを除去し、前記スルーホール３０１をＷのＣＶＤ法により形成されたＷ膜で充填し、さらに前記層間絶縁膜１１０上に残留するＷ膜をＣＭＰ工程により除去することにより、前記スルーホール３０１を充填するように、図１１で示したＷの連続的な支柱Ｐ３００が形成される。
なお、図１１の実施例の一変形例として、図１３に示すように前記スルーホール３０１を層間絶縁膜１０３〜１０７中にのみ形成し、前記スルーホール３０１をＷプラグＰ３００で充填した後、かかる構造上に層間絶縁膜１０８〜１１０およびそれぞれの配線パターンを有する多層配線構造を形成するようにしてもよい。
なお、本実施例において支柱Ｐ３００はＷプラグに限定されるものではなく、ＣＶＤ、電解めっき、無電解めっき、スパッタ等様々な成膜方法を使って形成することができ、支柱Ｐ３００の材料もＷに限定されるものではなく、ＣｕやＡｌ，Ｎｉなどの他の金属材料、あるいはＴａＮなどの窒化物、さらにはダイヤモンドやフラーレン、カーボンナノチューブなどの材料を使うことも可能である。

［第４実施例］
図１４（Ａ），（Ｂ）は、本発明の第４実施例による半導体集積回路装置の一部を示す平面図である。
先に図９で説明したように、本発明の支柱はコンタクトパッド直下に、可能な限り多数、一様な密度で形成するのが好ましい。特に微細な配線パターンへの応力集中を回避する目的から考えると、このような支柱は、配線パターンの周囲に、配線パターンを両側から支えるように配設するのが好ましい。
図１４（Ａ）は、かかる支柱の配置の例であり、配線パターン４０１の両側に支柱Ｐ４００が配列されているのがわかる。ただし支柱Ｐ４００は、前記支柱Ｐ１００〜３００のいずれかと同様な断面構造を有しており、また配線パターン４０１は前記層間絶縁膜１０３〜１０７のいずれかに形成された配線パターン、すなわち配線パターン１０４Ａ〜１０４Ｄ，１０５Ａ〜１０５Ｄ，１０６Ａ〜１０６Ｄ，１０７Ａ〜１０７Ｄのいずれかを表す。
図１４（Ｂ）は、前記配線パターン４０１の屈曲部を示す。
このような屈曲部においても、前記支柱Ｐ４００を配線パターン４０１の両側に配置することにより、配線パターン４０１への応力の印加およびこれに伴う配線パターンの変形あるいは断線の問題を効果的に回避することができる。
図１４（Ａ），（Ｂ）の例では円形断面を有する支柱Ｐ４００を使ったが、図１５（Ｃ）あるいは１５（Ｄ）の変形例に示すように矩形断面を有する支柱Ｐ４１０を使うことも可能である。
図１５（Ｃ）を参照するに、図示の構成では支柱Ｐ４１０は平面図上で配線パターン４０１の両側において配線パターン４０１に沿って延在し、前記配線パターン４０１に印加される応力を支える。
図１５（Ｄ）は図１５（Ｃ）の構造を配線パターン４０１の屈曲部について示すが、この場合には前記矩形断面の支柱Ｐ４１０が配線パターン４０１の一方の側において配線パターン４０１に沿って延在するように配置されると同時に、他方の側に矩形の支柱Ｐ４１１が形成されているのがわかる。

［第５実施例］
図１６は本発明の第５実施例による半導体チップ領域５００1〜５００4の構成を示す。
図１６を参照するに半導体チップ領域５００1〜５００4はシリコンウェハ上にスクライブライン５０１により、個々の半導体チップに対応して画成されている。
以下では、半導体チップ領域５００1についてのみ説明する。
図１６を参照するに、半導体チップ領域５００1では前記スクライブライン５０１に沿って、例えば図５の支柱Ｐ１００と同様な断面構造を有する壁Ｐ５００が、前記半導体チップ領域５００1の外周を連続して囲むように形成されている。
このようにして形成された壁Ｐ５００は半導体チップ内部への水分やガスの侵入を阻止する耐湿リングとして作用するが、同時にシリコンウェハを前記スクライブライン５０１に沿ってダイシングソーにより切断する際にチップ内部の低誘電率層間絶縁膜中に埋設された微細な配線パターンに印加される応力を阻止する機能をも果たす。
なお、以上の各実施例の説明では多層配線構造中に形成される支柱は、ＳＴＩ構造１０１Ｃ上に形成されていたが、本発明はかかる特定の構成に限定されるものではなく、前記支柱はＳｉ基板上の他の絶縁膜上に、あるいはＳｉ基板表面上に直接に形成することも可能である。ただし拡散領域など、活性領域を避けるのが好ましい。
また本発明は前記低誘電率層間絶縁膜１０３〜１０７中の配線パターンがＣｕ配線パターンである場合に限定されるものではなく、これらがＣｕ合金よりなる配線パターン、あるいはＡｌあるいはＡｌ合金よりなる配線パターンの場合にも適用可能である。同様に本発明は前記層間絶縁膜１０８〜１０９中の配線パターンがＣｕ配線パターンである場合に限定されるものではなく、これがＣｕ合金よりなる配線パターン、あるいはＡｌあるいはＡｌ合金よりなる配線パターンの場合にも適用可能である。

［第６実施例］
本発明の発明者は本発明の第６実施例において、先に図５で説明した本発明第１実施例の半導体集積回路装置１００を基に、図５のLow-K多層配線構造を図１７に示すようにＣｕ配線層１Ａを形成されたヤング率が１０ＧＰａの低誘電率層間絶縁膜１（ＳｉＬＫ（登録商標）と、Ｃｕビアプラグ１２Ａを形成されたヤング率が２０ＧＰａのＳｉＯＣ膜２との積層により形成し、前記層間絶縁膜１の膜厚ｈ1を２００ｎｍに設定した条件下において前記膜厚ｈ2を様々に変化させ、多層配線構造中の応力分布を求める実験を行った。
図１８は、本発明の発明者が本実施例において使った試料の構造を示す。
図１８を参照するに、前記試料は図５の場合と同様なＳｉ基板１０１上に形成されており、図１７に示す構成の配線層を４層積層し、図５の層１０４〜１０７に対応する層間絶縁膜を含む低誘電率下部多層配線構造３（Low-K)と、前記下部多層配線構造３上に形成され、プラズマＣＶＤ−ＳｉＯＣ膜を４層積層し、図５の層１０８〜１１０に対応する中間多層配線構造４（Ｐ−ＣＶＤ−ＳｉＯＣ）と、前記中間多層配線構造４上に形成され、プラズマＣＶＤ−ＳｉＯ2膜を４層積層した上部多層配線構造５とを含む。さらに前記上部多層配線構造５上にはＡｌ電極パッド６が形成されている。
図１８の構造において、前記低誘電率下部多層配線構造３、中間多層配線構造４および上部多層配線構造５中には、前記Ａｌ電極パッド６から前記Ｓｉ基板１０１の表面まで、先に図５で説明した支柱Ｐ１００と同様な支柱Ｐ１が延在している。
図１８の実験では、前記下部多層配線構造３、中間多層配線構造４および上部多層配線構造５中の配線パターンおよびビアプラグは全てＣｕより形成し、前記中間多層配線構造４においては各ＳｉＯＣ層間絶縁膜の膜厚を、ビア層まで含めて７００ｎｍ（配線層４００ｎｍ，ビア層３００ｎｍ）とし、また前記上部多層配線構造５においては各ＳｉＯ2層間絶縁膜の膜厚を、ビア層まで含めて１２００ｎｍ（配線層９００ｎｍ，ビア層３００ｎｍ）としている。
先にも説明したように上記の実験では、前記低誘電率下部多層配線構造３では、ＳｉＬＫ（登録商標）よりなる各々の低誘電率層間絶縁膜１の膜厚ｈ1を２００ｎｍに設定し、ＳｉＯＣよりなるビア層２の膜厚ｈ2を９０ｎｍ，１２０ｎｍ，１５０ｎｍ，１８０ｎｍ，２１０ｎｍ，２４０ｎｍ，２７０ｎｍ，３００ｎｍと変化させて、前記Ａｌ電極パッドにワイヤボンディング工程に対応した応力を印加した場合の応力分布を求めている。
図１９は、前記低誘電率多層配線構造３について、このようにして求められた応力分布を示す。ただし図中、●はＣｕ配線パターン１Ａに印加される応力を、▲は層間絶縁膜１に印加される応力を示している。
図１９を参照するに、配線パターンに印加される応力の値が、ビア層２の膜厚ｈ2が約２００ｎｍ、すなわち層間絶縁膜１の膜厚を超えたあたりから急増をはじめることがわかる。一方、層間絶縁膜に印加される応力については、このような臨界的な応力分布の変化は見られない。
図１９より、図１８のような低誘電率多層配線構造上に従来の力学強度の大きな多層配線構造を積層した構成の半導体装置あるいは半導体集積回路装置では、低誘電率多層配線構造中の非常に微細な配線パターンに印加される応力を最小化するためには、図１７の構成においてビア層を構成するＳｉＯＣ膜２の膜厚ｈ2を、前記層間絶縁膜１の膜厚ｈ1以下に設定するのが好ましいことがわかる。
一方、図１７のような構成において前記ビア層２の膜厚ｈ2を小さくしすぎると、上層の配線層１Ａと下層の配線層１Ａとが接近し、間に寄生容量を形成するため、この観点からは、前記膜厚ｈ2は可能な限り大きいのが好ましい。このようなことから、前記膜厚ｈ2は、前記配線パターン１Ａに印加される応力の急増が始まる約２００ｎｍ程度に設定するのが好ましいと考えられる。なお、前記層間絶縁膜ｈ1の膜厚は約３００ｎｍ程度以下に設定するのが好ましい。

［第７実施例］
図２０は、本発明第７実施例による半導体集積回路装置の構成の一部を示す。ただし図２０中、先に説明した部分には対応する参照符号を付し、説明を省略する。
図２０を参照するに、本実施例では前記Ｓｉ基板１０１上に前記図５の実施例で説明した支柱Ｐ１００の代わりに、同様な構成を有する二つの支柱Ｐ１００Ａ，Ｐ１００Ｂを形成し、さらに前記支柱Ｐ１００ＡとＰ１００Ｂの間に、前記Ｃｕパターン１０４ＰおよびＣｕプラグ１０４ｐに対応して前記層間絶縁膜１０４中にＣｕパターン１０４ＸとＣｕプラグ１０４ｘを、前記Ｃｕパターン１０５ＰおよびＣｕプラグ１０５ｐに対応して前記層間絶縁膜１０５中にＣｕパターン１０５ＸとＣｕプラグ１０５ｘを、前記Ｃｕパターン１０６ＰおよびＣｕプラグ１０６ｐに対応して前記層間絶縁膜１０６中にＣｕパターン１０６ＸとＣｕプラグ１０６ｘを、さらに前記Ｃｕパターン１０７ＰおよびＣｕプラグ１０７ｐに対応して前記層間絶縁膜１０７中にＣｕパターン１０７ＸとＣｕプラグ１０７ｘを、全体としてＸ字型補強構造が形成されるように、形成する。
図２０の例では前記支柱Ｐ１００Ａ，Ｐ１００Ｂの基部にはＣｕ基部パターン１０４ＰＸが形成されており、最下部のＣｕプラグ１０４ｐは前記Ｃｕ基部パターン１０４Ｐ上にコンタクトするように形成される。
図２１（Ａ）〜（Ｄ）は、このようなＸ字型補強構造を形成された多層配線構造に対して基板面に平行に０．０７ＭＰａの応力を印加した場合の、図２０の構造中に生じる応力分布をシミュレーションにより計算した結果を示す。ただし図２１では図２０の多層配線構造６００上に先の図１８で説明したと同様な中間多層配線構造４および上部多層配線構造５、さらにＡｌ電極パッド６を形成したモデルについて、シミュレーションを行っている。その際、前記低誘電率層間絶縁膜１０４〜１０７はいずれも２．４５ＧＰａのヤング率と０．２５のポアソン比を有するものとして、また前記パターン１０４Ｘ等のＣｕ配線パターンおよびプラグ１０４ｘ等のＣｕプラグは１２７．５ＧＰａのヤング率と０．３３のポアソン比を有するものとして、また図１８において前記中間多層配線構造５を構成するＳｉＯＣ層間絶縁膜は２０ＧＰａのヤング率と０．２５のポアソン比を有するものとして、前記上部多層配線構造６を構成するＳｉＯ2層間絶縁膜（ＵＳＧ）膜は７０ＧＰａのヤング率と０．１７のポアソン比を有するものとして、さらに前記Ａｌ電極パッド６は７０ＧＰａのヤング率と０．３５のポアソン比を有するものとしてシミュレーションを行っている。前記０．０７ＭＰａの応力は、ＣＭＰ工程の際に生じる応力におおよそ対応している。
図２１（Ａ）〜（Ｄ）を参照するに、図２１（Ａ）は前記Ｘ字型の構造を形成した場合を、また図２１（Ｂ）は図２１（Ａ）の一部を拡大して示しているが、このように基板面に平行に作用する応力が印加された場合でも、前記支柱Ｐ１００Ａ，Ｐ１００Ｂに顕著な応力集中が生じることはないことがわかる。
これに対し、図２１（Ｃ）はかかるＸ字型補強構造を設けなかった場合の応力分布を、また図２１（Ｄ）は図２１（Ｃ）の一部を拡大してしましているが、この場合には支柱Ｐ１００Ａ，Ｐ１００Ｂの根元近傍に顕著な応力集中が生じているのがわかる。
このように、図２０に示すＸ字型の補強構造を設けることにより、特に基板面に平行に作用する応力に対して多層配線構造の耐性を大幅に向上させることが可能である。このような基板に平行に作用する応力は、ＣＭＰ工程の際に生じるのみならず、モールディング時、あるいはダイシング時、超音波接合を使ったボンディング時などにおいても生じる可能性がある。
さらにこのようなＸ字型の補強構造は、図１６で説明した耐湿リングに適用することも可能である。
また図２０の構成を簡素化して、図２２に示すように一方の対角線方向にのみ補強構造を形成することも可能である。このような構造では、配線パターンを形成するのに利用できる領域が増大する。図２２のその他の特徴は先に説明した通りであり、説明を省略する。
さらに図２３に示すように、このような対角線型補強構造は低誘電率多層構造中に、図２３に示すように３次元対角線状に形成することも可能である。
さらに本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

（付記１） 基板と、
前記基板上に形成された第１の多層配線構造と、
前記第１の多層配線構造上に形成された第２の多層配線構造とを備え、
前記第１の多層配線構造は第１の層間絶縁膜と前記第１の層間絶縁膜中に含まれる第１の配線層とを含み、
前記第２の多層配線構造は第２の層間絶縁膜と前記第２の層間絶縁膜中に含まれる第２の配線層とを含み、
前記第１の多層配線構造は、前記基板表面から少なくとも前記第２の多層配線構造に達する支柱を含み、
前記第１の配線層は、前記支柱を避けて形成されていることを特徴とする半導体装置。
（付記２） 前記支柱は、前記第１の多層配線構造中において前記第１の配線層と同一の層構造を有することを特徴とする付記１記載の半導体装置。
（付記３） 前記支柱は、前記第１の多層配線構造中において前記第１の配線層とは異なる組成を有することを特徴とする付記１記載の半導体装置。
（付記４） 前記支柱は、前記第２の多層配線構造の下面に係合する端部を有することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５） 前記支柱はさらに前記第２の多層配線構造中を延在し、前記第２の多層配線構造中を延在する部分では、前記第２の配線層と同一の層構造を有することを特徴とする付記１または２記載の半導体装置。
（付記６） 前記支柱はさらに前記第２の多層配線構造中を延在し、前記支柱は前記第１および第２の配線層とは異なる組成を有することを特徴とする付記１記載の半導体装置。
（付記７） 前記第２の多層配線構造上には、電極パッドが形成されていることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８） 前記支柱は、前記基板のうち前記電極パッド直下の領域において複数個、全体として前記領域の少なくとも１５％の面積を占有するように形成されることを特徴とする付記７記載の半導体装置。
（付記９） 前記基板上、前記電極パッドの直下の領域には活性素子が形成されていることを特徴とする付記７または８記載の半導体装置。
（付記１０） 前記第１の層間絶縁膜は第１のヤング率を有し、前記第２の層間絶縁膜は前記第１のヤング率よりも大きな第２のヤング率を有することを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１１） 前記第１のヤング率は３０ＧＰａ未満の値を有し、前記第２のヤング率は３０ＧＰａ以上の値を有することを特徴とする付記１０記載の半導体装置。
（付記１２） 前記第１のヤング率は、前記第２のヤング率の１／２以下であることを特徴とする付記１０または１１記載の半導体装置。
（付記１３） 前記支柱は、３０ＧＰａ以上のヤング率を有することを特徴とする付記１〜１２のうち、いずれか一項記載の半導体装置。
（付記１４） 前記第１の多層配線構造においては、前記支柱が複数個、前記第１の配線層を構成する配線パターンの両側に位置するように形成されることを特徴とする付記１〜１３のうち、いずれか一項記載の半導体装置。
（付記１５） 前記支柱は前記基板表面を連続的に延在する壁面を形成することを特徴とする付記１〜１４のうち、いずれか一項記載の半導体装置。
（付記１６） 前記支柱は、前記第１および第２の多層配線構造中を前記基板の外周に沿って連続的に延在し、耐湿リングを形成することを特徴とする付記１記載の半導体装置。
（付記１７） 前記第１の層間絶縁膜は多孔質膜よりなることを特徴とする付記１〜１６のうち、いずれか一項記載の半導体装置。
（付記１８） 前記第１の層間絶縁膜は有機膜であることを特徴とする付記１〜１６のうち、いずれか一項記載の半導体装置。
（付記１９） 前記第２の層間絶縁膜は、ＣＶＤ絶縁膜であることを特徴とする付記１〜１８のうち、いずれか一項記載の半導体装置。
（付記２０） 前記支柱は、前記基板上の素子分離構造上に設けられることを特徴とする付記１〜１９のうち、いずれか一項記載の半導体装置。
（付記２１） 前記支柱は前記基板上に複数設けられ、前記第１の多層配線構造中においては、前記複数の支柱の間に対角線的に延在する補強構造が設けられていることを特徴とする付記１〜２０のうち、いずれか一項記載の半導体装置。
（付記２２） 少なくとも２層以上の配線層を、ビア層を介して積層した多層配線構造において、
前記各々の配線層は層間絶縁膜と、前記層間絶縁膜中に形成された配線パターンとよりなり、
前記ビア層は層間絶縁膜と、前記層間絶縁膜中に形成されたビアプラグとよりなり、
前記ビアプラグは、前記ビア層上の配線層中の配線パターンと、前記ビア層下の配線層中の配線パターンとを接続し、
前記ビア層を構成する層間絶縁膜は、前記ビア層上下の配線層を構成する層間絶縁膜のいずれよりも小さな膜厚と大きな弾性率とを有することを特徴とする多層配線構造。
（付記２３） 前記上下の配線層において前記層間絶縁膜は３００ｎｍ未満の膜厚を有することを特徴とする付記２２記載の多層配線構造。
（付記２４） 前記ビア層を構成する層間絶縁膜は、約１８０ｎｍの膜厚を有することを特徴とする付記２２または２３記載の多層配線構造。
（付記２５） 基板と、
前記基板上に形成された第１の多層配線構造と、
前記第１の多層配線構造上に形成された第２の多層配線構造とを含む半導体装置であって、
前記第１の多層配線構造は、少なくとも2層以上の配線層を、ビア層を介して積層してなり、
前記各々の配線層は層間絶縁膜と、前記層間絶縁膜中に形成された配線パターンとよりなり、
前記ビア層は層間絶縁膜と、前記層間絶縁膜中に形成されたビアプラグとよりなり、
前記ビアプラグは、前記ビア層上の配線層中の配線パターンと、前記ビア層下の配線層中の配線パターンとを接続し、
前記ビア層を構成する層間絶縁膜は、前記ビア層上下の配線層を構成する層間絶縁膜のいずれよりも小さな膜厚と大きな弾性率とを有し、
前記第１の層間絶縁膜中において前記各配線層中の配線パターンおよび各ビア層中のビアプラグは、前記基板表面から前記第１の多層配線構造を貫通して連続的に延在し、少なくとも前記第２の多層配線構造に至る支柱を形成することを特徴とする半導体装置。
（付記２６） 基板と、
前記基板上に形成された多層配線構造とよりなり、
前記多層配線構造中には複数の支柱が、前記基板表面に達するように形成されており、
前記多層配線構造中には、前記複数の支柱の間に、対角線状に、補強構造が形成されていることを特徴とする半導体装置。
（付記２７） 前記多層配線構造上には別の多層配線構造が形成されており、前記多層配線構造は、その上の、前記別の多層配線構造中の層間絶縁膜よりも低い比誘電率を有する層間絶縁膜を含むことを特徴とする請求項２６記載の半導体装置。
（付記２８） 前記補強構造は、前記多層配線構造中における配線層と同一の層構造を有することを特徴とする付記２６または２７記載の半導体装置。
従来の多層配線構造を有する半導体集積回路装置の構成を示す図である。 従来の多層配線構造中における応力分布を示す図である。 図２の応力分布に対応したモデル構造を示す図である。 従来の多層配線構造を有する半導体集積回路装置において生じる問題点を説明する図である。 本発明の第１実施例による半導体集積回路装置の構成を示す図である。 本発明の効果を示す図である。 （Ａ）〜（Ｃ）は、図５の半導体集積回路装置の製造工程を示す図（その１）である。 （Ｄ）〜（Ｅ）は、図５の半導体集積回路装置の製造工程を示す図（その２）である。 本発明における支柱の分布の一例を示す図である。 本発明第２実施例による半導体集積回路装置の構成を示す図である。 本発明第３実施例による半導体集積回路装置の構成を示す図である。 図１１の半導体集積回路装置の製造工程を示す図である。 図１１の半導体集積回路装置の一変形例を示す図である。 （Ａ），（Ｂ）は、本発明の第４実施例による半導体集積回路装置の一部を示す平面図である。 （Ｃ），（Ｄ）は、本発明の第４実施例による半導体集積回路装置の一部を示す平面図である。 本発明第５実施例による半導体ウェハの一部を示す平面図である。 本発明第６実施例による多層配線構造の構成の一部を示す図である。 図１７の構成を有する多層配線構造の全体を、比較例と共に示す図である。 図１７の多層配線構造中における応力分布を示す図である。 本発明第７実施例による多層配線構造の構成を示す図である。 （Ａ）〜（Ｄ）は、図２０の多層配線構造中における応力分布を、比較例の場合と共に示す図である。 図２０の多層配線構造の一変形例を示す図である。 図２０の多層配線構造の別の変形例を示す図である。
符号の説明
１０，１００ 半導体集積回路装置
１１，３１，１０１ 基板
１１Ａ，１０１Ａ，１０Ｂ 素子領域
１１Ｂ，１０１Ｃ 素子分離構造
１１ａ，１１ｂ，１０１ａ〜１０１ｄ 拡散領域
１２ ゲート絶縁膜
１３，１０２Ａ，１０２Ｂ ゲート電極
１３ａ，１３ｂ ゲート側壁絶縁膜
１４〜１７，３２，１０３〜１０７ 低誘電率層間絶縁膜
１４Ｐ〜１４Ｑ，１６Ｐ〜１６Ｑ，１７Ｐ〜１７Ｑ，１０４ａ〜１０４ｄ，１１０Ｖ ビアプラグ
１５Ａ〜１５Ｂ，１６Ａ〜１６Ｃ，１７Ａ〜１７Ｂ，１０４Ａ〜１０４Ｄ，１０５Ａ〜１０５Ｄ，１０６Ａ〜１０６Ｄ，１０７Ａ〜１０７Ｄ 下部配線層
１８〜２１，３３〜３４ 層間絶縁膜
１８Ａ，１９Ａ，２０Ａ，１０８Ａ〜１０８Ｄ，１０９Ａ〜１０９Ｄ 上部配線層
２２，１１１ コンタクトパッド
３２Ａ 配線パターン
３２Ｘ 隙間
１０４ＢＭ ＴａＮバリアメタル
１０４Ｐ〜１０９Ｐ 支柱パターン
１０４ｐ〜１０９ｐ 支柱プラグ
１０５ＧＣ 配線パターン溝
１０５ＧＰ 支柱パターン溝
１０５Ｓ ＳｉＣバリア膜
１０５Ｓｄ Ｃｕシード層
１０５Ｔ ＳｉＣハードマスク
１０５Ｖ ビアホール
５００1〜５００4 チップ領域
５０１ スクライブライン
Ｐ１００〜Ｐ３００，Ｐ４００ 支柱
Ｐ５００ 支柱兼耐湿リング

Claims (10)

  1. 基板と、
    前記基板上に形成された第１の多層配線構造と、
    前記第１の多層配線構造上に形成された第２の多層配線構造とを備え、
    前記第１の多層配線構造は第１の層間絶縁膜と前記第１の層間絶縁膜中に含まれる第１の配線層とを含み、
    前記第２の多層配線構造は第２の層間絶縁膜と前記第２の層間絶縁膜中に含まれる第２の配線層とを含み、
    前記第１の多層配線構造は、前記基板表面から少なくとも前記第２の多層配線構造の下面に達する支柱を含み、
    前記第１の配線層は、前記支柱を避けて形成されていることを特徴とする半導体装置。
  2. 前記支柱は、前記第１の多層配線構造中において前記第１の配線層と同一の層構造を有することを特徴とする請求項１記載の半導体装置。
  3. 前記支柱は、前記第１の多層配線構造中において前記第１の配線層とは異なる組成を有することを特徴とする請求項１記載の半導体装置。
  4. 前記支柱は、前記第２の多層配線構造の下面に係合する端部を有することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  5. 前記第２の多層配線構造上には、電極パッドが形成されていることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
  6. 前記支柱は、前記基板のうち前記電極パッド直下の領域において複数個、全体として前記領域の少なくとも１５％の面積を占有するように形成されることを特徴とする請求項５記載の半導体装置。
  7. 前記第１の層間絶縁膜は第１のヤング率を有し、前記第２の層間絶縁膜は前記第１のヤング率よりも大きな第２のヤング率を有することを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
  8. 少なくとも２層以上の配線層を、基板上においてビア層を介して積層した多層配線構造において、
    前記各々の配線層は層間絶縁膜と、前記層間絶縁膜中に形成された配線パターンとよりなり、
    前記ビア層は層間絶縁膜と、前記層間絶縁膜中に形成されたビアプラグとよりなり、
    一のビアプラグは、前記一のビアプラグを含むビア層上の配線層中の配線パターンと、前記一のビアプラグを含むビア層下の配線層中の配線パターンとを接続し、前記多層配線構造中を貫通して前記基板表面に到達する支柱の一部を構成し、
    前記ビア層を構成する層間絶縁膜は、前記ビア層上下の配線層を構成する層間絶縁膜のいずれよりも小さな膜厚と大きな弾性率とを有することを特徴とする多層配線構造。
  9. 基板と、
    前記基板上に形成された第１の多層配線構造と、
    前記第１の多層配線構造上に形成された第２の多層配線構造とを含む半導体装置であって、
    前記第１の多層配線構造は、少なくとも２層以上の配線層を、ビア層を介して積層してなり、
    前記各々の配線層は層間絶縁膜と、前記層間絶縁膜中に形成された配線パターンとよりなり、
    前記ビア層は層間絶縁膜と、前記層間絶縁膜中に形成されたビアプラグとよりなり、
    前記ビアプラグは、前記ビア層上の配線層中の配線パターンと、前記ビア層下の配線層中の配線パターンとを接続し、
    前記ビア層を構成する層間絶縁膜は、前記ビア層上下の配線層を構成する層間絶縁膜のいずれよりも小さな膜厚と大きな弾性率とを有し、
    前記第１の多層配線構造中において前記各配線層中の配線パターンおよび各ビア層中のビアプラグは、前記基板表面から前記第１の多層配線構造を貫通して連続的に延在し、少なくとも前記第２の多層配線構造の下面に至る支柱を形成することを特徴とする半導体装置。
  10. 基板と、
    前記基板上に形成された多層配線構造とよりなり、
    前記多層配線構造は、少なくとも２層以上の配線層を、ビア層を介して積層してなり、
    前記各々の配線層は層間絶縁膜と、前記層間絶縁膜中に形成された配線パターンとよりなり、
    前記ビア層は層間絶縁膜と、前記層間絶縁膜中に形成されたビアプラグとよりなり、
    前記多層配線構造中には、前記少なくとも２層以上の配線層とビア層中の配線パターンおよびビアプラグにより複数の支柱が、前記多層配線構造を貫通して前記基板表面に達するように形成されており、
    前記多層配線構造中には、前記複数の支柱の間に、前記少なくとも２層以上の配線層とビア層中の配線パターンおよびビアプラグにより、前記多層配線構造中を対角線状に、連続的に延在する補強構造が形成されていることを特徴とする半導体装置。
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