CN108878441B - 一种三维半导体存储器及其制备方法 - Google Patents

Abstract

本发明提供了一种三维半导体存储器，包括衬底、第一堆叠结构、位于第一堆叠结构上的第二堆叠结构、第一堆叠结构中的第一沟道孔；第二堆叠结构中对准第一沟道孔的第二通道孔；第一通道孔和该第二通道孔之间的中间导电部和阻挡层，该阻挡层位于该中间导电层的上方，该第一沟道孔中的第一沟道层穿过该中间阻挡层与该中间导电部接触，该第二沟道层与该中间导电部接触。本发明的三维半导体存储及其制备方法，通过使第二存储层与中间导电部相互隔离，避免沟道层与中间导电部组成曲折回路，保证中间导电部的反型，提高电子迁移率。所以本发明可以提高三维存储器的编程和擦写性能。

Description

一种三维半导体存储器及其制备方法

技术领域

本发明涉及三维半导体存储器领域，尤其涉及一种具有较高可靠性的三维半导体存储及其制备方法。

背景技术

为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的通道孔中。通常通过单次刻蚀来形成堆叠层的通道孔。但是为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层。在这种趋势下，单次刻蚀的方法在处理成本上越来越高，在处理能力上越来越没有效率。

一些改进的方法尝试将堆叠层分为多个相互堆叠的堆叠结构(deck)。在形成一个堆叠结构后，先刻蚀通道孔和形成沟道结构，然后继续形成堆叠结构。沟道结构的沟道层之间通过位于二者之间共用的导电部连接。沟道层和导电部的材料通常为多晶硅。当导电部的位置或者形态不佳时，容易导致多晶硅反型(inversion)失败，从而造成多晶硅电阻过高、电子迁移率过低。这导致沟道电流降低，从而严重影响三维存储器的编程/写入性能。

发明内容

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

为了解决上述存在的问题，本发明提供了一种三维半导体存储器，包括：衬底；

位于该衬底上的第一堆叠结构，该第一堆叠结构包括多个间隔设置的第一栅极层；

垂直于该衬底的上表面的第一通道孔，该第一通道孔位于该第一堆叠结构中，该第一通道孔内设有第一沟道层；

中间导电部和中间阻挡层，该中间阻挡层位于该中间导电层的上方，该第一沟道层与该中间导电部接触；

位于该第一堆叠结构上的第二堆叠结构，该第二堆叠结构包括多个间隔设置的第二栅极层；

垂直于该衬底的上表面的第二通道孔，该第二通道孔位于该第二堆叠结构中并到达该中间阻挡层，该第二通道孔内设有第二沟道层，该第二沟道层穿过该中间阻挡层与该中间导电部接触。

在本发明的至少一个实施例中，还包括与该第二沟道孔对应的第二存储层；

该第二存储层位于该第二通道孔内部，该第二存储层的下端位于该中间阻挡层的内部。

在本发明的至少一个实施例中，该第二通道孔延伸入该中间阻挡层，并在中间阻挡层上形成凹槽。

在本发明的至少一个实施例中，该第二通道孔底部形成有贯穿该中间阻挡层的开口，该开口延伸入该中间导电部；

该第二沟道层经该开口与该中间导电部接触。

在本发明的至少一个实施例中，该中间阻挡层的材料包括金属氧化物。

在本发明的至少一个实施例中，还包括第一存储层，该第一存储层位于该第一通道孔内。

在本发明的至少一个实施例中，该第一存储层和该第二存储层分别包括依次设置的阻挡层、电荷捕获层和隧穿层。

在本发明的至少一个实施例中，还包括形成于该第一通道孔的底部的硅层，该硅层与该衬底、该第一沟道层都接触。

在本发明的至少一个实施例中，该中间导电部的材料包括多晶硅。

在本发明的至少一个实施例中，该第一栅极层和第二栅极层的材质包括氮化硅、硅、金属中的至少一种。

未解决本发明的至少一部分技术问题，本发明还提供一种三维半导体存储器的制备方法，包括：

提供半导体结构，该半导体结构包括衬底、位于该衬底上的第一堆叠结构和垂直于该衬底的上表面的第一通道孔；

在该第一通道孔内形成第一沟道层；

在该第一通道孔的顶部形成中间导电部，该中间导电部与该第一沟道层接触；

在该中间导电部上形成中间阻挡层；

在该第一堆叠结构上形成第二堆叠结构；

在该第二堆叠结构中形成延伸入中间阻挡层内的第二通道孔；

在该第二通道孔底部形成延伸入该中间导电部的开口；

在该第二通道孔内形成第二沟道层，使该第二沟道层通过该开口与该中间导电部接触。

在本发明的至少一个实施例中，该第一堆叠结构包括交替设置的多个第一材料层和多个第二材料层，该第二堆叠结构包括交替设置的多个第三材料层和多个第四材料层；

该第一材料层包括氧化硅；

该第二材料层包括氮化硅、硅、金属中的至少一种；

该第三材料层包括氧化硅；

该第四材料层包括氮化硅、硅、金属中的至少一种。

在本发明的至少一个实施例中，三维半导体存储器的制备方法还包括：

在该第一沟道层内形成第一填充层；

在该第二沟道层内形成第二填充层；

在该第二通道孔顶部形成栓塞。

在本发明的至少一个实施例中，三维半导体存储器的制备方法还包括：在该第一通道孔的底部形成硅层；

使该第一沟道层与该硅层接触。

在本发明的至少一个实施例中，还包括：

在形成第一沟道层之前，在该第一通道孔内形成第一存储层；

形成延伸入所述中间导电部的开口之前，在该第二通道孔内形成第二存储层。

在本发明的至少一个实施例中，形成该第一存储层和该第二存储层的方法包括原子层沉积。

在本发明的至少一个实施例中，：该第一存储层和该第二存储层分别包括依次设置的阻挡层、电荷捕获层和隧穿层。

在本发明的至少一个实施例中，在该第二堆叠结构上，以刻蚀方法形成该第二通道孔；

在形成该第二通道孔时，以该中间阻挡层作为刻蚀停止结构。

本发明的三维半导体存储及其制备方法，通过使第二存储层的下端位于所述中间阻挡层的内部等方法将第二存储层与中间导电部相互隔离，进而能够避免沟道层与中间导电部组成曲折回路，保证中间导电部的反型，提高电子迁移率。所以本发明可以提高三维存储器的编程和擦写性能。

附图说明

图1示出了本发明的一个实施例的三维半导体存储器的剖面结构示意图；

图2示出了本发明的一个实施例的三维半导体存储器的剖面结构的局部放大示意图；

图3示出了本发明的一个实施例的三维半导体存储器的制备方法的流程图；

图4A至图4F示出了本发明的一个实施例的三维半导体存储器的工艺步骤示意图。

附图标记说明

1-衬底；

2-第一堆叠结构；

201-第一材料层；

202-第二材料层；

203-第一栅极层；

204-第一存储层；

306-第一间隙

3-第二堆叠结构；

301-第三材料层；

302-第四材料层；

303-第二栅极层；

304-第二存储层；

306-第二间隙

4-第一通道孔；

401-第一沟道层；

402-第一填充层；

5-第二通道孔；

501-第二沟道层；

502-第二填充层；

6-中间导电部；

601-凹槽；

7-硅层；

8-中间阻挡层；

81-开口。

具体实施方式

为了让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。

首先参考图1和图2来说明本发明的一个实施例中的三维半导体存储器的结构。在这一实施例中，三维半导体存储器包括：衬底1、第一堆叠结构2、第二堆叠结构3、第一通道孔(Channel Hole)4、第二通道孔(Channel Hole)5、中间导电部6和第二存储层304。在当前的实施例中，衬底1由单晶硅制成。但是在其他的实施例中，衬底1也可由其他合适的材料制成，例如，在一些实施例中，衬底1的材质为硅、锗、绝缘体上硅薄膜(Silicon oninsulator，SOI)等。

第一堆叠结构2位于衬底1上。第一堆叠结构2的具体结构可以是多样的，在一些实施例中，该第一堆叠结构2包括多个间隔设置的第一栅极层203。相邻的两个第一栅极层203之间由一个第一材料层201隔开。每个第一栅极层203的厚度和材质可以相同也可以不同。相应的，每个第一材料层201的厚度和材质可以相同也可以不同。在一些实施例中，第一栅极层203的材料是硅(单晶硅或者多晶硅)、金属中的至少一种

值得注意的是，虽然此处第一栅极层203被描述为“栅极”但事实上，该第一栅极层203也可以是在后续步骤会被真正的栅极替代的“伪栅”因此，该第一栅极层203的材料也可以是氮化硅。在一些实施例中，多个第一材料层201为厚度相同的氧化硅层。

第二堆叠结构3位于第一堆叠结构2的上方，因此也可以被称为上部堆叠结构(Upper Deck)，相应的位于下方的第一堆叠结构2则可以被称为下部堆叠结构(LowerDeck)。与第一堆叠结构2类似的，该第二堆叠结构3也包括多个相互间隔设置的第二栅极层303。相邻的两个第二栅极层303之间由一个第三材料层301隔开。每个第二栅极层303的厚度和材质可以相同也可以不同。相应的，每个第三材料层301的厚度和材质可以相同也可以不同。在一些实施例中，第二栅极层303的材料是硅(单晶硅或者多晶硅)、金属中的至少一种

类似的，虽然第二栅极层303被描述为“栅极”但事实上，该第二栅极层303也可以是在后续步骤会被真正的栅极替代的“伪栅”因此，该第二栅极层303的材料也可以是氮化硅。在一些实施例中多个第一材料层201为厚度相同的氧化硅层。

第一堆叠结构2中具有至少一个第一通道孔4。每个第一通道孔4垂直于衬底1的上表面且第一通道孔4内设有第一沟道层401。相应的，第二堆叠结构3中具有至少一个第二通道孔5。每个第二通道孔5也垂直于衬底1的上表面且第二通道孔5内设有第二沟道层501。第一沟道层401、第二沟道层501可以以适于作为沟道的各种材料制成，且第一沟道层401、第二沟道层501的材料可以相同或者不同。在本实施例中，第一沟道层401、第二沟道层501都由多晶硅材质制成。

值得注意的是，虽然第一通道孔4在此处仅被描述为其内部设有第一沟道层401，但并不代表该第一通道孔4内部除第一沟道层401以外不能具有其他结构。在一些实施例中，该第一通道孔4内部还设有第一填充层402。类似的，第二通道孔5的内部除第二沟道层501也可以具有其他结构。在一些实施例中，该第二通道孔5内部除第二沟道层501外，还设有第二填充层502。该第一填充层402、第二填充层502的形状材质都可以是相同或者不同的。在至少一部分实施例中，该第一填充层402、第二填充层502的材料是氧化硅。在其他的实施例中，该第一填充层402、第二填充层502可以是由其他绝缘材料制成的。填充层402和502既可以是实心的，也可以是中空的。

本实施例的实施例中的三维半导体存储器还包括至少一个中间导电部6和中间阻挡层8。该中间导电部6位于第一通道孔4和第二通道孔5之间，中间阻挡层8则位于中间导电部6的上方。该中间导电部6与第一沟道层401和第二沟道层501都接触。具体的，该中间导电部6的下方与第一沟道层401接触，第二沟道层501则以穿过中间阻挡层8的方式与中间导电部6接触。这样的设置使得该第一沟道层401和第二沟道层501能够相互连接。该中间导电部6可以以适于导电的各种材料制成。例如，在当前的实施例中，该中间导电部6以多晶硅制成，因此在本实施例中，该中间导电部6也可以被称为中间导电多晶硅(Inter deck Poly-Si，IDP)。

值得注意的是，以上的例子只是对本发明所提出的三维半导体存储器的一个可选的例子的说明。本发明所提出的三维半导体存储器的许多部分都可以具有多种多样的设置方式。下面以一些非限制性的例子对本发明提供的三维半导体存储器的变化中的至少一部分进行说明。

继续参考图1和图2，在本发明的至少一个实施例中，在一些实施例中，三维半导体存储器还包括第二存储层304，该第二通道孔5的下端的底面位于中间阻挡层8的内部。换言之第二通道孔5延伸入中间阻挡层8的内部，但不贯穿中间阻挡层8。第二通道孔5在该中间阻挡层8上形成凹槽601。(在图1中该凹槽601被填满，因此未标示出。除参考图2中的凹槽601外还可以参考图4D中的凹槽601)这样设置的好处在于，该第二存储层304与中间导电部6之间是被中间阻挡层7的至少一部分隔开的。这样设置的好处在于，第二沟道层501不会由于延伸入中间导电部6的第二存储层304而与中间导电部6之间形成曲折回路。较直的第二沟道层501与中间导电部6的连接关系使得中间导电部6更容易被反型，进而能够保证第一沟道层401和第二沟道层501之间良好的导电性。相比之下，若第二存储层304与中间导电部6之间接触，甚至第二存储层304延伸入中间导电部6的内部，则可能会导致第二存储层304延伸入中间导电部6的部分而导致中间导电部6反型(inversion)失败，进而导致第一沟道层401和第二沟道层501之间导电性不良。

参考图2，在一些实施例中，第二通道孔5的底部还形成有贯穿中间阻挡层8的开口81。该开口81延伸入中间导电部6的内部。这样的设置使得第二沟道层501能够经开口81实现与中间导电部6的接触，进而通过中间导电部6与第一沟道层401连接。

本发明的实施例的三维半导体存储器的结构如上所述，其中并未对中间阻挡层8的材料进行描述，这是因为中间阻挡层8的材料可以在任何适于作为阻挡层的材料(例如不具有导电性的材料)中进行选择。优选的，可以选择适于作为刻蚀停止层的材料来制作中间阻挡层8。这些材料至少包括金属氧化物，例如氧化铝。

虽然本发明的实施例的三维半导体存储器的结构如上所述，但事实上在本发明的至少一部分实施例中，三维半导体存储器还可具有更多的结构。继续参考图1和图2，在本发明一部分实施例中，三维半导体存储器还具有第一存储层204。第一存储层204是位于第一通道孔4的内部的。

上述实施例中并未对第一存储层204、第二存储层304的具体结构进行描述，这是因为该第一存储层204、第二存储层304的具体结构可以是多样的。在一些实施例中，该第一存储层204、第二存储层304的分别包括依次设置的阻挡层、电荷捕获层、隧穿层。阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。三者可以形成具有例如氮氧化硅-氮化硅-氮氧化硅SiON/SiN/SiON)多层结构的第一存储器层。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电系数)氧化层。此外，该第一存储层204、第二存储层304除了包括阻挡层、电荷捕获层和隧穿层之外，还可以具有或者不具有其他的层或者其他结构。此外，形成该第一存储层204、第二存储层304的具体方法也可以是多样的。例如，可以以原子层沉积(Atomic Layer Deposition，ALD)来形成第一存储层204、第二存储层304。

参考图1，可选的，第一通道孔4的底部还形成有硅层7，该硅层7的一面(图中的底面)与衬底1接触，另一面(图中为上表面则)则与第一沟道层401接触。该硅层7的材料可以是多样的，在当前的实施例中，该硅层7是多晶硅材料制成的多晶硅层。

除了以上述实施例进行举例说明的三维半导体存储器，本发明还提供三维半导体存储器的制备方法。下面以图3和图4A至图4F来对本发明的三维半导体存储器的制备方法的一些实施例进行说明。

参考图4A，在步骤100，提供半导体结构。该半导体结构包括衬底1第一堆叠结构2和第一通道孔。在当前的实施例中，衬底1由单晶硅制成。但是在其他的实施例中，衬底1也可由其他合适的材料制成，例如，在一些实施例中，衬底1的材质为硅、锗、绝缘体上硅薄膜(Silicon on insulator，SOI)等。此处第“提供”既可以理解为制作，也可以理解为从供应商处获得等其他方式。

继续参考图4A，第一堆叠结构2可以是在衬底上形成的。在一些实施例中，该第一堆叠结构2包括交替设置的多个第一材料层201和多个第二材料层202。该多个第一材料层201和多个第二材料层202的具体形式可以是多样的。具体的：该多个第一材料层201和多个第二材料层202可以以相同或者不同的方式设置，设置的具体方法可以是化学气相沉积(Chemical Vapor Deposition)、原子层淀积技术(Atomic Layer Deposition)等。第一材料层201和多个第二材料层202的材料可以在氧化硅、氮化硅、氮氧化硅、硅、金属等材质中进行选择。在该实施例中，第一材料层201的材料是氧化硅，第二材料层202是栅极层或者伪栅极层，因此第二材料层202的材料包括氮化硅、硅、金属中的至少一种。

继续参考图4A，第一通道孔4可以是在第一堆叠结构2中形成的。该第一通道孔4被设置为垂直于衬底1。该第一通道孔4可以以刻蚀等方式制成，且该第一通道孔4的数量可以是一个或者多个。

参考图4B，在步骤200中，在第一通道孔4内形成第一存储层204。该第一存储层204可以被设置为包括依次设置的阻挡层、电荷捕获层、隧穿层。阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。三者可以形成具有例如氮氧化硅-氮化硅-氮氧化硅SiON/SiN/SiON)多层结构的第一存储器层。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电系数)氧化层。此外，该第一存储层204、以及在后续步骤中形成的第二存储层304除了包括阻挡层、电荷捕获层和隧穿层之外，还可以具有或者不具有其他的层或者其他结构。

值得注意的是，在一些实施例中可以不具有该步骤200。例如，在一些实施例中，第二材料层202是氮氧化硅制作的伪栅，在后续步骤中，该第二材料层202会被去除，此时可以利用去除第二材料层202形成的空腔来制作存储层，因而在这些实施例中可以不具有当前的步骤200。此处对步骤200的描述指示为了便于对本发明的一些实施例进行说明。

继续参考图4B，在步骤300，在第一通道孔4内形成第一沟道层401。在一些实施例中，该第一沟道层401位于第一存储层204的内部。第一沟道层401可以以适于作为沟道的各种材料制成。在本实施例中，第一沟道层401由多晶硅材质制成。

继续参考图4B，在步骤400，在第一通道孔4的顶部形成中间导电部6。形成的该中间导电部6与第一沟道层401接触。值得注意的是，在一些实施例中在形成中间导电部6之前，还可以进行更多的步骤。例如在一些实施例中，对在第一沟道层401的内部形成填充层402。该填充层402的材料可以包括绝缘材料，例如氧化硅。

参考图4C，在步骤500，在中间导电部6的上方形成中间阻挡层8。该阻挡层8形成与中间导电部6的上方的具***置可以是多样的。既可以是如图4C所示，先去除一部分中间导电部6形成凹陷后，再在凹陷结构内形成多个相互独立的中间阻挡层8。也可以是直接在中间导电部6的上方形成一个覆盖整个第一堆叠结构2的上表面的中间阻挡层。又或者，也可以是不去除中间导电部6的任何部分，而是在每个中间导电部6的上方形成一形状对应的相互独立的中间阻挡层8。

另一方面，形成中间阻挡层8的具体步骤也可以是多样的，在一些实施例中，在去除一部分中间导电部6形成凹陷后，在整个第一堆叠结构2的上表面形成一中间阻挡材料层，并使得该中间阻挡材料层填充去除一部分中间导电部6形成的凹陷。然后去除位于该凹陷以外的中间阻挡材料层，获得如图4C所示的中间阻挡层8。

参考图4D，在步骤600，在第一堆叠结构2上形成第二堆叠结构3。其中该第二堆叠结构3包括交替设置的多个第三材料层301和多个第四材料层304。该第二堆叠结构3形成的具体方式可以与第一堆叠结构2相同或者不同。具体的，第三材料层301和多个第四材料层304的厚度、材质、层数都可以与多个第一材料层201和多个第二材料层202相同或者不同。在一些实施例中，第三材料层301的材料是氧化硅，第四材料层304的材料是氮化硅、硅、金属中的至少一种。

继续参考图4D，在步骤700，在第二堆叠结构3中形成第二通道孔5。该第二通道孔5被设置为对准第一通道孔4，并且使得第二通道孔5延伸入中间阻挡层8的内部。可选的，第二通道孔5延伸入中间阻挡层8的内部，但不贯穿中间阻挡层8。因此在形成第二通道孔5之后，在中间阻挡层8上形成有凹槽601。

参考图4E，可选的，在一些实施例中还包括一第二存储层304的步骤800。在步骤800，在第二通道孔5内形成第二存储层304。该第二存储层304可以被设置为包括依次设置的阻挡层、电荷捕获层、隧穿层。阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。三者可以形成具有例如氮氧化硅-氮化硅-氮氧化硅SiON/SiN/SiON)多层结构的第一存储器层。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电系数)氧化层。此外，该第一存储层204、第二存储层304除了包括阻挡层、电荷捕获层和隧穿层之外，还可以具有或者不具有其他的层或者其他结构。

继续参考图4E，在步骤900中，形成延伸入所述中间导电部8的开口81。该开口81可以通过对第二通道孔5的底部(可能覆盖有第二存储层304)进行刻蚀形成。

继续参考图4E，在步骤1000中，在第二存储层304的内部形成第二沟道层501。该第二沟道层501通过开口81延伸入中间导电部6，从而与中间导电部6接触。

本实施例中，由于采取了先形成第二存储层304，再形成贯穿中间阻挡层8的开口81的方法，所以第二存储层不可能延伸入中间导电部6的内部。这样的设置保证了第二沟道层501与中间导电部6之间不可能形成曲折回路，较好的保证了中间导电部6和沟道层501的反形效果，从而保证第一沟道层401和第二沟道层501之间良好的导电性。

虽然本发明的三维半导体存储器的制备方法的一个实施例的情况如上所述，但本实施例的多个方面都可以具有多种变化。例如，在一些实施例中，上述步骤以不同于以上顺序的顺序进行。下面以一些非限制性的例子对这些变化中的至少一部分进行说明。

在本发明的一些实施例中还可以具有更多的步骤。参考图3和图4F，在一些实施例中，三维半导体存储器的制备方法还包括：

步骤1100在第二沟道层501的内部形成填充层502。该填充层502的材料可以包括绝缘材料，例如氧化硅。

步骤1200，在第二通道孔5的顶部形成栓塞503。该栓塞503的材料可以包括多晶硅。该栓塞503的形成方式可以是，对填充层502的顶部进行刻蚀以形成凹陷结构，在半导体结构的顶部形成多晶硅层，然后去除该多晶硅层位于凹陷结构以外的部分，并使得停留在凹陷结构以内的多晶硅作为栓塞503。

参考图4B，在本发明的一些实施例中，还包括在第一通道孔4的底部形成硅层7的步骤。该步骤可以是在第一通道孔4形成后进行的。例如，该步骤可以在第一通道孔4形成后立即进行，也可以在第一沟道层401形成后再进行。在形成硅层7的基础上，还使得第一沟道层401与硅层7接触。在一些实施例中，在第一通道孔4形成后先形成硅层，然后在形成第一沟道层401。因此在该实施例中，在形成第一沟道层401的过程中使得第一沟道层401与硅层7接触。

以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。

例如，在进行对第二通道孔5的刻蚀过程中，可以设置专门的刻蚀停止层，也可以以中间阻挡层8为刻蚀停止层。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (14)

1.一种三维半导体存储器，其特征在于，包括：

衬底；

位于所述衬底上的第一堆叠结构，所述第一堆叠结构包括多个间隔设置的第一栅极层；

垂直于所述衬底的上表面的第一通道孔，所述第一通道孔位于所述第一堆叠结构中，所述第一通道孔内设有第一沟道层；

中间导电部和中间阻挡层，所述中间阻挡层位于所述中间导电部的上方，所述第一沟道层与所述中间导电部接触；

位于所述第一堆叠结构上的第二堆叠结构，所述第二堆叠结构包括多个间隔设置的第二栅极层；

垂直于所述衬底的上表面的第二通道孔，所述第二通道孔位于所述第二堆叠结构中并到达所述中间阻挡层，所述第二通道孔内设有第二沟道层，所述第二沟道层穿过所述中间阻挡层与所述中间导电部接触；

与所述第二通道孔对应的第二存储层，所述第二存储层位于所述第二通道孔内部，所述第二存储层的下端位于所述中间阻挡层的内部且未穿过所述中间阻挡层。

2.根据权利要求1所述的三维半导体存储器，其特征在于：所述第二通道孔延伸入所述中间阻挡层，并在中间阻挡层上形成凹槽。

3.根据权利要求2所述的三维半导体存储器，其特征在于：所述第二通道孔底部形成有贯穿所述中间阻挡层的开口，所述开口延伸入所述中间导电部；

所述第二沟道层经所述开口与所述中间导电部接触。

4.根据权利要求1所述的三维半导体存储器，其特征在于：所述中间阻挡层的材料包括金属氧化物。

5.根据权利要求1所述的三维半导体存储器，其特征在于：还包括第一存储层，所述第一存储层位于所述第一通道孔内。

6.根据权利要求5所述的三维半导体存储器，其特征在于：所述第一存储层包括依次设置的阻挡层、电荷捕获层和隧穿层。

7.根据权利要求5所述的三维半导体存储器，其特征在于：还包括形成于所述第一通道孔的底部的硅层，所述硅层与所述衬底、所述第一沟道层都接触。

8.根据权利要求1所述的三维半导体存储器，其特征在于，所述中间导电部的材料包括多晶硅。

9.根据权利要求1所述的三维半导体存储器，其特征在于：所述第一栅极层和第二栅极层的材质包括氮化硅、硅、金属中的至少一种。

10.一种三维半导体存储器的制备方法，其特征在于，包括：

提供半导体结构，所述半导体结构包括衬底、位于所述衬底上的第一堆叠结构和垂直于所述衬底的上表面的第一通道孔；

在所述第一通道孔内形成第一沟道层；

在所述第一通道孔的顶部形成中间导电部，所述中间导电部与所述第一沟道层接触；

在所述中间导电部上形成中间阻挡层；

在所述第一堆叠结构上形成第二堆叠结构；

在所述第二堆叠结构中形成延伸入中间阻挡层内的第二通道孔；

在所述第二通道孔内形成第二存储层，所述第二存储层的下端位于所述中间阻挡层的内部且未穿过所述中间阻挡层；

在所述第二通道孔底部形成延伸入所述中间导电部的开口；

在所述第二通道孔内形成第二沟道层，使所述第二沟道层通过所述开口与所述中间导电部接触。

11.根据权利要求10所述的三维半导体存储器的制备方法，其特征在于，还包括：

在所述第一沟道层内形成第一填充层；

在所述第二沟道层内形成第二填充层；

在所述第二通道孔顶部形成栓塞。

12.根据权利要求10所述的三维半导体存储器的制备方法，其特征在于，还包括：在所述第一通道孔的底部形成硅层；

使所述第一沟道层与所述硅层接触。

13.根据权利要求10所述的三维半导体存储器的制备方法，其特征在于，还包括：

在形成第一沟道层之前，在所述第一通道孔内形成第一存储层。

14.根据权利要求10所述的三维半导体存储器的制备方法，其特征在于：在所述第二堆叠结构上，以刻蚀方法形成所述第二通道孔；

在形成所述第二通道孔时，以所述中间阻挡层作为刻蚀停止结构。

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