TWI615950B

TWI615950B - 製作三維記憶體元件的方法與裝置

Info

Publication number: TWI615950B
Application number: TW106130926A
Authority: TW
Inventors: 李冠儒
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-09-11
Filing date: 2017-09-11
Publication date: 2018-02-21
Also published as: TW201913967A

Abstract

本發明係提供一種製作一三維記憶體元件的方法，該三維記憶體元件包含具有垂直通道的一鑲嵌導體以及和該鑲嵌導體相連接的一連接墊，該方法包含下列步驟：提供一基板，該基板包括一底層，該底層之上配置有一多重堆疊層，且該多重堆疊層上具有一第一表面；在該第一表面上形成一犧牲層，該犧牲層具有至少兩倍於該鑲嵌導體的該垂直通道的一預定通道厚度的犧牲層厚度；在該犧牲層形成覆蓋該第一表面的多個第一區塊、以及露出該第一表面的多個第二區塊；形成一第一絕緣層以同時覆蓋該等第一區塊和該等第二區塊；進行一第一蝕刻，以在該等第一區塊中形成至少一預定連接墊結構，並且在該多重堆疊層中形成至少一垂直溝槽，其中該預定連接墊結構具有一側邊，且該側邊為該垂直溝槽之一部份；進行一第二蝕刻，以選擇性地去除該預定接墊結構；以及同時形成該連接墊和該鑲嵌導體。

Description

製作三維記憶體元件的方法與裝置

本發明係關於一種用於製作三維記憶體元件的方法與裝置；特別關於製作具有垂直通道的鑲嵌導體三維記憶體元件的方法與裝置。

為形成高密度的字元線或位元線組合，三維記憶體元件的結構常包含具有垂直通道以及連接墊的鑲嵌導體。第1圖提供包含具有垂直通道以及連接墊的鑲嵌導體的示例。如圖，三維記憶體元件100中包含鑲嵌導體110，鑲嵌導體110配置於基板101上，且具有至少一垂直通道112以及和垂直通道112相連接的連接墊114。圖中的U形結構的鑲嵌導體110實際上各具有兩個垂直通道112，各垂直通道112的一側有沿著配置垂直方向交錯配置的多個導電層130和絕緣層120，這些導電層130和絕緣層120實際上是沿著水平方向伸展。在鑲嵌導體110垂直通道112與這些導電層130和絕緣層120之間存在多重介電層140，將用以作為電荷儲存的工具。在連接墊114上方的柱狀接觸插塞160可以將信號傳送到最上方的導線170。

為了實現鑲嵌導體110結構，傳統的製程方式是透過化學沉積的方式同時形成垂直通道112相連接的連接墊114結構，化學沉積製程具有等向性，因此兩者具有相近乃至於相同的厚度。垂直通道112需要相當的薄，以利於其電性的功效；然而，當在其上方以蝕刻方式來配置接觸插塞160的製程步驟進行時，在與垂直通道112相同厚度下的連接墊114結構提供十分有限的空間條件來讓蝕刻作業恰好停在連接墊114的位置。蝕刻深度過深或過淺都將難以實現所要求的元件功效。因此，傳統的鑲嵌導體結構製作方式存在有需要改善的問題。

因此，需要發展一種能夠讓鑲嵌導體結構的水平連接部位厚度大幅增加的方法與裝置，使三維記憶體元件中形成接觸插塞的製程易於掌控。

依據本發明一觀點，提出一種製作一三維記憶體元件的方法，該三維記憶體元件包含具有垂直通道的一鑲嵌導體以及和該鑲嵌導體相連接的一連接墊，該方法包含下列步驟：提供一基板，該基板包括一底層，該底層之上配置有一多重堆疊層，且該多重堆疊層上具有一第一表面；在該第一表面上形成一犧牲層，該犧牲層具有一厚度，該厚度至少兩倍於該鑲嵌導體的該垂直通道的一預定通道厚度；在該犧牲層形成覆蓋該第一表面的多個第一區塊、以及露出該第一表面的多個第二區塊；形成一第一絕緣層以同時覆蓋該等第一區塊和該等第二區塊；進行一第一蝕刻，以在該等第一區塊中形成至少一預定連接墊結構，並且在該多重堆疊層中形成至少一垂直溝槽，其中該預定連接墊結構具有一側邊，且該側邊為該垂直溝槽之一部份；進行一第二蝕刻，以選擇性地去除該預定接墊結構；以及同時形成該連接墊和該鑲嵌導體。

依據本發明之另一觀點，提出一種製作一三維記憶體元件的方法，包含下列步驟：提供一基板，該基板包括一底層，該底層之上配置有一多重堆疊層，且該多重堆疊層上具有一第一表面；在該第一表面上形成一犧牲層；在該犧牲層形成多個區塊；形成一絕緣層以覆蓋該等區塊；進行一第一蝕刻，以在該等區塊中形成至少一預定連接墊結構，並且在該基板形成至少一垂直溝槽，其中該預定連接墊結構具有一側邊，且該側邊和該垂直溝槽相連接；進行一第二蝕刻，以自該側邊選擇性地移除該預定接墊結構，而形成一預定接墊結構空間；以及同時在該垂直溝槽和該預定接墊結構空間中填入一導電層，以形成電性相連的一連接墊和一垂直通道。

依據本發明之另一觀點，提出一種用於製作一三維記憶體元件的裝置，該三維記憶體元件包含具有垂直通道以及一連接墊的一鑲嵌導體，該連接墊和該垂直通道相連接，該裝置包含：一基板，該基板包括一底層，於該底層之上配置有一多重堆疊層，且該多重堆疊層上具有一第一表面；一犧牲層，形成於該第一表面上，且具有：和該第一表面相接觸的一接觸表面；形成於該接觸表面上的至少一預定接墊結構空間；及相對於該接觸表面的一第二表面；以及至少一垂直溝槽，形成於該第二表面和該底層之間，其中該預定連接墊結構空間具有一側邊，且該側邊為該垂直溝槽的一部分。

該裝置與方法係利用犧牲層來建構預定連接墊結構空間，用以製作包含具有垂直通道以及一連接墊的一鑲嵌導體，具有產業利用性。

本發明將可由下列實施例說明而得到充分瞭解，使熟習本技藝之人士可以據以完成之，然本發明之實施並非可由下列實施例而被限制其實施型態。

第2A/2B圖至第13A/13B圖提供本發明製作三維記憶體元件的方法與裝置一些實施方式的示意。請參閱第2A及2B圖，第2A圖為本發明的方法中完成最初步驟之後的裝置的上視圖，第2B圖為對應於第2A圖中剖面線A’A位置的一垂直方向剖面示意圖。

參閱第2B圖，其顯示在基板200上形成犧牲層210，基板200包含底層201。圖中基板200的底層201通常是在矽基板上形成具有相當厚度的絕緣層，例如矽氧化物的材質，本領域技藝人士可以了解，矽氧化物材質的底層201除了達到良好的絕緣效果，也適合在未來的蝕刻過程中扮演停止層的角色，可避免過度蝕刻。如圖，多重堆疊層203配置於於底層201之上，第一表面205位於多重堆疊層203上，對照第1圖的示意可知，位於底層201之上的多重堆疊層203包括交錯配置的多個導電層和絕緣層，常用的導電層材料例如但不限於多晶矽或金屬材料。於此以及以下的絕緣層材料可以選用例如矽氧化物，但不限於此。犧牲層210具有下表面211和上表面213，從圖中可知其下表面211緊鄰多重堆疊層203的第一表面205。製作犧牲層210的材質需要在後續的製程中易於以蝕刻方式移除，例如氮化矽容易被熱磷酸以高選擇比的條件下進行選擇性蝕刻。但本發明並不限於利用氮化矽製作犧牲層210，其他在後續的製程中易於以選擇性蝕刻方式移除的材料皆可。

值得一提的是，犧牲層210的厚度D可以是鑲嵌導體預定通道厚度(未顯示)的兩倍以上，好讓未來形成的連接墊具有足夠的厚度。

參閱第3A/3B圖，其顯示第2A/2B圖所示的裝置在進行下一個製程之後的示意，其中第3B圖為對應於第3A圖中剖面線A’A位置的一垂直方向剖面示意圖。圖中的犧牲層210可以透過微顯影後再蝕刻的方式(無論是乾蝕刻或溼蝕刻)而形成多個區塊，大致可區分為覆蓋於第一表面205的多個第一區塊212以及露出第一表面205的多個第二區塊214。

參閱第4A/4B圖，其顯示第3A/3B圖所示的裝置在進行下一個製程之後的示意，其中第4B圖為對應於第4A圖中剖面線A’A位置的一垂直方向剖面示意圖，而第4A圖為第4B圖中剖面線B’B位置的一水平方向剖面示意圖。如第4B圖所示，可以利用化學沉積的方式形成第一絕緣層230，以同時覆蓋該些多個區塊。第一絕緣層230包含位於第一區塊212上方的第一絕緣表層232以及位於原先第二區塊214的位置而且覆蓋的第一表面205的第一絕緣裡層234。換句話說，第一絕緣裡層234的絕緣材料填滿了原先第二區塊214所在的空間。於此以及以下的絕緣層材料可以選用例如矽的氧化物，但不限於此。

參閱第5A/5B圖，其顯示第4A/4B圖所示的裝置在經過後續製程之後的示意，其中第5B圖為對應於第5A圖中剖面線A’A位置的一垂直方向剖面示意圖，而第5A圖為第5B圖中剖面線B’B位置的一水平方向剖面示意圖。如第5B圖所示，在顯示第4A/4B圖所示的裝置上，從位於第一區塊212上方的第一絕緣表層232的適當位置經過垂直方向的深度蝕刻，例如是在垂直方向以乾蝕刻方式向下方蝕刻，在多重堆疊層203中形成多個垂直溝槽240，而在該些第一區塊212中形成多個預定連接墊結構215。各預定連接墊結構215在鄰近垂直溝槽240的一側形成側邊216，預定連接墊結構215的側邊216實際上為垂直溝槽240之一部份。如果需要，本階段的蝕刻可以如第5B圖所示深達基板200的底層201。在第5A圖所示的水平方向剖面示意圖中可以理解，垂直溝槽240具有迂迴轉折的輪廓。垂直溝槽240將用以製作具有U型剖面輪廓的鑲嵌導體。

參閱第6A/6B圖，其顯示第5A/5B圖所示的裝置在經過後續製程之後的示意，其中第6B圖為對應於第6A圖中剖面線A’A位置的一垂直方向剖面示意圖，而第6A圖為第6B圖中剖面線B’B位置的一水平方向剖面示意圖。第5A/5B圖所示的預定連接墊結構215的材質就是犧牲層210的材質，可以從其側邊216透過高選擇比的條件(例如:20:1或50:1甚至更高)下，利用垂直溝槽240的空間讓蝕刻液進入進行選擇性蝕刻，而將所有的預定連接墊結構215移除，圖中可見預定連接墊結構215被移除之後的所在位置形成的預定連接墊結構空間217，和先前的預定連接墊結構215形狀相同，且具有側邊218。

依據本發明之另一觀點，第6A/6B圖所示的是一種用於製作三維記憶體元件的裝置，該三維記憶體元件包含具有垂直通道以及水平方向的連接墊的鑲嵌導體，且連接墊和垂直通道相連接。同時參閱第2B和6B圖，圖中的裝置包含：底層201、犧牲層210、以及至少一垂直溝槽240。底層201通常是在矽基板上形成具有相當厚度的絕緣層。位於底層201之上的多重堆疊層203具有第一表面205。犧牲層210形成於第一表面205上，具有：和第一表面205相接觸的接觸表面211、形成於接觸表面211上的預定接墊結構空間217、及相對於接觸表面211的第二表面213。垂直溝槽240形成於第二表面213和底層201之間，預定連接墊結構空間217具有一側邊218，實際上是垂直溝槽240的一部分。

請參閱第14A-14C圖，其顯示本發明利用如第6B圖中的預定連接墊結構空間217來同時形成連接墊和鑲嵌導體的垂直通道結構的方法。圖中顯示一個預定連接墊結構空間217，本領域技藝人士可以了解，相同的方法適用於其他連接墊和鑲嵌導體的垂直通道結構的製作。

為了方便說明，第14A圖中的預定連接墊結構空間217除了側邊218，還具有三個內邊219A/219B/219C。側邊218可以視為一個開口，當透過等向性的沉積製程而在裝置的右側形成鑲嵌導體結構222時，鑲嵌導體結構222各部份可以具有相近的厚度。用以形成鑲嵌導體結構222的材料可以包含但不限於多晶矽或是含金屬的材料。

參閱第14B圖，隨著沉積製程的進行，所形成鑲嵌導體結構224的厚度逐漸增加，特別是從上下相對的內邊219A和219B位置所形成的鑲嵌導體結構224的部份，因為厚度增加而在預定連接墊結構空間217之中出現逐漸閉合的縫隙225。當縫隙225閉合之後，預定連接墊結構空間217中就填滿了導電材料，成為實體的連接墊裝置，而鑲嵌導體結構224沿著垂直方向的部位就可以視為垂直通道的部分。從圖中可知，由於實體的連接墊裝置是在預定連接墊結構空間217的上下內邊219A和219B位置同時沉積形成，目前所形成的連接墊裝置的厚度相當於垂直通道厚度的兩倍。

參閱第14C圖，當沉積製程繼續進行，所形成鑲嵌導體結構226的厚度持需增加。為了讓所形成鑲嵌導體垂直通道的厚度符合設計規格，可以利用反蝕刻的方式使得垂直通道的厚度達到預定通道厚度T。本領域技藝人士從以上的說明可以理解，本發明製作三維記憶體元件的方法可以使犧牲層210的厚度設定為預定通道厚度T的至少兩倍或更多，再利用預定連接墊結構空間217來製作連接墊，最終使得所形成的連接墊厚度是預定通道厚度T的兩倍以上。如此一來，連接墊的厚度就足以提供後續形成接觸插塞的製程易於掌控。

參閱第7A/7B圖，其顯示第6A/6B圖所示的裝置在經過後續製程之後的示意，其中第7B圖為對應於第7A圖中剖面線A’A位置的一垂直方向剖面示意圖，而第7A圖為第7B圖中剖面線B’B位置的一水平方向剖面示意圖。經過以上關於第14A-14C圖的介紹之後，透過類似的製程，第6A/6B圖中的垂直溝槽240側壁和預定連接墊結構空間217中被填入導電材料(例如多晶矽或金屬材料)以形成鑲嵌導體250的垂直通道258和連接墊256。從另一觀點來看，由於兩者相連接，連接墊256也可視為鑲嵌導體250的一部分。依據本發明另一實施例，鑲嵌導體250實際上可包含多重介電層252和鑲嵌導電層254。多重介電層252可選擇由交互堆疊的矽氧化物和氮氧化物(例如ONO、ONONO或BE-SONONOS)所形成，中間可用以存取電荷。鑲嵌導電層254則可以用作位元線或共源極線(common source line)。在第7A/7B圖中的鑲嵌導體250由多個U字型鑲嵌導體透過最上層的部分彼此導通，所以需要後續的處理來界定各條鑲嵌導體。

參閱第8A/8B圖，其顯示第7A/7B圖所示的裝置在經過後續製程之後的示意，其中第8B圖為對應於第8A圖中剖面線A’A位置的一垂直方向剖面示意圖，而第8A圖為第8B圖中剖面線B’B位置的一水平方向剖面示意圖。形成鑲嵌導體250的初步結構之後，需要再透過化學沉積製程而將絕緣物質填入垂直溝槽240中所剩餘的空隙中，而形成隔絕相鄰垂直通道258的第一垂直絕緣層262以及覆蓋於最上方的水平絕緣層260。

參閱第9A/9B圖，其顯示第8A/8B圖所示的裝置在經過後續製程之後的示意，其中第9B圖為對應於第9A圖中剖面線A’A位置的一垂直方向剖面示意圖，而第9A圖為第9B圖中剖面線B’B位置的一水平方向剖面示意圖。如第9B圖所示，透過蝕刻過程，可以將水平絕緣層260連同水平位置高於連接墊256的所有物質一併移除，使得鑲嵌導體250由多個U字型鑲嵌導體之間不再透過最上層的部分彼此導通。蝕刻過程中為了確實移除水平位置高於連接墊256的鑲嵌導體250的部分，第一垂直絕緣層262的最上方可能會受到連帶的蝕刻。

參閱第10A/10B圖，其顯示第9A/9B圖所示的裝置在經過後續製程之後的示意，其中第10B圖為對應於第10A圖中剖面線A’A位置的一垂直方向剖面示意圖，而第10A圖為第10B圖中剖面線B’B位置的一水平方向剖面示意圖。在移除高於連接墊256位置的鑲嵌導體250材料之後，再沉積一層第二絕緣表層270同時將第一垂直絕緣層262的最上方被蝕刻所留下的少許空隙填滿為第二絕緣裡層272。依照第10B圖所示，目前圖中共有4個U字型鑲嵌導體250，兩兩透過共通的連接墊256相連。

參閱第11A/11B圖，其顯示第10A/10B圖所示的裝置在經過後續製程之後的示意，其中第11B圖為對應於第11A圖中剖面線A’A位置的一垂直方向剖面示意圖，而第11A圖為第11B圖中剖面線B’B位置的一水平方向剖面示意圖。在完成第10A/10B圖所示的裝置結構之後，透過微顯影製程再以乾蝕刻去除不需要的鑲嵌導體250結構，而形成多個較深的垂直溝槽280。至此，所形成的鑲嵌導體250結構即為本發明三維記憶體元件中所需要的部分，例如作為字元線或是共源極線的鑲嵌導電層254，以及配置於字元線一側的多重介電層252。

參閱第12A/12B圖，其顯示第11A/11B圖所示的裝置在經過後續製程之後的示意，其中第12B圖為對應於第12A圖中剖面線A’A位置的一垂直方向剖面示意圖，而第12A圖為第12B圖中剖面線B’B位置的一水平方向剖面示意圖。透過類似第8A/8B圖所示的化學沉積製程，讓絕緣材料填入第11A/11B圖所示的垂直溝槽280中而形成第二垂直絕緣層292，並在裝置上方形成第三絕緣表層294。第二垂直絕緣層292和第三絕緣表層294共同構成第三絕緣層290。參閱第12A圖，依據本發明一實施例，裝置的上方和下方在另外的製程中以矽氧化物和氮氧化物材料交互堆疊分別形成串列選擇線SSL和接地選擇線GSL。

參閱第13A/13B圖，其顯示第12A/12B圖所示的裝置在經過後續製程之後的示意，其中第13B圖為對應於第13A圖中剖面線A’A位置的一垂直方向剖面示意圖，而第13A圖為第1B圖中剖面線B’B位置的一水平方向剖面示意圖。第13A圖上方的串列選擇線SSL結構和下方的接地選擇線GSL結構在另外的製程中形成，另外在各個連接墊256的上方先透過蝕刻先後貫穿第三絕緣表層294、第二絕緣表層270和第一絕緣表層232，最終到達連接墊256的位置而形成孔穴，再於孔穴中填入導電材料而形成接觸插塞299。至此，三維記憶體元件的基本裝置結構已經大致的實現。

如前開關於第14A/14B/14C圖的介紹，本發明製作三維記憶體元件的方法可利用犧牲層210的厚度D設定為預定通道厚度T的至少兩倍或更多，再利用預定連接墊結構空間217來製作連接墊256，最終使得所形成的連接墊256厚度是預定通道厚度T的兩倍以上。如此一來，連接墊256的厚度就足以提供後續形成接觸插塞299的製程易於掌控，充分克服傳統的三維鑲嵌導體製作過程中水平連接墊厚度不足的問題。

實施例 1. 一種製作一三維記憶體元件的方法，該三維記憶體元件包含具有垂直通道的一鑲嵌導體以及和該鑲嵌導體相連接的一連接墊，該方法包含下列步驟：提供一基板，該基板包括一底層，該底層之上配置有一多重堆疊層，且該多重堆疊層上具有一第一表面；在該第一表面上形成一犧牲層，該犧牲層具有一厚度，該厚度至少兩倍於該鑲嵌導體的該垂直通道的一預定通道厚度；在該犧牲層形成覆蓋該第一表面的多個第一區塊、以及露出該第一表面的多個第二區塊；形成一第一絕緣層以同時覆蓋該等第一區塊和該等第二區塊；進行一第一蝕刻，以在該等第一區塊中形成至少一預定連接墊結構，並且在該多重堆疊層中形成至少一垂直溝槽，其中該預定連接墊結構具有一側邊，且該側邊為該垂直溝槽之一部份；進行一第二蝕刻，以選擇性地去除該預定連接墊結構；以及同時形成該連接墊和該鑲嵌導體。 2. 如實施例1所述的方法，還包括：進行一第三蝕刻，俾使該垂直通道具有該預定通道厚度。 3. 如實施例1或2所述的方法，還包括：形成一第二絕緣層以同時覆蓋該第一絕緣層和該鑲嵌導體；以及在該連接墊上形成一接觸插塞。 4. 一種製作一三維記憶體元件的方法，包含下列步驟：提供一基板，該基板包括一底層，該底層之上配置有一多重堆疊層，且該多重堆疊層上具有一第一表面；在該第一表面上形成一犧牲層；在該犧牲層形成多個區塊；形成一絕緣層以覆蓋該等區塊；進行一第一蝕刻，以在該等區塊中形成至少一預定連接墊結構，並且在該基板形成至少一垂直溝槽，其中該預定連接墊結構具有一側邊，且該側邊和該垂直溝槽相連接；進行一第二蝕刻，以自該側邊選擇性地移除該預定接墊結構，而形成一預定接墊結構空間；以及同時在該垂直溝槽和該預定接墊結構空間中填入一導電層，以形成電性相連的一連接墊和一垂直通道。 5. 如實施例4所述的方法，其中該連接墊和該垂直通道共同構成一鑲嵌導體，該方法還包括：進行一第三蝕刻，俾使該垂直通道具有一預定通道厚度。 6. 如實施例4或5所述的方法，其中在同時在該垂直溝槽和該預定接墊結構空間中填入一導電層的步驟之前，還包括：同時在該垂直溝槽和該預定接墊結構空間中填入一多重介電層。 7. 一種用於製作一三維記憶體元件的裝置，該三維記憶體元件包含具有垂直通道以及一連接墊的一鑲嵌導體，該連接墊和該垂直通道相連接，該裝置包含：一基板，該基板包括一底層，該底層之上配置有一多重堆疊層，且該多重堆疊層上具有一第一表面；一犧牲層，形成於該第一表面上，且具有：和該第一表面相接觸的一接觸表面；形成於該接觸表面上的至少一預定接墊結構空間；及相對於該接觸表面的一第二表面；以及至少一垂直溝槽，形成於該第二表面和該底層之間，其中該預定連接墊結構空間具有一側邊，且該側邊為該垂直溝槽的一部分。 8. 如實施例7所述的裝置，其中該垂直通道具有一預定通道厚度，該預定接墊結構空間具有至少兩倍於該預定通道厚度的一高度。 9. 如實施例7所述的裝置，其中該預定接墊結構空間係經由一高選擇性蝕刻所形成。 10. 如實施例7-9其中之一所述的裝置，其中該預定連接墊結構空間和該垂直溝槽係用於同時形成該鑲嵌導體。

本發明以上述的較佳實施例與範例作為參考而揭露，讀者須了解這些例子是用於描述而非限定之意。凡習知此技藝者，在不脫離本發明的精神與範圍之下，當可做各種組合與修飾，其仍應屬在本發明專利的涵蓋範圍之內。

100‧‧‧三維記憶體元件
101/200‧‧‧基板
110/250‧‧‧鑲嵌導體
112/258‧‧‧垂直通道
114/256‧‧‧連接墊
120‧‧‧絕緣層
130‧‧‧導電層
140/252‧‧‧多重介電層
160/299‧‧‧接觸插塞
170‧‧‧導線
201‧‧‧底層
203‧‧‧多重堆疊層
205‧‧‧第一表面
210‧‧‧犧牲層
211‧‧‧下表面
212‧‧‧第一區塊
213‧‧‧上表面
214‧‧‧第二區塊
215‧‧‧預定連接墊結構
216/218‧‧‧側邊
217‧‧‧預定連接墊結構空間
219A/219B/219C‧‧‧內邊
222/224/226‧‧‧鑲嵌導體結構
225‧‧‧縫隙
230 ‧‧‧第一絕緣層
232‧‧‧第一絕緣表層
234‧‧‧第一絕緣裡層
240/280‧‧‧垂直溝槽
254‧‧‧鑲嵌導電層
260‧‧‧水平絕緣層
262‧‧‧第一垂直絕緣層
270‧‧‧第二絕緣表層
272‧‧‧第二絕緣裡層
290‧‧‧第三絕緣層
292‧‧‧第二垂直絕緣層
294‧‧‧第三絕緣表層
D‧‧‧厚度
T‧‧‧預定通道厚度
SSL‧‧‧串列選擇線
GSL‧‧‧接地選擇線

本案得藉由下列圖式之詳細說明，俾得更深入之瞭解︰第1圖係包含具有垂直通道以及連接墊的鑲嵌導體的三維記憶體元件示意圖；第2A/2B圖至第13A/13B圖是依據本發明製作三維記憶體元件的方法與裝置一組示意圖；第14A-14C圖是依據本發明製作三維記憶體元件的垂直通道與連接墊結構的方法的一組示意圖。

無

201‧‧‧底層

203‧‧‧多重堆疊層

205‧‧‧第一表面

232‧‧‧第一絕緣表層

234‧‧‧第一絕緣裡層

250‧‧‧鑲嵌導體

252‧‧‧多重介電層

254‧‧‧鑲嵌導電層

256‧‧‧連接墊

258‧‧‧垂直通道

Claims

一種製作一三維記憶體元件的方法，該三維記憶體元件包含具有垂直通道的一鑲嵌導體以及和該鑲嵌導體相連接的一連接墊，該方法包含下列步驟：提供一基板，該基板包括一底層，該底層之上配置有一多重堆疊層，且該多重堆疊層上具有一第一表面；在該第一表面上形成一犧牲層，該犧牲層具有一厚度，該厚度至少兩倍於該鑲嵌導體的該垂直通道的一預定通道厚度；在該犧牲層形成覆蓋該第一表面的多個第一區塊、以及露出該第一表面的多個第二區塊；形成一第一絕緣層以同時覆蓋該等第一區塊和該等第二區塊；進行一第一蝕刻，以在該等第一區塊中形成至少一預定連接墊結構，並且在該多重堆疊層中形成至少一垂直溝槽，其中該預定連接墊結構具有一側邊，且該側邊為該垂直溝槽之一部份；進行一第二蝕刻，以選擇性地去除該預定接墊結構；以及同時形成該連接墊和該鑲嵌導體。
如申請專利範圍第1項所述的方法，還包括：進行一第三蝕刻，俾使該垂直通道具有該預定通道厚度。
如申請專利範圍第1或2項所述的方法，還包括：形成一第二絕緣層以同時覆蓋該第一絕緣層和該鑲嵌導體；以及在該連接墊上形成一接觸插塞。
一種製作一三維記憶體元件的方法，包含下列步驟：提供一基板，該基板包括一底層，該底層之上配置有一多重堆疊層，且該多重堆疊層上具有一第一表面；在該第一表面上形成一犧牲層；在該犧牲層形成多個區塊；形成一絕緣層以覆蓋該等區塊；進行一第一蝕刻，以在該等區塊中形成至少一預定連接墊結構，並且在該基板形成至少一垂直溝槽，其中該預定連接墊結構具有一側邊，且該側邊和該垂直溝槽相連接；進行一第二蝕刻，以自該側邊選擇性地移除該預定接墊結構，而形成一預定接墊結構空間；以及同時在該垂直溝槽和該預定接墊結構空間中填入一導電層，以形成電性相連的一連接墊和一垂直通道。
如申請專利範圍第4項所述的方法，其中該連接墊和該垂直通道共同構成一鑲嵌導體，該方法還包括：進行一第三蝕刻，俾使該垂直通道具有一預定通道厚度。
如申請專利範圍第4或5項所述的方法，其中在同時在該垂直溝槽和該預定接墊結構空間中填入一導電層的步驟之前，還包括：同時在該垂直溝槽和該預定接墊結構空間中填入一多重介電層。
一種用於製作一三維記憶體元件的裝置，該三維記憶體元件包含具有垂直通道以及一連接墊的一鑲嵌導體，該連接墊和該垂直通道相連接，該裝置包含：一基板，該基板包括一底層，於該底層之上配置有一多重堆疊層，且該多重堆疊層上具有一第一表面；一犧牲層，形成於該第一表面上，且具有：和該第一表面相接觸的一接觸表面；形成於該接觸表面上的至少一預定接墊結構空間；及相對於該接觸表面的一第二表面；以及至少一垂直溝槽，形成於該第二表面和該底層之間，其中該預定連接墊結構空間具有一側邊，且該側邊為該垂直溝槽的一部分。
如申請專利範圍第7項所述的裝置，其中該垂直通道具有一預定通道厚度，該預定接墊結構空間具有至少兩倍於該預定通道厚度的一高度。
如申請專利範圍第7項所述的裝置，其中該預定接墊結構空間係經由一高選擇性蝕刻所形成。
如申請專利範圍第7-9項其中之一所述的裝置，其中該預定連接墊結構空間和該垂直溝槽係用於同時形成該鑲嵌導體。