TWI548085B - Semiconductor device - Google Patents

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TWI548085B
TWI548085B TW100133828A TW100133828A TWI548085B TW I548085 B TWI548085 B TW I548085B TW 100133828 A TW100133828 A TW 100133828A TW 100133828 A TW100133828 A TW 100133828A TW I548085 B TWI548085 B TW I548085B
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TW
Taiwan
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conductor pattern
wiring
semiconductor wafer
semiconductor device
voltage
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Application number
TW100133828A
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Toshiaki Tsutsumi
Yoshihiro Funato
Tomonori Okudaira
Tadato Yamagata
Akihisa Uchida
Takeshi Terasaki
Tomohisa Suzuki
Yoshiharu Kanegae
Original Assignee
Renesas Electronics Corp
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Publication date
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Description

半導體裝置
本發明係關於一種半導體裝置，尤其係關於一種包括振盪電路之半導體裝置。
於多種半導體裝置中，存在使用振盪電路之情形。
於日本專利特開2007-13119號公報(專利文獻1)及日本專利特開2010-10168號公報(專利文獻2)中，記載有關於包括振盪電路之半導體裝置之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2007-13119號公報
[專利文獻2]日本專利特開2010-10168號公報
為了使需要振盪電路之半導體裝置系統整體小型化，有效的是將振盪電路內置於半導體晶片內。又，若於內置有除振盪電路以外之各種電路之半導體晶片內亦內置振盪電路，則可使半導體裝置系統進而小型化。
然而，根據本發明者之研究，可知如下情況。
本發明者係對為提高振盪電路之性能而利用基準電阻之振盪電路進行研究。具體而言係對如下振盪電路進行研究：利用基準電阻而產生基準電流，根據該基準電流與振盪部之振盪頻率而產生電壓，使振盪部以與所產生之電壓 相應之頻率振盪。於如此之振盪電路中，根據基準電流與振盪頻率而產生電壓，將所產生之電壓輸入至振盪部，使振盪部以與該電壓相應之頻率振盪，藉此，可實現振盪頻率之穩定化。然而，若基準電阻之電阻值因一些要因而變動，則振盪頻率會變動，因此，期望儘可能排除基準電阻之電阻值之變動要因。
因此，本發明者在對基準電阻之電阻值之變動要因進行研究時，新發現了如下情況。
內置有振盪電路之半導體晶片係藉由樹脂材料密封而予以封裝化，但由於將半導體晶片樹脂密封而導致半導體晶片內產生應力，藉由該應力而使內置於半導體晶片之基準電阻之電阻值變動。即便藉由因樹脂密封引起之應力而產生的電阻值之變動在一般電阻元件中係不成為問題之程度之變動，在如上所述之振盪電路之基準電阻中，亦會成為振盪頻率之變動要因。即，若藉由因將半導體晶片樹脂密封而引起之應力而使內置於半導體晶片之基準電阻之電阻值變動，則會產生振盪電路之振盪頻率之變動，此事關係到降低具備振盪電路之半導體裝置之性能。
本發明之目的在於提供一種可提高半導體裝置之性能之技術。
本發明之上述及其他目的、新穎之特徵根據本說明書之描述及附圖當可明瞭。
若簡單說明本申請案中所揭示之發明中代表者之概要， 則係如下所示。
代表性實施形態之半導體裝置係具備經樹脂密封之半導體晶片者，且上述半導體晶片包括振盪電路。上述振盪電路包括：電壓-電流轉換部，其係利用基準電阻將電壓轉換成電流；電壓產生部，其係根據來自上述電壓-電流轉換部之輸入電流與振盪部之振盪頻率而產生電壓；及上述振盪部，其係以與來自上述電壓產生部之輸入電壓相應之頻率振盪。於上述電壓-電流轉換部中，藉由對上述基準電阻施加基準電壓而產生基準電流，將與上述基準電流相應之電流作為上述輸入電流而輸入至上述電壓產生部。而且，上述基準電阻係藉由上述複數個電阻器形成，該等電阻器係於由上述半導體晶片之主表面中之上述半導體晶片之上述主表面之第1邊、連結上述第1邊之一端與上述半導體晶片之上述主表面之中心之第1線、以及連結上述第1邊之另一端與上述半導體晶片之上述主表面之中心的第2線包圍而成之第1區域內，於與上述第1邊正交之第1方向延伸。
若簡單說明藉由本申請案中所揭示之發明中之代表性機構而獲得的效果，則係如下。
根據代表性實施形態，可實現半導體裝置之性能提昇。
於以下之實施形態中，為方便起見而有此需要時，分割成複數個部分或實施形態而進行說明，除特別明示之情形以外，其等並非彼此毫無關係，而係在於一者為另一者之一部分或全部之變形例、詳情、補充說明等關係。又，於以下之實施形態中，在提及要素之數量等(包括個數、數值、量、範圍等)之情形時，除特別明示之情形及理論上明確限定特定數量之情形等以外，並不限定於該特定數量，不論特定數量以上或以下，均可。進而，於以下之實施形態中，除特別明示之情形及理論上認為明顯必需之情形等以外，上述構成要素(亦包括要素步驟等)當然不一定為必需。同樣，於以下之實施形態中，當提及構成要素等之形狀、位置關係等時，除特別明示之情形及理論上認為明顯並非如此之情形等以外，實質上包括與該形狀等近似或類似者等。此對於上述數值及範圍亦相同。
以下，根據圖式而詳細說明本發明之實施形態。再者，於用以說明實施形態之所有圖中，對具有相同功能之構件標註相同符號，並省略其重複之說明。又，於以下之實施形態中，除特別需要時以外，原則上不重複同一個或相同的部分之說明。
又，於實施形態中所使用之圖式中，即便為剖面圖，有時亦為了便於看清圖式而省略影線。又，即便為平面圖，有時亦為了便於看清圖式而標註影線。
(實施形態1)
<半導體裝置之電路構成>
圖1係構成本發明之一實施形態之半導體裝置之半導體晶片(半導體裝置)CP1的平面佈局圖，且表示形成於半導體晶片CP1之電路塊等之佈局之一例。
構成本實施形態之半導體裝置之半導體晶片CP1係形成(內置)有振盪電路之半導體晶片。又，除振盪電路以外之電路亦形成(內置)於半導體晶片CP1。
若要具體地說明，則係半導體晶片CP1具有矩形狀之平面形狀，且如圖1所示，具有形成有振盪電路(與下述振盪電路OS相對應)之振盪電路區域OS1。進而，半導體晶片CP1具有形成有除振盪電路以外之電路之區域。例如，半導體晶片CP1包括：形成有RAM(Random Access Memory，隨機存取記憶體)之RAM區域RAM1、形成有邏輯電路(logic circuit)之邏輯電路區域LOG1、及形成有快閃記憶體(非揮發性記憶體)之快閃記憶體區域FLA1。進而，半導體晶片CP1包括：形成有AD/DA轉換器(Alternating current-Direct current/Direct current-Alternating current convertor，交流-直流/直流-交流轉換器)之AD/DA區域AD1、形成有I/F(Current-Frequency，電流/頻率)電路之I/F電路區域IF1、及形成有電源電路之電源電路區域PC1。又，於半導體裝置CP1之正面之周邊部(外周部)，沿半導體裝置CP1之正面之四邊(邊S1、S2、S3、S4)形成有(配置、排列)複數個焊墊電極PD。各焊墊電極PD係經由半導體裝置CP1之內部配線層而與振盪電路區域OS1、RAM區域RAM1、邏輯電路區域LOG1、快閃記憶體區域FLA1、AD/DA區域AD1、I/F電路區域IF1、電源電路區域PC1(之各電路)等電性連接。
本實施形態之半導體晶片CP1係具有振盪電路之半導體晶片，且必需具有振盪電路，但對於除振盪電路以外之電路，可視需要進行變更。
<振盪電路之構成>
圖2係表示本實施形態之半導體晶片CP1所具有之振盪電路OS之電路圖。圖3係模式性地表示振盪部4之振盪信號(頻率F)、開關SW1之開啟．關閉之切換、及電容C1之電壓(充電電壓)Vb之關係的說明圖。
圖2所示之振盪電路OS係包括：電壓-電流轉換部2、電壓產生部3、及振盪部4。該振盪電路OS係形成(內置)於上述半導體晶片CP1內。
電壓-電流轉換部(電壓-電流轉換電路部)2係利用基準電阻Rst將電壓(輸入電壓、基準電壓)轉換成電流(輸出電流、基準電流)之電路(電路部)。具體而言，若將基準電壓Va輸入至電壓-電流轉換部2之運算放大器OP1，則將基準電壓Va施加至基準電阻Rst，藉此而產生基準電流Iref(此處，Iref=Va/R1，其中R1為基準電阻Rst之電阻值)，於由複數個電晶體構成之電流反射鏡電路5中，基準電流Iref放大至N倍而成為電流(反射鏡電流)N．Iref，自電壓-電流轉換部2輸出。此處，電流N．Iref係與基準電流Iref之N倍之電流相對應。又，基準電阻Rst於電壓-電流轉換部2中，可視為將電壓(此處，為基準電壓Va)轉換成電流(此處，為基準電流Iref)之電阻。
電壓產生部3係根據來自電壓-電流轉換部2之輸入電流 (此處，為電流N．Iref)、與振盪部4之振盪頻率而產生電壓的電路(電路部)。具體而言，自電壓-電流轉換部2輸出之電流N．Iref係輸入至電壓產生部3之開關SW1。開關SW1係與電容C1、開關SW2、及開關SW3接通，且藉由控制開關SW1之開關控制信號7而開啟(導通)開關SW1僅相對於振盪部4之振盪頻率F為1/F之時間。於即將開啟開關SW1之前，開啟開關SW2而使電容C1放電(放電狀態之電容C1之充電電壓成為0V)，其後，於開關SW2關閉之狀態下開啟開關SW1，藉此，藉由經由開關SW1流入至電容C1之電流N．Iref而開始電容C1之充電。即，若開關SW1開啟1/F之時間，則藉由所輸入之電流N．Iref而使電容C1充電。若藉由電流N．Iref僅充電1/F之時間，則電容C1之電壓(充電電壓)成為電壓(充電電壓)Vb。於藉由電流N．Iref使電容C1僅充電1/F之時間之後，關閉開關SW1，此次開啟開關SW3。若開啟開關SW3，則電容C1之電壓(充電電壓)Vb輸入至運算放大器OP2。於運算放大器OP2中，亦輸入有基準電壓Vref，且輸出放大所輸入之電壓Vb與基準電壓Vref之電壓差(差量)之電壓Vc。
振盪部4係以與來自電壓產生部3之輸入電壓(此處，為電壓Vc)相應之頻率振盪之振盪部(振盪電路部)。具體而言，將自電壓產生部3(之運算放大器OP2)輸出之電壓Vc輸入至VCO(Voltage controlled Oscillator：電壓控制振盪器)8，VCO8以與該輸入電壓(此處，為電壓Vc)相應之頻率(振盪頻率)F輸出振盪信號(即，振盪)。VCO8係藉由電壓 控制振盪頻率之振盪器，若輸入至VCO之電壓Vc發生變化，則與之相應地，VCO輸出之振盪信號之頻率F亦發生變化。
振盪部4輸出振盪信號(頻率F之振盪信號)，並且亦輸出頻率回饋信號。頻率回饋信號係經由控制電路(未圖示)而轉換成開關控制信號7，該開關控制信號7控制電壓產生部3之開關SW1。具體而言，當振盪部4之振盪頻率(振盪部4輸出之振盪信號之頻率)為F時，以開關SW1之開啟時間成為1/F之方式而控制開關SW1。
於振盪部4(之VCO8)之振盪頻率F穩定之穩定狀態下，電壓產生部3之開關SW1開啟之時間為1/F，因此，電容C1藉由電流N．Iref而僅充電1/F之時間，電容C1之電壓(充電電壓)成為電壓Vb，該電壓Vb輸入至電壓產生部3之運算放大器OP2。當輸向運算放大器OP2之輸入電壓為電壓Vb時，運算放大器OP2輸出電壓Vc，振盪部4接收來自運算放大器OP2之輸入電壓Vc，輸出頻率F之振盪信號。因此，於振盪部4(之VCO8)之振盪頻率F穩定之穩定狀態下，時常藉由電壓Vc來控制振盪部4(之VCO8)，故振盪部4(之VCO8)可穩定地輸出頻率F之振盪信號。
然而，存在振盪部4(之VCO8)之振盪頻率會因一些要因而變動之情形。即，存在振盪部4(之VCO8)之振盪頻率因一些要因而較頻率F變大、或者變小之情形。
振盪部4(之VCO8)之振盪頻率較頻率F有所增加而成為F+△F(此處，將自頻率F之增加量設為△F)。此時，振盪部4 輸出之頻率回饋信號亦發生變化，與之相應地，控制開關SW1之開關控制信號7亦發生變化，因此，電壓產生部3之開關SW1藉由開關控制信號而開啟之時間成為1/(F+△F)，變得短於1/F。因此，電容C1藉由電流N．Iref而僅充電短於1/F之1/(F+△F)之時間，故電容C1之電壓(充電電壓)成為小於電壓Vb之電壓Vb-△Vb(此處，將自電壓Vb之減少量設為-△Vb)。因此，若開關SW3開啟，則電容C1之電壓(充電電壓)Vb-△Vb輸入至運算放大器OP2，運算放大器OP2接受輸入電壓為小於Vb之Vb-△Vb，輸出小於電壓Vc之電壓Vc-△Vc(此處，將自電壓Vc之減少量設為-△Vc)。因此，於振盪部4(之VCO8)中輸入有小於電壓Vc之電壓Vc-△Vc，故振盪部4(之VCO8)之振盪頻率減少。藉此，振盪部4(之VCO8)之振盪頻率自F+△F減少而恢復至頻率F。
又，振盪部4(之VCO8)之振盪頻率較頻率F有所減少而成為F-△F(此處，將自頻率F之減少量設為-△F)。此時，振盪部4輸出之頻率回饋信號亦發生變化，與之相應地，控制開關SW1之開關控制信號7亦發生變化，因此，電壓產生部3之開關SW1藉由開關控制信號而開啟之時間成為1/(F-△F)，變得長於1/F。因此，電容C1藉由電流N．Iref而僅充電長於1/F之1/(F-△F)之時間，故電容C1之電壓(充電電壓)成為大於電壓Vb之電壓Vb+△Vb(此處，將自電壓Vb之增加量設為△Vb)。因此，若開關SW3開啟，則電容C1之電壓(充電電壓)Vb+△Vb輸入至運算放大器OP2，運算放大器OP2接受輸入電壓為大於Vb之Vb+△Vb，輸出大於電壓 Vc之電壓Vc+△Vc(此處，將自電壓Vc之增加量設為△Vc)。因此，於振盪部4(之VCO8)中輸入有大於電壓Vc之電壓Vc+△Vc，故振盪部4(之VCO8)之振盪頻率增加。藉此，振盪部4(之VCO8)之振盪頻率自F-△F增加而恢復至頻率F。
若VCO8之振盪頻率始終穩定，則將基準電壓(恆定電壓)輸入至VCO8，始終以相同頻率振盪即可，實際上，有由於各種要因而使VCO8之振盪頻率變動之虞。因此，本實施形態中，於電壓產生部3中，根據來自電壓-電流轉換部2之輸入電流與振盪部4之振盪頻率而產生電壓，將所產生之電壓輸入至振盪部(振盪電路部)4，使振盪部4以與之相對應的頻率振盪。電壓產生部3中所產生之電壓係根據振盪部4之振盪頻率而予以控制，且根據電壓產生部3中所產生之電壓而控制振盪部4之振盪頻率，因此，即便振盪部4之振盪頻率變動，亦可對該變動進行回饋而控制振盪部4之振盪頻率，故可抑制振盪部4之振盪頻率之變動，而可使振盪部4以穩定之頻率振盪。即，可使振盪部4(之VCO8)之振盪頻率F穩定。
然而，於電壓-電流轉換部(電壓-電流轉換電路部)2中，藉由對基準電阻Rst施加基準電壓Va而產生基準電流Iref，與該基準電流Iref相應之電流(此處，為電流N．Iref)自電壓-電流轉換部2輸出而輸入至電壓產生部3，於電壓產生部3中，根據來自電壓-電流轉換部2之輸入電流(此處，為電流N．Iref)及振盪部4之振盪頻率而產生電壓。因此，倘若電壓-電流轉換部2之基準電阻Rst之電阻值變動，則電壓-電流轉換部2中 產生之基準電流Iref會變動，自電壓-電流轉換部2輸出而輸入至電壓產生部3之電流(此處，為電流N．Iref)亦會變動，因此，電壓產生部3中產生之電壓(此處，為電壓Vc)亦變動，最終，振盪部4之振盪頻率變動。即，倘若電壓-電流轉換部2之基準電阻Rst之電阻值變動，則會導致振盪部4之振盪頻率之變動。例如，若基準電阻Rst之電阻值由於一些要因而變大，則基準電流Iref變小，因此，自電壓-電流轉換部2輸出而輸入至電壓產生部3之電流(此處，為電流N．Iref)亦變小，電容C1之電壓(充電電壓)Vb亦變低，故振盪部4之振盪頻率變低。又，例如，若基準電阻Rst之電阻值由於一些要因而變小，則基準電流Iref變大，因此，自電壓-電流轉換部2輸出而輸入至電壓產生部3之電流(此處，為電流N．Iref)亦變大，電容C1之電壓(充電電壓)Vb亦變大，故振盪部4之振盪頻率變高。
因此，即便好不容易在電壓產生部3中根據來自電壓-電流轉換部2之輸入電流與振盪部4之振盪頻率而產生電壓(此處，為電壓Vc)，將產生之電壓輸入至振盪部(振盪電路部)，使振盪部4以與之相應的頻率振盪而實現振盪頻率F之穩定化，一旦基準電阻Rst之電阻值由於一些要因而變動，則振盪頻率F亦會變動。因此，重要的是儘可能排除基準電阻Rst之電阻值之變動要因。因此，於本實施形態中，對形成於半導體晶片CP1之基準電阻Rst加以各種研究，關於此事，稍後詳細敍述。
<關於半導體裝置之整體構造>
接下來，對本實施形態之半導體裝置PKG之整體構成進行說明。本實施形態之半導體裝置PKG係具備經樹脂密封之半導體晶片CP1之半導體裝置(半導體封裝)。即，本實施形態之半導體裝置PKG係將上述半導體晶片CP1樹脂密封之樹脂密封型半導體裝置(半導體封裝)。以下，對半導體裝置PKG之具體構成進行說明。
圖4係本實施形態之半導體裝置PKG之剖面圖，圖5係本實施形態之半導體裝置PKG之俯視圖(平面圖)，圖6係本實施形態之半導體裝置PKG之仰視圖(平面圖)，圖7係本實施形態之半導體裝置PKG之平面透視圖(俯視圖)。再者，圖7表示對密封樹脂部MR進行透視時之半導體裝置PKG之上表面側之平面透視圖。又，圖5~7之A1-A1線之位置上之半導體裝置PKG之剖面與圖4大致對應。
圖4~圖7所示之本實施形態之半導體裝置PKG包括：半導體晶片CP1、支持或搭載半導體晶片CP1之晶片焊墊(晶片搭載部)DP、藉由導電體而形成之複數個引線LD、分別電性連接複數個引線LD及半導體晶片CP1之正面之複數個焊墊電極PD之複數個接線BW、以及密封其等之密封樹脂部MR。
密封樹脂部(密封部、密封樹脂、密封體)MR包含例如熱固性樹脂材料等樹脂材料等，亦可包含填料等。例如，可使用包含填料之環氧樹脂等而形成密封部MR。就實現低應力化等之理由而言，除環氧系樹脂以外，亦可使用例如添加有苯酚系硬化劑、聚矽氧橡膠及填料等之聯苯系熱固性樹脂作為密封部MR之材料。藉由密封樹脂部MR將半導體晶片CP1、引線LD及接線BW密封，從而電性及機械性地加以保護。密封樹脂部MR之與其厚度交叉之平面形狀(外形形狀)例如為矩形(四角形)狀，亦可使該矩形(平面矩形)之角帶弧度。
半導體晶片CP1之與其厚度交叉之平面形狀為矩形(四角形)，例如係於包含單晶矽等之半導體基板(半導體晶圓)之主表面形成各種半導體元件或半導體積體電路之後，藉由切割等將半導體基板分離成各半導體晶片而製造出來者。於半導體晶片CP1內，內置有上述振盪電路OS。
於為半導體晶片CP1之一主表面、且亦為半導體元件形成側之主表面的主表面(正面、上表面)11a，形成有複數個焊墊電極(焊墊、電極、端子)PD。半導體晶片CP1之各焊墊電極PD係與形成於半導體晶片CP1之內部或表層部分之半導體元件或半導體積體電路電性連接。再者，於半導體晶片CP1中，將形成有焊墊電極PD之側之主表面稱為主表面11a，將與形成有焊墊電極PD之側之主表面11a為相反側之主表面稱為半導體晶片CP1之背面11b。複數個焊墊電極PD係沿半導體晶片CP1之主表面11a之周邊而配置。
半導體晶片CP1係以半導體晶片CP1之主表面11a朝向上方之方式搭載(配置)於晶片焊墊DP之上表面上，半導體晶片CP1之背面11b經由黏著材料(黏晶材料、接合材料)12黏著(接合)而固定於晶片焊墊DP之上表面。黏著材料12係可視需要使用導電性或絕緣性黏著材料。又，半導體晶片CP1係密封於密封樹脂部MR內，不自密封樹脂部MR露出。
引線(引線部)LD係由導電體構成，較佳為包含銅(Cu)或銅合金等金屬材料。各引線LD包含引線LD中之作為位於密封樹脂部MR內之部分的內引線部、及引線LD中之作為位於密封樹脂部MR外之部分的外引線部，外引線部係自密封樹脂部MR之側面向密封樹脂部MR外突出。複數個引線LD係於半導體晶片CP1之周圍，以各引線LD之一端部(內引線部之前端部)與半導體晶片CP1對向之方式而配置。
相鄰之引線LD之內引線部間係由構成密封樹脂部MR之材料充滿。半導體晶片CP1之主表面11a之各焊墊電極PD係經由作為導電性連接構件之接線BW而與各引線LD之內引線部電性連接。即，各接線BW之兩端中之一端部係與半導體晶片CP1之各焊墊電極PD連接，另一端部係與各引線LD之內引線部之上表面連接。接線BW係用以電性連接半導體晶片CP1之焊墊電極PD及引線4之導電性連接構件，更特定而言，為導電性之金屬線，較佳為包含金(Au)線或銅(Cu)線等金屬細線。接線BW係密封於密封樹脂部MR內，不自密封樹脂部MR露出。
各引線LD之外引線部係以外引線部之端部附近之下表面位於較密封樹脂部MR之下表面更下方之方式進行彎折加工。引線LD之外引線部係作為半導體裝置CP1之外部連接用端子部(外部端子)而發揮功能。
於晶片焊墊DP，一體形成有複數根懸吊引線13，該懸吊引線13係用以於製造半導體裝置PKG時將晶片焊墊DP保持在半導體裝置PKG製造用之引線架(之框架)而設置者。
各懸吊引線13係藉由與晶片焊墊DP相同之材料而與晶片焊墊DP一體形成，一端係與晶片焊墊DP一體形成(連結、連接)，朝向晶片焊墊DP之外側(俯視為遠離晶片焊墊DP之方向)延伸，和與晶片焊墊DP連結之側為相反側之端部係於密封樹脂部MR內延伸，直至到達密封樹脂部MR之側面(較佳為密封樹脂部MR之平面矩形之角部)。
又，引線LD係與晶片焊墊DP及懸吊引線13分離，而未一體形成。然而，若於相同之引線架上設置引線LD、以及晶片焊墊DP及懸吊引線13而製造半導體裝置PKG，則半導體裝置PKG之製造較為容易。因此，較佳為引線LD、與晶片焊墊DP及懸吊引線13係由相同材料形成，藉此，可於相同之引線架上設置引線LD、以及晶片焊墊DP及懸吊引線13而製造半導體裝置PKG，從而使半導體裝置PKG之製造變得容易。就高導熱性、高導電性、成本及加工容易度之觀點而言，較佳為晶片焊墊DP、引線LD及懸吊引線13係藉由金屬材料而形成，尤佳為如銅(Cu)或銅合金般，藉由以銅(Cu)為主體之金屬材料形成。
半導體裝置PKG係可例如以如下方式進行製造。
即，準備包括晶片焊墊DP及複數個引線LD之引線架(未圖示)。於該引線架，各引線LD與引線架之框架一體連結，又，晶片焊墊DP經由懸吊引線13而與引線架之框架一體連結。然後，經由黏著材料12將半導體晶片CP1黏著而固定於引線架之晶片焊墊DP上(黏晶步驟)。然後，經由複數個接線BW將半導體晶片CP1之複數個焊墊電極PD及引線架之複數個引線LD電性連接(金屬線焊接步驟)。然後，形成密封半導體晶片CP1、晶片焊墊DP、複數個引線LD及複數個接線BW之密封樹脂部MR(成型步驟或樹脂密封步驟)。其後，可自引線架之框架切斷引線LD之後(此時，亦切斷自密封樹脂部MR突出之部分之懸吊引線13)，對自密封樹脂部MR突出之引線LD之外引線部進行彎折加工，藉此而製造上述半導體裝置PKG。
又，本實施形態中係對半導體裝置PKG為QFP(Quad Flat Package，四面扁平封裝)形態之半導體裝置(半導體封裝)之情形進行了說明，但只要係將半導體晶片CP1樹脂密封之樹脂密封型半導體裝置(半導體封裝)，則亦可將半導體裝置PKG設為其他形態之半導體裝置(半導體封裝)。例如，亦可將半導體裝置PKG設為如與QFP形態相同般使用引線架而製造之半導體裝置(半導體封裝)即QFN(Quad Flat Non-leaded package，四方形扁平無引腳封裝)形態、SOP(Small Outline Package，小輪廓封裝)形態、或DIP(Dual Inline Package，雙列式封裝)形態。又，亦可將半導體裝置PKG設為使用配線基板而製造之樹脂密封型半導體裝置(半導體封裝)，此時，例如可設為BGA(Ball Grid Array，球形陣列)形態、或LGA(Land Grid Array，平台柵格陣列)形態。於BGA形態或LGA形態之情形時，半導體晶片CP1係於配線基板上黏晶後，予以樹脂密封，藉由相當於上述密封樹脂部MR之密封樹脂部而包覆半導體晶片CP1。
<關於半導體晶片之構造>
接下來，對本實施形態之半導體晶片CP1之構造具體說明。
圖8係本實施形態之半導體晶片CP1之主要部分剖面圖。本實施形態之半導體晶片CP1係包括電阻元件(基準電阻Rst1)及MISFET(Metal Insulator Semiconductor Field Effect Transistor：MIS(金屬絕緣半導體)型場效電晶體)元件之半導體裝置。
如圖8所示，構成本實施形態之半導體晶片CP1之半導體基板SUB包括具有例如1~10 Ωcm程度之比電阻之p型單晶矽等。
半導體基板SUB包括：作為形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor)之區域之MISFET形成區域1A、及作為形成有基準電阻Rst1之區域之基準電阻形成區域1B。圖8中表示MISFET形成區域1A及基準電阻形成區域1B之主要部分剖面圖。圖8中，為容易理解，使MISFET形成區域1A及基準電阻形成區域1B相互鄰接而表示，半導體基板SUB之MISFET形成區域1A及基準電阻形成區域1B之實際位置關係係可視需要進行變更。又，圖8中，MISFET形成區域1A係表示形成有p通道型MISFET之區域，實際上，於MISFET形成區域1A，不僅形成有p通道型MISFET，亦形成有n通道型MISFET。
如圖8所示，於半導體基板SUB之主表面，形成有元件分離區域21。元件分離區域21包括嵌入至形成於半導體基板SUB之主表面之元件分離槽(槽)21a之絕緣體(絕緣膜，例如氧化矽等)，可藉由STI(Shallow Trench Isolation，淺槽隔離)法而形成。
自半導體基板SUB之主表面起到達特定之深度，形成有n型井(n型半導體區域)NW。n型井NW係形成於MISFET形成區域1A之半導體基板SUB(由元件分離區域21規定之活性區域)。於基準電阻形成區域1B內，遍及整體地形成有元件分離區域21。
於MISFET形成區域1A內，於半導體基板SUB之主表面形成有MISFETQ1，於基準電阻形成區域1B內，於半導體基板SUB之主表面形成有基準電阻(基準電阻元件)Rst。
對形成於MISFET形成區域1A之MISFETQ1之具體構成進行說明。
MISFETQ1之閘極電極GE係於MISFET形成區域1A內，經由閘極絕緣膜23而形成於n型井NW上。閘極絕緣膜23係作為形成於MISFET形成區域1A之MISFETQ1之閘極絕緣膜而發揮功能之絕緣膜。閘極電極GE係例如藉由多晶矽膜(polysilicon film)而形成，且導入有雜質而成為低電阻率。於閘極電極GE之側壁上，形成有包含氧化矽、氮化矽膜或其等積層膜等之側壁分隔件(側壁、側壁絕緣膜、側壁分隔件)SWS。於n型井NW內，形成有MISFETQ1之源極‧汲極用之p型半導體區域SD。MISFETQ1之源極‧汲極用之p型半導體區域SD亦可設為LDD(Lightly Doped Drain，輕摻雜汲極)構造。
又，此處，表示形成於MISFET形成區域1A內之MISFETQ1為p通道型之MISFET之情形，亦可使各區域之導電型相反，將形成於MISFET形成區域1A內之MISFETQ1設為n通道型之MISFET。又，於MISFET形成區域1A內，亦可形成p通道型之MISFET及n通道型之MISFET之兩者，即形成CMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor，互補型金屬絕緣體半導體場效電晶體)。
接下來，對形成於基準電阻形成區域1B之基準電阻Rst之具體構成進行說明。
基準電阻Rst係藉由作為電阻器發揮功能之導電體圖案(導體圖案、導電體膜圖案、電阻器)CDP而形成，如下所述，基準電阻Rst係藉由複數個導電體圖案(電阻器)CDP而形成。
導電體圖案CDP係經圖案化之導電體膜，於本實施形態中，導電體圖案CDP係矽膜圖案(較佳為多晶矽膜圖案)。即，於本實施形態中，導電體圖案CDP較佳為包含多晶矽(polysilicon)，藉由導入雜質而使電阻率得到調整。於基準電阻形成區域1B內，作為矽膜圖案之導電體圖案CDP係形成於元件分離區域2上，且與半導體基板SUB電性絕緣。又，於作為矽膜圖案之導電體圖案CDP之側壁上，形成有側壁分隔件SWS。對於導電體圖案CDP之形狀等，稍後詳細敍述。
亦可於MISFET形成區域1A內之p型半導體區域SD及閘極電極GE之正面(上表面)、及基準電阻形成區域1B內之矽膜圖案即導電體圖案CDP之正面(上表面)之一部分(下述之插塞PG1之底部連接之區域)，形成金屬矽化物層(省略圖示)。藉此，可使擴散電阻及接觸電阻低電阻化，又，可規定作為矽膜圖案之導電體圖案CDP之電阻元件區域。該金屬矽化物層係可藉由自對準矽化物(Salicide：Self Aligned Silicide)製程等而形成。
於半導體基板SUB上，以包覆閘極電極GE及導電體圖案CDP之方式而形成有絕緣膜(層間絕緣膜)31。絕緣膜31係例如包含氮化矽膜與較其更厚之氧化矽膜之積層膜(氮化矽膜在下層側)等，絕緣膜31之上表面係以其高度在MISFET形成區域1A及基準電阻形成區域1B大致一致之方式予以平坦化。
於絕緣膜31上形成有接觸孔(開口部、貫通孔、連接孔)CNT，於接觸孔CNT內，形成(嵌入)有導電性之插塞(連接用導體部、導電性插塞)PG1。插塞PG1係藉由形成於接觸孔CNT之底部及側壁上之導電性障壁膜(例如鉭膜、氮化鉭膜、或其等之積層膜)、及包含在導電性障壁膜上以嵌入接觸孔CNT內之方式而形成之鎢(W)膜等的主導電體膜而形成，為簡化圖式，於圖8中，不對導電性障壁膜及主導電體膜加以區別地作為插塞PG1來表示。接觸孔CNT及嵌入其中之插塞PG1係形成於MISFET形成區域1A之p型半導體區域SD及閘極電極GE上、基準電阻形成區域1B之導電體圖案CDP上等。
於嵌入有插塞PG1之絕緣膜31上，形成有包含例如氧化矽膜等之絕緣膜(層間絕緣膜)32，在形成於絕緣膜32上之配線槽(開口部)內，形成有作為第1層配線之配線(配線層、第1配線層)M1。
配線M1係藉由在形成於絕緣膜32上之配線槽之底部及側壁上所形成之導電性障壁膜(例如鉭膜、氮化鉭膜、或其等之積層膜)、及在導電性障壁膜上以嵌入配線槽內之方式形成之銅之主導電體膜而形成，為簡化圖式，於圖8中，不對導電性障壁膜及主導電體膜加以區別地作為配線M1來表示。配線M1係經由插塞PG1而與MISFET形成區域1A之p型半導體區域SD、閘極電極GE、基準電阻形成區域1B之導電體圖案CDP等電性連接。
配線M1係藉由金屬鑲嵌技術(此處，為單層金屬鑲嵌技術)而形成，但作為其他形態，亦可藉由經圖案化之導電體膜(例如鎢配線或鋁配線)而形成。
於嵌入有配線M1之絕緣膜32上，自下而上依序形成有絕緣膜(層間絕緣膜)33及絕緣膜(層間絕緣膜)34。作為第2層配線之配線(第2配線層)M2係藉由將導電體膜嵌入至形成於絕緣膜34之配線槽內及形成於該配線槽之底部之絕緣膜33之導孔(VIA HOLE、via hole、through hole)內而形成。即，配線M2係形成於絕緣膜34之配線槽內之配線部分、與形成於絕緣膜33之導孔內之插塞部分(連接部)一體形成。又，與配線M1同樣，配線M2亦係藉由形成於配線槽及導孔之底部及側壁上之導電性障壁膜(例如鉭膜、氮化鉭膜、或其等之積層膜)、及在導電性障壁膜上以嵌入配線槽及導孔內之方式形成之銅之主導電體膜而形成，為簡化圖式，於圖8中，不對導電性障壁膜及主導電體膜加以區別地作為配線M2來表示。
配線M2係藉由金屬鑲嵌技術(此處，為雙道金屬鑲嵌技術)而形成，但作為其他形態，亦可藉由單層金屬鑲嵌技術形成配線M2。又，亦可藉由經圖案化之導電體膜(例如鎢配線或鋁配線)而形成配線M2。
於嵌入有配線M2之絕緣膜33、34上，更形成有上層之絕緣膜及配線(嵌入配線)，此處，省略其圖示及說明。再者，於本實施形態及以下之實施形態2~4中，配線(包括配線M1、M2及下述配線M3)係由金屬材料形成之金屬配線。
<關於半導體晶片之製造法>
接下來，參照圖式來說明本實施形態之半導體晶片CP1之製造步驟之一例。圖9~圖14係本實施形態之半導體晶片CP1之製造步驟中之主要部分剖面圖，表示與上述圖8相對應之區域之剖面。
首先，如圖9所示，準備例如包含具有1~10 Ωcm程度之比電阻之p型單晶矽等之半導體基板(半導體晶圓)SUB。如上所述，形成有本實施形態之半導體晶片CP1之半導體基板SUB具有作為形成有MISFETQ1之區域之MISFET形成區域1A、及作為形成有基準電阻Rst之區域之基準電阻形成區域1B。而且，於半導體基板SUB之主表面，藉由例如STI(Shallow Trench Isolation)法等而形成有包含絕緣體(嵌入至槽之絕緣體)之元件分離區域21。
即，藉由蝕刻等而在半導體基板SUB之主表面形成元件分離槽(槽)21a之後，使包含氧化矽(例如藉由HDP-CVD(High Density Plasma-CVD，高密度電漿-化學氣相沈積)而形成之氧化矽膜)等之絕緣膜以嵌入元件分離槽21a之方式而形成於半導體基板SUB上。然後，可藉由使用CMP(Chemical Mechanical Polishing：化學機械研磨)法等將該絕緣膜研磨，而去除元件分離槽21a之外部之不需要之絕緣膜，且使絕緣膜殘留於元件分離槽21a內，藉此而形成包含填埋元件分離槽21a之絕緣膜(絕緣體)之元件分離區域21。
藉由元件分離區域21而規定半導體基板SUB之活性區域。於由MISFET形成區域1A內之元件分離區域21規定之活性區域內，如下所述般形成有MISFETQ1。於基準電阻形成區域1B內，遍及整體地形成有元件分離區域21。
然後，如圖10所示，自半導體基板SUB之主表面起到達特定之深度地形成n型井(n型半導體區域)NW。n型井NW係可藉由將例如磷(P)或砷(As)等n型雜質離子注入等而形成於半導體基板SUB，n型井NW係形成於MISFET形成區域1A。
然後，於藉由使用例如氫氟酸(HF)水溶液之濕式蝕刻等而將半導體基板SUB之正面潔淨化(洗淨)之後，於半導體基板SUB之正面(MISFET形成區域1A之n型井NW之正面)，形成包含氧化矽膜等之絕緣膜23。形成於MISFET形成區域1A之絕緣膜23係形成於MISFET形成區域1A之MISFET之閘極絕緣膜用之絕緣膜，可使用例如熱氧化法等而形成。
然後，於半導體基板SUB之主表面之整個面上(即，於包括絕緣膜23及元件分離區域21上之區域上)，形成(堆積)例如多晶矽膜(摻雜多晶矽膜)24之類的導電性材料膜(導電體膜、矽膜)。該多晶矽膜24係於成膜時或成膜後導入雜質而成為低電阻之半導體膜(導電性材料膜)。多晶矽膜24之厚度(堆積膜厚)係可設為例如100~250 nm程度。又，多晶矽膜24亦可藉由成膜後之熱處理而將成膜時為非晶矽膜者變成多晶矽膜。
然後，如圖11所示，藉由使用光微影法及乾式蝕刻法將多晶矽膜24圖案化，而形成閘極電極GE及基準電阻Rst用之導電體圖案CDP。於本實施形態中，閘極電極GE及導電體圖案CDP分別包含經圖案化之多晶矽膜24。
其中，閘極電極GE係在MISFET形成區域1A內，經由絕緣膜23而形成於n型井NW上。即，閘極電極GE係在MISFET形成區域1A內，形成於n型井NW之正面之絕緣膜23上。又，多晶導電體圖案CDP係在基準電阻形成區域1B內，形成於元件分離區域21上。
然後，如圖12所示，於閘極電極GE之側壁上及導電體圖案CDP之側壁上，形成側壁分隔件SWS。側壁分隔件SWS係例如可在半導體基板SUB上堆積氧化矽膜(矽氧化膜)或氮化矽膜(矽氮化膜)或其等之積層膜，藉由RIE(Reactive Ion Etching，反應式離子蝕刻)法等對該氧化矽膜或氮化矽膜或其等之積層膜進行各向異性蝕刻，藉此而形成。
於側壁分隔件SWS之形成後，藉由離子注入等而形成MISFET形成區域1A之p型半導體區域SD。又，為了成為LDD構造，亦可於側壁分隔件SWS形成前進行離子注入。
以上述之方式，於MISFET形成區域1A內形成p通道型MISFETQ1而作為場效電晶體，從而獲得圖12之構造。
然後，藉由自對準矽化物製程，於MISFET形成區域1A內之p型半導體區域SD及閘極電極GE之正面(上表面)、及基準電阻形成區域1B內之矽膜圖案即導電體圖案CDP之正面(上表面)之一部分(之後連接插塞PG1之底部之區域)，形成金屬矽化物層(省略圖示)。
然後，如圖13所示，於半導體基板SUB上形成絕緣膜31。即，以包覆閘極電極GE及導電體圖案CDP之方式，於半導體基板SUB上形成絕緣膜31。絕緣膜31係例如包含相對較薄之氮化矽膜及其上之相對較厚之氧化矽膜之積層膜等。亦可將絕緣膜31設為氧化矽膜之單體膜等。絕緣膜31係可作為層間絕緣膜而發揮功能。於絕緣膜31之形成後，藉由CMP處理等而使絕緣膜31之上表面平坦化。
然後，將使用光微影法而形成於絕緣膜31上之光阻膜(未圖示)作為蝕刻光罩，對絕緣膜31進行乾式蝕刻，藉此而在p型半導體區域SD、閘極電極GE及導電體圖案CDP之上部等形成接觸孔CNT。於接觸孔CNT之底部，例如露出p型半導體區域SD、閘極電極GE及導電體圖案CDP之一部分等。
然後，於接觸孔CNT內形成插塞PG1。為形成插塞PG1，例如於包含接觸孔CNT之內部之絕緣膜31上形成導電性障壁膜(例如鉭膜、氮化鉭膜、或其等之積層膜)之後，使包含鎢(W)膜等之主導電體膜以填埋接觸孔CNT之方式形成於導電性障壁膜上。然後，藉由CMP法或回蝕法等而去除絕緣膜31上之不需要之主導電體膜及導電性障壁膜，藉此，可形成插塞PG1。
然後，如圖14所示，於嵌入有插塞PG1之絕緣膜31上形成絕緣膜32，於絕緣膜32形成配線槽(開口部)，於絕緣膜32之配線槽(開口部)內形成配線M1。
為形成配線M1，例如於絕緣膜32形成配線槽後，於包含絕緣膜32之配線槽(開口部)之內部之絕緣膜32上形成導電性障壁膜(例如鉭膜、氮化鉭膜、或其等之積層膜)之後，使包含銅(Cu)膜等之主導電體膜以填埋配線槽之方式形成於導電性障壁膜上。然後，藉由CMP法等而去除絕緣膜32上之不需要之主導電體膜及導電性障壁膜，藉此，可形成配線M1。
然後，於嵌入有配線M1之絕緣膜32上，自下而上依序形成絕緣膜33及絕緣膜34，形成絕緣膜34之配線槽與絕緣膜33之導孔，於絕緣膜34之配線槽及絕緣膜33之導孔內形成配線M2。
為形成配線M2，例如於絕緣膜34及絕緣膜33形成配線槽及導孔後，於包含絕緣膜34、33之配線槽及導孔之內部之絕緣膜34上形成導電性障壁膜(例如鉭膜、氮化鉭膜或其等之積層膜)之後，使包含銅(Cu)膜等之主導電體膜以填埋配線槽及導孔之方式形成於導電性障壁膜上。然後，藉由CMP法等而去除絕緣膜34上之不需要之主導電體膜及導電性障壁膜，藉此，可形成配線M2。
於嵌入有配線M2之絕緣膜34、33上，同樣更形成有絕緣膜及配線，此處，省略其圖示及說明。
<關於基準電阻之構造>
接下來，對形成於基準電阻形成區域1B之基準電阻Rst之更具體之構造(構成)進行說明。
圖15~圖17係本實施形態之半導體晶片CP1之主要部分平面圖，表示上述基準電阻形成區域1B之相同區域。圖15~圖17之中，圖15中表示導電體圖案CDP、接觸孔CNT、插塞PG1及配線M1之平面佈局，其他構成省略圖示。圖16中表示導電體圖案CDP、接觸孔CNT及插塞PG1之平面佈局，其他構成省略圖示。圖17中表示導電體圖案CDP、接觸孔CNT、插塞PG1及配線M1之平面佈局，其他構成省略圖示，對於導電體圖案CDP，以虛線表示。再者，由於插塞PG1嵌入至接觸孔CNT內，故若俯視觀察，接觸孔CNT及插塞PG1係位於相同位置。
又，圖18及圖19係本實施形態之半導體晶片CP1之主要部分剖面圖，表示上述基準電阻形成區域1B之剖面圖。圖18及圖19之中，圖18係與圖15之A2-A2線之剖面相對應，圖19係與圖15之A3-A3線之剖面相對應。再者，上述圖8所示之基準電阻形成區域1B之剖面圖係大致相當於圖15之A4-A4線之剖面之剖面圖。
如圖15~圖17等所示，於基準電阻形成區域1B內，沿Y方向延伸之複數個(複數條)導電體圖案CDP係在X方向上以特定間隔(較佳為等間隔)排列。該等複數個導電體圖案CDP係分別獨立之圖案。此處，X方向與Y方向為相互交叉之方向，較佳為相互正交之方向。
如圖15~圖19所示，於沿Y方向延伸之各導電體圖案CDP之兩端之上部，形成有上述接觸孔CNT，嵌入至該接觸孔CNT之插塞PG1與上述配線M1中之配線M1a電性連接。即，各導電體圖案CDP之端部經由填埋接觸孔CNT之導電性之插塞PG1而與配線M1a電性連接。該配線M1a係用以將沿Y方向延伸且沿X方向排列之複數個導電體圖案CDP串聯連接的配線，且係以橫跨沿X方向相鄰之2個導電體圖案CDP之端部彼此之方式沿X方向延伸。
導電體圖案CDP較佳為線狀之圖案，導電體圖案CDP之Y方向之尺寸L1(圖16中有所圖示)大於導電體圖案CDP之X方向之尺寸L2(圖16中有所圖示)(即L1>L2)。更佳為導電體圖案CDP之Y方向之尺寸L1為導電體圖案CDP之X方向之尺寸L2之10倍以上(即L1≧L2×10)。
分別沿Y方向延伸之複數個導電體圖案CDP係經由嵌入至接觸孔CNT1之插塞PG1及配線M1a而串聯連接。具體地說明連接關係如下。
圖15~圖17中，圖示有10條導電體圖案CDP，自圖式之右側起依序稱為第1條導電體圖案CDP、第2條導電體圖案CDP、第3條導電體圖案CDP、…、第10條導電體圖案CDP。
第1條導電體圖案CDP之端部(圖16之上側之端部)、及沿X方向與該端部相鄰之第2條導電體圖案CDP之端部(圖16之上側之端部)經由嵌入至接觸孔CNT(形成於該等端部上之接觸孔CNT)之插塞PG1及配線M1a而電性連接。第2條導電體圖案CDP之另一端部(圖16之下側之端部)、及沿X方向與該端部相鄰之第3條導電體圖案CDP之端部(圖16之下側之端部)經由嵌入至接觸孔CNT(形成於該等端部上之接觸孔CNT)之插塞PG1及配線M1a而電性連接。第3條導電體圖案CDP之另一端部(圖16之上側之端部)、及沿X方向與該端部相鄰之第4條導電體圖案CDP之端部(圖16之上側之端部)經由嵌入至接觸孔CNT(形成於該等端部上之接觸孔CNT)之插塞PG1及配線M1a而電性連接。第4條導電體圖案CDP之另一端部(圖16之下側之端部)、及沿X方向與該端部相鄰之第5條導電體圖案CDP之端部(圖16之下側之端部)經由嵌入至接觸孔CNT(形成於該等端部上之接觸孔CNT)之插塞PG1及配線M1a而電性連接。重複相同之連接關係，直至第10條導電體圖案CDP為止，進而省略圖示，於第11條以後之導電體圖案CDP中，亦重複相同之連接關係。
以上述之方式，分別沿Y方向延伸之複數個導電體圖案CDP經由嵌入至接觸孔CNT之插塞PG1及配線M1a而串聯連接，從而形成基準電阻Rst。即，基準電阻Rst經由嵌入至接觸孔CNT之插塞PG1及配線(配線層)M1(具體而言為配線M1a)將分別獨立之複數個導電體圖案CDP串聯連接，藉此而形成。
構成基準電阻Rst之複數個導電體圖案CDP可分別視為電阻器，連接複數個作為電阻器之導電體圖案CDP，而形成基準電阻Rst。該電阻器之延伸方向可視為與導電體圖案CDP之延伸方向相同之Y方向。因此，連接(更特定而言為串聯連接)沿Y方向延伸之複數個導電體圖案CDP而形成基準電阻Rst相當於連接(更特定而言為串聯連接)沿Y方向延伸之複數個電阻器(與導電體圖案CDP相對應之電阻器)而形成基準電阻Rst。
又，較佳為，連接複數個導電體圖案CDP(即複數個電阻器)而形成基準電阻Rst，將所有導電體圖案CDP(電阻器)串聯連接而形成基準電阻Rst，亦可一面以串聯連接為主體，一面將一部分之導電體圖案CDP(電阻器)並聯連接，藉此而形成基準電阻Rst。但，若將用以形成基準電阻Rst之複數個導電體圖案CDP(即複數個電阻器)整體串聯連接而形成基準電阻Rst，則可減少導電體圖案CDP之條數，可減少配置基準電阻Rst所需之面積，因此可實現半導體晶片CP1之小面積化。半導體晶片CP1之小面積化係關係到將半導體晶片CP1樹脂密封之半導體裝置(與半導體裝置PKG相對應)之小型化。
<關於半導體晶片中之基準電阻之配置>
圖20係半導體晶片CP1之平面圖(俯視圖)，且表示半導體晶片CP1之主表面11a側。再者，如上述圖1所示，於半導體晶片CP1之主表面11a之周邊部，沿四邊(邊S1、S2、S3、S4)配置(排列)有複數個焊墊電極PD，圖20中省略焊墊電極PD之圖示。
半導體晶片CP1之平面形狀為四角形狀，較佳為長方形狀(亦包括正方形狀)。將半導體晶片CP1之構成四角形(長方形)狀之平面形狀之4條邊稱為邊S1、S2、S3、S4。邊S1係與邊S3相互對向，邊S2係與邊S4相互對向(更特定而言，邊S1係與邊S3相互平行，邊S2係與邊S4相互平行)。又，邊S1係與邊S2、S4交叉(更特定而言，為正交)，邊S2係與邊S1、S3交叉(更特定而言，為正交)，邊S3係與邊S2、S4交叉(更特定而言，為正交)，邊S4係與邊S1、S3交叉(更特定而言，為正交)。因此，半導體晶片CP1之主表面11a之四邊與邊S1、S2、S3、S4相對應。
上述基準電阻Rst係形成於半導體晶片CP1內，如上所述，重要的是儘可能排除基準電阻Rst之電阻值之變動要因。然而，於將半導體晶片CP1樹脂密封之樹脂密封型半導體裝置(半導體封裝)PKG中，由於將半導體晶片CP1樹脂密封而使半導體晶片CP1中產生應力。
具體而言，於將半導體晶片CP1樹脂密封之樹脂密封型半導體裝置PKG中，與構成半導體晶片CP1之半導體基板(與上述半導體基板SUB相對應)之熱膨脹係數相比，將半導體晶片CP1密封之成型樹脂(與上述密封樹脂部MR相對應)之熱膨脹係數較大。例如，相對於單晶矽基板(與上述半導體基板SUB相對應)之熱膨脹係數為3.5 ppm/℃左右，成型樹脂(與上述密封樹脂部MR相對應)之熱膨脹係數為8~15 ppm/℃程度。於製造半導體裝置PKG時之成型步驟(樹脂密封步驟)中，將樹脂材料注入至密封樹脂部MR形成用之成型模具之模腔內之後(此時，半導體晶片CP1配置於模腔內)，使注入之樹脂材料硬化，藉此而形成密封樹脂部MR。注入至成型模具之模腔內而硬化時之樹脂材料之溫度係例如150~200℃程度之高溫，於樹脂材料之硬化後(密封樹脂部MR形成後)，下降(冷卻)至室溫。由於該冷卻時之密封樹脂部MR之收縮量大於半導體晶片CP1之收縮量(其係由密封樹脂部MR與半導體晶片CP1之熱膨脹係數之差異引起)，故對半導體晶片CP1施加應力(尤其係壓縮應力)。因此，於將半導體晶片CP1樹脂密封之樹脂密封型半導體裝置(半導體封裝)PKG中，由於將半導體晶片CP1樹脂密封而使半導體晶片CP1中產生應力。
若對半導體晶片CP1施加應力，則藉由該應力，內置於半導體晶片CP1之基準電阻Rst之電阻值可能會變動。其原因在於，若構成基準電阻Rst之導電體圖案CDP藉由應力而變形，則會由該變形而導致電阻值變動。
因此，本發明者對如下情形進行研究：即便半導體晶片CP1中產生應力，亦使構成基準電阻Rst之導電體圖案CDP儘量不受由該應力所致之影響。
圖21係表示模擬半導體晶片CP1中產生之應力所得之結果之圖表。再者，圖21之圖表中表示圖20中之沿虛線41之位置上之應力，圖21之圖表之橫軸係與沿虛線41之位置上之與半導體晶片CP1之主表面11a之中心CT1之距離相對應，圖21之圖表之縱軸係與沿虛線41之位置上產生之應力相對應。此處，虛線41係與連結導體晶片CP1之主表面11a之中心CT1、及邊S1之中心(中央)之線相對應。又，於圖21之圖表中，由四角記號表示之σx係和與邊S1平行之方向(亦與半導體晶片CP1之主表面11a平行之方向)之應力相對應，由方塊記號表示之σy係和與邊S1垂直之方向(與半導體晶片CP1之主表面11a平行之方向)之應力相對應。
如由圖21之圖表可知，關於圖20中之沿虛線41之位置上之應力，相較與邊S1平行之方向之應力σx，與邊S1垂直之方向之應力σy較小(即|σx|>|σy|)。再者，半導體晶片CP1中產生之應力為壓縮應力(應力值為負值)，本實施形態及以下之實施形態2~4中，所謂「應力較小」係指「應力之絕對值較小」。
圖22係與圖20同樣為半導體晶片CP1之平面圖(俯視圖)，表示半導體晶片CP1之主表面11a側，將半導體晶片CP1之主表面11a虛擬地劃分成4個區域RG1、RG2、RG3、RG4而表示。
圖22中，線42係連結邊S1之一端(與由邊S1及邊S2形成之角部相對應)與半導體晶片CP1之主表面11a之中心CT1的線，線43係連結邊S1之另一端(與由邊S1及邊S4形成之角部相對應)與半導體晶片CP1之主表面11a之中心CT1的線。又，線44係連結邊S3之一端(與由邊S2及邊S3形成之角部相對應)與半導體晶片CP1之主表面11a之中心CT1的線，線45係連結邊S3之另一端(與由邊S3及邊S4形成之角部相對應)與半導體晶片CP1之主表面11a之中心CT1的線。再者，線42亦可視為連結邊S2之一端(與由邊S1及邊S2形成之角部相對應)與半導體晶片CP1之主表面11a之中心CT1的線，線44亦可視為連結邊S2之另一端(與由邊S2及邊S3形成之角部相對應)與半導體晶片CP1之主表面11a之中心CT1的線。又，線43亦可視為連結邊S4之一端(與由邊S1及邊S4形成之角部相對應)與半導體晶片CP1之主表面11a之中心CT1的線，線45亦可視為連結邊S4之另一端(與由邊S3及邊S4形成之角部相對應)與半導體晶片CP1之主表面11a之中心CT1的線。
而且，區域RG1係由邊S1、線42及線43包圍之區域(平面區域)，區域RG2係由邊S2、線42及線44包圍之區域(平面區域)，區域RG3係由邊S3、線44及線45包圍之區域(平面區域)，區域RG4係由邊S4、線43及線45包圍之區域(平面區域)。上述4個區域RG1、RG2、RG3、RG4係虛擬地劃分半導體晶片CP1之主表面11a而成之區域，並非於各區域RG1、RG2、RG3、RG4間實際地形成邊界。
又，若換種思考方法，則係藉由連結半導體晶片CP1之主表面11a之4個角部(長方形狀之主表面11a之4個角部)與主表面11a之中心CT1之線42、43、44、45，將半導體晶片CP1之主表面11a劃分成4個區域RG1、RG2、RG3、RG4。區域RG1、RG2、RG3、RG4之中，區域RG1係與邊S1相接觸之區域，區域RG2係與邊S2相接觸之區域，區域RG3係與邊S3相接觸之區域，區域RG4係與邊S4相接觸之區域。
圖21之圖表之應力之傾向適用於各區域RG1、RG2、RG3、RG4，各區域RG1、RG2、RG3、RG4中之應力如下。即，於區域RG1內，相較與邊S1平行之方向之應力σx，與邊S1垂直之方向之應力σy變得較小(即|σx|>|σy|)。又，於區域RG2內，相較與邊S2平行之方向之應力σx，與邊S2垂直之方向之應力σy變得較小(即|σx|>|σy|)。又，於區域RG3內，相較與邊S3平行之方向之應力σx，與邊S3垂直之方向之應力σy變得較小(即|σx|>|σy|)。又，於區域RG4內，相較與邊S4平行之方向之應力σx，與邊S4垂直之方向之應力σy變得較小(即|σx|>|σy|)。
考慮如此之應力分佈，於本實施形態中，對於內置於半導體晶片CP1之基準電阻Rst，努力使其配置如下。圖23係與圖21同樣為半導體晶片CP1之平面圖(俯視圖)，表示半導體晶片CP1之主表面11a側，將半導體晶片CP1之主表面11a虛擬地劃分成4個區域RG1、RG2、RG3、RG4而表示。
亦如圖23所示，於半導體晶片CP1中，於在區域RG1內形成(配置)基準電阻Rst之情形時，將構成基準電阻Rst之上述導電體圖案CDP之延伸方向即上述Y方向設為與邊S1垂直之方向。又，於半導體晶片CP1中，於在區域RG2內形成(配置)基準電阻Rst之情形時，將構成基準電阻Rst之上述導電體圖案CDP之延伸方向即上述Y方向設為與邊S2垂直之方向。於半導體晶片CP1中，於在區域RG3內形成(配置)基準電阻Rst之情形時，將構成基準電阻Rst之上述導電體圖案CDP之延伸方向即上述Y方向設為與邊S3垂直之方向。於半導體晶片CP1中，於在區域RG4內形成(配置)基準電阻Rst之情形時，將構成基準電阻Rst之上述導電體圖案CDP之延伸方向即上述Y方向設為與邊S4垂直之方向。如此做係基於如下理由。
為使構成基準電阻Rst之導電體圖案CDP儘量不受因應力所致之影響，有效的是將該導電體圖案CDP之延伸方向(此處，為上述Y方向)設為應力較小之方向。其原因在於，導電體圖案CDP於應力發揮作用時，與剖面方向(與延伸方向(與Y方向相對應)垂直之方向)相比，容易在延伸方向(與Y方向相對應)上伸縮。即，於導電體圖案CDP中，相同大小之應力於剖面方向及延伸方向上發揮作用時，難以在剖面方向上伸縮，而易於在延伸方向上伸縮。於區域RG1內，如上所述，相較與邊S1平行之方向之應力σx，與邊S1垂直之方向之應力σy變得較小(即|σx|>|σy|)，因此，藉由將構成基準電阻Rst之上述導電體圖案CDP之延伸方向即上述Y方向設為與邊S1垂直之方向(與應力較小之方向相對應)，可減小導電體圖案CDP所受到之應力之影響(導電體圖案CDP之變形)。另一方面，與本實施形態不同，於區域RG1內，若將構成基準電阻Rst之上述導電體圖案CDP之延伸方向即上述Y方向設為與邊S1平行之方向(與應力較大之方向相對應)，則導電體圖案CDP所受到之應力之影響(導電體圖案CDP之變形)變大，而使基準電阻Rst之電阻值容易變動。如此，於半導體晶片CP1中，於在區域RG1內形成(配置)基準電阻Rst之情形時，藉由將構成基準電阻Rst之上述導電體圖案CDP之延伸方向即上述Y方向設為與邊S1垂直之方向(與應力較小之方向相對應)，可減小導電體圖案CDP所受到之應力之影響，從而可抑制或防止藉由應力而使基準電阻Rst之電阻值變動。
對於區域R2、R3、R4，亦可與區域RG1同樣地予以考慮。即，於半導體晶片CP1中，於在區域RG2內形成(配置)基準電阻Rst之情形時，藉由將構成基準電阻Rst之上述導電體圖案CDP之延伸方向即上述Y方向設為與邊S2垂直之方向(與應力較小之方向相對應)，可減小導電體圖案CDP所受到之應力之影響，從而可抑制或防止藉由應力而使基準電阻Rst之電阻值變動。又，於半導體晶片CP1中，於在區域RG3內形成(配置)基準電阻Rst之情形時，藉由將構成基準電阻Rst之上述導電體圖案CDP之延伸方向即上述Y方向設為與邊S3垂直之方向(與應力較小之方向相對應)，可減小導電體圖案CDP所受到之應力之影響，從而可抑制或防止藉由應力而使基準電阻Rst之電阻值變動。又，於半導體晶片CP1中，於在區域RG4內形成(配置)基準電阻Rst之情形時，藉由將構成基準電阻Rst之上述導電體圖案CDP之延伸方向即上述Y方向設為與邊S4垂直之方向(與應力較小之方向相對應)，可減小導電體圖案CDP所受到之應力之影響，從而可抑制或防止藉由應力而使基準電阻Rst之電阻值變動。
再者，如上所述，Y方向與上述X方向正交，因此，若使Y方向成為與邊S1正交之方向，則上述X方向成為與邊S1平行之方向，若使Y方向成為與邊S2正交之方向，則上述X方向成為與邊S2平行之方向，若使Y方向成為與邊S3正交之方向，則上述X方向成為與邊S3平行之方向，若使Y方向成為與邊S4正交之方向，則上述X方向成為與邊S4平行之方向。
又，於設計半導體晶片CP1時，如上所述般使半導體晶片CP1中之基準電阻Rst之配置位置、與構成基準電阻Rst之導電體圖案CDP(電阻器)之延伸方向(上述與Y方向相對應)建立關聯，而進行設計。
如此，於半導體晶片CP1內形成基準電阻Rst，以上述之方式研究該基準電阻Rst之配置位置、與構成基準電阻Rst之導電體圖案CDP(電阻器)之延伸方向(上述與Y方向相對應)之關係，藉此，可減小導電體圖案CDP所受到之應力之影響，從而可抑制或防止藉由應力而使基準電阻Rst之電阻值變動。藉此，可提高將具有振盪電路之半導體晶片CP1樹脂密封之半導體裝置(與上述半導體裝置PKG相對應)之性能。此情形對於以下之實施形態2~4亦相同。
又，亦如由上述圖21之圖表可知，於半導體晶片CP1之主表面11a之外周部，與外周部以外之區域相比，應力變大。即，於半導體晶片CP1之主表面11a，應力於外周部變得特大。為抑制或防止藉由應力而使基準電阻Rst之電阻值變動，較理想的是避開如應力變大之位置而配置基準電阻Rst。因此，基準電阻Rst較佳為形成(配置)於距離各邊S1、S2、S3、S4為0.1 mm以上之位置上。即，在將基準電阻Rst形成(配置)於區域RG1之情形時，基準電阻Rst較佳為形成(配置)於距離邊S1為0.1 mm以上之位置上。又，在將基準電阻Rst形成(配置)於區域RG2之情形時，基準電阻Rst較佳為形成(配置)於距離邊S2為0.1 mm以上之位置上。又，在將基準電阻Rst形成(配置)於區域RG3之情形時，基準電阻Rst較佳為形成(配置)於距離邊S3為0.1 mm以上之位置上。又，在將基準電阻Rst形成(配置)於區域RG4之情形時，基準電阻Rst較佳為形成(配置)於距離邊S4為0.1 mm以上之位置上。
圖24係與上述圖21及圖23同樣為半導體晶片CP1之平面圖(俯視圖)，表示半導體晶片CP1之主表面11a側，雖係平面圖，但為了便於看清圖式而對距離各邊S1、S2、S3、S4為0.1 mm以內之區域RG5標註影線來表示。圖24中，未標註影線之區域RG6係與距離各邊S1、S2、S3、S4為0.1 mm以上之區域RG6相對應。該2個區域RG5、RG6係虛擬地劃分而成之區域，並非於各區域RG5、RG6間實際地形成邊界。
如上所述，基準電阻Rst較佳為形成(配置)於距離各邊S1、S2、S3、S4為0.1 mm以上之位置上，其係與如下情形相對應：圖24中，並非區域RG5，而係於區域RG6內形成(配置)基準電阻Rst。於半導體晶片CP1中，由於特別容易產生應力之區域係區域RG5，故藉由未在區域RG5內形成(配置)基準電阻Rst，而係在與區域RG5相比、應力相對較小之區域RG6內形成(配置)基準電阻Rst，可確實地抑制或防止藉由應力而使基準電阻Rst之電阻值變動。藉此，可確實地提高將具有振盪電路之半導體晶片CP1樹脂密封之半導體裝置(與上述半導體裝置PKG相對應)之性能。此情形於以下之實施形態2~4中亦相同。
又，如上述圖21之圖表所示，關於圖20中之沿虛線41之位置上之應力，與邊S1平行之方向之應力σx及與邊S1垂直之方向之應力σy之任一者，均在半導體晶片CP1之主表面11a之外周部(與上述區域RG5相對應)應力變大。另一方面，若著眼於半導體晶片CP1之主表面11a之外周部以外之區域(與上述區域RG6相對應)，則關於圖20中之沿虛線41之位置上之應力，只要在上述區域RG6內，與邊S1平行之方向之應力σx大致固定，相對於此，與邊S1垂直之方向之應力σy則隨著離開中心CT1而逐漸變小。
如上所述，由與邊S1平行之方向之應力σx所致之影響可藉由將構成基準電阻Rst之導電體圖案CDP之延伸方向即上述Y方向設為與邊S1垂直之方向而抑制或防止，但於該情形時，亦會受到由與邊S1垂直之方向之應力σy所致之影響。因此，為儘量減小由與邊S1垂直之方向之應力σy所致之影響，有效的是在與邊S1垂直之方向之應力σy儘可能小之區域內形成(配置)基準電阻Rst。
因此，更佳為於圖25所示之區域RG7內形成(配置)基準電阻Rst。圖25係與上述圖21、圖23及圖24同樣為半導體晶片CP1之平面圖(俯視圖)，表示半導體晶片CP1之主表面11a側，雖為平面圖，但為了便於看清圖式而對區域RG7標註影線來表示。區域RG7係虛擬地劃分而成之區域，並非於區域RG7與其他區域間實際地形成邊界。
此處，區域RG7係如下之區域：較上述區域RG6內連結上述線42之中心與上述線43之中心之線46更為邊S1側，較連結上述線42之中心與上述線44之中心之線47更為邊S2側，較連結上述線44之中心與上述線45之中心之線48更為邊S3側，且較連結上述線43之中心與上述線45之中心之線49更為邊S4側。該區域RG7加上由線46、線47、線48及線49包圍之區域RG8而成者係與上述區域RG6相對應。
因此，在將基準電阻Rst形成(配置)於區域RG1之情形時，將基準電阻Rst形成(配置)於區域RG7係與如下情形相對應：在區域RG1內距離邊S1為0.1 mm以上之位置、且較連結上述線42之中心與上述線43之中心之線46更為邊S1側之位置上，形成(配置)基準電阻Rst。又，在將基準電阻Rst形成(配置)於區域RG2之情形時，將基準電阻Rst形成(配置)於區域RG7係與如下情形相對應：在區域RG2內距離邊S2為0.1 mm以上之位置、且較連結上述線42之中心與上述線44之中心之線47更為邊S2側之位置上，形成(配置)基準電阻Rst。又，在將基準電阻Rst形成(配置)於區域RG3之情形時，將基準電阻Rst形成(配置)於區域RG7係與如下情形相對應：在區域RG3內距離邊S3為0.1 mm以上之位置、且較連結上述線44之中心與上述線45之中心之線48更為邊S3側之位置上，形成(配置)基準電阻Rst。又，在將基準電阻Rst形成(配置)於區域RG4之情形時，將基準電阻Rst形成(配置)於區域RG7係與如下情形相對應：在區域RG4內距離邊S4為0.1 mm以上之位置、且較連結上述線43之中心與上述線45之中心之線49更為邊S4側之位置上，形成(配置)基準電阻Rst。
應力σx在區域RG7及區域8內大致相同(固定)，相對於此，相較於在區域RG8，應力σy在區域R7變得較小。因此，在相較於區域RG7應力σy較大之區域RG8內未形成(配置)基準電阻Rst，而是在相較於區域RG8應力σy較小之區域RG7內形成(配置)基準電阻Rst，藉此可減小作用於構成基準電阻Rst之上述導電體圖案CDP之應力σy，從而可更確實地抑制或防止藉由應力而使基準電阻Rst之電阻值變動。藉此，可更確實地提高將具有振盪電路之半導體晶片CP1樹脂密封之半導體裝置(與上述半導體裝置PKG相對應)之性能。此情形於以下之實施形態2~4中亦相同。
<變形例>
接下來，對本實施形態1之第1變形例進行說明。
圖26係本實施形態之第1變形例之半導體裝置(半導體晶片CP1)之主要部分平面圖，且與上述圖15相對應，表示與上述圖15~圖17相同之區域(與上述基準電阻形成區域1B相對應之區域)。
於上述圖15~圖19之情形、及圖26(第1變形例)之情形時，以下之方面相異。
即，於上述圖15~圖19之情形時，沿Y方向延伸之導電體圖案CDP係在X方向上以特定間隔排列有複數個，沿X方向相鄰之導電體圖案CDP彼此係相互分離之獨立之圖案(孤立圖案)，電性連接沿X方向相鄰之導電體圖案CDP彼此的是配線M1a。相對於此，於圖26(第1變形例)之情形時，沿Y方向延伸之導電體圖案CDP係在X方向上以特定間隔排列有複數個，沿X方向相鄰之導電體圖案CDP彼此並非相互分離之獨立之圖案(孤立圖案)。而且，沿X方向相鄰之導電體圖案CDP彼此係藉由與導電體圖案CDP一體(與導電體圖案CDP同層地)形成之連接部CDP2串聯接通而電性連接。
若更具體地說明圖26(第1變形例)之情形，則係如下。
圖26中，圖示有10條導電體圖案CDP，自圖式之右側起依序被稱為第1條導電體圖案CDP、第2條導電體圖案CDP、第3條導電體圖案CDP、···、第10條導電體圖案CDP。
第1條導電體圖案CDP之端部(圖26之上側之端部)、及沿X方向與該端部相鄰之第2條導電體圖案CDP之端部(圖26之上側之端部)係藉由與第1條及第2條導電體圖案CDP一體形成之連接部CDP2接通而電性連接。第2條導電體圖案CDP之另一端部(圖26之下側之端部)、及沿X方向與該端部相鄰之第3條導電體圖案CDP之端部(圖26之下側之端部)係藉由與第2條及第3條導電體圖案CDP一體形成之連接部CDP2接通而電性連接。第3條導電體圖案CDP之另一端部(圖26之上側之端部)、及沿X方向與該端部相鄰之第4條導電體圖案CDP之端部(圖26之上側之端部)係藉由與第3條及第4條導電體圖案CDP一體形成之連接部CDP2接通而電性連接。第4條導電體圖案CDP之另一端部(圖26之下側之端部)、及沿X方向與該端部相鄰之第5條導電體圖案CDP之端部(圖26之下側之端部)係藉由與第4條及第5條導電體圖案CDP一體形成之連接部CDP2接通而電性連接。重複相同之連接關係，直至第10條導電體圖案CDP為止，進而省略圖示，於第11條以後之導電體圖案CDP中，亦重複相同之連接關係。連接部CDP2係在與導電體圖案CDP相同之步驟中同層地形成之導電體圖案，且沿X方向延伸。亦即，按沿Y方向延伸之導電體圖案CDP、沿X方向延伸之連接部CDP2、沿Y方向延伸之導電體圖案CDP、沿X方向延伸之連接部CDP2…之順序將其等連續地接通，從而形成基準電阻Rst。連接部CDP2因係與導電體圖案CDP一體形成，故係藉由與導電體圖案CDP相同之材料(更特定而言，為上述多晶矽膜24)而形成。
亦即，於上述圖15~圖19之情形、及圖26(第1變形例)之情形時，共通的是沿Y方向延伸之導電體圖案CDP在X方向上以特定間隔排列有複數個，連接(更特定而言，為串聯連接)其等而形成基準電阻Rst這一點。然而，於上述圖15~圖19之情形時，沿Y方向延伸之導電體圖案CDP彼此係藉由與導電體圖案CDP不同層之導電體圖案即配線M1a而連接(電性連接)，另一方面，於圖26(第1變形例)之情形時，沿Y方向延伸之導電體圖案CDP彼此係藉由與導電體圖案CDP同層之導電體圖案即連接部CDP2而連接(電性連接)。在此方面，兩者(圖15~圖19之情形與圖26之情形)相異。
如上所述，將作為導電體圖案CDP之延伸方向之Y方向設為應力較小之方向(應力σy之方向)，而非應力較大之方向(應力σx之方向)，藉此，可抑制或防止藉由應力而使基準電阻Rst之電阻值變動。其原因在於，基準電阻Rst之電阻值主要係由沿Y方向延伸之複數個導電體圖案CDP而規定，連接沿Y方向延伸之複數個導電體圖案CDP彼此之上述配線M1a或上述連接部CDP2之電阻成分與沿Y方向延伸之導電體圖案CDP之電阻值相比，足夠小。例如，若沿X方向延伸之連接部CDP2之電阻值大於沿Y方向延伸之導電體圖案CDP之電阻值，則沿X方向延伸之連接部CDP2之電阻值會由於應力σx之影響而變動，因此，存在無法抑制基準電阻Rst之電阻值變動之擔憂。
因此，較佳為上述配線M1a或上述連接部CDP2之電阻值與沿Y方向延伸之導電體圖案CDP之電阻值相比，足夠小。就該觀點而言，較佳為，連接沿X方向相鄰之導電體圖案CDP彼此之上述配線M1a或上述連接部CDP2之電阻(電阻值)為導電體圖案CDP之電阻(電阻值)的十分之一以下。亦即，較佳為，連接2條導電體圖案CDP之1個上述配線M1a或上述連接部CDP2之電阻(電阻值)為1條導電體圖案CDP之電阻(電阻值)的十分之一以下。藉此，即便沿X方向延伸之配線M1a或連接部CDP2之電阻值由於應力σx之影響而變動，亦難以對基準電阻Rst之電阻值產生影響，從而可更確實地抑制或防止由應力引起之基準電阻Rst之電阻值之變動。此情形於以下之實施形態2~4亦相同。但，於下述實施形態2、3中，與上述配線M1a相對應者係下述配線M2a。
再者，於圖26(第1變形例)之情形時，藉由將連接部CDP2之X方向之尺寸L3(圖26中有所圖示)設為導電體圖案CDP之Y方向之尺寸L1(圖26中有所圖示)的十分之一以下(即，L3≦L1/10)，可將連接沿X方向相鄰之導電體圖案CDP彼此之連接部CDP2之電阻設為導電體圖案CDP之電阻的十分之一以下。進而，藉由將連接部CDP2之寬度(配線寬度、Y方向之尺寸)W2設定得大(粗)於導電體圖案CDP之寬度(配線寬度、X方向之尺寸)W1(即，設為W2>W1)，可進而減少連接部CDP2之影響。另一方面，於上述圖15~圖19之情形時，由於配線M1a之電阻率小於導電體圖案CDP之電阻率，故連接沿X方向相鄰之導電體圖案CDP彼此之配線M1a之電阻可容易地成為導電體圖案CDP之電阻的十分之一以下。
於圖26(第1變形例)之情形時，亦可獲得與上述圖15~圖19之情形時基本上相同之效果，於圖26(第1變形例)之情形、及上述圖15~圖19之情形時，可分別獲得以下之獨自之效果。
即，於上述圖15~圖19之情形時，由於連接沿Y方向延伸之複數個導電體圖案CDP彼此者係配線M1a，故易於使沿X方向延伸之配線M1a之電阻值小於導電體圖案CDP之電阻值。因此，易於減小基準電阻Rst中所佔之配線M1a之電阻成分，故在抑制或防止由應力引起之基準電阻Rst之電阻值之變動方面，更為有利。
另一方面，於圖26(第1變形例)之情形時，由於連接沿Y方向延伸之複數個導電體圖案CDP彼此者係與導電體圖案CDP同層之連接部CDP2，故易於使除配線M1a以外之配線M1通過導電體圖案CDP之上方。因此，可提高配線之設計之自由度。
亦可組合上述圖15~圖19之情形、及圖26(第1變形例)之情形，將其作為本實施形態1之第2變形例而說明。
圖27及圖28係本實施形態之第2變形例之半導體裝置(半導體晶片CP1)之主要部分平面圖，表示與上述圖15~圖17相同之區域(與上述基準電阻形成區域1B相對應之區域)。圖27係與上述圖15相對應者，表示導電體圖案CDP、接觸孔CNT、插塞PG1及配線M1之平面佈局，其他構成省略圖示。圖28係與上述圖16相對應者，表示導電體圖案CDP、接觸孔CNT及插塞PG1之平面佈局，其他構成省略圖示。又，圖29係圖27之A2-A2線之剖面圖，且係與上述圖18相對應者，圖30係圖27之A3-A3線之剖面圖，且係與上述圖19相對應者。
圖27~圖30(第2變形例)之情形係與組合上述圖15~圖19之情形及圖26(第1變形例)之情形而成者相對應。即，沿Y方向延伸之導電體圖案CDP係在X方向上以特定間隔排列有複數個，於圖27~圖30(第2變形例)之情形時，沿X方向相鄰之導電體圖案CDP彼此係藉由配線M1a而連接(電性連接)之情形(部位)、及藉由與導電體圖案CDP一體(與導電體圖案CDP同層地)形成之連接部CDP2而連接(電性連接)之情形(部位)混合存在。
例如，若要更具體地說明圖27及圖28，則係如下。
圖27中，圖示有10條導電體圖案CDP，自圖式之右側起依序被稱為第1條導電體圖案CDP、第2條導電體圖案CDP、第3條導電體圖案CDP、···、第10條導電體圖案CDP。
第1條導電體圖案CDP之端部(圖27之上側之端部)、及沿X方向與該端部相鄰之第2條導電體圖案CDP之端部(圖27之上側之端部)係藉由與第1條及第2條導電體圖案CDP一體形成之連接部CDP2接通而電性連接。第2條導電體圖案CDP之另一端部(圖27之下側之端部)、及沿X方向與該端部相鄰之第3條導電體圖案CDP之端部(圖27之下側之端部)係經由嵌入至接觸孔CNT(形成於該等端部上之接觸孔CNT)之插塞PG1 及配線M1a而電性連接。第3條導電體圖案CDP之另一端部(圖27之上側之端部)、及沿X方向與該端部相鄰之第4條導電體圖案CDP之端部(圖27之上側之端部)係藉由與第3條及第4條導電體圖案CDP一體形成之連接部CDP2接通而電性連接。第4條導電體圖案CDP之另一端部(圖27之下側之端部)、及沿X方向與該端部相鄰之第5條導電體圖案CDP之端部(圖27之下側之端部)係經由嵌入至接觸孔CNT(形成於該等端部上之接觸孔CNT)之插塞PG1及配線M1a而電性連接。重複相同之連接關係，直至第10條導電體圖案CDP為止，進而省略圖示，於第11條以後之導電體圖案CDP中，亦重複相同之連接關係。連接部CDP2與配線M1a之構成已於上文敍述，此處，省略其說明。
於上述圖15~圖19之情形、圖26(第1變形例)之情形、及圖27~圖30(第2變形例)之情形時，共通的是沿Y方向延伸之導電體圖案CDP在X方向上以特定間隔排列有複數個，連接(更特定而言，為串聯連接)其等而形成基準電阻Rst這一點。然而，於圖27~圖30(第2變形例)之情形時，沿Y方向延伸之導電體圖案CDP彼此係藉由與導電體圖案CDP不同層之導電體圖案即配線M1a、及與導電體圖案CDP同層之導電體圖案即連接部CDP2而串聯連接(電性連接)。即便於如此之情形時，亦可藉由以上述之方式研究基準電阻Rst之配置及方向(導電體圖案CDP之延伸方向)，而抑制或防止由應力引起之基準電阻Rst之電阻值之變動。
(實施形態2)
圖31係本實施形態之半導體晶片CP1之主要部分剖面圖，且係與上述實施形態1之上述圖8相對應者。
本實施形態2與上述實施形態1之主要不同點在於構成基準電阻Rst之導電體圖案CDP之材料、與形成有導電體圖案CDP之層。即，於上述實施形態1中，構成基準電阻Rst之導電體圖案CDP係矽膜圖案(更特定而言，為多晶矽膜圖案)，於本實施形態中，構成基準電阻Rst之導電體圖案CDP係金屬膜圖案。又，於上述實施形態1中，導電體圖案CDP係與閘極電極GE同層地形成，於本實施形態中，導電體圖案CDP係形成於第2配線層(形成有配線M2之層)與第3配線層(形成有配線M3之層)之間。以下，主要說明與上述實施形態1之不同點。
於本實施形態中，構成基準電阻Rst之導電體圖案CDP係作為金屬膜圖案(經圖案化之金屬膜)形成，而非矽膜圖案(經圖案化之矽膜)。因此，如圖31所示，於基準電阻形成區域1B內，在與閘極電極GE同層處未形成有導電體圖案CDP，伴隨於此，亦未形成有與上述圖8之導電體圖案CDP(矽膜圖案)連接之插塞PG1及配線M1a。除此以外，較圖31之絕緣膜31更靠下方之構成(包括絕緣膜31以及形成於絕緣膜31之接觸孔CNT及插塞PG1)與上述實施形態1相同，故此處省略其說明，對較絕緣膜31更上層之構造進行說明。
如圖31所示，於嵌入有插塞PG1之絕緣膜31上，形成有作為第1層配線之配線(配線層、第1配線層)M1。圖31中，圖示有配線M1，該配線M1係於在嵌入有插塞PG1之絕緣膜31上形成配線M1用之導電體膜之後，使用光微影技術及乾式蝕刻技術將該導電體膜圖案化，藉此而形成。因此，圖31中，配線M1包含經圖案化之導電體膜，例如為鎢配線或鋁配線。作為其他形態，亦可與上述實施形態1同樣將配線M1設為金屬鑲嵌配線。
於絕緣膜31上，以包覆配線M1之方式而形成有包含例如氧化矽膜等之絕緣膜(層間絕緣膜)51，於絕緣膜51上，形成有配線(第2配線層)M2。圖31中，圖示有配線M2，該配線M2係於在絕緣膜51上形成配線M2用之導電體膜之後，使用光微影技術及乾式蝕刻技術將該導電體膜圖案化，藉此而形成。因此，圖31中，配線M2包含經圖案化之導電體膜，例如為鋁配線。作為其他形態，亦可與上述實施形態1同樣將配線M2設為金屬鑲嵌配線。
於絕緣膜51上，以包覆配線M2之方式而形成有包含例如氧化矽膜等之絕緣膜(層間絕緣膜)52，於絕緣膜52上，形成有導電體圖案CDP。導電體圖案CDP係可於在絕緣膜52上形成導電體圖案CDP用之導電體膜之後，使用光微影技術及乾式蝕刻技術將該導電體膜圖案化，藉此而形成。導電體圖案CDP係形成於基準電阻形成區域1B。
又，於上述實施形態1中，藉由使導電體圖案CDP與閘極電極GE同層地形成，而在導電體圖案CDP之側壁上形成側壁分隔件SWS，於本實施形態中，導電體圖案CDP係形成於較閘極電極GE更上層(具體而言，為配線M2與配線M3之間的層)，故於導電體圖案CDP之側壁上未形成有側壁分隔件SWS。
於絕緣膜52上，以包覆導電體圖案CDP之方式而形成有包含例如氧化矽膜等之絕緣膜(層間絕緣膜)53，於絕緣膜53上，形成有配線(第3配線層)M3。圖31中，圖示有配線M3，該配線M3係於在絕緣膜53上形成配線M3用之導電體膜之後，使用光微影技術及乾式蝕刻技術將該導電體膜圖案化，藉此而形成。因此，圖31中，配線M3包含經圖案化之導電體膜，例如為鋁配線。作為其他形態，亦可將配線M3設為金屬鑲嵌配線。
於配線M1與配線M2之間的絕緣膜51，形成有導孔(開口部、貫通孔、連接孔、通孔)SH2，於導孔SH2內，形成(嵌入)有導電性之插塞(連接用導體部、導電性插塞)PG2。插塞PG2係可藉由與上述插塞PG1相同之方法形成。插塞PG2之上部係與配線M2相接觸，插塞PG2之下部係與配線M1相接觸，可藉由該插塞PG2而電性連接插塞PG2上之配線M2與插塞PG2下之配線M1。
於配線M3與配線M2之間的絕緣膜52、53，形成有貫通絕緣膜52、53之導孔(開口部、貫通孔、連接孔、通孔)SH3，於導孔SH3內，形成(嵌入)有導電性之插塞(連接用導體部、導電性插塞)PG3。插塞PG3係可藉由與上述插塞PG1、PG2相同之方法形成。插塞PG3之上部係與配線M3相接觸，插塞PG3之下部係與配線M2相接觸，可藉由該插塞PG3而電性連接插塞PG3上之配線M3與插塞PG3下之配線M2。
於導電體圖案CDP與配線M2(更特定而言，為配線M2a)之間的絕緣膜52，形成有貫通絕緣膜52之導孔(開口部、貫通孔、連接孔、通孔)SH4，於導孔SH4內，形成(嵌入)有導電性之插塞(連接用導體部、導電性插塞)PG4。插塞PG4係可藉由與上述插塞PG、PG1、PG2、PG3相同之方法形成。插塞PG4之上部係與導電體圖案CDP相接觸，插塞PG4之下部係與配線M2相接觸，可藉由該插塞而電性連接插塞PG4上之導電體圖案CDP與插塞PG4下之配線M2。
於絕緣膜53上，以包覆配線M3之方式而形成有包含例如氧化矽膜等之絕緣膜(層間絕緣膜)54。於絕緣膜54上，更形成有上層之配線及絕緣膜，此處，省略其圖示及說明。
本實施形態與上述實施形態1不同之處在於構成基準電阻Rst之導電體圖案CDP之材料。即，於上述實施形態1中，構成基準電阻Rst之導電體圖案CDP係矽膜圖案，於本實施形態中，構成基準電阻Rst之導電體圖案CDP係金屬膜圖案，且藉由金屬膜(經圖案化之金屬膜)而形成。
再者，於本申請案中，所謂金屬或金屬膜係指顯示金屬傳導之導電體或導電體膜，且係設為不僅包括單體之金屬(純金屬)或合金，亦包括顯示金屬傳導之金屬化合物(氮化金屬或碳化金屬等)者。因此，本實施形態之導電體圖案CDP係顯示金屬傳導之導電體圖案。
作為本實施形態之導電體圖案CDP，較佳為高熔點金屬(亦稱為耐火金屬(refractory metal))。再者，此處所謂之高熔點金屬亦包括高熔點金屬化合物。此處，若具體地列舉可較佳地用作導電體圖案CDP之金屬材料，則可列舉：Mo(鉬)、MoN(氮化鉬)、MoC(碳化鉬)、MoNC(碳氮化鉬)、MoSi(矽化鉬)、Ti(鈦)、TiN(氮化鈦)、TiC(碳化鈦)、TiNC(碳氮化鈦)、TiSi(矽化鈦)。又，若具體地列舉可較佳地用作導電體圖案CDP之其他金屬材料，則可列舉：W(鎢)、WN(氮化鎢)、WC(碳化鎢)、WNC(碳氮化鎢)、WSi(矽化鎢)、Ta(鉭)、TaN(氮化鉭)、TaC(碳化鉭)、TaNC(碳氮化鉭)、TaSi(矽化鉭)。又，若具體地列舉可較佳地用作導電體圖案CDP之進而其他金屬材料，則可列舉：Ru(釕)、RuN(氮化釕)、RuC(碳化釕)、RuNC(碳氮化釕)、RuSi(矽化釕)、Co(鈷)、CoSi(矽化鈷)、Ni(鎳)、NiSi(矽化鎳)、NiPtSi(鎳鉑矽化物)。其等之中，作為導電體圖案CDP中所使用之金屬材料，尤佳為鎢(W)、氮化鈦(TiN)或氮化鉭(TaN)，若將其等用作導電體圖案CDP之材料，則不僅在基準電阻Rst之特性方面良好，而且由於係半導體裝置之製造時所使用之材料，故應用時之限制減少，且製造裝置等之新投資亦較少即可，從而容易採用。
於本實施形態中，導電體圖案CDP係可設為單層構造(由一層金屬膜形成之構造)或積層構造(複數個金屬膜積層而成之構造)。又，在將鎢(W)用於導電體圖案CDP之情形時，由於鎢(W)膜與層間絕緣膜之密著性較低，故較佳為於鎢(W)膜與層間絕緣膜之間形成氮化鈦(TiN)膜作為抗剝離膜，於該情形時，藉由氮化鈦(TiN)膜與氮化鈦(TiN)膜上之鎢(W)膜之積層膜而形成導電體圖案CDP。
圖32及圖33係本實施形態之半導體晶片CP1之主要部分平面圖，表示基準電阻形成區域1B之相同區域。其中，圖32係與上述實施形態1之圖15相對應者，表示導電體圖案CDP、導孔SH4、插塞PG4及配線M2之平面佈局，其他構成省略圖示。圖33係與上述實施形態1之圖16相對應者，表示導電體圖案CDP、導孔SH4及插塞PG4之平面佈局，其他構成省略圖示。又，圖34及圖35係本實施形態之半導體晶片CP1之主要部分剖面圖，表示基準電阻形成區域1B之剖面圖。其中，圖34係與圖32之A2-A2線之剖面相對應，圖35係與圖32之A3-A3線之剖面相對應。再者，上述圖31所示之基準電阻形成區域1B之剖面圖係大致相當於圖32之A4-A4線之剖面的剖面圖。
如若對圖32與上述圖15進行比較，且對圖33與上述圖16進行比較，則可知，上述實施形態1與本實施形態中，關於導電體圖案CDP之平面形狀及位置關係，為相同。即，如圖32及圖33等所示，於基準電阻形成區域1B內，沿Y方向延伸之複數個(複數條)導電體圖案CDP係在X方向上以特定間隔(較佳為等間隔)排列，該等複數個導電體圖案CDP係分別獨立之圖案。
然而，於上述實施形態1中，沿X方向相鄰之導電體圖案CDP彼此係藉由插塞PG1及配線M1a而連接(電性連接)，於本實施形態中，如圖32~圖35所示，沿X方向相鄰之導電體圖案CDP彼此係藉由插塞PG4及配線M2a而連接(電性連接)。即，於本實施形態中使用與導電體圖案CDP連接之插塞PG4，以代替上述實施形態1中與導電體圖案CDP連接之插塞PG1，於本實施形態中使用配線M2a，以代替上述實施形態1之配線M1a。此處，配線M2a係配線M2之中用以連接導電體圖案CDP彼此之配線。
若要具體地說明，則係如圖32~圖35所示，於沿Y方向延伸之各導電體圖案CDP之兩端之下部形成有上述導孔SH4，嵌入至該導孔SH4之插塞PG4係與上述配線M2中之配線M2a電性連接。即，各導電體圖案CDP之端部係經由填埋導孔SH4之導電性之插塞PG4而與配線M2a電性連接。該配線M2a係用以串聯連接沿Y方向延伸且沿X方向排列之複數個導電體圖案CDP的配線，且係以橫跨沿X方向相鄰之2個導電體圖案CDP之端部彼此之方式沿X方向延伸。分別沿Y方向延伸之複數個導電體圖案CDP係經由嵌入至導孔SH4之插塞PG4及配線M2a而串聯連接。
如此，於本實施形態中，分別沿Y方向延伸之複數個導電體圖案CDP係經由嵌入至導孔SH4之插塞PG4及配線M2a而串聯連接，從而形成基準電阻Rst。即，基準電阻Rst係藉由經由嵌入至導孔SH4之插塞PG4及配線(配線層)M2(具體而言，為配線M2a)串聯連接分別獨立之複數個導電體圖案CDP而形成。
由於除代替插塞PG1及配線M1a而藉由插塞PG4及配線M2a來連接(更特定而言，為串聯連接)複數個導電體圖案CDP以外，構成基準電阻Rst之複數個導電體圖案CDP之連接關係在上述實施形態1與本實施形態中基本上相同，故此處省略不必要之說明。具體之連接關係係於上述實施形態1(上述圖15~圖19)之說明中，將接觸孔CNT、插塞PG1及配線M1a分別換成導孔SH4、插塞PG4及配線M2a讀出即可。
再者，本實施形態中係將位於較導電體圖案CDP更下層之配線M2a用於電性連接沿X方向相鄰之導電體圖案CDP彼此之配線，作為其他形態，亦可將位於較導電體圖案CDP更上層之配線M3用於電性連接沿X方向相鄰之導電體圖案CDP彼此之配線。於該情形時，導孔SH4及嵌入其之插塞PG4係設置於導電體圖案CDP之端部上方，而非導電體圖案CDP之端部下方，將與配線M3同層地設置且與配線M2a為相同之平面圖案之配線(作為配線M2a之代替物)與該插塞PG4連接即可。
亦於本實施形態中，藉由與上述實施形態1同樣地研究半導體晶片CP1中之基準電阻Rst之配置、及導電體圖案CDP之延伸方向，可抑制或防止藉由應力而使基準電阻Rst之電阻值變動，於本實施形態中，進而亦對構成基準電阻Rst之導電體圖案CDP之材料進行研究。
圖36係因應力所致之導電體圖案CDP之電阻值之變化的說明圖。
圖36中表示構成基準電阻Rst之導電體圖案CDP，若將導電體圖案CDP之延伸方向(與上述Y方向相對應)之尺寸設為導體長L，將與導電體圖案CDP之延伸方向垂直之方向之剖面積設為導體剖面積A，將導電體圖案CDP之電阻率設為電阻率ρ，將導電體圖案CDP之電阻值設為電阻值R，則導電體圖案CDP之電阻之變化率ΔR/R由圖36所示之式(1)近似地表示。即，因應力所致之導電體圖案CDP之電阻之變化率ΔR/R係由因應力所致之導體長L之變化率ΔL/L、因應力所致之導體剖面積A之變化率ΔA/A、及因應力所致之電阻率ρ之變化率Δρ/ρ而規定。如上述實施形態1中所述，藉由研究半導體晶片CP1中之基準電阻Rst之配置、及導電體圖案CDP之延伸方向，可減小因應力所致之導電體圖案CDP之變形率(因導體長L及剖面積A之變化所致之變形率)，藉此，可抑制導電體圖案CDP之電阻之變化率ΔR/R。然而，亦如由圖36之式(1)可知，即便可抑制因應力所致之導電體圖案CDP之變形，一旦藉由應力而使電阻率ρ變化，則導電體圖案CDP之電阻之變化率ΔR/R亦會以相應程度增大。因此，為抑制或防止藉由應力而使基準電阻Rst之電阻值變動，亦重要的是減小因應力所致之電阻率ρ之變化率Δρ/ρ。
藉由應力而使電阻率ρ變化的是壓阻效應，壓阻效應於矽膜圖案之情形時相對較大，相對於此，於金屬膜圖案之情形時，則非常小。因此，於本實施形態中，藉由將構成基準電阻Rst之導電體圖案CDP設為由金屬膜形成之金屬膜圖案，可抑制或防止藉由應力而使導電體圖案CDP之電阻率ρ變化。
即，於本實施形態中，藉由將構成基準電阻Rst之導電體圖案CDP設為金屬膜圖案，與上述實施形態1相比，可抑制或防止因應力所致之導電體圖案CDP之電阻率之變化，因此，能夠進而提昇可抑制(防止)因應力所致之基準電阻Rst之電阻值之變動的效果。藉此，可進而提高將具有振盪電路之半導體晶片CP1樹脂密封之半導體裝置(與上述半導體裝置PKG相對應)之性能。
又，就儘量抑制因應力所致之基準電阻Rst之電阻值之變動方面而言，導電體圖案CDP較佳為包含難以產生因應力所致之變形的材料。基於此觀點，較佳為藉由楊氏模數較高之金屬(或金屬化合物)而形成導電體圖案CDP，上述中列舉了可較佳地用作導電體圖案CDP之金屬材料之例，就此觀點而言，亦可較佳地使用該等金屬材料。
又，於本實施形態中，對導電體圖案CDP係形成於第2配線層(形成有配線M2之層)與第3配線層(形成有配線M3之層)之間的情形進行了說明。作為其他形態，亦可於第1配線層(形成有配線M1之層)與第2配線層(形成有配線M2之層)之間設置導電體圖案CDP，或者亦可於第3配線層(形成有配線M3之層)與第4配線層(形成有較配線M3更上一層之配線之層)之間設置導電體圖案CDP。
亦即，於本實施形態中，與在構成半導體晶片CP1之半導體基板SUB之主表面上形成具有複數個配線層之多層配線構造，在配線層與配線層之間(層間)設置導電體圖案CDP的情形相對應。因此，於本實施形態中，由於導電體圖案CDP係與配線分開(其它層、不同層)設置，故對於構成導電體圖案CDP之金屬材料，可選擇適合作為構成基準電阻Rst之導電體圖案CDP的金屬材料，另一方面，對於構成配線(配線M1、M2、M3等)之金屬材料，可選擇適合作為配線之金屬材料。因此，基準電阻Rst與配線之設計變得容易。又，於提高電氣特性方面，亦變得有利。又，於本實施形態中，由於導電體圖案CDP係與配線分開(其他層、不同層)設置，故亦可使導電體圖案CDP之厚度與配線(配線M1、M2、M3等)之各厚度不同。例如，可將配線(配線M1、M2、M3等)之各厚度設為於可減少配線電阻足夠之厚度，使導電體圖案CDP之厚度薄於配線(配線M1、M2、M3等)之各厚度，減少構成基準電阻Rst之複數個導電體圖案CDP之總延伸距離。因此，可縮小基準電阻Rst之配置區域之面積，從而實現半導體晶片CP1之小面積化，甚至半導體裝置PKG之小型化。
又，較佳為，相較導電體圖案CDP，連接導電體圖案CDP彼此之配線M2a為低電阻率(即，配線M2a之比電阻小於導電體圖案CDP之比電阻)。其原因在於，若相較導電體圖案CDP，配線M2a為低電阻率，則容易減小配線M2a對基準電阻Rst之電阻值之給予量，因此，即便沿X方向延伸之配線M2a之電阻值藉由上述應力σx之影響而變動，亦難以對基準電阻Rst之電阻值產生影響，從而可更確實地抑制或防止由應力引起之基準電阻Rst之電阻值之變動。再者，上述實施形態1中亦進行了說明，較佳為，連接沿X方向相鄰之2個導電體圖案CDP彼此之1個配線M2a之電阻(電阻值)為1個導電體圖案CDP之電阻(電阻值)的十分之一以下。
接下來，對本實施形態2之變形例進行說明。
圖37係本實施形態之變形例(第3變形例)之半導體裝置(半導體晶片CP1)之主要部分平面圖，且係與上述圖32相對應者。此處，將圖37之情形稱為第3變形例。再者，將上述實施形態1中所說明之第1變形例(上述圖26)應用於本實施形態而成者係圖37之第3變形例。
於上述圖32~圖35之情形、及圖37(第3變形例)之情形時，在以下方面相異。
即，於上述圖32~圖35之情形時，沿Y方向延伸之導電體圖案CDP係在X方向上以特定間隔排列有複數個，沿X方向相鄰之導電體圖案CDP彼此係相互分離之獨立之圖案(孤立圖案)，電性連接沿X方向相鄰之導電體圖案CDP彼此者係配線M2a。相對於此，於圖37(第3變形例)之情形時，沿Y方向延伸之導電體圖案CDP係在X方向上以特定間隔排列有複數個，沿X方向相鄰之導電體圖案CDP彼此並非相互分離之獨立之圖案(孤立圖案)。而且，沿X方向相鄰之導電體圖案CDP彼此係藉由與導電體圖案CDP一體(與導電體圖案CDP同層地)形成之連接部CDP2串聯接通而電性連接。
亦即，於上述圖32~圖35之情形、及圖37(第3變形例)之情形時，共通的是沿Y方向延伸之導電體圖案CDP在X方向上以特定間隔排列有複數個，連接(更特定而言，為串聯連接)其等而形成基準電阻Rst這一點。然而，於上述圖32~圖35之情形時，沿Y方向延伸之導電體圖案CDP彼此係藉由與導電體圖案CDP不同層之導電體圖案即配線M2a而連接(電性連接)，另一方面，於圖37(第3變形例)之情形時，沿Y方向延伸之導電體圖案CDP彼此係藉由與導電體圖案CDP同層之導電體圖案即連接部CDP2而連接(電性連接)。在此方面，兩者(圖32~圖35之情形與圖37之情形)相異。
因此，組合導電體圖案CDP及連接部CDP2而成之整體之圖案在圖37(第3變形例)之情形、及上述實施形態1中所說明之第1變形例(上述圖26)之情形時，基本上相同。
再者，上述實施形態1之第1變形例中亦進行了說明，較佳為，連接沿X方向相鄰之2個導電體圖案CDP彼此之1個連接部CDP2之電阻(電阻值)為1個導電體圖案CDP之電阻(電阻值)的十分之一以下。
於圖37(第3變形例)之情形時，亦可獲得與上述圖32~圖35之情形時基本上相同之效果，於圖37(第3變形例)之情形、及上述圖32~圖35之情形時，可分別獲得以下之獨自之效果。
即，於上述圖32~圖35之情形時，由於連接沿Y方向延伸之複數個導電體圖案CDP彼此者係配線M2a，故易於使沿X方向延伸之配線M2a之電阻值小於導電體圖案CDP之電阻值。因此，易於減小基準電阻Rst中所佔之配線M2a之電阻成分，故在抑制或防止由應力引起之基準電阻Rst之電阻值之變動方面，更為有利。
另一方面，於圖37(第3變形例)之情形時，由於連接沿Y方向延伸之複數個導電體圖案CDP彼此者係與導電體圖案CDP同層之連接部CDP2，故易於使除配線M2a以外之配線M2通過導電體圖案CDP之下方或上方。因此，可提高配線之設計之自由度。
亦可組合上述圖32~圖35之情形、及圖37(第3變形例)之情形，將其作為本實施形態2之其他變形例(第4變形例)而說明。
圖38及圖39係本實施形態之其他變形例(第4變形例)之半導體裝置(半導體晶片CP1)之主要部分平面圖，表示與上述圖32及圖33相同之區域(與上述基準電阻形成區域1B相對應之區域)。圖38係與上述圖32相對應者，且表示導電體圖案CDP、導孔SH4、插塞PG4及配線M2之平面佈局，其他構成省略圖示。又，圖39係與上述圖33相對應者，且表示導電體圖案CDP、導孔SH4及插塞PG4之平面佈局，其他構成省略圖示。此處，將圖38~圖41之情形稱為第4變形例。再者，將上述實施形態1中所說明之第2變形例(上述圖27~圖30)應用於本實施形態而成者係圖38~圖41之第4變形例。
圖38~圖41(第4變形例)之情形係與組合上述圖32~圖35之情形及圖37(第3變形例)之情形而成者相對應。即，沿Y方向延伸之導電體圖案CDP係在X方向上以特定間隔排列有複數個，於圖38~圖41(第4變形例)之情形時，沿X方向相鄰之導電體圖案CDP彼此係藉由配線M2a而連接(電性連接)之情形(部位)、及藉由與導電體圖案CDP一體(與導電體圖案CDP同層地)形成之連接部CDP2而連接(電性連接)之情形(部位)混合存在。具體之連接關係係於上述實施形態1之上述第2變形例(上述圖27~圖30)之說明中，將接觸孔CNT、插塞PG1及配線M1a分別換成導孔SH4、插塞PG4及配線M2a讀出即可。
於上述圖32~圖35之情形、圖37(第3變形例)之情形、及圖38~圖41(第4變形例)之情形時，共通的是沿Y方向延伸之導電體圖案CDP在X方向上以特定間隔排列有複數個，連接(更特定而言，為串聯連接)其等而形成基準電阻Rst這一點。然而，於圖38~圖41(第4變形例)之情形時，沿Y方向延伸之導電體圖案CDP彼此係藉由與導電體圖案CDP不同層之導電體圖案即配線M2a、及與導電體圖案CDP同層之導電體圖案即連接部CDP2而串聯連接(電性連接)。即便於如此之情形時，亦可藉由以上述之方式研究基準電阻Rst之配置及方向(導電體圖案CDP之延伸方向)，而抑制或防止由應力引起之基準電阻Rst之電阻值之變動。
又，可較佳地用作導電體圖案CDP之金屬材料之例已於上文敍述，在將金屬矽化物用於導電體圖案CDP之情形時，於上述實施形態1或本實施形態2中，亦可使用金屬矽化物作為使導電體圖案CDP成為多晶矽(polysilicon)膜與該多晶矽膜上之金屬矽化物膜(金屬矽化物層)之積層構造者。於該情形時，有如下方法：於在多晶矽膜上形成金屬矽化物膜(例如，矽化鉬膜或矽化鎢膜)之後，使該多晶矽膜與金屬矽化物膜之積層膜圖案化，藉此而形成包含多晶矽膜及其上之金屬矽化物膜之積層膜之導電體圖案CDP。又，亦有如下方法：藉由自對準矽化物(Salicide：Self Aligned Silicide)法，形成包含多晶矽膜及其上之金屬矽化物層(例如矽化鈦、矽化鈷、矽化鎳、或鎳鉑矽化物)之積層膜之導電體圖案CDP。自對準矽化物法係如下方法：於在多晶矽膜上形成金屬膜(金屬矽化物形成用之金屬膜)之後，藉由熱處理使多晶矽膜與金屬膜反應，藉此於多晶矽膜之上層部形成金屬矽化物膜(作為多晶矽膜與金屬膜之反應層之金屬矽化物膜)。再者，在將金屬矽化物用於導電體圖案CDP時，於使用Ni系金屬矽化物(矽化鎳或鎳鉑矽化物)之情形時，較佳為使用金屬元素與Si之原子比為1：1之金屬單矽化物相之金屬矽化物。又，在將金屬矽化物用於導電體圖案CDP時，於使用除Ni系以外之金屬矽化物(矽化鉬、矽化鎢、矽化鈦、矽化鈷等)之情形時，較佳為使用金屬元素與Si之原子比為1：2之金屬雙矽化物相(例如於矽化鈷之情形時，為可由CoSi2表示之相)之金屬矽化物。
(實施形態3)
圖42係本實施形態之半導體晶片CP1之主要部分剖面圖，且係與上述實施形態2之上述圖31相對應者。
本實施形態3與上述實施形態2之主要不同點在於形成有導電體圖案CDP之層。即，上述實施形態2中係於構成半導體晶片CP1之半導體基板SUB之主表面上，形成具有複數個配線層之多層配線構造，於某個配線層與其他配線層之間(層間)設置導電體圖案CDP，本實施形態中係與多層配線層中之任一配線層(於圖42之情形時，為配線M1)同層地設置導電體圖案CDP。以下，主要說明與上述實施形態2之不同點。
由於較圖42之絕緣膜31更靠下方之構成(包括絕緣膜31及形成於絕緣膜31之接觸孔CNT及插塞PG1)與上述實施形態2相同，故此處省略其說明，對較絕緣膜31更上層之構造進行說明。
如圖42所示，於嵌入有插塞PG1之絕緣膜31上，形成有作為第1層配線之配線(配線層、第1配線層)M1及導電體圖案CDP。導電體圖案CDP係形成於基準電阻形成區域1B。配線M1及導電體圖案CDP係可於嵌入有插塞PG1之絕緣膜31上形成配線M1及導電體圖案CDP兼用之導電體膜之後，使用光微影技術及乾式蝕刻技術將該導電體膜圖案化，藉此而形成。因此，配線M1及導電體圖案CDP包含經圖案化之導電體膜，同層地形成，且藉由相同之材料(金屬材料)而形成。
於絕緣膜31上，以包覆配線M1之方式形成有包含例如氧化矽膜等之絕緣膜(層間絕緣膜)51，於絕緣膜51上，形成有配線(第2配線層)M2。圖42中，圖示有配線M2，該配線M2係於在絕緣膜51上形成配線M2用之導電體膜之後，使用光微影技術及乾式蝕刻技術將該導電體膜圖案化，藉此而形成。因此，圖42中，配線M2包含經圖案化之導電體膜，例如為鋁配線。作為其他形態，亦可與上述實施形態1同樣將配線M2設為金屬鑲嵌配線。
於配線M1與配線M2之間的絕緣膜51，形成有導孔(開口部、貫通孔、連接孔、通孔)SH2，於導孔SH2內，形成(嵌入)有導電性之插塞(連接用導體部、導電性插塞)PG2。又，亦於導電體圖案CDP與配線M2(更特定而言，為配線M2a)之間的絕緣膜51，形成有貫通絕緣膜51之導孔SH2，於導孔SH2內，形成(嵌入)有導電性之插塞PG2。插塞PG2係可藉由與上述插塞PG1相同之方法形成。配置於配線M1與配線M2之間的插塞PG2係上部與配線M2相接觸，下部與配線M1相接觸，藉由該插塞PG2，可電性連接插塞PG2上之配線M2及插塞PG2下之配線M1。又，配置於導電體圖案CDP與配線M2(更特定而言，為配線M2a)之間的插塞PG2係上部與配線M2(更特定而言，為配線M2a)相接觸，下部與導電體圖案CDP相接觸，藉由該插塞PG2，可電性連接插塞PG2上之配線M2(更特定而言，為配線M2a)及插塞PG2下之導電體圖案CDP。
於絕緣膜51上，以包覆配線M2之方式形成有包含例如氧化矽膜等之絕緣膜(層間絕緣膜)52。於絕緣膜52上，更形成有上層之配線及絕緣膜，此處，省略其圖示及說明。
圖43及圖44係本實施形態之半導體晶片CP1之主要部分平面圖，且表示基準電阻形成區域1B之相同區域。其中，圖43係與上述實施形態2之上述圖32相對應者，且表示導電體圖案CDP、導孔SH2、插塞PG2及配線M2之平面佈局，其他構成省略圖示。圖44係與上述實施形態2之上述圖33相對應者，且表示導電體圖案CDP、導孔SH2及插塞PG2之平面佈局，其他構成省略圖示。又，圖45及圖46係本實施形態之半導體晶片CP1之主要部分剖面圖，且表示基準電阻形成區域1B之剖面圖。其中，圖45係與圖43之A2-A2線之剖面相對應，圖46係與圖43之A3-A3線之剖面相對應。再者，上述圖42所示之基準電阻形成區域1B之剖面圖係大致相當於圖43之A4-A4線之剖面之剖面圖。
如若對圖43與上述圖32進行比較，且對圖44與上述圖33進行比較，則可知，於上述實施形態2與本實施形態中，關於導電體圖案CDP之平面形狀及位置關係，為相同。即，於基準電阻形成區域1B內，如圖43及圖44等所示，沿Y方向延伸之複數個(複數條)導電體圖案CDP係在X方向上以特定間隔(較佳為等間隔)排列，該等複數個導電體圖案CDP係分別獨立之圖案。
然而，於上述實施形態2中，沿X方向相鄰之導電體圖案CDP彼此係藉由插塞PG4及配線M3a而連接(電性連接)，於本實施形態中，如圖43~圖46所示，沿X方向相鄰之導電體圖案CDP彼此係藉由插塞PG2及配線M2a而連接(電性連接)。即，本實施形態中使用與導電體圖案CDP連接之插塞PG2，以代替上述實施形態2中與導電體圖案CDP連接之插塞PG4。亦即，於本實施形態中，分別沿Y方向延伸之複數個導電體圖案CDP係經由嵌入至導孔SH2之插塞PG2及配線M2a而串聯連接，從而形成基準電阻Rst。
由於除構成基準電阻Rst之導電體圖案CDP與配線M1同層地形成以外，構成基準電阻Rst之複數個導電體圖案CDP之構成與上述實施形態2相同，故此處省略其重複之說明。又，由於除代替插塞PG4及配線M2a而藉由插塞PG2及配線M2a來連接(更特定而言，為串聯連接)複數個導電體圖案CDP以外，構成基準電阻Rst之複數個導電體圖案CDP之連接關係在上述實施形態2與本實施形態中基本上相同，故此處省略不必要之說明。具體之連接關係係於上述實施形態2(上述圖32~圖35)之說明中，將導孔SH4及插塞PG4分別換成導孔SH2及插塞PG2讀出即可。
又，於本實施形態中，對導電體圖案CDP係與配線M1同層地形成之情形進行了說明，作為其他形態，亦可與除配線M1以外之配線層同層地設置。
亦即，於本實施形態中，與如下情形相對應：於構成半導體晶片CP1之半導體基板SUB之主表面上，形成具有複數個配線層之多層配線構造，與多層配線構造中之任一配線層同層地設置導電體圖案CDP。於本實施形態中，由於導電體圖案CDP係與配線同層地形成，故可抑制多層配線構造之整體之層數(或者厚度)。又，由於係將導電體圖案CDP與配線同層地形成，故可將導電體圖案CDP與配線在同步驟中形成，從而可抑制半導體裝置之製造步驟數。
又，亦於本實施形態中，導電體圖案CDP之材料係可使用與上述實施形態2相同之材料(金屬材料)。藉此，與上述實施形態2同樣，亦於本實施形態中，藉由將構成基準電阻Rst之導電體圖案CDP設為金屬膜圖案，與上述實施形態1相比，可抑制或防止因應力所致之導電體圖案CDP之電阻率之變化，因此，能夠進而提昇可抑制(防止)因應力所致之基準電阻Rst之電阻值之變動的效果。
但，於本實施形態中，由於係將相同之導體層使用於配線與導電體圖案CDP，故較佳為藉由適合配線與導電體圖案CDP之兩者之材料(金屬材料)而形成導電體圖案CDP及與其同層之配線(於圖42之情形時，為配線M1)。就該觀點而言，於本實施形態中，更佳為，藉由鎢膜而形成導電體圖案CDP及與其同層之配線(於圖42之情形時，為配線M1)，將導電體圖案CDP設為鎢膜圖案，將與導電體圖案CDP同層之配線(於圖42之情形時，為配線M1)設為鎢配線。其原因在於，鎢(W)不論是作為導電體圖案CDP之材料，還是作為配線之材料，均較佳。又，相較上層配線，鎢配線更容易應用於下層配線，因此，更佳為，如上述圖42，將導電體圖案CDP與配線M1同層地形成，藉由鎢膜而形成導電體圖案CDP及配線M1。
又，在將鎢(W)用於導電體圖案CDP及與其同層之配線(於圖42之情形時，為配線M1)之情形時，鎢(W)膜與層間絕緣膜之密著性較低，因此，更佳為，於鎢(W)膜與層間絕緣膜之間，形成氮化鈦(TiN)膜作為抗剝離膜。於該情形時，藉由氮化鈦(TiN)膜與氮化鈦(TiN)膜上之鎢(W)膜之積層膜而形成導電體圖案CDP及與其同層之配線(於圖42之情形時，為配線M1)。又，鎢配線亦可使用上述實施形態1記載之金屬鑲嵌配線之構造(即，在將鎢用於導電體圖案CDP及與其同層之配線之情形時，亦可對該等導電體圖案CDP及與其同層之配線使用金屬鑲嵌構造)。於該情形時，例如將氮化鈦膜或者鈦膜與氮化鈦膜之積層膜使用於導電性障壁膜，於形成在導電性障壁膜上以嵌入配線槽內之方式形成之鎢之主導體膜後，藉由CMP法而去除不需要之主導體膜及導電性障壁膜，從而形成金屬鑲嵌配線(金屬鑲嵌構造)即可。
又，於本實施形態中，亦可應用上述實施形態2之第3變形例(上述圖37)。於該情形時，上述圖37所示之導電體圖案CDP及連接部CDP2係與多層配線構造中之任一配線層(於圖42之情形時，為配線M1)同層地形成。
又，於本實施形態中，亦可應用上述實施形態2之第4變形例(上述圖38~圖41)。於該情形時，上述圖38~圖41所示之導電體圖案CDP及連接部CDP2係與多層配線構造中之任一配線層(於圖42之情形時，為配線M1)同層地形成。
(實施形態4)
於本實施形態中，對半導體晶片CP1中之振盪電路區域OS1與基準電阻Rst之配置例進行說明。
圖47係半導體晶片(半導體裝置)CP1之平面佈局圖，且係與在上述圖1中追加基準電阻Rst和連接基準電阻Rst及振盪電路區域OS1間之配線(內部配線)61的佈局而成者相對應，表示半導體晶片CP1中之振盪電路區域OS1與基準電阻Rst之配置之一例。再者，振盪電路區域OS1於上述圖1與圖49之任一者中均係以實線表示，對於除振盪電路區域OS1以外之電路塊(電路區域)，例如RAM區域RAM1、邏輯電路區域LOG1、快閃記憶體區域FLA1、AD/DA區域AD1、I/F電路區域IF1及電源電路區域PC1，相對於上述圖1中以實線表示，於圖47中，為便於看清圖式而以虛線表示。又，於圖47中，基準電阻Rst係作為複數個線狀之圖案之集合而模式性地表示，於圖47中，構成基準電阻Rst之複數個線狀之圖案之各自係與上述導電體圖案CDP相對應者。
圖47中，於振盪電路區域OS1內，形成有除基準電阻Rst以外之上述振盪電路OS，該振盪電路區域OS1係配置於半導體晶片CP1之主表面11a之中央附近。另一方面，基準電阻Rst係配置於上述圖25所示之上述區域RG7。將基準電阻Rst配置於上述區域RG7之理由已於上述實施形態1中闡述，故此處省略其說明。若將振盪電路區域OS1配置於半導體晶片CP1之主表面11a之中央附近，且將基準電阻Rst配置於上述區域RG7，則於半導體晶片CP1之主表面11a，基準電阻Rst係自振盪電路區域OS1隔開而配置。因此，用以連接(電性連接)基準電阻Rst與振盪電路區域OS1內之上述振盪電路OS之配線61變得相對較長。因此，為使配線61之電阻值之影響不波及基準電阻Rst，必需將配線61之電阻值設定得較基準電阻Rst成為低電阻。其係可藉由使用包含低電阻(較導電體圖案CDP之電阻率為低電阻率)之材料之配線、例如鋁配線或銅配線作為配線61，或者使配線61之配線寬度大(寬)於基準電阻Rst之配線(導電體圖案CDP)之寬度(與上述尺寸L2相對應)來實現。再者，配線61係藉由形成於上述半導體基板SUB上之多層配線構造(例如，包含上述配線M1、配線M2、配線M3之多層配線構造)中之任意之配線而形成。
如圖47所示，若將振盪電路區域OS1配置於半導體晶片CP1之主表面11a之中央附近，則易於使振盪電路區域OS1與其他電路塊(形成於半導體晶片CP1之除振盪電路區域OS1以外之電路塊)之間的距離均等，因此，容易將振盪電路區域OS1內產生之振盪信號供給至其他電路塊(形成於半導體晶片CP1之除振盪電路區域OS1以外之電路塊)。又，可更確實地提高自振盪電路區域OS1輸送至其他電路塊(形成於半導體晶片CP1之除振盪電路區域OS1以外之電路塊)之振盪信號之可靠性。
又，如上所述，較佳為避開上述區域RG5(參照上述圖24)而配置基準電阻Rst，因此，亦如圖47所示，較佳為，於半導體裝置CP1之主表面11a，以不與焊墊電極PD(排列有複數個焊墊電極之區域)在俯視時重疊之方式配置基準電阻Rst。
圖48係表示半導體晶片CP1中之振盪電路區域OS1與基準電阻Rst之配置之其他例之半導體晶片(半導體裝置)CP1的平面佈局圖，且係與上述圖47相對應者。相對於在上述圖47之情形時係將基準電阻Rst配置於邊S4側(上述區域RG4)，在圖48之情形時係將基準電阻Rst配置於邊S3側(上述區域RG3)。又，亦可將基準電阻Rst配置於邊S2側(上述區域RG2)或者邊S1側(上述區域RG1)。
圖49及圖50係表示半導體晶片CP1中之振盪電路區域OS1與基準電阻Rst之配置之進而其他例之半導體晶片(半導體裝置)CP1的平面佈局圖，圖49係與上述實施形態1相對應者，圖50係與上述圖47相對應者。因此，於圖49中追加基準電阻Rst與連接基準電阻Rst及振盪電路區域OS1間之配線(內部配線)61之佈局而成者係與圖50相對應。
形成於半導體晶片CP1之電路塊在圖49及圖50之情形時亦與上述圖1及圖47之情形時相同，例如，形成有振盪電路區域OS1、RAM區域RAM1、邏輯電路區域LOG1、快閃記憶體區域FLA1、AD/DA區域AD1、I/F電路區域IF1及電源電路區域PC1等。然而，於圖49及圖50之情形、與上述圖1及圖47之情形時，各電路塊之配置位置相異。即，相對於在上述圖1及圖47之情形時係於半導體晶片CP1之主表面11a之中央附近配置振盪電路區域OS1，在圖49及圖50之情形時係於半導體晶片CP1之主表面11a之周邊部配置振盪電路區域OS1。
亦於圖49及圖50之情形時，於振盪電路區域OS1，形成有除基準電阻Rst以外之上述振盪電路OS。該振盪電路區域OS1係配置於半導體晶片CP1之主表面11a之周邊部。又，於半導體晶片CP1之主表面11a之周邊部，亦形成有複數個焊墊電極PD。因此，於圖49及圖50之情形時，振盪電路區域OS1係配置於與形成於半導體晶片CP1之複數個焊墊電極PD中之至少1個以上俯視時為重疊之位置上。藉由上述方式，可縮小半導體晶片CP1之尺寸(面積)。又，能夠增加可自1片半導體晶圓取得之半導體晶片CP1之個數，從而可實現低成本化。
又，於圖49及圖50之情形時，基準電阻Rst係配置於較形成有複數個焊墊電極PD之半導體晶片CP1之主表面11a之周邊部更靠內側(將接近於上述中心CT1之側設為內側)處。即，振盪電路區域OS1係配置於不與形成於半導體晶片CP1之複數個焊墊電極PD俯視為重疊之位置上。其原因在於較佳為，如上所述，避開上述區域RG5(參照上述圖24)而配置基準電阻Rst。
又，於圖49及圖50之情形時，較佳為，若滿足於半導體晶片CP1之主表面11a之周邊部(即，在與焊墊電極PD俯視為重疊之位置)配置振盪電路區域OS1，且於避開上述區域RG5之位置上配置基準電阻Rst這一條件，則減小振盪電路區域OS1與基準電阻Rst之間的距離(即，於振盪電路區域OS1之附近配置基準電阻Rst)。藉此，可縮短用以連接(電性連接)基準電阻Rst與振盪電路區域OS1內之上述振盪電路OS的配線61。
以上，根據本發明之實施形態而具體地說明瞭由本發明者完成之發明，本發明並不限定於上述實施形態，當然可於不脫離其主旨之範圍內進行各種變更。
[產業上之可利用性]
本發明有效應用於半導體裝置。
1A‧‧‧MISFET形成區域
1B‧‧‧基準電阻形成區域
2‧‧‧電壓-電流轉換部
3‧‧‧電壓產生部
4‧‧‧振盪部
5‧‧‧電流反射鏡電路
7‧‧‧開關控制信號
8‧‧‧VCO
11a‧‧‧主表面
11b‧‧‧背面
12‧‧‧黏著材料
21‧‧‧元件分離區域
21a‧‧‧元件分離槽
23‧‧‧閘極絕緣膜
24‧‧‧多晶矽膜
31‧‧‧絕緣膜
32‧‧‧絕緣膜
33‧‧‧絕緣膜
34‧‧‧絕緣膜
51‧‧‧絕緣膜
52‧‧‧絕緣膜
53‧‧‧絕緣膜
54‧‧‧絕緣膜
61‧‧‧配線
AD1‧‧‧AD/DA區域
BW‧‧‧接線
C1‧‧‧電容
CDP‧‧‧導電體圖案
CDP2‧‧‧連接部
CNT‧‧‧接觸孔
CP1‧‧‧半導體晶片
CT1‧‧‧中心
DP‧‧‧晶片焊墊
FLA1‧‧‧快閃記憶體區域
GE‧‧‧閘極電極
IF1‧‧‧I/F電路區域
Iref‧‧‧基準電流
LD‧‧‧引線
LOG1‧‧‧邏輯電路區域
M1‧‧‧配線
M1a‧‧‧配線
M2‧‧‧配線
M2a‧‧‧配線
M3‧‧‧配線
MR‧‧‧密封樹脂部
NW‧‧‧n型井
OP1‧‧‧運算放大器
OP2‧‧‧運算放大器
OS‧‧‧振盪電路
OS1‧‧‧振盪電路區域
PC1‧‧‧電源電路區域
PD‧‧‧焊墊電極
PG1‧‧‧插塞
PG2‧‧‧插塞
PG3‧‧‧插塞
PG4‧‧‧插塞
PKG‧‧‧半導體裝置
Q1‧‧‧MISFET
RAM1‧‧‧RAM區域
RG1‧‧‧區域
RG2‧‧‧區域
RG3‧‧‧區域
RG4‧‧‧區域
RG5‧‧‧區域
RG6‧‧‧區域
RG7‧‧‧區域
RG8‧‧‧區域
Rst‧‧‧基準電阻
S1‧‧‧邊
S2‧‧‧邊
S3‧‧‧邊
S4‧‧‧邊
SD‧‧‧p型半導體區域
SH2‧‧‧導孔
SH3‧‧‧導孔
SH4‧‧‧導孔
SUB‧‧‧半導體基板
SW1‧‧‧開關
SW2‧‧‧開關
SW3‧‧‧開關
SWS‧‧‧側壁分隔件
Va‧‧‧基準電壓
Vb‧‧‧電壓
Vc‧‧‧電壓
Vref‧‧‧基準電壓
圖1係構成本發明之一實施形態之半導體裝置之半導體晶片的平面佈局圖。
圖2係表示本發明之一實施形態之半導體晶片所具有之振盪電路的電路圖。
圖3係模式性地表示振盪電路中之振盪部之振盪信號、開關之開啟‧關閉之切換及電容之電壓之關係的說明圖。
圖4係本發明之一實施形態之半導體裝置之剖面圖。
圖5係本發明之一實施形態之半導體裝置之俯視圖。
圖6係本發明之一實施形態之半導體裝置之仰視圖。
圖7係本發明之一實施形態之半導體裝置之平面透視圖。
圖8係本發明之一實施形態之半導體晶片之主要部分剖面圖。
圖9係本發明之一實施形態之半導體晶片之製造步驟中的主要部分剖面圖。
圖10係接在圖9之後的半導體晶片之製造步驟中之主要部分剖面圖。
圖11係接在圖10之後的半導體晶片之製造步驟中之主要部分剖面圖。
圖12係接在圖11之後的半導體晶片之製造步驟中之主要部分剖面圖。
圖13係接在圖12之後的半導體晶片之製造步驟中之主要部分剖面圖。
圖14係接在圖13之後的半導體晶片之製造步驟中之主要部分剖面圖。
圖15係本發明之一實施形態之半導體晶片之主要部分平面圖。
圖16係本發明之一實施形態之半導體晶片之主要部分平面圖。
圖17係本發明之一實施形態之半導體晶片之主要部分平面圖。
圖18係本發明之一實施形態之半導體晶片之主要部分剖面圖。
圖19係本發明之一實施形態之半導體晶片之主要部分剖面圖。
圖20係本發明之一實施形態之半導體晶片之平面圖。
圖21係表示模擬半導體晶片中產生之應力所得之結果的圖表。
圖22係本發明之一實施形態之半導體晶片之平面圖。
圖23係本發明之一實施形態之半導體晶片之平面圖。
圖24係本發明之一實施形態之半導體晶片之平面圖。
圖25係本發明之一實施形態之半導體晶片之平面圖。
圖26係本發明之一實施形態之半導體晶片之第1變形例的主要部分平面圖。
圖27係本發明之一實施形態之半導體晶片之第2變形例的主要部分平面圖。
圖28係本發明之一實施形態之半導體晶片之第2變形例的主要部分平面圖。
圖29係本發明之一實施形態之半導體晶片之第2變形例的主要部分剖面圖。
圖30係本發明之一實施形態之半導體晶片之第2變形例的主要部分剖面圖。
圖31係本發明之其他實施形態之半導體晶片之主要部分剖面圖。
圖32係本發明之其他實施形態之半導體晶片之主要部分平面圖。
圖33係本發明之其他實施形態之半導體晶片之主要部分平面圖。
圖34係本發明之其他實施形態之半導體晶片之主要部分剖面圖。
圖35係本發明之其他實施形態之半導體晶片之主要部分剖面圖。
圖36係因應力而產生之導電體圖案之電阻值之變化的說明圖。
圖37係本發明之其他實施形態之半導體晶片之第3變形例的主要部分平面圖。
圖38係本發明之其他實施形態之半導體晶片之第4變形例的主要部分平面圖。
圖39係本發明之其他實施形態之半導體晶片之第4變形例的主要部分平面圖。
圖40係本發明之其他實施形態之半導體晶片之第4變形例的主要部分剖面圖。
圖41係本發明之其他實施形態之半導體晶片之第4變形例的主要部分剖面圖。
圖42係本發明之其他實施形態之半導體晶片之主要部分剖面圖。
圖43係本發明之其他實施形態之半導體晶片之主要部分平面圖。
圖44係本發明之其他實施形態之半導體晶片之主要部分平面圖。
圖45係本發明之其他實施形態之半導體晶片之主要部分剖面圖。
圖46係本發明之其他實施形態之半導體晶片之主要部分剖面圖。
圖47係本發明之其他實施形態之半導體晶片之平面佈局圖。
圖48係本發明之其他實施形態之半導體晶片之平面佈局圖。
圖49係本發明之其他實施形態之半導體晶片之平面佈局圖。
圖50係本發明之其他實施形態之半導體晶片之平面佈局圖。
11a．．．主表面
42．．．線
43．．．線
44．．．線
45．．．線
CP1．．．半導體晶片
CT1．．．中心
RG1．．．區域
RG2．．．區域
RG3．．．區域
RG4．．．區域
S1．．．邊
S2．．．邊
S3．．．邊
S4．．．邊

Claims (27)

  1. 一種半導體裝置，其係具備經樹脂密封之半導體晶片者，且上述半導體晶片包括振盪電路；上述振盪電路包括：電壓-電流轉換部，其係利用基準電阻將電壓轉換成電流；電壓產生部，其係根據來自上述電壓-電流轉換部之輸入電流與振盪部之振盪頻率而產生電壓；及上述振盪部，其係以與來自上述電壓產生部之輸入電壓相應之頻率振盪；於上述電壓-電流轉換部中，藉由對上述基準電阻施加基準電壓而產生基準電流，將與上述基準電流相應之電流作為上述輸入電流而輸入至上述電壓產生部；上述基準電阻係藉由複數個電阻器串聯連接而形成，該等電阻器係於由上述半導體晶片之主表面中之上述半導體晶片之上述主表面之第1邊、連結上述第1邊之一端與上述半導體晶片之上述主表面之中心的第1線、以及連結上述第1邊之另一端與上述半導體晶片之上述主表面之中心的第2線包圍而成之第1區域內，於與上述第1邊正交之第1方向延伸；且上述基準電阻係形成於上述第1區域中距離上述第1邊0.1mm以上之位置，且配置於較連結上述第1線之中心與上述第2線之中心的第3線更靠近上述第1邊側之區域內。
  2. 如請求項1之半導體裝置，其中 上述各電阻器係藉由於上述第1方向延伸之第1導電體圖案而形成。
  3. 如請求項2之半導體裝置，其中上述複數個電阻器係藉由於與上述第1方向交叉之第2方向延伸且與上述第1導電體圖案同層或不同層之第2導電體圖案而串聯連接。
  4. 如請求項3之半導體裝置，其中上述第2方向係與上述第1邊平行之方向。
  5. 如請求項4之半導體裝置，其中上述複數個電阻器係於上述第2方向並列配置。
  6. 如請求項2之半導體裝置，其中上述第1導電體圖案係包含金屬。
  7. 如請求項6之半導體裝置，其中上述第1導電體圖案係包含高熔點金屬。
  8. 如請求項7之半導體裝置，其中上述第1導電體圖案係包含鎢、氮化鈦或氮化鉭。
  9. 如請求項2之半導體裝置，其中上述第1導電體圖案係包含多晶矽。
  10. 如請求項1之半導體裝置，其中上述基準電阻以外之形成有上述振盪電路之振盪電路形成區域係配置於上述半導體晶片之上述主表面之中心附近。
  11. 如請求項10之半導體裝置，其中上述基準電阻係於上述半導體晶片之上述主表面上自 上述振盪電路形成區域隔開而配置。
  12. 如請求項1之半導體裝置，其中於上述半導體晶片之上述主表面之周邊部，形成有複數個焊墊電極；且上述基準電阻以外之形成有上述振盪電路之振盪電路形成區域係配置於與上述複數個焊墊電極中之至少1個以上俯視為重疊之位置。
  13. 如請求項1之半導體裝置，其中於上述半導體晶片之上述主表面之周邊部，形成有複數個焊墊電極；上述基準電阻係配置於較配置有上述複數個焊墊電極之上述周邊部更為內側。
  14. 一種半導體裝置，其係具備經樹脂密封之半導體晶片者，且上述半導體晶片包括振盪電路；上述振盪電路包括：電壓-電流轉換部，其係利用基準電阻將電壓轉換成電流；電壓產生部，其係根據來自上述電壓-電流轉換部之輸入電流與振盪部之振盪頻率而產生電壓；及上述振盪部，其係以與來自上述電壓產生部之輸入電壓相應之頻率振盪；於上述電壓-電流轉換部中，藉由對上述基準電阻施加基準電壓而產生基準電流，將與上述基準電流相應之電流作為上述輸入電流而輸入至上述電壓產生部；上述基準電阻係藉由複數個電阻器串聯連接而形成， 該等電阻器係於由上述半導體晶片之主表面中之上述半導體晶片之上述主表面之第1邊、連結上述第1邊之一端與上述半導體晶片之上述主表面之中心的第1線、以及連結上述第1邊之另一端與上述半導體晶片之上述主表面之中心的第2線包圍而成之第1區域內，於與上述第1邊正交之第1方向延伸；且上述各電阻器係藉由於上述第1方向延伸之第1導電體圖案而形成；上述複數個電阻器係藉由於與上述第1方向交叉之第2方向延伸的與上述第1導電體圖案同層或不同層之第2導電體圖案而串聯連接；且將鄰接之上述電阻器彼此連接的上述第2導電體圖案之阻抗係較上述電阻器小。
  15. 如請求項14之半導體裝置，其中將鄰接之上述電阻器彼此連接的上述第2導電體圖案之電阻係上述電阻器之電阻的十分之一以下。
  16. 如請求項15之半導體裝置，其中上述第2方向係與上述第1邊平行之方向。
  17. 如請求項16之半導體裝置，其中上述複數個電阻器係於上述第2方向並列配置。
  18. 如請求項14之半導體裝置，其中上述基準電阻係形成於上述第1區域中距離上述第1邊0.1mm以上之位置。
  19. 如請求項18之半導體裝置，其中 上述基準電阻係配置於上述第1區域中較連結上述第1線之中心與上述第2線之中心的第3線更靠近上述第1邊側之區域內。
  20. 如請求項14之半導體裝置，其中上述第1導電體圖案係包含金屬。
  21. 如請求項20之半導體裝置，其中上述第1導電體圖案係包含高熔點金屬。
  22. 如請求項21之半導體裝置，其中上述第1導電體圖案係包含鎢、氮化鈦或氮化鉭。
  23. 如請求項14之半導體裝置，其中上述第1導電體圖案係包含多晶矽。
  24. 如請求項19之半導體裝置，其中上述基準電阻以外之形成有上述振盪電路之振盪電路形成區域係配置於上述半導體晶片之上述主表面之中心附近。
  25. 如請求項24之半導體裝置，其中上述基準電阻係於上述半導體晶片之上述主表面上自上述振盪電路形成區域隔開而配置。
  26. 如請求項19之半導體裝置，其中於上述半導體晶片之上述主表面之周邊部，形成有複數個焊墊電極；且上述基準電阻以外之形成有上述振盪電路之振盪電路形成區域係配置於與上述複數個焊墊電極中之至少1個以上俯視為重疊之位置。
  27. 如請求項14之半導體裝置，其中於上述半導體晶片之上述主表面之周邊部，形成有複數個焊墊電極；上述基準電阻係配置於較配置有上述複數個焊墊電極之上述周邊部更為內側。
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