JPH05145412A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH05145412A JPH05145412A JP3305979A JP30597991A JPH05145412A JP H05145412 A JPH05145412 A JP H05145412A JP 3305979 A JP3305979 A JP 3305979A JP 30597991 A JP30597991 A JP 30597991A JP H05145412 A JPH05145412 A JP H05145412A
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- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract 2
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
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- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、製造プロセスの誤差や周囲
温度に影響を受けることなく中心周波数が正確であり、
しかも、Ｖ−ｆ特性を線形とすることができＰＬＬ回路
を安定に動作することである。 【構成】比較器(31)、基準電流源(32)および抵抗(33)に
よって負帰還回路を構成し、基準電流源(32)に流れる電
流値をＩｏ、抵抗(33)の抵抗値をＲ、発振を制御するた
めの電圧をＶe とした場合、電流値ＩｏはＩｏ＝Ｖe ／
Ｒとなる。基準抵抗(32)の抵抗値はＭＯＳトランジスタ
のコンダクタンスｇｍに比べて、製造プロセスの誤差や
周囲温度に影響を受けることが少ない。このため、比較
器(31)の出力電圧によって基準電流源(32)および発振回
路(OSC) の電流源(38)を制御することにより、電圧制御
発振回路の中心周波数を正確に設定できるとともに、Ｖ
−ｆ特性を線形とすることができ、ＰＬＬ回路を安定に
動作することができる。
温度に影響を受けることなく中心周波数が正確であり、
しかも、Ｖ−ｆ特性を線形とすることができＰＬＬ回路
を安定に動作することである。 【構成】比較器(31)、基準電流源(32)および抵抗(33)に
よって負帰還回路を構成し、基準電流源(32)に流れる電
流値をＩｏ、抵抗(33)の抵抗値をＲ、発振を制御するた
めの電圧をＶe とした場合、電流値ＩｏはＩｏ＝Ｖe ／
Ｒとなる。基準抵抗(32)の抵抗値はＭＯＳトランジスタ
のコンダクタンスｇｍに比べて、製造プロセスの誤差や
周囲温度に影響を受けることが少ない。このため、比較
器(31)の出力電圧によって基準電流源(32)および発振回
路(OSC) の電流源(38)を制御することにより、電圧制御
発振回路の中心周波数を正確に設定できるとともに、Ｖ
−ｆ特性を線形とすることができ、ＰＬＬ回路を安定に
動作することができる。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＰＬＬ（Phas
e LockedLoop)回路に適用され、電圧に応じて発振周波
数が制御される電圧制御発振回路に関する。
e LockedLoop)回路に適用され、電圧に応じて発振周波
数が制御される電圧制御発振回路に関する。
【０００２】
【従来の技術】図１は、従来のＰＬＬ回路を示すもので
ある。同図において、位相比較器１１は、入力信号ｆin
と電圧制御発振回路（ＶＣＯ；Voltage Controlled Osc
illator)１３の出力信号ｆout の位相を比較し、パルス
状の誤差電圧Ｖd を出力する。ループフィルタ１２は位
相比較器１１から出力された誤差電圧Ｖd に含まれる高
周波成分を取除き、直流電圧Ｖe を生成する。前記電圧
制御発振回路１３はループフィルタ１２から出力される
直流電圧Ｖe に応じた周波数の信号を出力する。この動
作を繰返すことにより、入力信号ｆinと位相が一致した
周波数の出力信号ｆout を得ることができる。
ある。同図において、位相比較器１１は、入力信号ｆin
と電圧制御発振回路（ＶＣＯ；Voltage Controlled Osc
illator)１３の出力信号ｆout の位相を比較し、パルス
状の誤差電圧Ｖd を出力する。ループフィルタ１２は位
相比較器１１から出力された誤差電圧Ｖd に含まれる高
周波成分を取除き、直流電圧Ｖe を生成する。前記電圧
制御発振回路１３はループフィルタ１２から出力される
直流電圧Ｖe に応じた周波数の信号を出力する。この動
作を繰返すことにより、入力信号ｆinと位相が一致した
周波数の出力信号ｆout を得ることができる。
【０００３】図２は、D.K.JEONG et al.,"Design of PL
L-Based Clock Genelation Circuits",IEEE J.Solid-St
ate Circuits,vol.SC-22,NO.2,APRIL 1987に開示された
従来の電圧制御発振回路の一例を示すものである。この
電圧制御発振回路において、直流電圧Ｖe は、ｎチャネ
ルＭＯＳトランジスタ２１のゲートに供給される。この
トランジスタ２１のソースは接地され、ドレインは電流
源を構成するｐチャネルＭＯＳトランジスタ２２のドレ
インおよびゲートに接続されている。このトランジスタ
２２のソースは電源ＶDDに接続されている。
L-Based Clock Genelation Circuits",IEEE J.Solid-St
ate Circuits,vol.SC-22,NO.2,APRIL 1987に開示された
従来の電圧制御発振回路の一例を示すものである。この
電圧制御発振回路において、直流電圧Ｖe は、ｎチャネ
ルＭＯＳトランジスタ２１のゲートに供給される。この
トランジスタ２１のソースは接地され、ドレインは電流
源を構成するｐチャネルＭＯＳトランジスタ２２のドレ
インおよびゲートに接続されている。このトランジスタ
２２のソースは電源ＶDDに接続されている。
【０００４】前記トランジスタ２２のゲートおよびドレ
インは、遅延セル２３1 〜２３n を構成する電流源２４
の制御入力端に接続されている。遅延セル２３1 〜２３
n は同一構成であるため、同一部分には同一符号を付
す。前記電流源２４の一端は電源ＶDDに接続され、他端
はｐチャネルＭＯＳトランジスタ２５のソースに接続さ
れている。このトランジスタ２５のドレインはｎチャネ
ルＭＯＳトランジスタ２６のドレインに接続されるとと
もに、コンデンサ２７を介して接地されている。前記ト
ランジスタ２６のソースは電流源２８を介して接地され
ている。これら電流源２８の制御入力端は前記トランジ
スタ２１のゲートに接続されている。
インは、遅延セル２３1 〜２３n を構成する電流源２４
の制御入力端に接続されている。遅延セル２３1 〜２３
n は同一構成であるため、同一部分には同一符号を付
す。前記電流源２４の一端は電源ＶDDに接続され、他端
はｐチャネルＭＯＳトランジスタ２５のソースに接続さ
れている。このトランジスタ２５のドレインはｎチャネ
ルＭＯＳトランジスタ２６のドレインに接続されるとと
もに、コンデンサ２７を介して接地されている。前記ト
ランジスタ２６のソースは電流源２８を介して接地され
ている。これら電流源２８の制御入力端は前記トランジ
スタ２１のゲートに接続されている。
【０００５】各遅延セルを構成するトランジスタ２５、
２６のドレインは次段の遅延セルを構成するトランジス
タ２５、２６のゲートに接続されている。また、最終段
の遅延セル２３n を構成するトランジスタ２５、２６の
ドレイン、すなわち、出力端は、初段の遅延セル２３1
を構成するトランジスタ２５、２６のゲートに接続され
ている。
２６のドレインは次段の遅延セルを構成するトランジス
タ２５、２６のゲートに接続されている。また、最終段
の遅延セル２３n を構成するトランジスタ２５、２６の
ドレイン、すなわち、出力端は、初段の遅延セル２３1
を構成するトランジスタ２５、２６のゲートに接続され
ている。
【０００６】上記電圧制御発振回路の発振周波数ｆout
は、電流源を構成するトランジスタ２２に流れる電流を
Ｉｏ、コンデンサ２７の容量をＣｏとした場合、次式で
表される。 ｆout ＝Ｉｏ／２ＣｏＶDD …（１）
は、電流源を構成するトランジスタ２２に流れる電流を
Ｉｏ、コンデンサ２７の容量をＣｏとした場合、次式で
表される。 ｆout ＝Ｉｏ／２ＣｏＶDD …（１）
【０００７】直流電圧Ｖe が供給されるトランジスタ２
１のコンダクタンスをｇｍとした場合、直流電圧Ｖe の
増加分ΔＶe とトランジスタ２２の電流の増加分ΔＩｏ
は、ｇｍ・ΔＶe とほぼ等しい。したがって、入力され
た直流電圧Ｖe が上昇すれば、トランジスタ２２に流れ
る電流Ｉｏが増加し、結果的に発振周波数ｆout が増加
する。また、逆に、入力された直流電圧Ｖe が低くなっ
た場合、トランジスタ２２に流れる電流Ｉｏは減少し、
発振周波数ｆout も減少する。
１のコンダクタンスをｇｍとした場合、直流電圧Ｖe の
増加分ΔＶe とトランジスタ２２の電流の増加分ΔＩｏ
は、ｇｍ・ΔＶe とほぼ等しい。したがって、入力され
た直流電圧Ｖe が上昇すれば、トランジスタ２２に流れ
る電流Ｉｏが増加し、結果的に発振周波数ｆout が増加
する。また、逆に、入力された直流電圧Ｖe が低くなっ
た場合、トランジスタ２２に流れる電流Ｉｏは減少し、
発振周波数ｆout も減少する。
【０００８】図３は、電圧制御発振回路の電圧対周波数
Ｖ−ｆ特性を示すものである。ここで、ＰＬＬ回路が動
作する周波数範囲をキャプチャ・レンジ（Capture rang
e)ＣＲと称し、ＰＬＬ回路を動作し易くするためには、
キャプチャ・レンジを広くすることが望ましい。
Ｖ−ｆ特性を示すものである。ここで、ＰＬＬ回路が動
作する周波数範囲をキャプチャ・レンジ（Capture rang
e)ＣＲと称し、ＰＬＬ回路を動作し易くするためには、
キャプチャ・レンジを広くすることが望ましい。
【０００９】
【発明が解決しようとする課題】ところで、電圧制御発
振回路は、次のような性能が要求される。 （１）製造プロセスの誤差に影響を受けることなく、中
心周波数ｆｏが正確であること。 （２）ＰＬＬ回路の安定性に影響を与えるＶ−ｆ特性が
線形であること。
振回路は、次のような性能が要求される。 （１）製造プロセスの誤差に影響を受けることなく、中
心周波数ｆｏが正確であること。 （２）ＰＬＬ回路の安定性に影響を与えるＶ−ｆ特性が
線形であること。
【００１０】上述した従来の電圧制御発振回路は、製造
プロセスの誤差によって、トランジスタ２１、２２のチ
ャネル長やチャネル幅が変化した場合や、周囲温度が変
化した場合、トランジスタ２１、２２に流れる電流Ｉｏ
が変化するため、中心周波数ｆｏが変化する。中心周波
数ｆｏの変化は、キャプチャ・レンジが変化することと
なり、ＰＬＬ回路の動作する周波数範囲が狭くなってし
まう。
プロセスの誤差によって、トランジスタ２１、２２のチ
ャネル長やチャネル幅が変化した場合や、周囲温度が変
化した場合、トランジスタ２１、２２に流れる電流Ｉｏ
が変化するため、中心周波数ｆｏが変化する。中心周波
数ｆｏの変化は、キャプチャ・レンジが変化することと
なり、ＰＬＬ回路の動作する周波数範囲が狭くなってし
まう。
【００１１】また、電圧制御発振回路のＶ−ｆ特性の線
形性は、トランジスタのコンダクタンスｇｍによって決
定される。しかし、コンダクタンスｇｍはゲートに供給
される電圧に応じて変化する。したがって、ＰＬＬ回路
が安定に動作するために、必要なＶ−ｆ特性の線形性が
得られない。
形性は、トランジスタのコンダクタンスｇｍによって決
定される。しかし、コンダクタンスｇｍはゲートに供給
される電圧に応じて変化する。したがって、ＰＬＬ回路
が安定に動作するために、必要なＶ−ｆ特性の線形性が
得られない。
【００１２】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、製造プロ
セスの誤差や周囲温度に影響を受けることなく中心周波
数が正確であり、しかも、Ｖ−ｆ特性を線形とすること
ができＰＬＬ回路を安定に動作することが可能な電圧制
御発振回路を提供しようとするものである。
されたものであり、その目的とするところは、製造プロ
セスの誤差や周囲温度に影響を受けることなく中心周波
数が正確であり、しかも、Ｖ−ｆ特性を線形とすること
ができＰＬＬ回路を安定に動作することが可能な電圧制
御発振回路を提供しようとするものである。
【００１３】
【課題を解決するための手段】この発明は、上記課題を
解決するため、電流源を含む複数の遅延セルによって構
成された発振回路と、第１、第２の電源の相互間に直列
接続された基準電流源および基準抵抗と、これら基準電
流源および基準抵抗の接続点の電圧と、発振を制御する
ための電圧とを比較し、この比較出力によって前記基準
電流源および前記発振回路の電流源を制御する比較器と
を設けている。また、前記基準電流源および前記発振回
路の電流源はＭＯＳトランジスタによって構成されてい
る。
解決するため、電流源を含む複数の遅延セルによって構
成された発振回路と、第１、第２の電源の相互間に直列
接続された基準電流源および基準抵抗と、これら基準電
流源および基準抵抗の接続点の電圧と、発振を制御する
ための電圧とを比較し、この比較出力によって前記基準
電流源および前記発振回路の電流源を制御する比較器と
を設けている。また、前記基準電流源および前記発振回
路の電流源はＭＯＳトランジスタによって構成されてい
る。
【００１４】
【作用】すなわち、この発明は、比較器、基準電流源お
よび基準抵抗によって負帰還回路を構成し、基準電流源
に流れる電流値Ｉｏ、基準抵抗の抵抗値Ｒ、発振を制御
するための電圧をＶe とした場合、電流値ＩｏはＩｏ＝
Ｖe ／Ｒとなる。基準抵抗の抵抗値はＭＯＳトランジス
タのコンダクタンスｇｍに比べて、製造プロセスの誤差
や周囲温度に影響を受けることが少ない。このため、比
較器の出力電圧によって基準電流源および発振回路の電
流源を制御することにより、電圧制御発振回路の中心周
波数を正確に設定できるとともに、Ｖ−ｆ特性を線形と
することができ、ＰＬＬ回路を安定に動作することがで
きる。
よび基準抵抗によって負帰還回路を構成し、基準電流源
に流れる電流値Ｉｏ、基準抵抗の抵抗値Ｒ、発振を制御
するための電圧をＶe とした場合、電流値ＩｏはＩｏ＝
Ｖe ／Ｒとなる。基準抵抗の抵抗値はＭＯＳトランジス
タのコンダクタンスｇｍに比べて、製造プロセスの誤差
や周囲温度に影響を受けることが少ない。このため、比
較器の出力電圧によって基準電流源および発振回路の電
流源を制御することにより、電圧制御発振回路の中心周
波数を正確に設定できるとともに、Ｖ−ｆ特性を線形と
することができ、ＰＬＬ回路を安定に動作することがで
きる。
【００１５】
【実施例】以下、この発明の一実施例について、図面を
参照して説明する。図４は、電圧制御発振回路の一実施
例を示すものである。この電圧制御発振回路が適用され
るＰＬＬ回路は図１と同様である。
参照して説明する。図４は、電圧制御発振回路の一実施
例を示すものである。この電圧制御発振回路が適用され
るＰＬＬ回路は図１と同様である。
【００１６】図４において、比較器３１の反転入力端に
は、図示せぬループフィルタから出力される発振を制御
するための直流電圧Ｖe が供給される。この比較器３１
の出力端は、電流源を構成するｐチャネルＭＯＳトラン
ジスタ３２のゲートに接続されている。このトランジス
タ３２のソースは電源ＶDDに接続され、ドレインは抵抗
３３を介して接地されるとともに、比較器３１の非反転
入力端に接続されている。
は、図示せぬループフィルタから出力される発振を制御
するための直流電圧Ｖe が供給される。この比較器３１
の出力端は、電流源を構成するｐチャネルＭＯＳトラン
ジスタ３２のゲートに接続されている。このトランジス
タ３２のソースは電源ＶDDに接続され、ドレインは抵抗
３３を介して接地されるとともに、比較器３１の非反転
入力端に接続されている。
【００１７】前記比較器３１の出力端は、発振回路ＯＳ
Ｃに含まれ、電流源３４を構成するｐチャネルＭＯＳト
ランジスタ３５のゲートに接続される。このトランジス
タ３５のソースは電源ＶDDに接続され、ドレインはｎチ
ャネルＭＯＳトランジスタ３６のドレインおよびゲート
に接続されている。このトランジスタ３６のソースは接
地されている。
Ｃに含まれ、電流源３４を構成するｐチャネルＭＯＳト
ランジスタ３５のゲートに接続される。このトランジス
タ３５のソースは電源ＶDDに接続され、ドレインはｎチ
ャネルＭＯＳトランジスタ３６のドレインおよびゲート
に接続されている。このトランジスタ３６のソースは接
地されている。
【００１８】さらに、前記比較器３１の出力端は、発振
回路ＯＳＣに含まれ、遅延セル３７1 〜３７n を構成す
るｐチャネルＭＯＳトランジスタ３８のゲートに接続さ
れている。このトランジスタ３８は電流源を構成してい
る。遅延セル３７1 〜３７nは同一構成であるため、同
一部分には同一符号を付す。前記トランジスタ３８のソ
ースは電源ＶDDに接続され、ドレインはｐチャネルＭＯ
Ｓトランジスタ３９のソースに接続されている。このト
ランジスタ３９のドレインはｎチャネルＭＯＳトランジ
スタ４０のドレインに接続されるとともに、コンデンサ
４１を介して接地されている。前記トランジスタ４１の
ソースは、電流源を構成するｎチャネルＭＯＳトランジ
スタ４２のドレインに接続され、このトランジスタ４２
のソースは接地されている。これらトランジスタ４２の
ゲートは前記トランジスタ３５、３６のドレインに接続
されている。
回路ＯＳＣに含まれ、遅延セル３７1 〜３７n を構成す
るｐチャネルＭＯＳトランジスタ３８のゲートに接続さ
れている。このトランジスタ３８は電流源を構成してい
る。遅延セル３７1 〜３７nは同一構成であるため、同
一部分には同一符号を付す。前記トランジスタ３８のソ
ースは電源ＶDDに接続され、ドレインはｐチャネルＭＯ
Ｓトランジスタ３９のソースに接続されている。このト
ランジスタ３９のドレインはｎチャネルＭＯＳトランジ
スタ４０のドレインに接続されるとともに、コンデンサ
４１を介して接地されている。前記トランジスタ４１の
ソースは、電流源を構成するｎチャネルＭＯＳトランジ
スタ４２のドレインに接続され、このトランジスタ４２
のソースは接地されている。これらトランジスタ４２の
ゲートは前記トランジスタ３５、３６のドレインに接続
されている。
【００１９】各遅延セルを構成するトランジスタ３９、
４０のドレインは次段の遅延セルを構成するトランジス
タの３９、４０のゲートに接続されている。また、最終
段の遅延セル３７n を構成するトランジスタ３９、４０
のドレイン、すなわち、出力端は、初段の遅延セル３７
1 を構成するトランジスタ３９、４０のゲートに接続さ
れている。
４０のドレインは次段の遅延セルを構成するトランジス
タの３９、４０のゲートに接続されている。また、最終
段の遅延セル３７n を構成するトランジスタ３９、４０
のドレイン、すなわち、出力端は、初段の遅延セル３７
1 を構成するトランジスタ３９、４０のゲートに接続さ
れている。
【００２０】上記電圧制御発振回路は例えば集積回路に
よって構成される。このうち、抵抗３３は例えば集積回
路の外部に接続される。また、抵抗３３を集積回路に組
込む場合、この抵抗は、例えばポリシリコンによって構
成される。
よって構成される。このうち、抵抗３３は例えば集積回
路の外部に接続される。また、抵抗３３を集積回路に組
込む場合、この抵抗は、例えばポリシリコンによって構
成される。
【００２１】上記構成において、比較器３１は、入力電
圧Ｖe とトランジスタ３２のドレインおよび抵抗３３の
接続点Ａの電位を比較し、これらの誤差に応じた電圧を
出力する。この比較器３１の出力電圧は、トランジスタ
３２を介して負帰還されているため、最終的に、前記接
続点Ａの電位は入力電圧Ｖe と等しくなったとき安定す
る。また、入力電圧Ｖe が変化した場合、この変化に従
って接続点Ａの電位も変化する。
圧Ｖe とトランジスタ３２のドレインおよび抵抗３３の
接続点Ａの電位を比較し、これらの誤差に応じた電圧を
出力する。この比較器３１の出力電圧は、トランジスタ
３２を介して負帰還されているため、最終的に、前記接
続点Ａの電位は入力電圧Ｖe と等しくなったとき安定す
る。また、入力電圧Ｖe が変化した場合、この変化に従
って接続点Ａの電位も変化する。
【００２２】一方、比較器３１の出力電圧は、基準電流
源（トランジスタ３２）および発振回路ＯＳＣの電流源
（トランジスタ３８）の電流値を決定している。このた
め、これら電流源の電流値は等しくなる。
源（トランジスタ３２）および発振回路ＯＳＣの電流源
（トランジスタ３８）の電流値を決定している。このた
め、これら電流源の電流値は等しくなる。
【００２３】トランジスタ３２を流れる基準電流値Ｉｏ
は、抵抗３３の抵抗値をＲとして場合、Ｉｏ＝Ｖe ／Ｒ
によって決定される。すなわち、この場合、係数は従来
のようにコンダクタンスｇｍではなく、１／Ｒとなる。
抵抗３３の抵抗値は製造プロセスや周囲温度に影響を受
けることなく一定である。したがって、入力電圧Ｖeと
基準電流値Ｉｏの線形性を完全に保障できる。さらに、
基準電流値Ｉｏと出力信号ｆout の関係は、コンデンサ
４１の容量をＣｏとした場合、 ｆout ＝Ｉｏ／２ＣｏＶDD となるため、この電圧制御発振回路のＶ−ｆ特性は線形
となる。
は、抵抗３３の抵抗値をＲとして場合、Ｉｏ＝Ｖe ／Ｒ
によって決定される。すなわち、この場合、係数は従来
のようにコンダクタンスｇｍではなく、１／Ｒとなる。
抵抗３３の抵抗値は製造プロセスや周囲温度に影響を受
けることなく一定である。したがって、入力電圧Ｖeと
基準電流値Ｉｏの線形性を完全に保障できる。さらに、
基準電流値Ｉｏと出力信号ｆout の関係は、コンデンサ
４１の容量をＣｏとした場合、 ｆout ＝Ｉｏ／２ＣｏＶDD となるため、この電圧制御発振回路のＶ−ｆ特性は線形
となる。
【００２４】また、基準電流値ＩｏがＩｏ＝Ｖe ／Ｒに
よって決定されるため、抵抗３３の抵抗値Ｒを変えるこ
とにより、容易に中心周波数をｆｏを変えることができ
る。したがって、製造プロセスの誤差に影響を受け難
く、任意のキャプチャ・レンジを容易に得ることができ
る。尚、この発明は上記実施例に限定されるものではな
く、発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
よって決定されるため、抵抗３３の抵抗値Ｒを変えるこ
とにより、容易に中心周波数をｆｏを変えることができ
る。したがって、製造プロセスの誤差に影響を受け難
く、任意のキャプチャ・レンジを容易に得ることができ
る。尚、この発明は上記実施例に限定されるものではな
く、発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
【００２５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造プロセスの誤差や周囲温度に影響を受けること
なく中心周波数が正確であり、しかも、Ｖ−ｆ特性を線
形とすることができＰＬＬ回路を安定に動作することが
可能な電圧制御発振回路を提供できる。
ば、製造プロセスの誤差や周囲温度に影響を受けること
なく中心周波数が正確であり、しかも、Ｖ−ｆ特性を線
形とすることができＰＬＬ回路を安定に動作することが
可能な電圧制御発振回路を提供できる。
【図１】従来およびこの発明が適用されるＰＬＬ回路を
示す構成図。
示す構成図。
【図２】従来の電圧制御発振回路を示す回路図。
【図３】電圧制御発振回路のＶ−ｆ特性を示す図。
【図４】この発明の一実施例を示す回路図。
３１…比較器、３２…ＭＯＳトランジスタ（基準電流
源）、３３…抵抗、３７1 〜３７n …遅延セル、３８…
ＭＯＳトランジスタ（電流源）、Ｖe …直流電圧、ＯＳ
Ｃ…発振回路。
源）、３３…抵抗、３７1 〜３７n …遅延セル、３８…
ＭＯＳトランジスタ（電流源）、Ｖe …直流電圧、ＯＳ
Ｃ…発振回路。
Claims (2)
- 【請求項１】 電流源を含む複数の遅延セルによって構
成された発振回路と、 第１、第２の電源の相互間に直列接続された基準電流源
および基準抵抗と、 これら基準電流源および基準抵抗の接続点の電圧と、発
振を制御するための電圧とを比較し、この比較出力によ
って前記基準電流源および前記発振回路の電流源を制御
する比較器と、 を具備したことを特徴とする電圧制御発振回路。 - 【請求項２】 前記基準電流源および前記発振回路の電
流源はＭＯＳトランジスタによって構成されていること
を特徴とする請求項１記載の電圧制御発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305979A JPH05145412A (ja) | 1991-11-21 | 1991-11-21 | 電圧制御発振回路 |
| KR1019920021689A KR930011445A (ko) | 1991-11-21 | 1992-11-19 | 전압제어 발진회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305979A JPH05145412A (ja) | 1991-11-21 | 1991-11-21 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145412A true JPH05145412A (ja) | 1993-06-11 |
Family
ID=17951608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305979A Pending JPH05145412A (ja) | 1991-11-21 | 1991-11-21 | 電圧制御発振回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH05145412A (ja) |
| KR (1) | KR930011445A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007108348A1 (ja) | 2006-03-23 | 2007-09-27 | Matsushita Electric Industrial Co., Ltd. | 電圧制御発振回路 |
| WO2012073307A1 (ja) * | 2010-11-29 | 2012-06-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2014158033A (ja) * | 2014-03-17 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
-
1991
- 1991-11-21 JP JP3305979A patent/JPH05145412A/ja active Pending
-
1992
- 1992-11-19 KR KR1019920021689A patent/KR930011445A/ko not_active IP Right Cessation
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|---|---|---|---|---|
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| WO2012073307A1 (ja) * | 2010-11-29 | 2012-06-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN103229291A (zh) * | 2010-11-29 | 2013-07-31 | 瑞萨电子株式会社 | 半导体器件 |
| JP5539537B2 (ja) * | 2010-11-29 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9252793B2 (en) | 2010-11-29 | 2016-02-02 | Renesas Electronics Corporation | Semiconductor device |
| US9503018B2 (en) | 2010-11-29 | 2016-11-22 | Renesas Electronics Corporation | Semiconductor device |
| JP2014158033A (ja) * | 2014-03-17 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011445A (ko) | 1993-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990928 |