TWI546656B - 電源控制電路 - Google Patents

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TWI546656B TW101132873A TW101132873A TWI546656B TW I546656 B TWI546656 B TW I546656B TW 101132873 A TW101132873 A TW 101132873A TW 101132873 A TW101132873 A TW 101132873A TW I546656 B TWI546656 B TW I546656B
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元孝植
崔奎明
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三星電子股份有限公司
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Description

電源控制電路 【相關申請案之交叉參考】
本申請案根據35 U.S.C.§ 119(a)主張於2011年9月16日申請之韓國專利申請案第10-2011-0093638號之優先權，所述申請案之揭露內容特此以引用之方式整體併入本文中。
發明性概念之實施例是關於一種驅動電路之方法，且更明確而言，是關於一種用於減少切換時間且確保在自睡眠模式向主動模式轉變時的可測試性之電力控制電路，一種包含所述電路之半導體裝置，以及一種驅動所述電路之方法。
電力控制電路(其亦稱作電力切換電路)廣泛用於積體電路設計中，藉以減少電力消耗。電力控制電路藉由切斷向處於睡眠模式之邏輯電路的電力供應來減少洩漏電流。
然而，在自睡眠模式向主動模式轉變時，電力控制電路需要向將被再次啟動的區塊供應電力。此時，電流快速改變，此情況導致系統中的不必要的雜訊。所述雜訊不利地影響電路，引起系統故障。
根據發明性概念之一些實施例，提供一種電力控制電路，其連接在電力供應電壓與邏輯電路之間，藉以切換供 應至所述邏輯電路之電力。所述電力控制電路包含：多個第一電力閘控單元，其經組態以並聯接收外部模式改變信號；至少一個第二電力閘控單元，其與所述第一電力閘控單元中之一個第一電力閘控單元相連接；多個第三電力閘控單元，其與所述至少一個第二電力閘控單元串聯連接；以及多個第四電力閘控單元，其在所述第三電力閘控單元之串聯連接的一端處與一個第三電力閘控單元並聯連接。
所述電力控制電路可更包含緩衝器，其連接於第二電力閘控單元與第三電力閘控單元之間，藉以延遲模式改變信號之傳輸。
所述電力控制電路可更包含連接在第三電力閘控單元之間的緩衝器以及連接在第三電力閘控單元與第四電力閘控單元之間的緩衝器，藉以延遲模式改變信號之傳輸。
當提供多個第二電力閘控單元時，可將第三電力閘控單元劃分成分別與第二電力閘控單元串聯連接的群組。
電力控制電路可更包含測試邏輯，其經組態以與第四電力閘控單元相連接，藉以接收各別第四電力閘控單元之輸出信號並且對輸出信號執行運算。
所述測試邏輯可包含邏輯運算器，其經組態以對第四電力閘控單元之輸出信號執行XOR運算。
所述電力控制電路可更包含電壓感測電路，其連接在一個第一電力閘控單元與第二電力閘控單元之間，藉以基於預定的參考值控制一個第一電力閘控單元與第二電力閘控單元之間的連接。
第二至第四電力閘控單元之數目可大於為所述電力控制電路之操作設定的預定值。
第一電力閘控單元之數目可小於藉由將所述電力控制電路之最大容許電流除以在第一電力閘控單元中流動的最大電流所獲得的值。
根據發明性概念之其他實施例，提供一種半導體裝置，其包含邏輯電路以及電力控制電路，而電力控制電路連接在電力供應電壓與所述邏輯電路之間，用以將電力供應切換至所述邏輯電路。
根據發明性概念之更多實施例，提供一種電力控制電路，其連接在電力供應電壓與邏輯電路之間，藉以切換供應至所述邏輯電路之電力。所述電力控制電路包含：多個第一電力閘控單元，其經組態以並聯接收外部模式改變信號；多個第二電力閘控單元，其與所述多個第一電力閘控單元中之一個第一電力閘控單元串聯連接；至少一個第三電力閘控單元，其自所述多個第二電力控制單元之間的第一節點連接至分支；以及至少一個第四電力閘控單元，其與所述第三電力閘控單元串聯連接。
所述第三及第四電力閘控單元可與在所述第二電力閘控單元之串聯連接中之第一節點之後的第二電力閘控單元並聯連接。第一至第四電力閘控單元中之每一者可回應於模式改變信號而切換電力供應。
根據發明性概念之更多實施例，提供一種電力控制電路，其連接在電力供應電壓與邏輯電路之間，藉以切換供 應至所述邏輯電路之電力。電力控制電路可包含：多個第一電力間控單元，其經組態以並聯接收外部模式改變信號；至少一個第二電力閘控單元，其與所述多個第一電力閘控單元中之一第一電力閘控單元相連接；至少一個第三電力閘控單元，其與所述至少一個第二電力閘控單元相連接；以及至少一個第四電力閘控單元，其與所述至少一個第三電力閘控單元相連接。所述至少一個第二電力閘控單元可包含多個第二閘控單元，所述至少一個第三電力閘控單元可包含多個第三閘控單元，及/或所述至少一個第四電力閘控單元可包含多個第四閘控單元。所述第二、第三及第四電力閘控單元中之至少一者具有串聯連接之閘控單元。所述第一至第四電力閘控單元中之每一者回應於模式改變信號而切換所供應的電力。
所述至少一個第二電力閘控單元可包含與一第一電力閘控單元串聯連接之多個第二電力閘控單元。
所述至少一個第三電力閘控單元可自所述多個第二電力閘控單元之鄰近兩個第二電力閘控單元之間的第一節點連接至分支。
所述至少一個第三電力閘控單元可包含與所述至少一個第二電力閘控單元串聯連接之多個第三電力閘控單元。
藉由參看附圖詳細描述例示性實施例，對於一般技術者而言特徵將變得顯而易見。
現將參看附圖在下文中更充分地描述實例實施例；然而，實例實施例可以不同的形式體現且不應被解釋為限制於在本文中所陳述的實施例。更確切言之，提供此等實施例，使得本揭露內容將是詳盡且完整的，並且將充分傳達本發明之範疇給熟習此項技術者。全文中相同的數字指代相同的元件。
應理解，當一元件被稱為「連接」或「耦接」至另一元件時，其可直接連接或耦接至所述另一元件，或可存在介入元件。相比而言，當一元件被稱為「直接連接」或「直接耦接」至另一元件時，不存在介入元件。如本文所使用的，術語「及/或」包含相關聯的所列項目中之一或多者之任一及所有組合，並且可縮寫成「/」。
應理解，儘管術語第一、第二等可在本文中用於描述各種元件，但此等元件不應受此等術語限制。此等術語僅用於將一元件與另一元件相區分。例如，在不脫離本揭露內容之教示之情況下，可將第一信號稱為第二信號，並且類似地，可將第二信號稱為第一信號。
本文中所使用的術語僅出於描述特定實施例之目的且不意欲限制本發明。如本文中所使用的，單數形式「一」及「所述」意欲同樣包含複數形式，除非上下文另有其他清楚指示。應進一步理解，當在本說明書中使用術語「包含」或「包括」時，其規定了所陳述的特徵、區域、整體、步驟、操作、元件及/或組件之存在，而不排除一或多個其他特徵、區域、整體、步驟、操作、元件、組件及/或其群 組之存在或添加。
除非另有定義，否則本文所使用之所有術語(包括科技術語)具有與一般熟習本發明所屬技術者通常理解之涵義相同的涵義。應進一步理解，應將諸如常用詞典中所定義的彼等術語的術語解釋為具有與其在相關技術及/或本申請案之內容脈絡中之意義一致的意義，且不會以理想化或過於正式的意義來解釋，除非本文明確地如此界定。
圖1A至圖1C說明包含根據發明性概念之一些實施例的電力控制電路之半導體裝置的方塊圖。詳言之，圖1A展示包含單個電力控制電路10a之半導體裝置100。圖1B展示包含單個電力控制電路10b之半導體裝置100'。圖1C展示包含多個電力控制電路10a及10a'之半導體裝置100"。
參看圖1A，半導體裝置100包含邏輯電路40、電力控制電路10a以及電力管理單元(power management unit；PMU)50。電力控制電路10a可包含電力閘控區塊20a(其包含多個電力閘控單元(power gating cell；PGC))及測試邏輯30。包含在電力閘控區塊20a中之PGC中之每一者可包含至少一個電力閘控電晶體。電力閘控電晶體可為N型金屬氧化物半導體(N-type metal oxide semiconductor；NMOS)電晶體或P型金屬氧化物半導體(P-type metal oxide semiconductor；PMOS)電晶體。
詳言之，當將PGC安置在電力供應電壓Vdd與邏輯電路40之間時，PGC可包含PMOS電晶體。當將PGC安置在接地電壓與邏輯電路40之間時，PGC可包含NMOS 電晶體。
至少一個PMOS電晶體之第一端子連接至第一電力供應電壓Vdd，且至少一個PMOS電晶體之第二端子連接至第一虛擬電力供應電壓Vddm。此時，虛擬電力供應電壓為施加至邏輯電路40之電力供應電壓。可將PMOS電晶體之閘極串聯連接至鄰近電晶體之閘極。
PGC可根據包含在PGC中之至少一個電晶體之傳導來供應或切斷給邏輯電路40之第一電力供應電壓Vdd。換言之，可將PGC包含在電力閘控區塊20a中，藉以起電流開關之作用。當邏輯電路40處於主動模式(active mode)時，將PGC接通，藉以將第一電力供應電壓Vdd與第一虛擬電力供應電壓Vddm相連接並且供應電流至邏輯電路40。當邏輯電路40處於睡眠模式(sleep mode)時，將PGC斷開，藉以將第一電力供應電壓Vdd與第一虛擬電力供應電壓Vddm隔離。
主動模式可被稱作操作模式且睡眠模式可被稱作待用模式。
當在自睡眠模式向主動模式轉變時將過度電流供應至邏輯電路40時，雜訊可影響周邊區塊，進而干擾其操作。當半導體裝置100不使用邏輯電路40來減少電力消耗時，PGC不向邏輯電路40供應第一電力供應電壓Vdd。
將自PGC輸出之信號傳輸至測試邏輯30。測試邏輯30可基於所述信號執行運算。測試邏輯30可包含XOR運算器。在此情況下，當由於退縮故障(stuck fault)將所述 信號切斷時，自測試邏輯30輸出之邏輯值可為1。
然而，當有太多信號被輸入至測試邏輯30時，製造測試邏輯30可能太昂貴。因此，可考慮到測試邏輯30之製造成本及複雜性確定輸入至測試邏輯30之信號數目。
PMU 50可發送模式改變信號S_IN至電力控制電路10a。模式改變信號S_IN為用於命令自睡眠模式向主動模式或自主動模式向睡眠模式轉變之信號，並且可為電力閘控啟用信號。可將模式改變信號S_IN傳輸至電力閘控區塊20a中的PGC。可回應於模式改變信號S_IN將PGC之電流開關接通或斷開。
測試邏輯30對自最後一個PGC接收之信號執行運算，且輸出信號S_OUT至PMU 50。PMU 50將信號S_IN與信號S_OUT相比較且確定哪個PGC已具有退縮故障。
邏輯電路40被連接在第一虛擬電力供應電壓Vddm與第二電力供應電壓Vss之間，並且執行預定的邏輯運算。
參看圖1B，半導體裝置100'包含邏輯電路40'、電力控制電路10b以及PMU 50。圖1B中所說明之結構類似於圖1A中所說明之結構，因此將描述所述兩個結構之間的差異以避免冗餘。
參看圖1B，與圖1A中所說明之電力控制電路10a相反地定位電力控制電路10b。換言之，當圖1A中所說明之電力控制電路10a連接在第一電力供應電壓Vdd與第一虛擬電力供應電壓Vddm之間時，圖1B中所說明之電力控制電路10b連接在第二虛擬電力供應電壓Vssm與第二電 力供應電壓Vss之間。第二電力供應電壓Vss可為接地電壓。
電力閘控區塊20a可包含多個PGC，其中每一者可包含至少一個電力閘控電晶體。此時，電力閘控電晶體可藉由NMOS電晶體實施。將至少一個NMOS電晶體之第一端子連接至第二電力供應電壓Vss，並且將至少一個NMOS電晶體之第二端子連接至第二虛擬電力供應電壓Vssm。
PGC可根據包含在PGC中之至少一個電晶體之傳導來供應或切斷向邏輯電路40'之第二電力供應電壓Vss。邏輯電路40'被連接在第一電力供應電壓Vdd與第二虛擬電力供應電壓Vssm之間，並且執行預定的邏輯運算。
在其他實施例中，可針對邏輯電路40及40'提供圖1A及圖1B中所說明之電力控制電路10a及10b兩者。換言之，邏輯電路40、40'可連接在第一虛擬電力供應電壓Vddm與第二虛擬電力供應電壓Vssm之間。
參看圖1C，半導體裝置100"包含多個電力控制電路10a及10a'、多個邏輯電路40及40'以及PMU 50。電力控制電路10a及10a'可具有相同的結構。然而，發明性概念不限於僅提供兩個電力控制電路10a及10a'之當前實施例。
為了簡單及清楚起見，在下文中所提供的進一步詳細說明中將僅參考電力控制電路10a。然而，應理解，以下內容適用於圖1A至1C中所說明之組態中之任一者。
圖2及圖3為展示根據發明性概念之不同實施例的電 力控制電路中所包含之PGC之排列及信號流的圖。參看圖2，電力控制電路可包含多個PGC。可將PGC彼此串聯或並聯連接。
詳言之，多個PGC可包含：多個第一PGC 210，其並聯接收模式改變信號S_IN；至少一個第二PGC 220，其與所述第一PGC 210中之一者相連接；多個第三PGC 230，其與第二PGC 220中之至少一者串聯連接；以及多個第四PGC 240，其與所述第三PGC 230中之最後一者相連接，藉以基於模式改變信號S_IN輸出多個輸出信號。
多個第一PGC 210同時接收模式改變信號S_IN。因此，包含在多個第一PGC 210中之電流開關被同時接通或斷開。例如，在自睡眠模式向主動模式轉變時，電流開關被同時接通，使得多個第一PGC 210同時向邏輯電路40供應電流。
按照慣例，多個PGC彼此串聯連接，使得電流開關被順序地接通。因此，執行自睡眠模式向主動模式之轉變會花費很長時間。
然而，根據發明性概念之當前實施例，多個PGC並聯接收模式改變信號S_IN並且同時供應電流，藉此減少執行模式改變所花費的時間。可調整並聯連接之多個第一PGC 210之數目，使得可適當地維持在模式轉變時產生之喚醒電流之量值。
詳言之，當「I」指示包含在PGC中之每一者中之電流開關的飽和電流且「W」指示喚醒電流時，多個第一PGC 210之數目小於或等於W/I。喚醒電流W可為電力控制電路10a之最大容許電流，並且飽和電流I可為在多個第一PGC 210中流動之最大電流。因此，多個第一PGC 210之數目小於或等於藉由將電力控制電路10a之最大容許電流除以在多個第一PGC 210中流動之最大電流所獲得的值。
僅將多個第一PGC 210中之一者與第二PGC 220相連接。此操作是由於測試所有PGC是低效率的。測試邏輯30對與多個第一PGC 210中之僅一者之連接執行運算。不與第二PGC 220相連接之第一PGC 210起到向邏輯電路40供應電流之作用。
當同時接通之多個第一PGC 210之數目減小時，喚醒電流減小。因此，即使當在不與第二PGC 220相連接之第一PGC 210中出現問題時，亦確保了喚醒電流之限制。
第二PGC 220與多個第一PGC 210中之第一PGC 210'相連接，並且經由第一PGC 210'接收模式改變信號S_IN。回應於模式改變信號S_IN，包含在第二PGC 220中之電流開關被接通或斷開。
多個第三PGC 230與第二PGC 220串聯連接。
多個第四PGC 240與定位在彼此串聯連接之第三PGC 230的群組之末端的第三PGC 230'相連接。第四PGC 240接收已經由第一PGC 210'、第二PGC 220以及第三PGC 230傳輸之模式改變信號S_IN。第四PGC 240基於所接收的模式改變信號S_IN分別輸出多個輸出信號。
多個第四PGC 240可彼此並聯連接。
圖3中所說明之電力控制電路類似於圖2中所說明之電力控制電路，因此將描述所述兩個電力控制電路之間的差異。儘管圖2中所說明之電力控制電路中僅有一個第二PGC 220，但是圖3中所說明之電力控制電路中包含多個第二PGC 320。
換言之，圖3展示提供多個第二PGC 320之情況。第二PGC 320"可與多個第一PGC 310中之第一PGC 310'相連接，並且同時自第一PGC 310'接收信號。類似包含在第一PGC 310中之電流開關，包含在第二PGC 320'中之電流開關可被同時接通或斷開。例如，當第二PGC 320被同時接通時，可經由電流開關同時供應相對較大量的電流至邏輯電路40。
一個第三PGC 330可與第二PGC 320中之至少一個第二PGC 320'或320"串聯連接。當提供多個第二PGC 320時，多個第三PGC 330之多個群組分別與多個第二PGC 320串聯連接。因此，可將多個第三PGC 330劃分成分別與第二PGC 320'及320"相連接之多個第三PGC群組330'及330"。在圖3中所說明之實施例中，提供兩個第二PGC 320'及320"，且因此將多個第三PGC 330劃分成兩個群組330'及330"。然而，可提供具有相應數目之第三PGC群組的兩個以上第二PGC 320。
一個第四PGC 340與定位在第三PGC群組330'或330"之末端處的第三PGC 330相連接，在所述群組中多個第三PGC 330彼此串聯連接。第四PGC 340接收經由第一 PGC 310'、第二PGC 320'或320"及群組330'或330"中之第三PGC 330傳輸之模式改變信號S_IN。多個第四PGC 340基於模式改變信號S_IN分別輸出多個輸出信號。
第四PGC 340可與第三PGC並聯連接。如圖3中所說明的，當提供多個第二PGC 320時，定位在末端之第三PGC 330之數目(亦即，PGC群組330'、330"之數目)與第二PGC 320之數目相同。
在圖3中所說明之實施例中，提供兩個第二PGC 320'及320"，且將多個第三PGC 330劃分成兩個群組330'及330"。因此，與任一第四PGC 340相連接之第三PGC 330之數目與第二PGC 320之數目相同。
當提供多個第二PGC 320時，多個第四PGC 340分別與定位在末端處之多個第三PGC 330中之一者相連接。在此情況下，與一個第三PGC 330相連接之多個第四PGC 340可與所述第三PGC 330並聯連接。
換言之，與一個群組330'中之第三PGC中的定位在末端處之一個第三PGC相連接的多個第四PGC 340'可彼此並聯連接。與另一群組330"中之第三PGC中的定位在末端處之另一第三PGC相連接之多個第四PGC 340"可彼此並聯連接。
自第四PGC 340'或340"輸出之信號被傳輸至測試邏輯30。測試邏輯30可對所述信號執行運算且輸出結果值。
取決於維持處於主動模式之電路的適當操作所必要的電流開關之最小數目，可確定除了多個第一PGC 210、 310之外的所有PGC之數目。
除了多個第一PGC 210或310之外的所有PGC之數目(亦即，第二PGC 220、320之數目、第三PGC 230、330之數目及第四PGC 240、340之數目的總和)可大於為電力控制電路10a之操作所設定的預定值。
詳言之，當「B」指示除了多個第一PGC 310之外的所有PGC之數目且「C」指示電力控制電路10a之適當操作所必要的電流開關之最小數目時，B+1可大於C。根據當前實施例，由於多個第一PGC 210或310中之一者被用於傳輸模式改變信號，所以將1添加至B。換言之，僅將與多個第二PGC 220或多個第二PGC 320相連接之第一PGC 210'或310'之數目添加至B。在發明性概念中，針對B+1個PGC(其足以測試在主動模式中所必要的電流開關)確保可測試性。
在圖2及圖3中所說明之PGC之連接僅為實例。例如，可進一步提供分別與多個第四PGC 240串聯連接之多個PGC，且測試邏輯30可對自此等PGC接收之模式改變信號S_IN執行運算。
第二PGC 220或320可與多個第一PGC 210、310相連接，而不是與僅僅一個第一PGC 210'或310'相連接。在此情況下，一個第三PGC 230可與第二PGC 220、320中之每一者串聯連接，且隨後與適當數目之多個第四PGC 240、340相連接。
取決於實現測試邏輯30之可能性及成本以及測試邏 輯30之最大容許電流，可確定彼此並聯連接之多個第四PGC 240、340之數目。
可在PGC之間安置緩衝器或電壓感測電路，稍後將對其進行描述。
圖4說明根據發明性概念之其他實施例的電力控制電路10a中所包含之PGC之排列及信號流的圖。電力控制電路10a可包含多個PGC，其使用串聯連接與並聯連接之組合彼此連接。
詳言之，多個PGC可包含：多個第一PGC 410，其並聯接收模式改變信號S_IN；多個第二PGC 420，其與第一PGC 410中之一者串聯連接；至少一個第三PGC 430，其自兩個鄰近第二PGC 420之間的第一節點N1連接至分支；以及至少一個第四PGC 440，其與第三PGC 430串聯連接。第三PGC 430及第四PGC 440與彼此串聯連接之第二PGC 420中的在第一節點N1之後的第二PGC 420並聯連接。
此時，在第一節點N1之後的第二PGC 420以及第四PGC 440可基於模式改變信號S_IN輸出信號至測試邏輯30。
當提供多個第四PGC 440時，電力控制電路10a亦可包含至少一個第五PGC 450，其自兩個鄰近的第四PGC 440之間的第二節點N2連接至分支。
電力控制電路10a可更包含至少一個第六PGC 460，其與第五PGC 450串聯連接。此時，第五PGC 450及第六 PGC 460與彼此串聯連接之第四PGC 440中之在第二節點N2之後的第四PGC 440並聯連接。
此時，在第一節點N1之後的第二PGC 420、在第二節點N2之後的第四PGC 440以及第六PGC 460可基於模式改變信號S_IN輸出信號至測試邏輯30。
圖4中所說明之PGC之結構僅為實例且發明性概念不限於此。可進一步重複自節點之分支。經由自第二PGC 420之間的第一節點N1之分支以及自第四PGC 440之間的第二節點N2之分支連接相同的PGC，可持續自節點之分支直至某一次數。可考慮到可在自睡眠模式向主動模式轉變時出現的喚醒電流而確定分支之次數。
隨著時間消逝，被接通之電流開關之數目經由更多分支而增加，但是可將喚醒電流調整至低於最大容許電流。此操作是因為電流量隨著電力供應電壓與虛擬電力供應電壓之間的差減小而減小。
可使用第一PGC 410來減少模式轉變所花費之時間。此外，可藉由使用級聯連接恰當地配置PGC來增加可測試性。
測試邏輯30可對PGC之輸出信號執行運算且傳輸結果值至PMU 50。測試邏輯30可包含XOR暫存器且執行XOR運算。
當測試邏輯30執行XOR運算且由於分支點處之退縮故障而中斷信號傳輸時，可輸出邏輯值1。
參看圖4，第二PGC 420之數目、第三PGC 430之數 目、第四PGC 440之數目、第五PGC 450之數目及第六PGC 460之數目的總和大於為電力控制電路10a之操作所設定之預定值。換言之，除了第一PGC 410之外的所有PGC之數目大於預定值。
取決於維持電力控制電路10a之適當操作所必要的電流開關之最小數目，可確定預定值。例如，當「B」指示包含在除了第一PGC 410之外的所有PGC中之電流開關之數目且「C」指示電力控制電路10a之適當操作所必要的電流開關之最小數目時，B+1可大於C。
當將1添加至B時，添加第一PGC 410中之一者。換言之，僅將與第二PGC 420相連接之第一PGC 410之數目添加至B。在發明性概念中，針對B+1個PGC(其足以測試在主動模式中所必要的電流開關)確保可測試性。根據當前實施例，由於第一PGC 410中之一者被用於傳輸模式改變信號，所以將1添加至B。換言之，僅將與第二PGC 420相連接之第一PGC 410'之數目添加至B。
可調整並聯連接之第一PGC 410之數目，藉以恰當地維持在模式轉變時產生之喚醒電流之量值。
詳言之，當「I」指示包含在PGC中之每一者中之電流開關的飽和電流且「W」指示喚醒電流時，第一PGC 410之數目小於W/I。換言之，第一PGC 410之數目小於藉由將電力控制電路10a之最大容許電流除以在第一PGC 410中流動之最大電流所獲得的值。
可在PGC之間安置電壓感測電路之緩衝器，稍後將 對其進行描述。
圖5是根據發明性概念之一些實施例之PGC 1~N的內部電路圖。
參看圖5，PGC 1~N可包含延遲元件及電力閘控電晶體。可藉由緩衝器或反相器實施延遲元件。可藉由PMOS電晶體或NMOS電晶體實施電力閘控電晶體。
電力閘控電晶體起電流開關之作用。換言之，PGC 1~N之結構不限於當前實施例且可包含起電流開關之作用的任何電路。參看圖5，電力供應電壓Vdd及虛擬電力供應電壓Vddm可分別連接至PMOS電晶體之汲極與源極。當模式改變信號S_IN為邏輯低(logic low)時可接通PMOS電晶體，且當模式改變信號S_IN為邏輯高(logic high)時可斷開PMOS電晶體。
換言之，當模式改變信號S_IN為0時，接通電流開關且電流自汲極向源極流動。藉由電流之流動將睡眠模式中接近接地電壓之虛擬電力供應電壓Vddm提昇至電力供應電壓Vdd之位準。
將延遲元件連接至PMOS電晶體之輸入端子，使得PGC 1~N按時差操作，藉此減少出現在喚醒模式(wake-up mode)中之電壓雜訊。
圖6A至圖6C為展示根據發明性概念之一些實施例的電力控制電路中所包含之延遲電路60之排列的圖。延遲電路60可在鄰近的PGC(例如不同的PGC)之間或在串聯連接之相同的PGC之間。可在電力控制電路中提供更多大 量的延遲電路。
在PGC 1~N之間安置至少一個延遲電路60。延遲電路60可為緩衝器61(見圖6B)或電壓感測電路62(見圖6C)。當虛擬電力供應電壓Vddm慢慢增加時，延遲電路60延遲信號，藉此調整電流量。
將緩衝器61安置在PGC 1~N之間，藉以延遲信號傳輸。當信號傳輸被延遲時，PGC 1~N之接通/斷開時序受到調整，且因此可調整電流流動。
可藉由斯密特觸發器(Schmitt trigger)實施電壓感測電路62。當虛擬電力供應電壓Vddm達不到某一位準時，即使向電壓感測電路62提供虛擬電力供應電壓Vddm，PGC 1~N亦彼此斷開連接，直至虛擬電力供應電壓Vddm達到所述某一位準為止。換言之，當虛擬電力供應電壓Vddm增加得比預期緩慢時，電壓感測電路62可延遲電流流動，藉以防止太多電流流動。
參看圖6C，電壓感測電路62可包含多個NMOS電晶體、多個PMOS電晶體以及兩個反相器。當輸入至電壓感測電路62之信號Vin(對應於虛擬電力供應電壓Vddm)為邏輯「1」時，斷開電晶體M2且接通電晶體M1。因此，邏輯「1」被輸入至電晶體M3及M4。因此，斷開電晶體M4，同時接通電晶體M3。因此，邏輯「0」被輸入至反相器I1中且反相器I1輸出邏輯「1」至反相器I2。接收邏輯「1」之反相器I2輸出邏輯「0」。因此，輸出信號Vout為邏輯「0」，其被輸入至OR閘中。
同時，來自第一PGC 210、310或410之邏輯「0」亦被輸入至OR閘中。
換言之，僅當虛擬電力供應電壓Vddm高於預定值時，信號Vin才具有邏輯「1」之值。電壓感測電路62辨識邏輯「1」之值且僅當電力供應電壓Vdd高於預定值時才傳輸信號Vin至第二PGC 220、320或420。此處，假定每個PGC包含PMOS電晶體。
在圖6C中所說明之電壓感測電路62為斯密特觸發器電路之實例，且可改變所述電路之結構。電壓感測電路62可為僅在虛擬電力供應電壓Vddm高於預定值時才傳輸信號至PGC之任何電路。
電壓感測電路62或緩衝器61可被安置在第一PGC 210、310或410與第二PGC 220、320或420之間，或者在必要時可被安置在任何PGC之間。
詳言之，當電壓感測電路62或緩衝器61被安置在圖4中所說明之電力控制電路10a之分支點處時，電壓感測電路62或緩衝器61之功能可能是顯著的。
換言之，電力控制電路10a亦可包含緩衝器61或電壓感測電路62，其位於分別在第二PGC 420與第三PGC 430之間以及第四PGC 440與第五PGC 450之間的第一節點N1及第二節點N2中之每一者處。
圖7A及圖7B為根據發明性概念之一些實施例之PGC的示意性方塊圖。參看圖7A及圖7B，電力閘控電晶體開關71可被定位在邏輯電路40與電力供應電壓Vdd之 間。電力閘控電晶體開關71可包含至少一個PMOS電晶體。
邏輯電路40可被定位在電力供應電壓Vdd與預定電壓Vss之間。邏輯電路40執行預定的邏輯運算。包含在PGC中之電力閘控電晶體開關71及72可在邏輯電路40之主動模式與睡眠模式之間切換電力供應電壓Vdd之供應。
電力閘控電晶體開關71及72根據其位置可包含不同類型之電晶體。詳言之，當電力閘控電晶體開關71被定位在電力供應電壓Vdd與邏輯電路40之間時，電力閘控電晶體開關71包含PMOS電晶體。然而，當電力閘控電晶體開關72被定位在預定電壓Vss與邏輯電路40之間時，電力閘控電晶體開關72包含NMOS電晶體。
當邏輯電路40處於主動模式時，電力閘控啟用信號S_IN為邏輯低且PMOS電晶體被接通。因此，電力供應電壓Vdd被施加至邏輯電路40。
圖8是展示在圖4中所說明之電力控制電路之操作期間電流隨時間改變之曲線圖。參看圖8，當回應於模式改變信號S_IN同時接通第一PGC 410(其並聯接收外部信號)時，電流快速流入而達到容許位準。
直至時間點t0，虛擬電力供應電壓增加且虛擬電力供應電壓與電力供應電壓之間的電位差減小，從而減小電流。此後，第二PGC 420與第三PGC 430被接通，且因此電流流動增加，從而增加喚醒電流。
當某一位準之電流流動時，虛擬電力供應電壓與電力供應電壓之間的電位差減小。因此，電流流動減小。在時間點t1，自多個第二PGC 420之間的第一節點N1分支出第三PGC 430且一個第四PGC 440與第三PGC 430串聯連接。在時間點t1之後，第三PGC 430及第四PGC 440被接通。因此，電流流動增加且總喚醒電流亦增加。
當某一位準之電流流動時，虛擬電力供應電壓與電力供應電壓之間的電位差減小。因此，電流流動減小。
在時間點t2，自多個第四PGC 440之間的第二節點N2分支出第五PGC 450且一個第六PGC 460與第五PGC 450串聯連接。在時間點t2之後，第五PGC 450及第六PGC 460被接通。因此，電流流動增加且總喚醒電流亦增加。
當某一位準之電流流動時，虛擬電力供應電壓與電力供應電壓之間的電位差減小。因此，電流流動減小。
在重複了上述過程之後的時間點tn，喚醒電流變為0。換言之，虛擬電力供應電壓與電力供應電壓之間的電位差聚合成0。可重複分支PGC，直至喚醒電流達到0。此處，「n」可為1或大於1之自然數。當喚醒電流為0時，雜訊被減少。
換言之，當PGC彼此並聯連接時，容許大量的電流同時流動。因此，虛擬電力供應電壓與電力供應電壓之間的電位差可被減小。因此，可在短時間內減少在自睡眠模式向主動模式轉變或自主動模式向睡眠模式轉變時出現之 雜訊。
圖9為展示根據發明性概念之一些實施例的電力控制電路中之PGC 240或340、測試邏輯30以及PMU 50之連接的方塊圖。
參看圖9，自位於末端處之多個第四PGC 240或340輸出之信號被傳輸至測試邏輯30。XOR暫存器被說明為圖9中之測試邏輯30之實例。
儘管在圖9中說明多個第四PGC 240或340輸出信號至測試邏輯30，但其僅為實例。輸出信號至測試邏輯30之PGC之組態可隨PGC之間的關係改變，所述PGC可根據邏輯電路40而以不同方式彼此連接。
測試邏輯30自PGC 240或340接收信號且對所述信號執行操作。
圖10為驅動根據發明性概念之一些實施例的電力控制電路之方法的流程圖。
參看圖式，在操作S101中，同時接通分別包含在多個第一PGC 210中之第一電力閘控電晶體。此操作是因為多個第一PGC 210同時並聯接收模式改變信號S_IN。
此後，在操作S103中，多個第一PGC 210中之一者傳輸模式改變信號S_IN至第二PGC 220。在操作S105中，第二PGC 220傳輸模式改變信號S_IN至一個第三PGC 230。在操作S107中，多個第四PGC 240基於自一個第三PGC 230接收之模式改變信號S_IN而輸出信號。在操作S109中，測試邏輯30對所述信號執行運算且傳輸運算結 果至PMU 50。
在此方法中，多個第一PGC 210同時接收模式改變信號S_IN。因此，包含在一個第一PGC 210中之電流開關可被同時接通或斷開。例如，在自睡眠模式向主動模式轉變時，電流開關被同時接通，藉此同時容許電流流向邏輯電路40。
按照慣例，PGC彼此串聯連接，使得電流開關被順序地接通。因此，自睡眠模式向主動模式之轉變花費長時間。
然而，根據發明性概念之一些實施例，PGC並聯接收模式改變信號S_IN並且同時供應電流，藉此減少改變操作模式所花費的時間。可調整彼此並聯連接之多個第一PGC 210之數目，使得恰當地調整在模式轉變時所產生之喚醒電流。
詳言之，當「I」指示包含在PGC中之每一者中之電流開關的飽和電流且「W」指示喚醒電流時，多個第一PGC 210之數目小於W/I。換言之，多個第一PGC 210之數目小於藉由將電力控制電路10a之最大容許電流除以在多個第一PGC 210中流動之最大電流所獲得的值。
此外，多個第一PGC 210中的僅一者可與第二PGC 220相連接。測試邏輯30提供對與僅一個第一PGC 210之連接執行運算之結果就足夠了。
當同時被接通之多個第一PGC 210之數目減小時，喚醒電流亦減小。即使在不與第二PGC 220相連接之第一PGC 210中出現問題時，亦可確保喚醒電流之限制。
第二PGC 220與多個第一PGC 210中之一者相連接，並且接收輸入至第一PGC 210之模式改變信號S_IN。當模式改變信號S_IN被輸入至第二PGC 220中時，包含在第二PGC 220中之電流開關被接通或斷開。
可提供多個第二PGC 320。多個第二PGC 320可與多個第一PGC 310中之一者相連接並且可同時自第一PGC 310接收信號。包含在多個第二PGC 320中之電流開關(其同時接收所述信號)可被同時接通或斷開。例如，當多個第二PGC 320被同時接通時，經由電流開關同時供應電流至邏輯電路40。
多個第三PGC 330可與多個第二PGC 320中之至少一者串聯連接。當提供多個第二PGC 320時，多個第三PGC 330可分別與多個第二PGC 320串聯連接。
多個第四PGC 340與定位在多個第三PGC 330之串聯連接之末端處的第三PGC 330相連接。多個第四PGC 340接收經由第一PGC 310、第二PGC 320及第三PGC 330傳輸之模式改變信號S_IN。多個第四PGC 340中之每一者基於模式改變信號S_IN輸出信號。
所述方法亦可包含基於預定的延遲值而延遲模式改變信號S_IN之傳輸的操作。
圖11為驅動根據發明性概念之其他實施例的電力控制電路之方法的流程圖。
參看圖式，在操作S201中，同時接通分別包含在多個第一PGC 410中之第一電力閘控電晶體。此操作是因為 多個第一PGC 410同時並聯接收模式改變信號S_IN。
此後，在操作S203中，多個第一PGC 410中之一者傳輸模式改變信號S_IN至一個第二PGC 420。在操作S205中，經由彼此串聯連接之至少一個第二PGC 420傳輸模式改變信號S_IN。在操作S207中，第三PGC 430自多個第二PGC 420之間的節點連接至分支。在操作S209中，第四PGC 440與第三PGC 430串聯連接。在操作S211中，經由第三PGC 430及第四PGC 440傳輸模式改變信號S_IN。在操作S213中，位於多個第二PGC 420之串聯連接之末端的一個第二PGC 420以及位於多個第四PGC 440之串聯連接之末端的一個第四PGC 440基於模式改變信號S_IN輸出信號。所述輸出信號被傳輸至測試邏輯30。在操作S215中，測試邏輯30可對輸出信號執行XOR運算，藉此測試PGC之連接。
此外，第五PGC 450可自多個第四PGC 440之間的節點連接至分支且可與一個第六PGC 460串聯連接。以此方式，自彼此串聯連接之PGC之間的節點連接額外PGC至分支可被重複許多次。
當第五PGC 450自多個第四PGC 440之間的節點連接至分支時，在多個第六PGC 460之串聯連接之末端的一個第六PGC 460、在多個第二PGC 420之串聯連接之末端的一個第二PGC 420以及在多個第四PGC 440之串聯連接之末端的一個第四PGC 440被連接至測試邏輯30。因此，分別在串聯連接之末端的第二PGC 420、第四PGC 440及第 六PGC 460可基於模式改變信號S_IN輸出信號至測試邏輯30。
測試邏輯30可對輸出信號執行XOR運算，藉此測試PGC之連接。
根據發明性概念之一些實施例之電力控制電路之方法可體現為可使用各種類型之電腦執行且可記錄在電腦可讀取媒體中之程式指令。電腦可讀取媒體可包含單獨的程式指令、資料檔案或資料結構或者其組合。記錄在媒體中之程式指令可為發明性概念而特別設計且組態，或者可能已由熟習電腦軟體技術者已知且可用。電腦可讀取媒體之實例包含有形、非暫時性媒體及裝置，例如磁性媒體，諸如硬碟、軟碟及磁帶；光學媒體，諸如CD-ROM及DVD；磁光媒體，諸如軟磁光碟；以及硬體裝置，諸如特別組態以儲存且執行程式指令之唯讀記憶體(read-only memory；ROM)裝置、隨機存取記憶體(random-access memory；RAM)裝置及快閃記憶體裝置。程式指令之實例包含由編譯器創建之機器碼以及可使用解譯器在電腦中執行之高階語言程式碼。硬體裝置可體現為經組態以執行根據發明性概念之一些實施例的操作之至少一個軟體模組，且反之亦有可能。
圖12為包含圖1A中所說明之電力控制電路10a之半導體系統500的方塊圖。參看圖12，半導體系統500可被實施為蜂巢式電話、智慧型電話、個人數位助理(personal digital assistant；PDA)、無線電通信系統等。
半導體系統500包含記憶體裝置560以及控制記憶體裝置560之操作的記憶體控制器550。記憶體控制器550可根據處理器510之控制來控制對記憶體裝置560之資料存取操作，例如，程式化操作、擦除操作或讀取操作。程式化驗證操作可被包含在程式化操作中。
根據處理器510及記憶體控制器550之控制，可經由顯示器520顯示在記憶體裝置560中程式化之頁面資料。
無線電收發器530經由天線傳輸或接收無線電信號。無線電收發器530可將經由天線接收之無線電信號轉換成可由處理器510處理之信號。
因此，處理器510可處理自無線電收發器530輸出之信號且傳輸經處理之信號至記憶體控制器550或顯示器520。記憶體控制器550可將由處理器510處理之信號程式化至記憶體裝置560。
無線電收發器530亦可將自處理器510輸出之信號轉換成無線電信號且將所述無線電信號經由天線輸出至外部裝置。
輸入裝置540使得用於控制處理器510之操作的控制信號或者將由處理器510處理之資料能夠被輸入至半導體系統500。輸入裝置540可由諸如觸控板或者電腦滑鼠、小鍵盤或鍵盤之指標裝置實施。
處理器510可控制顯示器520之操作以顯示自記憶體控制器550輸出之資料、自無線電收發器530輸出之資料或者自輸入裝置540輸出之資料。記憶體控制器550(其 控制記憶體裝置560之操作)可被實施為處理器510之一部分或單獨的晶片。
PMU 50可傳輸模式改變信號S_IN至電力控制電路10a。模式改變信號S_IN為用於命令進行自睡眠模式向主動模式或自主動模式向睡眠模式之轉變的信號，並且可為電力閘控啟用信號。PGC之接通/斷開由模式改變信號S_IN確定。
往回參看圖1A，電力控制電路10a可包含電力閘控區塊20a及測試邏輯30。測試邏輯30對經由PGC傳輸之信號執行運算。
PMU 50可將模式改變信號S_IN與自測試邏輯30接收之信號S_OUT相比較且確定哪個PGC已具有退縮故障。換言之，PMU 50可使用輸出信號S_OUT測試PGC之連接。
包含在半導體系統500中之電力消耗元件可為包含在邏輯電路40中之元件。因此，可使用電力控制電路10a將半導體系統500之電力消耗最小化。
例如，當不使用顯示器520時，包含在電力控制電路10a中之PGC不提供外部電力供應電壓至顯示器520。此外，電力控制電路10a加快自睡眠模式向主動模式之轉變。
圖13為根據發明性概念之其他實施例的包含圖1A中所說明之電力控制電路10a之半導體系統的方塊圖。參看圖13，半導體系統600可被實施為個人電腦(personal computer；PC)、平板型PC、輕省筆電、電子閱讀器、個 人數位助理(PDA)、攜帶型多媒體播放器(PMP)、MP3播放器、MP4播放器等。
記憶體系統600包含記憶體裝置560以及控制記憶體裝置560之資料處理操作的記憶體控制器550。處理器610可根據經由輸入裝置620輸入之資料而透過顯示器630顯示儲存在記憶體裝置560中之資料。輸入裝置620可由諸如觸控板或者電腦滑鼠、小鍵盤或鍵盤之指標裝置實施。
處理器610可控制記憶體系統600之總體操作及記憶體控制器550之操作。記憶體控制器550(其可控制記憶體裝置560之操作)可被實施為處理器610之一部分或單獨的晶片。
PMU 50可傳輸模式改變信號S_IN至電力控制電路10a。模式改變信號S_IN為用於命令進行自睡眠模式向主動模式或自主動模式向睡眠模式之轉變的信號，並且可為電力閘控啟用信號。PGC之接通/斷開由模式改變信號S_IN確定。
往回參看圖1A，電力控制電路10a可包含電力閘控區塊20a及測試邏輯30。測試邏輯30對經由PGC傳輸之信號執行運算。
PMU 50可將模式改變信號S_IN與自測試邏輯30接收之信號S_OUT相比較且確定哪個PGC已具有退縮故障。換言之，PMU 50可使用輸出信號S_OUT測試PGC之連接。
圖14為根據發明性概念之另外其他實施例的包含圖 1A中所說明之電力控制電路之半導體系統的方塊圖。參看圖14，半導體系統700可被實施為記憶卡、智慧卡等。記憶體系統700包含記憶體裝置560、記憶體控制器550及卡介面720。
記憶體控制器550可控制記憶體裝置560與卡介面720之間的資料交換。卡介面720可為安全數位(secure digital；SD)卡介面、多媒體卡(multi-media card；MMC)介面等。
卡介面720可將主機與記憶體控制器550介接，以用於根據主機之協定進行資料交換。卡介面720可支援通用串列匯流排(USB)協定以及晶片間(interchip；IC)-USB協定。此處，卡介面720可指示支援由主機使用之協定之硬體、安裝在硬體中之軟體或信號傳輸模式。
當記憶體系統700與主機(例如，PC、平板型PC、數位攝影機、數位音訊播放器、蜂巢式電話、控制台視訊遊戲硬體、數位機上盒等)相連接時，主機可經由卡介面720及記憶體控制器550執行與記憶體裝置560之資料通信。
PMU 50可傳輸模式改變信號S_IN至電力控制電路10a。模式改變信號S_IN為用於命令進行自睡眠模式向主動模式或自主動模式向睡眠模式之轉變的信號，並且可為電力閘控啟用信號。PGC之接通/斷開由模式改變信號S_IN確定。
往回參看圖1A，電力控制電路10a可包含電力閘控 區塊20a及測試邏輯30。測試邏輯30對經由PGC傳輸之信號執行運算。
PMU 50可將模式改變信號S_IN與自測試邏輯30接收之信號S_OUT相比較且確定哪個PGC已具有退縮故障。換言之，PMU 50可使用輸出信號S_OUT測試PGC之連接。
圖15為根據發明性概念之更多其他實施例的包含圖1A中所說明之電力控制電路10a之半導體系統的方塊圖。參看圖15，半導體系統500可被實施為影像處理設備，例如，數位攝影機、配備有數位攝影機之蜂巢式電話、配備有數位攝影機之智慧型電話、配備有數位攝影機之平板型PC等。
記憶體系統800包含記憶體裝置560及控制記憶體裝置560之資料處理操作(諸如程式化操作、擦除操作及讀取操作)之記憶體控制器550。包含在記憶體系統800中之影像感測器820將光學影像轉換成數位信號，且輸出所述數位信號至處理器810或記憶體控制器550。數位信號可由處理器810控制，藉以經由顯示器830顯示或者經由記憶體控制器550儲存在記憶體裝置560中。
根據處理器810或記憶體控制器550之控制，可經由顯示器830顯示儲存在記憶體裝置560中之資料。記憶體控制器550(其可控制記憶體裝置560之操作)可被實施為處理器810之一部分或單獨的晶片。
PMU 50可傳輸模式改變信號S_IN至電力控制電路 10a。模式改變信號S_IN為用於命令進行自睡眠模式向主動模式或自主動模式向睡眠模式之轉變的信號，並且可為電力閘控啟用信號。PGC之接通/斷開由模式改變信號S_IN確定。
往回參看圖1A，電力控制電路10a可包含電力閘控區塊20a及測試邏輯30。測試邏輯30對經由PGC傳輸之信號執行運算。
PMU 50可將模式改變信號S_IN與自測試邏輯30接收之信號S_OUT相比較且確定哪個PGC已具有退縮故障。換言之，PMU 50可使用輸出信號S_OUT測試PGC之連接。
如上文所描述，根據發明性概念之一些實施例，藉由改變包含在電力控制電路中之PGC之結構，改良了可測試性且最小化雜訊。
此外，在電力控制電路中首先接收輸入信號之PGC彼此並聯連接，藉此減少模式轉變時間。額外的PGC串聯連接以及並聯連接，使得改良了可測試性且簡化測試邏輯之結構。
本文中已揭露實例實施例，並且儘管使用了特定術語，但是僅在一般及描述性意義上且不是為了限制之目的使用及解釋所述特定術語。在一些情況下，如在本申請案之申請時一般熟習此項技術者將顯而易見的，結合特定實施例描述之特徵、特性及/或元件可單獨使用或者與結合其他實施例描述之特徵、特性及/或元件組合使用，除非另有 明確指示。因此，熟習此項技術者將理解，在不脫離如以下申請專利範圍所陳述之本發明之精神及範圍的情況下，可對形式及細節作出各種改變。
1、2‧‧‧PGC
10a、10a'、10b‧‧‧電力控制電路
20a、20a'、20b‧‧‧電力閘控區塊
30、30'、40、40'‧‧‧測試邏輯
50‧‧‧電力管理單元
60‧‧‧延遲電路
61‧‧‧緩衝器
62‧‧‧電壓感測電路
71、72‧‧‧電力閘控電晶體開關
100、100'、100"‧‧‧半導體裝置
210‧‧‧多個第一PGC
210'‧‧‧第一PGC
220‧‧‧第二PGC
230‧‧‧多個第三PGC
230'‧‧‧第三PGC
240‧‧‧多個第四PGC
310‧‧‧多個第一PGC
310'‧‧‧第一PGC
320‧‧‧多個第二PGC
320'、320"‧‧‧第二PGC
330‧‧‧多個第三PGC
330'、330"‧‧‧第三PGC群組
340‧‧‧多個第四PGC
340'、340"‧‧‧第四PGC
410‧‧‧多個第一PGC
420‧‧‧多個第二PGC
430‧‧‧第三PGC
440‧‧‧多個第四PGC
450‧‧‧第五PGC
460‧‧‧第六PGC
500‧‧‧半導體系統
510‧‧‧處理器
520‧‧‧顯示器
530‧‧‧無線電收發器
540‧‧‧輸入裝置
550‧‧‧記憶體控制器
560‧‧‧記憶體裝置
600‧‧‧半導體系統/記憶體系統
610‧‧‧處理器
620‧‧‧輸入裝置
630‧‧‧顯示器
700‧‧‧半導體系統/記憶體系統
720‧‧‧卡介面
800‧‧‧記憶體系統
810‧‧‧處理器
820‧‧‧影像感測器
830‧‧‧顯示器
B‧‧‧數目
I1、I2‧‧‧反相器
M1、M2、M3、M4‧‧‧電晶體
N‧‧‧PGC
N1‧‧‧第一節點
N2‧‧‧第二節點
S_IN‧‧‧模式改變信號
S_OUT‧‧‧輸出信號
Vdd‧‧‧第一電力供應電壓
Vddm‧‧‧第一虛擬電力供應電壓
Vin‧‧‧輸入信號
Vout‧‧‧輸出信號
Vss‧‧‧第二電力供應電壓
Vssm‧‧‧第二虛擬電力供應電壓
圖1A至圖1C說明包含根據發明性概念之一些實施例的電力控制電路之半導體裝置的方塊圖。
圖2說明展示根據發明性概念之一些實施例的電力控制電路中所包含之電力閘控單元之排列及信號流的圖。
圖3說明展示根據發明性概念之其他實施例的電力控制電路中所包含之電力閘控單元之排列及信號流的圖。
圖4說明展示根據發明性概念之更多實施例的電力控制電路中所包含之電力閘控單元之排列及信號流的圖。
圖5說明根據發明性概念之一些實施例之電力閘控單元的內部電路圖。
圖6A及圖6B說明展示根據發明性概念之一些實施例的電力控制電路中所包含之緩衝器之排列的圖。
圖6C說明根據發明性概念之一些實施例的電力控制電路中所包含之電壓感測電路之電路圖。
圖7A及圖7B說明根據發明性概念之一些實施例之電力閘控單元的示意性方塊圖。
圖8說明根據發明性概念之一些實施例展示在驅動電力控制電路時電流隨時間之改變的曲線圖。
圖9說明展示根據發明性概念之一些實施例的電力控制電路中之電力閘控單元、測試邏輯以及電力管理單元之 連接的方塊圖。
圖10說明驅動根據發明性概念之一些實施例的電力控制電路之方法的流程圖。
圖11說明驅動根據發明性概念之其他實施例的電力控制電路之方法的流程圖。
圖12說明根據發明性概念之一些實施例的包含圖1A中所說明之電力控制電路之半導體系統的方塊圖。
圖13說明根據發明性概念之其他實施例的包含圖1A中所說明之電力控制電路之半導體系統的方塊圖。
圖14說明根據發明性概念之另外其他實施例的包含圖1A中所說明之電力控制電路之半導體系統的方塊圖。
圖15說明根據發明性概念之更多其他實施例的包含圖1A中所說明之電力控制電路之半導體系統的方塊圖。
210‧‧‧多個第一PGC
210'‧‧‧第一PGC
220‧‧‧第二PGC
230‧‧‧多個第三PGC
230'‧‧‧第三PGC
240‧‧‧多個第四PGC
B‧‧‧數目

Claims (10)

  1. 一種電力控制電路，其連接在電力供應電壓與邏輯電路之間，所述電力控制電路切換供應至所述邏輯電路之電力，所述電力控制電路包括：多個第一電力閘控單元，其經組態以並聯接收外部模式改變信號；至少一個第二電力閘控單元，其與所述多個第一電力閘控單元之一個第一電力閘控單元串聯連接；多個第三電力閘控單元，其與所述至少一個第二電力閘控單元串聯連接；以及多個第四電力閘控單元，其在所述多個第三電力閘控單元之串聯連接之末端處與一個第三電力閘控單元並聯連接，其中所述模式改變信號是經由所述一個第一電力閘控單元、所述至少一個第二電力閘控單元及所述多個第三電力閘控單元傳輸至所述多個第四電力閘控單元，以及所述第一至第四電力閘控單元中之每一者回應於所述模式改變信號而切換所述所供應的電力。
  2. 如申請專利範圍第1項所述之電力控制電路，更包括緩衝器，所述緩衝器連接在所述至少一個第二電力閘控單元與所述多個第三電力閘控單元之間以延遲所述模式改變信號之傳輸。
  3. 如申請專利範圍第2項所述之電力控制電路，更包括連接在所述多個第三電力閘控單元之間的緩衝器以及連 接在所述多個第三電力閘控單元與所述多個第四電力閘控單元之間的緩衝器，藉以延遲所述模式改變信號之傳輸。
  4. 如申請專利範圍第1項所述之電力控制電路，其中所述至少一個第二電力閘控單元包含多個第二電力閘控單元，且其中所述多個第三電力閘控單元被劃分成分別與所述多個第二電力閘控單元串聯連接之群組。
  5. 如申請專利範圍第1項所述之電力控制電路，更包括測試邏輯，所述測試邏輯經組態以與所述多個第四電力閘控單元相連接，藉以接收所述各別第四電力閘控單元之輸出信號並且對所述輸出信號執行運算。
  6. 如申請專利範圍第1項所述之電力控制電路，更包括電壓感測電路，所述電壓感測電路連接在所述多個第一電力閘控單元之所述一個第一電力閘控單元與所述至少一個第二電力閘控單元之間，藉以基於預定的參考值控制所述多個第一電力閘控單元之所述一個第一電力閘控單元與所述至少一個第二電力閘控單元之間的連接。
  7. 一種電力控制電路，其連接在電力供應電壓與邏輯電路之間，所述電力控制電路切換供應至所述邏輯電路之電力，所述電力控制電路包括：多個第一電力閘控單元，其經組態以並聯接收外部模式改變信號；多個第二電力閘控單元，其與所述多個第一電力閘控單元中之一個第一電力閘控單元串聯連接；至少一個第三電力閘控單元，其自所述多個第二電力 閘控單元之間的第一節點連接至分支；以及至少一個第四電力閘控單元，其與所述至少一個第三電力閘控單元串聯連接，其中所述第三及第四電力閘控單元與在所述多個第二電力閘控單元之串聯連接中之第一節點之後的第二電力閘控單元並聯連接，以及所述第一至第四電力閘控單元中之每一者回應於所述模式改變信號而切換所述所供應的電力。
  8. 如申請專利範圍第7項所述之電力控制電路，其中在所述第一節點之後的所述第二電力閘控單元及所述至少一個第四電力閘控單元分別基於所述模式改變信號輸出信號。
  9. 一種電力控制電路，其連接在電力供應電壓與邏輯電路之間，所述電力控制電路切換供應至所述邏輯電路之電力，所述電力控制電路包括：多個第一電力閘控單元，其經組態以並聯接收外部模式改變信號；至少一個第二電力閘控單元，其與所述多個第一電力閘控單元之一個第一電力閘控單元串聯連接；至少一個第三電力閘控單元，其與所述至少一個第二電力閘控單元相連接；以及至少一個第四電力閘控單元，其與所述至少一個第三電力閘控單元相連接，其中所述至少一個第二電力閘控單元中之至少一者 包含多個第二閘控單元，所述至少一個第三電力閘控單元包含多個第三閘控單元，並且所述至少一個第四電力閘控單元包含多個第四閘控單元，其中所述第二、第三及第四電力閘控單元中之至少一者具有串聯連接之閘控單元，以及其中所述第一至第四電力閘控單元中之每一者回應於所述模式改變信號而切換所供應的電力。
  10. 如申請專利範圍第9項所述之電力控制電路，其中所述至少一個第二電力閘控單元包含與所述多個第一電力閘控單元之所述一個第一電力閘控單元串聯連接的所述多個第二閘控單元。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140104843A (ko) * 2013-02-21 2014-08-29 삼성전자주식회사 슈미트 트리거 회로를 이용하는 파워 게이팅 회로, 반도체 집적 회로 및 시스템
TWI508876B (zh) * 2013-07-31 2015-11-21 Taiwan Secom Co Ltd 具電源管理的車機裝置
KR102081564B1 (ko) * 2013-12-04 2020-02-26 삼성전자 주식회사 파워 게이팅 회로 및 이를 포함하는 전자 시스템
KR20150112148A (ko) 2014-03-27 2015-10-07 삼성전자주식회사 파워 게이팅 회로 및 집적 회로
US9319045B1 (en) * 2014-12-29 2016-04-19 Texas Instruments Incorporated Method and apparatus for reducing gate leakage of low threshold transistors during low power mode in a multi-power-domain chip
KR102478114B1 (ko) * 2016-08-05 2022-12-16 에스케이하이닉스 주식회사 전류 차단 회로, 이를 포함하는 반도체 장치 및 이의 동작 방법
CN109032233A (zh) * 2016-08-18 2018-12-18 华为技术有限公司 一种电压产生装置及半导体芯片
CN106951022B (zh) * 2017-05-15 2018-10-30 深圳市莱福德光电有限公司 数字电源控制方法及装置
KR20190061292A (ko) * 2017-11-27 2019-06-05 에스케이하이닉스 주식회사 파워 게이팅 제어 시스템 및 그 제어 방법
KR20190061853A (ko) * 2017-11-28 2019-06-05 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
US10620676B1 (en) 2018-10-11 2020-04-14 Analog Devices Global Unlimited Company Wake-up control circuit for power-gated integrated circuits
KR102577748B1 (ko) * 2018-11-29 2023-09-14 에스케이하이닉스 주식회사 전원 제어 회로 및 이를 이용하는 반도체 장치
KR102630258B1 (ko) * 2021-10-26 2024-01-25 연세대학교 산학협력단 로직 비스트 캡쳐 전력 감소 회로 및 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216457B2 (ja) * 2000-11-30 2009-01-28 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及び半導体装置
US7276932B2 (en) * 2004-08-26 2007-10-02 International Business Machines Corporation Power-gating cell for virtual power rail control
JP4882303B2 (ja) 2005-07-28 2012-02-22 ソニー株式会社 信号処理回路
JP4956025B2 (ja) 2006-03-27 2012-06-20 株式会社東芝 半導体集積回路装置
JP2008042357A (ja) 2006-08-03 2008-02-21 Kawasaki Microelectronics Kk 半導体集積回路およびその設計方法
WO2008114342A1 (ja) * 2007-03-16 2008-09-25 Fujitsu Microelectronics Limited 電源スイッチ回路及び半導体集積回路装置
US7953882B2 (en) * 2007-07-26 2011-05-31 Realnetworks, Inc. Adaptive variable fidelity media distribution system and method
US7696649B2 (en) * 2007-08-13 2010-04-13 Arm Limited Power control circuitry and method
JP5398257B2 (ja) * 2008-12-25 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置及びそのスイッチトランジスタの制御方法
WO2011137339A2 (en) * 2010-04-30 2011-11-03 Cornell University Systems and methods for zero-delay wakeup for power gated asynchronous pipelines
US20130173077A1 (en) * 2011-12-29 2013-07-04 Lsi Corporation Power switch having series-connected switching stages

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