JP2000068815A - 集積回路装置 - Google Patents
集積回路装置Info
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Abstract
(57)【要約】
【課題】 パワーダウンモードにおいて電源供給を効果
的に遮断できる集積回路装置を得ることである。 【解決手段】 電源１８，１９に接続されるＮＡＮＤ回
路ＮＤ２の出力信号が入力されるＮＡＮＤ回路ＮＤ１
と、ソースが電源１８に接続され、バックゲートが電源
１９に接続され、ゲートがＮＡＮＤ回路ＮＤ１に接続さ
れるＰＭＯＳＴｒ２６と、バックゲートが接地電源２０
に接続され、ゲートがＮＯＲ回路ＮＲ１に接続され、ソ
ースがＰＭＯＳＴｒ２６のドレインと接続されるＮＭＯ
ＳＴｒ２７とを備える。
的に遮断できる集積回路装置を得ることである。 【解決手段】 電源１８，１９に接続されるＮＡＮＤ回
路ＮＤ２の出力信号が入力されるＮＡＮＤ回路ＮＤ１
と、ソースが電源１８に接続され、バックゲートが電源
１９に接続され、ゲートがＮＡＮＤ回路ＮＤ１に接続さ
れるＰＭＯＳＴｒ２６と、バックゲートが接地電源２０
に接続され、ゲートがＮＯＲ回路ＮＲ１に接続され、ソ
ースがＰＭＯＳＴｒ２６のドレインと接続されるＮＭＯ
ＳＴｒ２７とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は集積回路装置に係
り、特に電源供給を停止することによりパワーダウン可
能な回路を有する集積回路装置に関するものである。
り、特に電源供給を停止することによりパワーダウン可
能な回路を有する集積回路装置に関するものである。
【０００２】
【従来の技術】携帯電話など、電池により集積回路に電
源を供給する機器の普及により、集積回路装置の低消費
電力化の重要性が増大している。集積回路の消費電流を
抑制するためには、機器の動作状態に応じて使用しない
半導体素子への電源供給を停止することが考えられる。
源を供給する機器の普及により、集積回路装置の低消費
電力化の重要性が増大している。集積回路の消費電流を
抑制するためには、機器の動作状態に応じて使用しない
半導体素子への電源供給を停止することが考えられる。
【０００３】図６は従来の集積回路が内蔵しているＣＭ
ＯＳ型トライステートドライバ回路である。また、図７
は図６のＣＭＯＳ型トライステートドライバ回路を用い
た出力回路の一例である。図７において、この動作はド
ライブ制御信号ＥＮ及び出力データ信号Ｄの値に従っ
て、出力信号Ｑは“Ｈ”，“Ｌ”，“Ｚ”（ハイインピ
ーダンス、以下“Ｚ”で示す。）を出力する。また、全
ての論理ゲートの電源はＶＤＤである。図８は図７の出
力回路に対応する真理値表である。
ＯＳ型トライステートドライバ回路である。また、図７
は図６のＣＭＯＳ型トライステートドライバ回路を用い
た出力回路の一例である。図７において、この動作はド
ライブ制御信号ＥＮ及び出力データ信号Ｄの値に従っ
て、出力信号Ｑは“Ｈ”，“Ｌ”，“Ｚ”（ハイインピ
ーダンス、以下“Ｚ”で示す。）を出力する。また、全
ての論理ゲートの電源はＶＤＤである。図８は図７の出
力回路に対応する真理値表である。
【０００４】また、図９は従来の集積回路内で信号の電
圧振幅を変換するために用いられているＣＭＯＳ型レベ
ル変換回路である。これは集積回路と外部との入出力信
号の電圧振幅が集積回路の内部信号の電圧振幅より大き
い場合に、その電圧振幅を変換するために用いられる。
集積回路の内部信号の電圧振幅を小さくすることは、集
積回路内の消費電力を抑制するために有効であり、先行
例として“ＨＯＴ Ｃｈｉｐｓ８−１９９６ Ｓｙｍｐ
ｏｓｉｕｍ Ｒｅｃｏｒｄ Ｐａｇｅ１２１”に掲載さ
れている“Ｓｔｒｏｎｇ ＡＲＭ”プロセッサがあげら
れる。
圧振幅を変換するために用いられているＣＭＯＳ型レベ
ル変換回路である。これは集積回路と外部との入出力信
号の電圧振幅が集積回路の内部信号の電圧振幅より大き
い場合に、その電圧振幅を変換するために用いられる。
集積回路の内部信号の電圧振幅を小さくすることは、集
積回路内の消費電力を抑制するために有効であり、先行
例として“ＨＯＴ Ｃｈｉｐｓ８−１９９６ Ｓｙｍｐ
ｏｓｉｕｍ Ｒｅｃｏｒｄ Ｐａｇｅ１２１”に掲載さ
れている“Ｓｔｒｏｎｇ ＡＲＭ”プロセッサがあげら
れる。
【０００５】図９において、信号ＤＨ及び信号ＤＬは相
補入力であり、信号ＱＨ及び信号ＱＬは相補出力であ
る。また、信号ＤＨ及び信号ＤＬに入力される“Ｈ”電
圧は、レベル変換回路のＰチャネルトランジスタＰ１，
Ｐ２に供給される電圧より低い。Ｐチャネルトランジス
タＰ１及びＮチャネルトランジスタＮ１の回路定数はＮ
チャネルトランジスタＮ１が導通状態になったときに
は、信号ＱＬの電位がＰチャネルトランジスタＰ２を導
通状態にするのに十分なレベルまで下がるようにしてお
く。
補入力であり、信号ＱＨ及び信号ＱＬは相補出力であ
る。また、信号ＤＨ及び信号ＤＬに入力される“Ｈ”電
圧は、レベル変換回路のＰチャネルトランジスタＰ１，
Ｐ２に供給される電圧より低い。Ｐチャネルトランジス
タＰ１及びＮチャネルトランジスタＮ１の回路定数はＮ
チャネルトランジスタＮ１が導通状態になったときに
は、信号ＱＬの電位がＰチャネルトランジスタＰ２を導
通状態にするのに十分なレベルまで下がるようにしてお
く。
【０００６】同様にＰチャネルトランジスタＰ２及びＮ
チャネルトランジスタＮ２の回路定数はＮチャネルトラ
ンジスタＮ２が導通状態になったときには、信号ＱＨの
電位がＰチャネルトランジスタＰ１を導通状態にするの
に十分なレベルまで下がるようにしておく。
チャネルトランジスタＮ２の回路定数はＮチャネルトラ
ンジスタＮ２が導通状態になったときには、信号ＱＨの
電位がＰチャネルトランジスタＰ１を導通状態にするの
に十分なレベルまで下がるようにしておく。
【０００７】信号ＤＨに“Ｈ”が、信号ＤＬに“Ｌ”が
入力された場合には、ＮチャネルトランジスタＮ１が導
通状態になり、ＮチャネルトランジスタＮ２が非導通状
態となる。このため信号ＱＬの電位が下がり、Ｐチャネ
ルトランジスタＰ２は導通状態となって信号ＱＨの電位
を引き上げ、ＰチャネルトランジスタＰ１は非導通状態
となる。このため信号ＱＨは“Ｈ”となり、信号ＱＬは
“Ｌ”となる。また、信号ＱＨと信号ＱＬの電位差はレ
ベル変換回路のＰチャネルトランジスタのソース端子及
びＮチャネルトランジスタのソース端子の電位差に等し
い。このようにして、信号ＤＨ及び信号ＤＬの電位差と
異なる電位差を持つ信号ＱＨ及び信号ＱＬが得られる。
入力された場合には、ＮチャネルトランジスタＮ１が導
通状態になり、ＮチャネルトランジスタＮ２が非導通状
態となる。このため信号ＱＬの電位が下がり、Ｐチャネ
ルトランジスタＰ２は導通状態となって信号ＱＨの電位
を引き上げ、ＰチャネルトランジスタＰ１は非導通状態
となる。このため信号ＱＨは“Ｈ”となり、信号ＱＬは
“Ｌ”となる。また、信号ＱＨと信号ＱＬの電位差はレ
ベル変換回路のＰチャネルトランジスタのソース端子及
びＮチャネルトランジスタのソース端子の電位差に等し
い。このようにして、信号ＤＨ及び信号ＤＬの電位差と
異なる電位差を持つ信号ＱＨ及び信号ＱＬが得られる。
【０００８】また、図１０は図６のＣＭＯＳ型トライス
テートドライバ回路及び図９のＣＭＯＳ型レベル変換回
路を組み合わせた従来の出力回路の一例である。この回
路はドライブ制御信号ＥＮ及び出力データ信号Ｄの電圧
振幅と出力信号Ｑの電圧振幅が異なることを除けば、図
７の出力回路と同様に動作する。また、全ての論理ゲー
トの電源はＶＤＤより低い内部用電源である。
テートドライバ回路及び図９のＣＭＯＳ型レベル変換回
路を組み合わせた従来の出力回路の一例である。この回
路はドライブ制御信号ＥＮ及び出力データ信号Ｄの電圧
振幅と出力信号Ｑの電圧振幅が異なることを除けば、図
７の出力回路と同様に動作する。また、全ての論理ゲー
トの電源はＶＤＤより低い内部用電源である。
【０００９】図１１は図７の出力回路を用いた入出力回
路である。その動作はドライブ制御信号ＥＮを“Ｌ”に
し、出力データ信号Ｄのレベルに関係なく入出力回路の
出力信号Ｑを“Ｚ”とすることによって、出力端子に接
続された他の回路が出力信号Ｑを“Ｈ”あるいは“Ｌ”
に駆動して、出力信号Ｑのレベル変化を入力データ信号
Ｎに伝達する。また、全ての論理ゲートの電源はＶＤＤ
である。
路である。その動作はドライブ制御信号ＥＮを“Ｌ”に
し、出力データ信号Ｄのレベルに関係なく入出力回路の
出力信号Ｑを“Ｚ”とすることによって、出力端子に接
続された他の回路が出力信号Ｑを“Ｈ”あるいは“Ｌ”
に駆動して、出力信号Ｑのレベル変化を入力データ信号
Ｎに伝達する。また、全ての論理ゲートの電源はＶＤＤ
である。
【００１０】図１２は図９の出力回路を用いた入出力回
路である。ドライブ制御信号ＥＮ及び出力データ信号Ｄ
の電圧振幅と出力信号Ｑの電圧振幅が異なることを除け
ば、図７の出力回路と同様に動作する。また、全ての論
理ゲートの電源はＶＤＤより低い内部用電源である。
路である。ドライブ制御信号ＥＮ及び出力データ信号Ｄ
の電圧振幅と出力信号Ｑの電圧振幅が異なることを除け
ば、図７の出力回路と同様に動作する。また、全ての論
理ゲートの電源はＶＤＤより低い内部用電源である。
【００１１】図１３は図１１の入出力回路を持つ集積回
路を用いて構成したコンピュータシステムの一例であ
る。図１３において、ＣＰＵはメモリ及びシステム制御
ＬＳＩ及びバスＡを共有しており、システム制御ＬＳＩ
からの制御信号ＢによりＣＰＵとメモリとのデータ転送
が許可されている場合、システム制御ＬＳＩの出力回路
はバスＡに対して“Ｚ”を出力し、ＣＰＵはバスＡを用
いてメモリとのデータ転送を行う。一方、システム制御
ＬＳＩからの制御信号ＢによりＣＰＵとメモリとのデー
タ転送が禁止されている場合、ＣＰＵの出力回路はバス
Ａに対して“Ｚ”を出力し、システム制御ＬＳＩはバス
Ａを用いてメモリとのデータ転送を行う。
路を用いて構成したコンピュータシステムの一例であ
る。図１３において、ＣＰＵはメモリ及びシステム制御
ＬＳＩ及びバスＡを共有しており、システム制御ＬＳＩ
からの制御信号ＢによりＣＰＵとメモリとのデータ転送
が許可されている場合、システム制御ＬＳＩの出力回路
はバスＡに対して“Ｚ”を出力し、ＣＰＵはバスＡを用
いてメモリとのデータ転送を行う。一方、システム制御
ＬＳＩからの制御信号ＢによりＣＰＵとメモリとのデー
タ転送が禁止されている場合、ＣＰＵの出力回路はバス
Ａに対して“Ｚ”を出力し、システム制御ＬＳＩはバス
Ａを用いてメモリとのデータ転送を行う。
【００１２】
【発明が解決しようとする課題】図１３のコンピュータ
システムがＣＰＵを操作させる必要がなく、システム制
御ＬＳＩ及びメモリのみ動作すればよい状態にある場
合、ＣＰＵへの電源供給を停止することができれば消費
電力を大幅に削減可能である。しかし、ＣＰＵに従来の
ようなＣＭＯＳ型トライステートドライバ回路が用いら
れているため、電源供給を停止（パワーダウンとい
う。）してＣＭＯＳ型トライステートドライバ回路のＰ
チャネルトランジスタのソース端子及びバックゲート端
子，ドレイン端子の電位が降下すると、システム制御Ｌ
ＳＩがメモリに対してバスＡに“Ｈ”信号を出力しよう
としたとき、図１４のようにＰチャネルトランジスタの
ドレイン端子とＰチャネルトランジスタのバックゲート
端子間のＰＮ接合が順方向となることによってシステム
制御ＬＳＩの出力端子からＣＰＵの電源端子に対し電荷
が供給されてしまい、低消費電力化できない。
システムがＣＰＵを操作させる必要がなく、システム制
御ＬＳＩ及びメモリのみ動作すればよい状態にある場
合、ＣＰＵへの電源供給を停止することができれば消費
電力を大幅に削減可能である。しかし、ＣＰＵに従来の
ようなＣＭＯＳ型トライステートドライバ回路が用いら
れているため、電源供給を停止（パワーダウンとい
う。）してＣＭＯＳ型トライステートドライバ回路のＰ
チャネルトランジスタのソース端子及びバックゲート端
子，ドレイン端子の電位が降下すると、システム制御Ｌ
ＳＩがメモリに対してバスＡに“Ｈ”信号を出力しよう
としたとき、図１４のようにＰチャネルトランジスタの
ドレイン端子とＰチャネルトランジスタのバックゲート
端子間のＰＮ接合が順方向となることによってシステム
制御ＬＳＩの出力端子からＣＰＵの電源端子に対し電荷
が供給されてしまい、低消費電力化できない。
【００１３】また、図１５は例えば特開平８−３０７２
３８号公報に開示されているＣＭＯＳ型トライステート
ドライバ回路であり、リーク電流の流れ込みを防止する
ため電源切断時でもＰチャネルトランジスタにバックゲ
ート電位を与える回路を付加している。図１５よりＰチ
ャネルトランジスタのドレイン端子及びバックゲート端
子間のＰＮ接合は順方向にならないが、パワーダウンモ
ードにおいてＰチャネルトランジスタのゲート端子に対
して電荷が供給されないため、Ｐチャネルトランジスタ
にチャネルが形成されてしまい、チャネル経由の電源端
子へのリークを防止できない。また、出力ドライバ回路
１個当たりの素子数が増大するという問題がある。
３８号公報に開示されているＣＭＯＳ型トライステート
ドライバ回路であり、リーク電流の流れ込みを防止する
ため電源切断時でもＰチャネルトランジスタにバックゲ
ート電位を与える回路を付加している。図１５よりＰチ
ャネルトランジスタのドレイン端子及びバックゲート端
子間のＰＮ接合は順方向にならないが、パワーダウンモ
ードにおいてＰチャネルトランジスタのゲート端子に対
して電荷が供給されないため、Ｐチャネルトランジスタ
にチャネルが形成されてしまい、チャネル経由の電源端
子へのリークを防止できない。また、出力ドライバ回路
１個当たりの素子数が増大するという問題がある。
【００１４】さらに、図１３のコンピュータシステムに
おいて、ＣＰＵを動作させる必要がなく、システム制御
ＬＳＩ及びメモリのみ動作すればよい状態にあるとき、
ＣＰＵ内部の回路への電源供給のみを停止することによ
っても消費電力を大幅に低減できる。この場合、システ
ム制御ＬＳＩとメモリ間のデータ転送を行うためには、
図１０のＣＭＯＳ型トライステートドライバ回路のＰチ
ャネルトランジスタのゲート端子に“Ｈ”、及びＮチャ
ネルトランジスタのゲート端子に“Ｌ”の電圧を与えて
ＣＭＯＳ型トライステートドライバの出力を“Ｚ”にす
る必要があるが、ＣＭＯＳ型レベル変換回路の入力対端
子に相補信号を与えるべきＣＰＵ内部回路への電源供給
が停止されているため、Ｐチャネルトランジスタのゲー
ト端子に“Ｈ”の電圧を与えられず、チャネル経由の電
源端子へのリークを防止できない。
おいて、ＣＰＵを動作させる必要がなく、システム制御
ＬＳＩ及びメモリのみ動作すればよい状態にあるとき、
ＣＰＵ内部の回路への電源供給のみを停止することによ
っても消費電力を大幅に低減できる。この場合、システ
ム制御ＬＳＩとメモリ間のデータ転送を行うためには、
図１０のＣＭＯＳ型トライステートドライバ回路のＰチ
ャネルトランジスタのゲート端子に“Ｈ”、及びＮチャ
ネルトランジスタのゲート端子に“Ｌ”の電圧を与えて
ＣＭＯＳ型トライステートドライバの出力を“Ｚ”にす
る必要があるが、ＣＭＯＳ型レベル変換回路の入力対端
子に相補信号を与えるべきＣＰＵ内部回路への電源供給
が停止されているため、Ｐチャネルトランジスタのゲー
ト端子に“Ｈ”の電圧を与えられず、チャネル経由の電
源端子へのリークを防止できない。
【００１５】また、図１６は特開平９−６４７１８号公
報に開示されているＣＭＯＳ型トライステートドライバ
回路、図１７は米国特許第４９６３７６６号に開示され
ているＣＭＯＳ型トライステートドライバ回路であり、
出力端子に高電圧が印加されたときのリークを防止する
ためＰチャネルトランジスタのバックゲート電圧に高電
圧を与え、出力端子への高電圧印加に応答してＰチャネ
ルトランジスタのゲート電圧も上昇させる回路を付加し
ている。出力端子とメインバッファのＰチャネルトラン
ジスタのゲート端子の間にＰチャネルトランジスタを付
加した回路ではパワーダウン時にもメインバッファのＰ
チャネルトランジスタのゲート端子に電荷が供給される
が、出力端子から付加されたＰチャネルトランジスタを
経由してメインバッファのＰチャネルトランジスタのゲ
ート端子に電荷を供給するために遅延時間が生じ、出力
端子の電圧が急峻に立ち上がる場合、過渡的にリーク電
流が流れてしまうという問題がある。
報に開示されているＣＭＯＳ型トライステートドライバ
回路、図１７は米国特許第４９６３７６６号に開示され
ているＣＭＯＳ型トライステートドライバ回路であり、
出力端子に高電圧が印加されたときのリークを防止する
ためＰチャネルトランジスタのバックゲート電圧に高電
圧を与え、出力端子への高電圧印加に応答してＰチャネ
ルトランジスタのゲート電圧も上昇させる回路を付加し
ている。出力端子とメインバッファのＰチャネルトラン
ジスタのゲート端子の間にＰチャネルトランジスタを付
加した回路ではパワーダウン時にもメインバッファのＰ
チャネルトランジスタのゲート端子に電荷が供給される
が、出力端子から付加されたＰチャネルトランジスタを
経由してメインバッファのＰチャネルトランジスタのゲ
ート端子に電荷を供給するために遅延時間が生じ、出力
端子の電圧が急峻に立ち上がる場合、過渡的にリーク電
流が流れてしまうという問題がある。
【００１６】
【課題を解決するための手段】この発明に係る集積回路
装置は、第１導電型ＭＯＳトランジスタの一方のソース
／ドレイン端子に第２導電型ＭＯＳトランジスタの一方
のソース／ドレイン端子が接続され、他方のソース／ド
レイン端子及びバックゲート端子が電気的に分離されて
いる前記第１導電型ＭＯＳトランジスタからなるトライ
ステートドライバ回路を設ける集積回路装置において、
第１の定電位を印加するための第１の電源端子と、第２
の定電位を印加するための第２の電源端子と、第３の定
電位を印加するための第３の電源端子と、第１導電型Ｍ
ＯＳトランジスタの他方のソース／ドレイン端子は第２
の電源端子に接続され、第１導電型ＭＯＳトランジスタ
のバックゲート端子は第３の電源端子に接続され、第２
導電型ＭＯＳトランジスタの他方のソース／ドレイン端
子が第１の電源端子に接続されるトライステートドライ
バ回路と、第２の電源端子及び第３の電源端子に接続さ
れ、その電位差を検出する電位差検出手段と、電位差検
出手段に接続され、その出力によって第１導電型ＭＯＳ
トランジスタのゲート端子の電位を制御するゲート電位
制御手段とを備えるものである。
装置は、第１導電型ＭＯＳトランジスタの一方のソース
／ドレイン端子に第２導電型ＭＯＳトランジスタの一方
のソース／ドレイン端子が接続され、他方のソース／ド
レイン端子及びバックゲート端子が電気的に分離されて
いる前記第１導電型ＭＯＳトランジスタからなるトライ
ステートドライバ回路を設ける集積回路装置において、
第１の定電位を印加するための第１の電源端子と、第２
の定電位を印加するための第２の電源端子と、第３の定
電位を印加するための第３の電源端子と、第１導電型Ｍ
ＯＳトランジスタの他方のソース／ドレイン端子は第２
の電源端子に接続され、第１導電型ＭＯＳトランジスタ
のバックゲート端子は第３の電源端子に接続され、第２
導電型ＭＯＳトランジスタの他方のソース／ドレイン端
子が第１の電源端子に接続されるトライステートドライ
バ回路と、第２の電源端子及び第３の電源端子に接続さ
れ、その電位差を検出する電位差検出手段と、電位差検
出手段に接続され、その出力によって第１導電型ＭＯＳ
トランジスタのゲート端子の電位を制御するゲート電位
制御手段とを備えるものである。
【００１７】また、第１導電型ＭＯＳトランジスタの一
方のソース／ドレイン端子に第２導電型ＭＯＳトランジ
スタの一方のソース／ドレイン端子が接続され、他方の
ソース／ドレイン端子及びバックゲート端子が電気的に
分離されている第１導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１導電型ＭＯＳトランジスタの他方のソース／
ドレイン端子は第２の電源端子に接続され、第１導電型
ＭＯＳトランジスタのバックゲート端子は第３の電源端
子に接続され、第２導電型ＭＯＳトランジスタの他方の
ソース／ドレイン端子及びバックゲート端子が第１の電
源端子に接続されるトライステートドライバ回路を備え
るものである。
方のソース／ドレイン端子に第２導電型ＭＯＳトランジ
スタの一方のソース／ドレイン端子が接続され、他方の
ソース／ドレイン端子及びバックゲート端子が電気的に
分離されている第１導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１導電型ＭＯＳトランジスタの他方のソース／
ドレイン端子は第２の電源端子に接続され、第１導電型
ＭＯＳトランジスタのバックゲート端子は第３の電源端
子に接続され、第２導電型ＭＯＳトランジスタの他方の
ソース／ドレイン端子及びバックゲート端子が第１の電
源端子に接続されるトライステートドライバ回路を備え
るものである。
【００１８】また、一方のソース／ドレイン端子が互い
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１の定電位を印加するための第１の電源端子
と、第２の定電位を印加するための第２の電源端子と、
第３の定電位を印加するための第３の電源端子と、第２
の電源端子及び第３の電源端子に接続され、その電位差
を検出する電位差検出手段と、電位差検出手段により第
２の電源端子と第３の電源端子との間に電位差が検出さ
れた場合は、トライステートドライバ回路の第１導電型
ＭＯＳトランジスタのゲート端子に対して第３の電源端
子の電位と同じ電位を与え、トライステートドライバ回
路の第２導電型ＭＯＳトランジスタのゲート端子に対し
て第１の電源端子の電位と同じ電位を与えるＣＭＯＳ型
レベル変換回路とを備えるものである。
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１の定電位を印加するための第１の電源端子
と、第２の定電位を印加するための第２の電源端子と、
第３の定電位を印加するための第３の電源端子と、第２
の電源端子及び第３の電源端子に接続され、その電位差
を検出する電位差検出手段と、電位差検出手段により第
２の電源端子と第３の電源端子との間に電位差が検出さ
れた場合は、トライステートドライバ回路の第１導電型
ＭＯＳトランジスタのゲート端子に対して第３の電源端
子の電位と同じ電位を与え、トライステートドライバ回
路の第２導電型ＭＯＳトランジスタのゲート端子に対し
て第１の電源端子の電位と同じ電位を与えるＣＭＯＳ型
レベル変換回路とを備えるものである。
【００１９】また、一方のソース／ドレイン端子が互い
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１の定電位を印加するための第１の電源端子
と、第２の定電位を印加するための第２の電源端子と、
第２の電源端子と第１導電型ＭＯＳトランジスタの一方
のソース／ドレイン端子の間を電気的に接続または遮断
するためのスイッチ手段と、第１導電型ＭＯＳトランジ
スタのゲート端子の電位を制御するゲート電位制御手段
と、スイッチ手段とゲート電位制御手段を制御する電源
制御手段とを備え、トライステートドライバ回路を含む
第１のブロックと、電源制御手段を含む第２のブロック
に分割されており、第１導電型ＭＯＳトランジスタのバ
ックゲート端子は第２の電源端子に接続され、電源制御
手段により第１のブロックがパワーダウンする場合は、
スイッチ手段が第２の電源端子と第１導電型ＭＯＳトラ
ンジスタの一方のソース／ドレイン端子の間を電気的に
遮断し、ゲート電位制御手段は第２導電型ＭＯＳトラン
ジスタのゲート端子の電位を第２の電源端子と等しい電
位差とするものである。
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１の定電位を印加するための第１の電源端子
と、第２の定電位を印加するための第２の電源端子と、
第２の電源端子と第１導電型ＭＯＳトランジスタの一方
のソース／ドレイン端子の間を電気的に接続または遮断
するためのスイッチ手段と、第１導電型ＭＯＳトランジ
スタのゲート端子の電位を制御するゲート電位制御手段
と、スイッチ手段とゲート電位制御手段を制御する電源
制御手段とを備え、トライステートドライバ回路を含む
第１のブロックと、電源制御手段を含む第２のブロック
に分割されており、第１導電型ＭＯＳトランジスタのバ
ックゲート端子は第２の電源端子に接続され、電源制御
手段により第１のブロックがパワーダウンする場合は、
スイッチ手段が第２の電源端子と第１導電型ＭＯＳトラ
ンジスタの一方のソース／ドレイン端子の間を電気的に
遮断し、ゲート電位制御手段は第２導電型ＭＯＳトラン
ジスタのゲート端子の電位を第２の電源端子と等しい電
位差とするものである。
【００２０】また、ＣＭＯＳ型レベル変換回路を備える
集積回路装置において、ＣＭＯＳ型レベル変換回路は、
第１の定電位を印加するための第１の電源端子と、第２
の定電位を印加するための第２の電源端子と、一方のソ
ース／ドレイン端子及びバックゲート端子が第２の電源
端子に接続される第１の第１導電型ＭＯＳトランジスタ
及び第２の第１導電型ＭＯＳトランジスタ及び第３の第
１導電型ＭＯＳトランジスタと、一方のソース／ドレイ
ン端子及びバックゲート端子が第１の電源端子に接続さ
れる第２の第２導電型ＭＯＳトランジスタ及び第３の第
２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯ
Ｓトランジスタと、一方のソース／ドレイン端子は第１
の第１導電型ＭＯＳトランジスタ及び第２の第１導電型
ＭＯＳトランジスタの他方のソース／ドレイン端子に接
続され、他方のソース／ドレイン端子は第２の第２導電
型ＭＯＳトランジスタの他方のソース／ドレイン端子に
接続され、バックゲート端子が第１の電源端子に接続さ
れる第１の第２導電型ＭＯＳトランジスタと、第２の第
１導電型ＭＯＳトランジスタのゲート端子は第３の第２
導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳ
トランジスタの他方のソース／ドレイン端子に接続さ
れ、第３の第１導電型ＭＯＳトランジスタのゲート端子
は第１の第１導電型ＭＯＳトランジスタ及び第２の第１
導電型ＭＯＳトランジスタの他方のソース／ドレイン端
子に接続され、第３の第１導電型ＭＯＳトランジスタの
他方のソース／ドレイン端子は第３の第２導電型ＭＯＳ
トランジスタ及び第４の第２導電型ＭＯＳトランジスタ
の他方のソース／ドレイン端子に接続され、第３の第２
導電型ＭＯＳトランジスタのゲート端子が接続される第
１のデータ入力端子と、第１の第１導電型ＭＯＳトラン
ジスタ及び第１の第２導電型ＭＯＳトランジスタのゲー
ト端子が接続される第２のデータ入力端子と、第２の第
２導電型ＭＯＳトランジスタのゲート端子が接続される
第１のモード制御入力端子と、第４の第２導電型ＭＯＳ
トランジスタのゲート端子が接続される第２のモード制
御入力端子とを備えるものである。
集積回路装置において、ＣＭＯＳ型レベル変換回路は、
第１の定電位を印加するための第１の電源端子と、第２
の定電位を印加するための第２の電源端子と、一方のソ
ース／ドレイン端子及びバックゲート端子が第２の電源
端子に接続される第１の第１導電型ＭＯＳトランジスタ
及び第２の第１導電型ＭＯＳトランジスタ及び第３の第
１導電型ＭＯＳトランジスタと、一方のソース／ドレイ
ン端子及びバックゲート端子が第１の電源端子に接続さ
れる第２の第２導電型ＭＯＳトランジスタ及び第３の第
２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯ
Ｓトランジスタと、一方のソース／ドレイン端子は第１
の第１導電型ＭＯＳトランジスタ及び第２の第１導電型
ＭＯＳトランジスタの他方のソース／ドレイン端子に接
続され、他方のソース／ドレイン端子は第２の第２導電
型ＭＯＳトランジスタの他方のソース／ドレイン端子に
接続され、バックゲート端子が第１の電源端子に接続さ
れる第１の第２導電型ＭＯＳトランジスタと、第２の第
１導電型ＭＯＳトランジスタのゲート端子は第３の第２
導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳ
トランジスタの他方のソース／ドレイン端子に接続さ
れ、第３の第１導電型ＭＯＳトランジスタのゲート端子
は第１の第１導電型ＭＯＳトランジスタ及び第２の第１
導電型ＭＯＳトランジスタの他方のソース／ドレイン端
子に接続され、第３の第１導電型ＭＯＳトランジスタの
他方のソース／ドレイン端子は第３の第２導電型ＭＯＳ
トランジスタ及び第４の第２導電型ＭＯＳトランジスタ
の他方のソース／ドレイン端子に接続され、第３の第２
導電型ＭＯＳトランジスタのゲート端子が接続される第
１のデータ入力端子と、第１の第１導電型ＭＯＳトラン
ジスタ及び第１の第２導電型ＭＯＳトランジスタのゲー
ト端子が接続される第２のデータ入力端子と、第２の第
２導電型ＭＯＳトランジスタのゲート端子が接続される
第１のモード制御入力端子と、第４の第２導電型ＭＯＳ
トランジスタのゲート端子が接続される第２のモード制
御入力端子とを備えるものである。
【００２１】また、ＣＭＯＳ型レベル変換回路を備える
集積回路装置において、第１の第１導電型ＭＯＳトラン
ジスタ及び第２の第１導電型ＭＯＳトランジスタの他方
のソース／ドレイン端子及び第１の第２導電型ＭＯＳト
ランジスタの一方のソース／ドレイン端子に接続される
出力端子を設ける請求項５記載のＣＭＯＳ型レベル変換
回路を備えるものである。
集積回路装置において、第１の第１導電型ＭＯＳトラン
ジスタ及び第２の第１導電型ＭＯＳトランジスタの他方
のソース／ドレイン端子及び第１の第２導電型ＭＯＳト
ランジスタの一方のソース／ドレイン端子に接続される
出力端子を設ける請求項５記載のＣＭＯＳ型レベル変換
回路を備えるものである。
【００２２】また、ＣＭＯＳ型レベル変換回路を備える
集積回路装置において、第３の第１導電型ＭＯＳトラン
ジスタの他方のソース／ドレイン端子及び第３の第２導
電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳト
ランジスタの他方のソース／ドレイン端子に接続される
出力端子を設ける請求項５記載のＣＭＯＳ型レベル変換
回路を備えるものである。
集積回路装置において、第３の第１導電型ＭＯＳトラン
ジスタの他方のソース／ドレイン端子及び第３の第２導
電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳト
ランジスタの他方のソース／ドレイン端子に接続される
出力端子を設ける請求項５記載のＣＭＯＳ型レベル変換
回路を備えるものである。
【００２３】また、一方のソース／ドレイン端子が互い
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、トライステートドライバ回路の第１導電型ＭＯＳ
トランジスタ及び第２導電型ＭＯＳトランジスタの各々
のゲート端子に請求項５記載のＣＭＯＳ型レベル変換回
路が電気的に接続されるものである。
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、トライステートドライバ回路の第１導電型ＭＯＳ
トランジスタ及び第２導電型ＭＯＳトランジスタの各々
のゲート端子に請求項５記載のＣＭＯＳ型レベル変換回
路が電気的に接続されるものである。
【００２４】さらに、一方のソース／ドレイン端子が互
いに接続され、他方のソース／ドレイン端子及びバック
ゲート端子が電気的に接続されている第１導電型ＭＯＳ
トランジスタ及び第２導電型ＭＯＳトランジスタからな
るトライステートドライバ回路を設ける集積回路装置に
おいて、トライステートドライバ回路の第１導電型ＭＯ
Ｓトランジスタのゲート端子に請求項６記載のＣＭＯＳ
型レベル変換回路の出力端子が接続され、トライステー
トドライバ回路の第２導電型ＭＯＳトランジスタのゲー
ト端子に請求項７記載のＣＭＯＳ型レベル変換回路の出
力端子が接続されるものである。
いに接続され、他方のソース／ドレイン端子及びバック
ゲート端子が電気的に接続されている第１導電型ＭＯＳ
トランジスタ及び第２導電型ＭＯＳトランジスタからな
るトライステートドライバ回路を設ける集積回路装置に
おいて、トライステートドライバ回路の第１導電型ＭＯ
Ｓトランジスタのゲート端子に請求項６記載のＣＭＯＳ
型レベル変換回路の出力端子が接続され、トライステー
トドライバ回路の第２導電型ＭＯＳトランジスタのゲー
ト端子に請求項７記載のＣＭＯＳ型レベル変換回路の出
力端子が接続されるものである。
【００２５】
【発明の実施の形態】実施の形態１．以下、この発明に
ついて図面を参照して説明する。図１は実施の形態１に
よる集積回路装置のブロック図である。図１において、
チップ１上にはＣＰＵ２と、バス制御回路３と、メモリ
４と、電源スイッチ回路５と、パッド６が配置されてい
る。ＣＰＵ２と、バス制御回路３と、メモリ４とはデー
タ転送を相互に行うための内部データバス７に接続され
ている。ＣＰＵ２から出力されるアドレス信号８と、リ
ードライト信号９及びアクセス要求信号１０はバス制御
回路３に接続されており、バス制御回路３からＣＰＵ２
にはアクセス完了信号１１と、バス許可信号１２及びＣ
ＰＵリセット信号１３が出力されている。また、バス制
御回路３からメモリ４にはアドレス信号１４と、リード
ストローブ信号１５及びライトストローブ信号１６が出
力されている。
ついて図面を参照して説明する。図１は実施の形態１に
よる集積回路装置のブロック図である。図１において、
チップ１上にはＣＰＵ２と、バス制御回路３と、メモリ
４と、電源スイッチ回路５と、パッド６が配置されてい
る。ＣＰＵ２と、バス制御回路３と、メモリ４とはデー
タ転送を相互に行うための内部データバス７に接続され
ている。ＣＰＵ２から出力されるアドレス信号８と、リ
ードライト信号９及びアクセス要求信号１０はバス制御
回路３に接続されており、バス制御回路３からＣＰＵ２
にはアクセス完了信号１１と、バス許可信号１２及びＣ
ＰＵリセット信号１３が出力されている。また、バス制
御回路３からメモリ４にはアドレス信号１４と、リード
ストローブ信号１５及びライトストローブ信号１６が出
力されている。
【００２６】また、バス制御回路３から電源スイッチ回
路５には電源制御遮断信号１７が出力されている。電源
スイッチ回路５からＣＰＵ２にはパワーダウン時に遮断
される電源１８が出力されている。
路５には電源制御遮断信号１７が出力されている。電源
スイッチ回路５からＣＰＵ２にはパワーダウン時に遮断
される電源１８が出力されている。
【００２７】また、パッド６と、ＣＰＵ２と、バス制御
回路３と、メモリ４及び電源スイッチ回路５には電源１
９及び接地電源２０がチップ１の外部から供給されてい
る。電源１８及び１９は接地電源２０に対して正の電圧
が供給され、通常動作時には同一の電圧である。
回路３と、メモリ４及び電源スイッチ回路５には電源１
９及び接地電源２０がチップ１の外部から供給されてい
る。電源１８及び１９は接地電源２０に対して正の電圧
が供給され、通常動作時には同一の電圧である。
【００２８】また、バス制御回路３は外部アドレスバス
２１と、外部リードストローブ信号２２及び外部ライト
ストローブ信号２３をパッド６に出力する。パッド６か
らバス制御回路３にはパワーダウン要求信号２４及び外
部データ信号２５が出力されている。以下、通常動作モ
ードと、パワーダウンモードからの復帰動作における各
ブロックの動作について説明する。
２１と、外部リードストローブ信号２２及び外部ライト
ストローブ信号２３をパッド６に出力する。パッド６か
らバス制御回路３にはパワーダウン要求信号２４及び外
部データ信号２５が出力されている。以下、通常動作モ
ードと、パワーダウンモードからの復帰動作における各
ブロックの動作について説明する。
【００２９】図２はＣＰＵ２の内部データバス７との接
続に用いるＣＭＯＳ型入出力端子回路である。ＣＰＵ２
には電源１８、電源１９とも供給されている。図２を参
照して、電源１８及び１９が接続されるＮＡＮＤ回路Ｎ
Ｄ２と、その出力がインバータ回路ＩＶ２を介して入力
され、出力イネーブル信号４０及び出力データ信号４１
が入力されるＮＡＮＤ回路ＮＤ１と、ＮＡＮＤ回路ＮＤ
１がゲートに接続し、一方のソース／ドレイン端子には
電源１８が接続され、バックゲート端子には電源１９が
接続されるＰチャネルトランジスタ２６と、ＮＡＮＤ回
路ＮＤ２の出力が入力され、出力イネーブル信号４０が
インバータ回路ＩＶ１を介して入力され、出力データ信
号４１が入力されるＮＯＲ回路ＮＲ１と、ＮＯＲ回路Ｎ
Ｒ１がゲートに接続し、一方のソース／ドレイン端子に
はＰチャネルトランジスタ２６の他方のソース／ドレイ
ン端子が接続され、バックゲート端子及び他方のソース
／ドレイン端子には接地電源２０が接続されるＮチャネ
ルトランジスタ２７と、Ｐチャネルトランジスタ２６及
びＮチャネルトランジスタ２７からなるＣＭＯＳ型トラ
イステートドライバ回路の出力データは内部データバス
７に出力され、あるいはインバータ回路ＩＶ３を介して
入力データとなる。尚、ＮＤ１、ＮＤ２、ＮＲ１、ＩＶ
１、ＩＶ２には電源１９が供給され、ＣＰＵ２内部のそ
の他の回路に供給される電源は１８である。また、ＣＰ
Ｕ２の全ての回路には接地電源２０が供給される。
続に用いるＣＭＯＳ型入出力端子回路である。ＣＰＵ２
には電源１８、電源１９とも供給されている。図２を参
照して、電源１８及び１９が接続されるＮＡＮＤ回路Ｎ
Ｄ２と、その出力がインバータ回路ＩＶ２を介して入力
され、出力イネーブル信号４０及び出力データ信号４１
が入力されるＮＡＮＤ回路ＮＤ１と、ＮＡＮＤ回路ＮＤ
１がゲートに接続し、一方のソース／ドレイン端子には
電源１８が接続され、バックゲート端子には電源１９が
接続されるＰチャネルトランジスタ２６と、ＮＡＮＤ回
路ＮＤ２の出力が入力され、出力イネーブル信号４０が
インバータ回路ＩＶ１を介して入力され、出力データ信
号４１が入力されるＮＯＲ回路ＮＲ１と、ＮＯＲ回路Ｎ
Ｒ１がゲートに接続し、一方のソース／ドレイン端子に
はＰチャネルトランジスタ２６の他方のソース／ドレイ
ン端子が接続され、バックゲート端子及び他方のソース
／ドレイン端子には接地電源２０が接続されるＮチャネ
ルトランジスタ２７と、Ｐチャネルトランジスタ２６及
びＮチャネルトランジスタ２７からなるＣＭＯＳ型トラ
イステートドライバ回路の出力データは内部データバス
７に出力され、あるいはインバータ回路ＩＶ３を介して
入力データとなる。尚、ＮＤ１、ＮＤ２、ＮＲ１、ＩＶ
１、ＩＶ２には電源１９が供給され、ＣＰＵ２内部のそ
の他の回路に供給される電源は１８である。また、ＣＰ
Ｕ２の全ての回路には接地電源２０が供給される。
【００３０】まず、通常動作モードに関して説明する。
その動作は、図１のＣＰＵ２がＣＰＵリセット信号１３
によりデータ処理を開始する。このときバス制御回路３
はバス許可信号１２に「占有許可」（例えば“Ｈ”の電
圧）を出力しておく。バス許可信号１２は、占有許可し
ているときはＣＰＵ２が内部データバス７の占有権を有
しており、占有禁止のときはバス制御回路３が内部デー
タバス７の占有権を有している。ＣＰＵ２はアドレス８
にプログラムの先頭アドレスを出力し、同時にリードラ
イト信号９に「リード」（例えば“Ｈ”の電圧）を出力
するとともに、アクセス要求信号１０に「要求」（例え
ば“Ｈ”の電圧）を出力する。
その動作は、図１のＣＰＵ２がＣＰＵリセット信号１３
によりデータ処理を開始する。このときバス制御回路３
はバス許可信号１２に「占有許可」（例えば“Ｈ”の電
圧）を出力しておく。バス許可信号１２は、占有許可し
ているときはＣＰＵ２が内部データバス７の占有権を有
しており、占有禁止のときはバス制御回路３が内部デー
タバス７の占有権を有している。ＣＰＵ２はアドレス８
にプログラムの先頭アドレスを出力し、同時にリードラ
イト信号９に「リード」（例えば“Ｈ”の電圧）を出力
するとともに、アクセス要求信号１０に「要求」（例え
ば“Ｈ”の電圧）を出力する。
【００３１】アクセス要求信号１０に「要求」が出力さ
れることにより、バス制御回路３はＣＰＵ２からのアク
セス要求が発生していることを検知する。バス制御回路
３はアドレス８をデコードし、アクセス対象のアドレス
がチップ内部のメモリ４を示しているかどうかを判断す
る。デコードの結果アドレス８がメモリ４を示している
場合、バス制御回路３はアドレス８をアドレス１４に出
力するとともに、リードストローブ信号１５に「リード
要求」（例えば“Ｈ”の電圧）を出力する。ここでは簡
略化のためアドレス８がメモリ４を示す場合の動作のみ
を説明するが、アドレス８はメモリ４のほか、チップ１
の外部に接続されたメモリあるいはバス制御回路３内の
レジスタを示すこともある。
れることにより、バス制御回路３はＣＰＵ２からのアク
セス要求が発生していることを検知する。バス制御回路
３はアドレス８をデコードし、アクセス対象のアドレス
がチップ内部のメモリ４を示しているかどうかを判断す
る。デコードの結果アドレス８がメモリ４を示している
場合、バス制御回路３はアドレス８をアドレス１４に出
力するとともに、リードストローブ信号１５に「リード
要求」（例えば“Ｈ”の電圧）を出力する。ここでは簡
略化のためアドレス８がメモリ４を示す場合の動作のみ
を説明するが、アドレス８はメモリ４のほか、チップ１
の外部に接続されたメモリあるいはバス制御回路３内の
レジスタを示すこともある。
【００３２】メモリ４はリードストローブ信号１５に
「リード要求」が出力されたことを検知して、アドレス
１４に対応するデータを内部データバス７に出力する。
バス制御回路３はメモリ４からのデータが内部データバ
ス７に出力される時刻にアクセス完了信号１１に「完
了」（例えば“Ｈ”の電圧）を出力し、リードストロー
ブ信号１５に「リード非要求」（例えば“Ｌ”の電圧）
を出力する。ＣＰＵ２はアクセス完了信号１１に「リー
ド要求」が出力されたことを検知して、内部データバス
７からプログラムを取り込み、処理を開始する。ＣＰＵ
２は以上のようにプログラムを順次取り込み、実行す
る。プログラムによりメモリ４からのデータをリードす
ることが指定された場合は、プログラムと同様に内部デ
ータバス７からデータを取り込む。
「リード要求」が出力されたことを検知して、アドレス
１４に対応するデータを内部データバス７に出力する。
バス制御回路３はメモリ４からのデータが内部データバ
ス７に出力される時刻にアクセス完了信号１１に「完
了」（例えば“Ｈ”の電圧）を出力し、リードストロー
ブ信号１５に「リード非要求」（例えば“Ｌ”の電圧）
を出力する。ＣＰＵ２はアクセス完了信号１１に「リー
ド要求」が出力されたことを検知して、内部データバス
７からプログラムを取り込み、処理を開始する。ＣＰＵ
２は以上のようにプログラムを順次取り込み、実行す
る。プログラムによりメモリ４からのデータをリードす
ることが指定された場合は、プログラムと同様に内部デ
ータバス７からデータを取り込む。
【００３３】ライトが指定された場合、ＣＰＵ２はアド
レス８にデータのアドレスを出力して、内部データバス
７にライトするデータを図２のＣＭＯＳ型入出力端子回
路を用いて出力し、同時にリードライト信号９に「ライ
ト」（例えば“Ｌ”の電圧）を出力するとともに、アク
セス要求信号１０に「要求」（例えば“Ｈ”の電圧）を
出力する。
レス８にデータのアドレスを出力して、内部データバス
７にライトするデータを図２のＣＭＯＳ型入出力端子回
路を用いて出力し、同時にリードライト信号９に「ライ
ト」（例えば“Ｌ”の電圧）を出力するとともに、アク
セス要求信号１０に「要求」（例えば“Ｈ”の電圧）を
出力する。
【００３４】アクセス要求信号１０に「要求」が出力さ
れることにより、バス制御回路３はＣＰＵ２からのアク
セス要求が発生していることを検知する。バス制御回路
３はアドレス８をデコードし、アクセス対象のアドレス
がチップ内部のメモリ４を示しているかどうかを判断す
る。デコードの結果アドレス８がメモリ４を示している
場合、バス制御回路３はアドレス８をアドレス１４に出
力するとともに、ライトストローブ信号１６に「ライト
要求」（例えば“Ｈ”の電圧）を出力する。メモリ４は
ライトストローブ信号１６に「ライト要求」が出力され
たことを検知して、アドレス１４に対応するメモリ素子
に内部データバス７から入力したデータをライトする。
バス制御回路３はメモリ４のメモリ素子へのデータ書き
込みが完了する時刻にアクセス完了信号１１に「完了」
（例えば“Ｈ”の電圧）を出力し、ライトストローブ信
号１６に「ライト非要求」（例えば“Ｌ”の電圧）を出
力する。ＣＰＵ２はアクセス完了信号１１に「完了」が
出力されることにより、内部データバス７を使用する次
のデータ転送が可能になったことを検知する。
れることにより、バス制御回路３はＣＰＵ２からのアク
セス要求が発生していることを検知する。バス制御回路
３はアドレス８をデコードし、アクセス対象のアドレス
がチップ内部のメモリ４を示しているかどうかを判断す
る。デコードの結果アドレス８がメモリ４を示している
場合、バス制御回路３はアドレス８をアドレス１４に出
力するとともに、ライトストローブ信号１６に「ライト
要求」（例えば“Ｈ”の電圧）を出力する。メモリ４は
ライトストローブ信号１６に「ライト要求」が出力され
たことを検知して、アドレス１４に対応するメモリ素子
に内部データバス７から入力したデータをライトする。
バス制御回路３はメモリ４のメモリ素子へのデータ書き
込みが完了する時刻にアクセス完了信号１１に「完了」
（例えば“Ｈ”の電圧）を出力し、ライトストローブ信
号１６に「ライト非要求」（例えば“Ｌ”の電圧）を出
力する。ＣＰＵ２はアクセス完了信号１１に「完了」が
出力されることにより、内部データバス７を使用する次
のデータ転送が可能になったことを検知する。
【００３５】次にバス制御回路３がバス占有権を有す場
合の動作について説明する。バス制御回路３がバス許可
信号１２に「占有許可」を出力している間は、ＣＰＵ２
が内部データバス７の占有権を有しており、バス制御回
路３が自発的に内部データバス７を使用してデータを転
送することはない。
合の動作について説明する。バス制御回路３がバス許可
信号１２に「占有許可」を出力している間は、ＣＰＵ２
が内部データバス７の占有権を有しており、バス制御回
路３が自発的に内部データバス７を使用してデータを転
送することはない。
【００３６】また、バス制御回路３が内部データバス７
の占有権を得るためには、バス許可信号１２に「占有禁
止」（例えば“Ｌ”の電圧）を出力する。バス許可信号
１２に「占有禁止」が出力されるとＣＰＵ２は出力イネ
ーブル信号４０を“Ｌ”にすることにより、出力を
“Ｚ”として内部データバス７を開放し、また、ＣＰＵ
２で実行中のプログラムによりメモリ４のリード及びラ
イトが指定された場合でも、内部データバス７をドライ
ブしたり、バス制御回路３に対してアクセス要求信号１
０を占有許可しない。これらの動作により、バス制御回
路３が内部データバス７を使用してデータ転送を行うこ
とが可能になる。
の占有権を得るためには、バス許可信号１２に「占有禁
止」（例えば“Ｌ”の電圧）を出力する。バス許可信号
１２に「占有禁止」が出力されるとＣＰＵ２は出力イネ
ーブル信号４０を“Ｌ”にすることにより、出力を
“Ｚ”として内部データバス７を開放し、また、ＣＰＵ
２で実行中のプログラムによりメモリ４のリード及びラ
イトが指定された場合でも、内部データバス７をドライ
ブしたり、バス制御回路３に対してアクセス要求信号１
０を占有許可しない。これらの動作により、バス制御回
路３が内部データバス７を使用してデータ転送を行うこ
とが可能になる。
【００３７】また、バス制御回路３が内部データバス７
を用いてメモリ４からリードを行う場合、バス制御回路
３はアドレス１４をメモリ４に出力するとともに、リー
ドストローブ信号１５に「リード要求」（例えば“Ｈ”
の電圧）を出力する。メモリ４はリードストローブ信号
１５に「リード要求」が出力されたことを検知して、ア
ドレス１４に対応するメモリ素子に記憶されたデータを
内部データバス７に出力する。バス制御回路３は内部デ
ータバス７からデータを取り込んで、バス制御回路３内
のレジスタに書き込み、リードストローブ信号１５に
「リード非要求」（例えば“Ｌ”の電圧）を出力する。
を用いてメモリ４からリードを行う場合、バス制御回路
３はアドレス１４をメモリ４に出力するとともに、リー
ドストローブ信号１５に「リード要求」（例えば“Ｈ”
の電圧）を出力する。メモリ４はリードストローブ信号
１５に「リード要求」が出力されたことを検知して、ア
ドレス１４に対応するメモリ素子に記憶されたデータを
内部データバス７に出力する。バス制御回路３は内部デ
ータバス７からデータを取り込んで、バス制御回路３内
のレジスタに書き込み、リードストローブ信号１５に
「リード非要求」（例えば“Ｌ”の電圧）を出力する。
【００３８】メモリ４へライトを行う場合、バス制御回
路３はアドレス１４をメモリ４に出力し、バス制御回路
３内のレジスタのデータを出力すると同時に、ライトス
トローブ信号１６に「ライト要求」（例えば“Ｈ”の電
圧）を出力する。メモリ４はライトストローブ信号１６
に「ライト要求」が出力されたことを検知して、アドレ
ス１４に対応するメモリ素子に、内部データバス７から
入力したデータをライトする。バス制御回路３はメモリ
４のメモリ素子へのデータ書き込みが完了する時刻にア
クセス完了信号１１を割り込み許可し、ライトストロー
ブ信号１６に「ライト非要求」（例えば“Ｌ”の電圧）
を出力する。
路３はアドレス１４をメモリ４に出力し、バス制御回路
３内のレジスタのデータを出力すると同時に、ライトス
トローブ信号１６に「ライト要求」（例えば“Ｈ”の電
圧）を出力する。メモリ４はライトストローブ信号１６
に「ライト要求」が出力されたことを検知して、アドレ
ス１４に対応するメモリ素子に、内部データバス７から
入力したデータをライトする。バス制御回路３はメモリ
４のメモリ素子へのデータ書き込みが完了する時刻にア
クセス完了信号１１を割り込み許可し、ライトストロー
ブ信号１６に「ライト非要求」（例えば“Ｌ”の電圧）
を出力する。
【００３９】次に、パワーダウンモードに関して説明す
る。パワーダウンモードへの移行はパッド６からバス制
御回路３へのパワーダウン要求信号２４に「パワーダウ
ン要求」（例えば“Ｈ”の電圧）を出力することにより
開始される。バス制御回路３はパワーダウン要求信号２
４に「パワーダウン要求」が出力されたことを検知し、
電源スイッチ回路５への電源遮断制御信号１７に「遮
断」（例えば“Ｈ”の電圧）を出力する。電源スイッチ
回路５は電源遮断制御信号１７に「遮断」が出力される
ことにより電源１８を遮断する。電源１８が遮断される
と、ＣＰＵ２の入出力端子回路は以下のように動作す
る。
る。パワーダウンモードへの移行はパッド６からバス制
御回路３へのパワーダウン要求信号２４に「パワーダウ
ン要求」（例えば“Ｈ”の電圧）を出力することにより
開始される。バス制御回路３はパワーダウン要求信号２
４に「パワーダウン要求」が出力されたことを検知し、
電源スイッチ回路５への電源遮断制御信号１７に「遮
断」（例えば“Ｈ”の電圧）を出力する。電源スイッチ
回路５は電源遮断制御信号１７に「遮断」が出力される
ことにより電源１８を遮断する。電源１８が遮断される
と、ＣＰＵ２の入出力端子回路は以下のように動作す
る。
【００４０】電源１８が遮断されると、ＮＡＮＤ回路Ｎ
Ｄ２がパワーダウン制御線３０に“Ｈ”（電源１９の電
圧）を出力する。この信号の反転信号を生成するインバ
ータ回路ＩＶ２はパワーダウン制御線３０の反転信号を
パワーダウン制御線３１に出力する。パワーダウン制御
線３０，３１はＮＡＮＤ回路ＮＤ１、ＮＯＲ回路ＮＲ１
に接続されており、パワーダウン制御線３０，３１が上
記のように変化するとＮＡＮＤ回路ＮＤ１は出力イネー
ブル信号４０及び出力データ信号４１の電圧に関わら
ず、ＮＡＮＤ回路ＮＤ１の出力３２が“Ｈ”となり、Ｎ
ＯＲ回路ＮＲ１の出力３３は“Ｌ”となる。
Ｄ２がパワーダウン制御線３０に“Ｈ”（電源１９の電
圧）を出力する。この信号の反転信号を生成するインバ
ータ回路ＩＶ２はパワーダウン制御線３０の反転信号を
パワーダウン制御線３１に出力する。パワーダウン制御
線３０，３１はＮＡＮＤ回路ＮＤ１、ＮＯＲ回路ＮＲ１
に接続されており、パワーダウン制御線３０，３１が上
記のように変化するとＮＡＮＤ回路ＮＤ１は出力イネー
ブル信号４０及び出力データ信号４１の電圧に関わら
ず、ＮＡＮＤ回路ＮＤ１の出力３２が“Ｈ”となり、Ｎ
ＯＲ回路ＮＲ１の出力３３は“Ｌ”となる。
【００４１】また、Ｐチャネルトランジスタ２６はゲー
ト端子及びバックゲート端子が“Ｈ”（電源１９の電
圧）に保たれることにより非導通状態となる。同様にＮ
チャネルトランジスタ２７はソース端子，バックゲート
端子，ゲート端子が“Ｌ”（接地電圧）に保たれること
により非導通状態となる。即ち、入出力端子回路の出力
はパワーダウンモードにおいて“Ｚ”に保たれ、内部デ
ータバス７をメモリ４またはバス制御回路３が“Ｈ”，
“Ｌ”のどちらの電圧レベルに駆動した場合でも電流が
Ｐチャネルトランジスタ２６を通じて電源１８に供給さ
れるのを防止できる。
ト端子及びバックゲート端子が“Ｈ”（電源１９の電
圧）に保たれることにより非導通状態となる。同様にＮ
チャネルトランジスタ２７はソース端子，バックゲート
端子，ゲート端子が“Ｌ”（接地電圧）に保たれること
により非導通状態となる。即ち、入出力端子回路の出力
はパワーダウンモードにおいて“Ｚ”に保たれ、内部デ
ータバス７をメモリ４またはバス制御回路３が“Ｈ”，
“Ｌ”のどちらの電圧レベルに駆動した場合でも電流が
Ｐチャネルトランジスタ２６を通じて電源１８に供給さ
れるのを防止できる。
【００４２】ＣＰＵ２は入出力端子回路の動作により、
ＣＰＵ２の内部状態によらず内部データバス７に“Ｚ”
を出力する。ＣＰＵ２内部の、入出力端子回路以外の回
路への電源１８は遮断され、ＣＰＵ内部での電力消費は
入出力端子回路での微少なリーク電流のみに抑制され
る。バス制御回路３は通常動作モードと同様にメモリ４
に対してリード・ライト動作を行う。
ＣＰＵ２の内部状態によらず内部データバス７に“Ｚ”
を出力する。ＣＰＵ２内部の、入出力端子回路以外の回
路への電源１８は遮断され、ＣＰＵ内部での電力消費は
入出力端子回路での微少なリーク電流のみに抑制され
る。バス制御回路３は通常動作モードと同様にメモリ４
に対してリード・ライト動作を行う。
【００４３】次に、パワーダウンモードからの復帰動作
について説明する。パワーダウンモードからの復帰はパ
ッド６からバス制御回路３へのパワーダウン要求信号２
４に「パワーダウン非要求」（例えば“Ｌ”の電圧）を
出力により開始される。バス制御回路３はパワーダウン
要求信号２４に「パワーダウン非要求」が出力されたこ
とを検知し、電源スイッチ回路５への電源遮断制御信号
１７に「非遮断」（例えば“Ｌ”の電圧）を出力する。
電源スイッチ回路５は電源遮断制御信号１７に「非遮
断」が出力されることにより電源１８を供給する。パワ
ーダウンモードではＣＰＵ２内の状態は保持されていな
いので、バス制御回路３はＣＰＵ２に対しＣＰＵリセッ
ト信号１３を出力するとともに、バス許可信号１２に
「占有許可」を出力する。ＣＰＵ２はＣＰＵリセット信
号１３及び電源１８の供給により、パワーダウンモード
から通常動作モードに復帰し、データ処理を開始する。
また、ＮＯＲ回路ＮＲ１，インバータ回路ＩＶ１，ＩＶ
３の電源は１８、ＮＡＮＤ回路ＮＤ２，インバータ回路
ＩＶ２の電源は１９である。
について説明する。パワーダウンモードからの復帰はパ
ッド６からバス制御回路３へのパワーダウン要求信号２
４に「パワーダウン非要求」（例えば“Ｌ”の電圧）を
出力により開始される。バス制御回路３はパワーダウン
要求信号２４に「パワーダウン非要求」が出力されたこ
とを検知し、電源スイッチ回路５への電源遮断制御信号
１７に「非遮断」（例えば“Ｌ”の電圧）を出力する。
電源スイッチ回路５は電源遮断制御信号１７に「非遮
断」が出力されることにより電源１８を供給する。パワ
ーダウンモードではＣＰＵ２内の状態は保持されていな
いので、バス制御回路３はＣＰＵ２に対しＣＰＵリセッ
ト信号１３を出力するとともに、バス許可信号１２に
「占有許可」を出力する。ＣＰＵ２はＣＰＵリセット信
号１３及び電源１８の供給により、パワーダウンモード
から通常動作モードに復帰し、データ処理を開始する。
また、ＮＯＲ回路ＮＲ１，インバータ回路ＩＶ１，ＩＶ
３の電源は１８、ＮＡＮＤ回路ＮＤ２，インバータ回路
ＩＶ２の電源は１９である。
【００４４】以上のように、この発明によるＣＭＯＳ型
トライステートドライバ回路をパワーダウンされる集積
回路装置に備えることにより、パワーダウンモードにお
いてＣＭＯＳ型トライステートドライバ回路のバスへの
出力を“Ｚ”にする。即ち、電気的に開放状態にするこ
とができる。このためパワーダウンされない回路素子が
バスを用いたデータ転送を余分な電力消費なく行え、低
消費電力化が可能となる。
トライステートドライバ回路をパワーダウンされる集積
回路装置に備えることにより、パワーダウンモードにお
いてＣＭＯＳ型トライステートドライバ回路のバスへの
出力を“Ｚ”にする。即ち、電気的に開放状態にするこ
とができる。このためパワーダウンされない回路素子が
バスを用いたデータ転送を余分な電力消費なく行え、低
消費電力化が可能となる。
【００４５】実施の形態２．図３は実施の形態２による
集積回路装置のブロック図である。この集積回路装置の
基本動作は図１と同様であるが、ＣＰＵ２ａの内部回路
の動作電圧を他の電圧より低くしたものである。図３を
参照して、１ａはチップである。チップ１ａ上にはＣＰ
Ｕ２ａと、バス制御回路３ａと、メモリ４ａと、電源ス
イッチ回路５ａと、パッド６ａが配置されている。ＣＰ
Ｕ２ａと、バス制御回路３ａと、メモリ４ａとはデータ
転送を相互に行うための内部データバス７ａに接続され
ている。ＣＰＵ２ａから出力されるアドレス信号８ａ
と、リードライト信号９ａ及びアクセス要求信号１０ａ
はバス制御回路３ａに接続されており、バス制御回路３
ａからＣＰＵ２ａにはアクセス完了信号１１ａと、バス
許可信号１２ａ及びＣＰＵリセット信号１３ａが出力さ
れている。また、バス制御回路３ａからメモリ４ａには
アドレス信号１４ａと、リードストローブ信号１５ａ及
びライトストローブ信号１６ａが出力されている。
集積回路装置のブロック図である。この集積回路装置の
基本動作は図１と同様であるが、ＣＰＵ２ａの内部回路
の動作電圧を他の電圧より低くしたものである。図３を
参照して、１ａはチップである。チップ１ａ上にはＣＰ
Ｕ２ａと、バス制御回路３ａと、メモリ４ａと、電源ス
イッチ回路５ａと、パッド６ａが配置されている。ＣＰ
Ｕ２ａと、バス制御回路３ａと、メモリ４ａとはデータ
転送を相互に行うための内部データバス７ａに接続され
ている。ＣＰＵ２ａから出力されるアドレス信号８ａ
と、リードライト信号９ａ及びアクセス要求信号１０ａ
はバス制御回路３ａに接続されており、バス制御回路３
ａからＣＰＵ２ａにはアクセス完了信号１１ａと、バス
許可信号１２ａ及びＣＰＵリセット信号１３ａが出力さ
れている。また、バス制御回路３ａからメモリ４ａには
アドレス信号１４ａと、リードストローブ信号１５ａ及
びライトストローブ信号１６ａが出力されている。
【００４６】また、バス制御回路３ａから電源スイッチ
回路５ａには電源制御遮断信号１７ａが出力されてい
る。電源スイッチ回路５ａからＣＰＵ２ａにはパワーダ
ウン時に遮断される電源１８ａが出力されている。
回路５ａには電源制御遮断信号１７ａが出力されてい
る。電源スイッチ回路５ａからＣＰＵ２ａにはパワーダ
ウン時に遮断される電源１８ａが出力されている。
【００４７】また、パッド６ａからＣＰＵ２ａと、バス
制御回路３ａと、メモリ４ａ及び電源スイッチ回路５ａ
には電源５０ａ，１９ａ及び接地電源２０ａがチップ１
ａの外部から供給されている。電源５０ａ，１９ａは接
地電源２０ａに対して正の電圧が供給され、電源５０ａ
及び接地電源２０ａ間の電圧は電源１９ａ及び接地電源
２０ａ間の電圧より低い。
制御回路３ａと、メモリ４ａ及び電源スイッチ回路５ａ
には電源５０ａ，１９ａ及び接地電源２０ａがチップ１
ａの外部から供給されている。電源５０ａ，１９ａは接
地電源２０ａに対して正の電圧が供給され、電源５０ａ
及び接地電源２０ａ間の電圧は電源１９ａ及び接地電源
２０ａ間の電圧より低い。
【００４８】さらに、バス制御回路３ａは外部アドレス
バス２１ａと、外部リードストローブ信号２２ａ及び外
部ライトストローブ信号２３ａをパッド６ａに出力す
る。パッド６ａからバス制御回路３ａにはパワーダウン
要求信号２４ａ及び外部データ信号２５ａが出力されて
いる。
バス２１ａと、外部リードストローブ信号２２ａ及び外
部ライトストローブ信号２３ａをパッド６ａに出力す
る。パッド６ａからバス制御回路３ａにはパワーダウン
要求信号２４ａ及び外部データ信号２５ａが出力されて
いる。
【００４９】また、図４は電源の遮断を検出する電位差
検出回路である。図４を参照して、抵抗５２を適当な値
にすることにより、通常動作モード（電源１８ａが供給
されている）ときはパワーダウン制御線３０に“Ｌ”、
３１に“Ｈ”を出力し、パワーダウンモード（電源１８
ａが遮断されている）ときはパワーダウン制御線３０に
“Ｈ”、３１に“Ｌ”を出力することが可能であり、電
源１８ａの遮断を検出できる。
検出回路である。図４を参照して、抵抗５２を適当な値
にすることにより、通常動作モード（電源１８ａが供給
されている）ときはパワーダウン制御線３０に“Ｌ”、
３１に“Ｈ”を出力し、パワーダウンモード（電源１８
ａが遮断されている）ときはパワーダウン制御線３０に
“Ｈ”、３１に“Ｌ”を出力することが可能であり、電
源１８ａの遮断を検出できる。
【００５０】また、図５はＣＰＵ２ａのＣＭＯＳ型レベ
ル変換回路を含んだ入出力端子回路である。図５を参照
して、ＣＭＯＳ型レベル変換回路７０はパワーダウン制
御線３０がゲート端子に接続し、バックゲート端子が接
地電源線８５に接続するＮチャネルトランジスタ８３
と、バックゲート端子が接地電源線８５に接続し、パワ
ーダウン制御線３１がゲート端子に接続するＮチャネル
トランジスタ８１，Ｐチャネルトランジスタ７１と、イ
ネーブル信号及びデータ信号が入力されるＮＡＮＤ回路
６５と、その出力がゲート端子に入力され、バックゲー
ト端子が接地電源線８５に接続し、一方のソース／ドレ
イン端子がＮチャネルトランジスタ８３の一方のソース
／ドレイン端子に接続されるＮチャネルトランジスタ８
４と、インバータ回路６６を介して反転されたＮＡＮＤ
回路６５の出力がゲート端子に入力され、一方のソース
／ドレイン端子及びバックゲート端子が接地電源線８５
に接続し、他方のソース／ドレイン端子がＮチャネルト
ランジスタ８１の他方のソース／ドレイン端子に接続さ
れるＮチャネルトランジスタ８２と、バックゲート端子
及び、一方のソース／ドレイン端子が電源線８６に接続
され、他方のソース／ドレイン端子がＰチャネルトラン
ジスタ７１に接続されるＰチャネルトランジスタ７２
と、一方のソース／ドレイン端子及びバックゲート端子
が電源線８６に接続され、他方のソース／ドレイン端子
がＮチャネルトランジスタ８４に接続されるＰチャネル
トランジスタ７３とで構成される。
ル変換回路を含んだ入出力端子回路である。図５を参照
して、ＣＭＯＳ型レベル変換回路７０はパワーダウン制
御線３０がゲート端子に接続し、バックゲート端子が接
地電源線８５に接続するＮチャネルトランジスタ８３
と、バックゲート端子が接地電源線８５に接続し、パワ
ーダウン制御線３１がゲート端子に接続するＮチャネル
トランジスタ８１，Ｐチャネルトランジスタ７１と、イ
ネーブル信号及びデータ信号が入力されるＮＡＮＤ回路
６５と、その出力がゲート端子に入力され、バックゲー
ト端子が接地電源線８５に接続し、一方のソース／ドレ
イン端子がＮチャネルトランジスタ８３の一方のソース
／ドレイン端子に接続されるＮチャネルトランジスタ８
４と、インバータ回路６６を介して反転されたＮＡＮＤ
回路６５の出力がゲート端子に入力され、一方のソース
／ドレイン端子及びバックゲート端子が接地電源線８５
に接続し、他方のソース／ドレイン端子がＮチャネルト
ランジスタ８１の他方のソース／ドレイン端子に接続さ
れるＮチャネルトランジスタ８２と、バックゲート端子
及び、一方のソース／ドレイン端子が電源線８６に接続
され、他方のソース／ドレイン端子がＰチャネルトラン
ジスタ７１に接続されるＰチャネルトランジスタ７２
と、一方のソース／ドレイン端子及びバックゲート端子
が電源線８６に接続され、他方のソース／ドレイン端子
がＮチャネルトランジスタ８４に接続されるＰチャネル
トランジスタ７３とで構成される。
【００５１】また、ＣＭＯＳ型レベル変換回路８０も７
０と同様なトランジスタ構成をしている。但し、データ
信号及びインバータ回路６７を介して反転されたイネー
ブル信号が入力されるＮＯＲ回路６８と、その出力がゲ
ート端子に入力されるＮチャネルトランジスタ８２と、
インバータ回路６９を介して反転されたＮＯＲ回路６８
の出力がゲート端子に入力されるＮチャネルトランジス
タ８４とを有している。さらに、ＣＭＯＳ型レベル変換
回路７０の出力ＱＨがゲート端子に入力されるＰチャネ
ルトランジスタ６１とＣＭＯＳ型レベル変換回路８０の
出力ＱＬがゲート端子に入力されるＮチャネルトランジ
スタ６２とで構成されるＣＭＯＳ型トライステートドラ
イバ回路６０を設けている。尚、ＮＡＮＤ回路６５、Ｎ
ＯＲ回路６８、インバータ回路６６、６７、６９に供給
する電源は、パワーダウン時には遮断される。
０と同様なトランジスタ構成をしている。但し、データ
信号及びインバータ回路６７を介して反転されたイネー
ブル信号が入力されるＮＯＲ回路６８と、その出力がゲ
ート端子に入力されるＮチャネルトランジスタ８２と、
インバータ回路６９を介して反転されたＮＯＲ回路６８
の出力がゲート端子に入力されるＮチャネルトランジス
タ８４とを有している。さらに、ＣＭＯＳ型レベル変換
回路７０の出力ＱＨがゲート端子に入力されるＰチャネ
ルトランジスタ６１とＣＭＯＳ型レベル変換回路８０の
出力ＱＬがゲート端子に入力されるＮチャネルトランジ
スタ６２とで構成されるＣＭＯＳ型トライステートドラ
イバ回路６０を設けている。尚、ＮＡＮＤ回路６５、Ｎ
ＯＲ回路６８、インバータ回路６６、６７、６９に供給
する電源は、パワーダウン時には遮断される。
【００５２】次に、通常動作モードに関して説明する。
パワーダウン制御線３０に“Ｌ”、パワーダウン制御線
３１に“Ｈ”が印加され、イネーブル信号が“Ｈ”、デ
ータ信号が“Ｌ”の場合、ＣＭＯＳ型レベル変換回路７
０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャ
ネルトランジスタ７１，Ｎチャネルトランジスタ８２は
ＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされ
るのでＰチャネルトランジスタ７２もＯＮとなって、電
源線８６の電源電位がＰチャネルトランジスタ６１のゲ
ート端子に印加される。そのときＰチャネルトランジス
タ６１はＯＦＦとなる。
パワーダウン制御線３０に“Ｌ”、パワーダウン制御線
３１に“Ｈ”が印加され、イネーブル信号が“Ｈ”、デ
ータ信号が“Ｌ”の場合、ＣＭＯＳ型レベル変換回路７
０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャ
ネルトランジスタ７１，Ｎチャネルトランジスタ８２は
ＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされ
るのでＰチャネルトランジスタ７２もＯＮとなって、電
源線８６の電源電位がＰチャネルトランジスタ６１のゲ
ート端子に印加される。そのときＰチャネルトランジス
タ６１はＯＦＦとなる。
【００５３】また、ＣＭＯＳ型レベル変換回路８０のＮ
チャネルトランジスタ８１，８２はＯＮ、Ｐチャネルト
ランジスタ７１，Ｎチャネルトランジスタ８３，８４は
ＯＦＦとなる。Ｎチャネルトランジスタ８１，８２はＯ
ＮされるのでＰチャネルトランジスタ７３もＯＮとなっ
て、電源線８６の電源電位がＮチャネルトランジスタ６
２のゲート端子に印加される。そのときＮチャネルトラ
ンジスタ６２はＯＮとなって、ＣＭＯＳ型トライステー
トドライバ回路６０は接地電源線８５の電位を出力す
る。
チャネルトランジスタ８１，８２はＯＮ、Ｐチャネルト
ランジスタ７１，Ｎチャネルトランジスタ８３，８４は
ＯＦＦとなる。Ｎチャネルトランジスタ８１，８２はＯ
ＮされるのでＰチャネルトランジスタ７３もＯＮとなっ
て、電源線８６の電源電位がＮチャネルトランジスタ６
２のゲート端子に印加される。そのときＮチャネルトラ
ンジスタ６２はＯＮとなって、ＣＭＯＳ型トライステー
トドライバ回路６０は接地電源線８５の電位を出力す
る。
【００５４】次に、パワーダウン制御線３０，３１のレ
ベルはそのままでイネーブル信号が“Ｌ”、データ信号
が“Ｈ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチ
ャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトラ
ンジスタ７１，Ｎチャネルトランジスタ８２はＯＦＦと
なる。Ｎチャネルトランジスタ８４はＯＮされるのでＰ
チャネルトランジスタ７２もＯＮとなって、電源線８６
の電源電位がＰチャネルトランジスタ６１のゲート端子
に印加される。そのときＰチャネルトランジスタ６１は
ＯＦＦとなる。
ベルはそのままでイネーブル信号が“Ｌ”、データ信号
が“Ｈ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチ
ャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトラ
ンジスタ７１，Ｎチャネルトランジスタ８２はＯＦＦと
なる。Ｎチャネルトランジスタ８４はＯＮされるのでＰ
チャネルトランジスタ７２もＯＮとなって、電源線８６
の電源電位がＰチャネルトランジスタ６１のゲート端子
に印加される。そのときＰチャネルトランジスタ６１は
ＯＦＦとなる。
【００５５】また、ＣＭＯＳ型レベル変換回路８０のＮ
チャネルトランジスタ８１，８４はＯＮ、Ｐチャネルト
ランジスタ７１，Ｎチャネルトランジスタ８２，８３は
ＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされ
るのでＰチャネルトランジスタ７２もＯＮとなって、電
源線８６の電源電位がＰチャネルトランジスタ７３のゲ
ート端子に印加され、Ｐチャネルトランジスタ７３はＯ
ＦＦとなるが、Ｎチャネルトランジスタ８４のＯＮによ
り“Ｌ”の信号をＮチャネルトランジスタ６２のゲート
端子に印加する。そのときＮチャネルトランジスタ６２
はＯＦＦとなってＣＭＯＳ型トライステートドライバ回
路６０は“Ｚ”となる。
チャネルトランジスタ８１，８４はＯＮ、Ｐチャネルト
ランジスタ７１，Ｎチャネルトランジスタ８２，８３は
ＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされ
るのでＰチャネルトランジスタ７２もＯＮとなって、電
源線８６の電源電位がＰチャネルトランジスタ７３のゲ
ート端子に印加され、Ｐチャネルトランジスタ７３はＯ
ＦＦとなるが、Ｎチャネルトランジスタ８４のＯＮによ
り“Ｌ”の信号をＮチャネルトランジスタ６２のゲート
端子に印加する。そのときＮチャネルトランジスタ６２
はＯＦＦとなってＣＭＯＳ型トライステートドライバ回
路６０は“Ｚ”となる。
【００５６】次に、パワーダウン制御線３０，３１のレ
ベルはそのままでイネーブル信号が“Ｈ”、データ信号
が“Ｈ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチ
ャネルトランジスタ８１，８２はＯＮ、Ｐチャネルトラ
ンジスタ７１，Ｎチャネルトランジスタ８３，８４はＯ
ＦＦとなる。Ｎチャネルトランジスタ８１，８２はＯＮ
されるので“Ｌ”がＰチャネルトランジスタ６１のゲー
ト端子に印加される。そのときＰチャネルトランジスタ
６１はＯＮとなる。
ベルはそのままでイネーブル信号が“Ｈ”、データ信号
が“Ｈ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチ
ャネルトランジスタ８１，８２はＯＮ、Ｐチャネルトラ
ンジスタ７１，Ｎチャネルトランジスタ８３，８４はＯ
ＦＦとなる。Ｎチャネルトランジスタ８１，８２はＯＮ
されるので“Ｌ”がＰチャネルトランジスタ６１のゲー
ト端子に印加される。そのときＰチャネルトランジスタ
６１はＯＮとなる。
【００５７】また、ＣＭＯＳ型レベル変換回路８０のＮ
チャネルトランジスタ８１，８４はＯＮ、Ｐチャネルト
ランジスタ７１，Ｎチャネルトランジスタ８２，８３は
ＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされ
るのでＰチャネルトランジスタ７２もＯＮとなって、電
源線８６の電源電位がＰチャネルトランジスタ７３のゲ
ート端子に印加され、Ｐチャネルトランジスタ７３はＯ
ＦＦとなるが、Ｎチャネルトランジスタ８４のＯＮによ
り“Ｌ”の信号をＮチャネルトランジスタ６２のゲート
端子に印加する。そのときＮチャネルトランジスタ６２
はＯＦＦとなってＣＭＯＳ型トライステートドライバ回
路６０は電源線８６の電源電位を出力する。
チャネルトランジスタ８１，８４はＯＮ、Ｐチャネルト
ランジスタ７１，Ｎチャネルトランジスタ８２，８３は
ＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされ
るのでＰチャネルトランジスタ７２もＯＮとなって、電
源線８６の電源電位がＰチャネルトランジスタ７３のゲ
ート端子に印加され、Ｐチャネルトランジスタ７３はＯ
ＦＦとなるが、Ｎチャネルトランジスタ８４のＯＮによ
り“Ｌ”の信号をＮチャネルトランジスタ６２のゲート
端子に印加する。そのときＮチャネルトランジスタ６２
はＯＦＦとなってＣＭＯＳ型トライステートドライバ回
路６０は電源線８６の電源電位を出力する。
【００５８】さらに、パワーダウン制御線３０，３１の
レベルはそのままでイネーブル信号が“Ｌ”、データ信
号が“Ｌ”の場合、ＣＭＯＳ型レベル変換回路７０のＮ
チャネルトランジスタ８１，８４はＯＮ、Ｐチャネルト
ランジスタ７１，Ｎチャネルトランジスタ８２はＯＦＦ
となる。Ｎチャネルトランジスタ８４はＯＮされるので
Ｐチャネルトランジスタ７２もＯＮとなって、電源線８
６の電源電位がＰチャネルトランジスタ６１のゲート端
子に印加される。そのときＰチャネルトランジスタ６１
はＯＦＦとなる。
レベルはそのままでイネーブル信号が“Ｌ”、データ信
号が“Ｌ”の場合、ＣＭＯＳ型レベル変換回路７０のＮ
チャネルトランジスタ８１，８４はＯＮ、Ｐチャネルト
ランジスタ７１，Ｎチャネルトランジスタ８２はＯＦＦ
となる。Ｎチャネルトランジスタ８４はＯＮされるので
Ｐチャネルトランジスタ７２もＯＮとなって、電源線８
６の電源電位がＰチャネルトランジスタ６１のゲート端
子に印加される。そのときＰチャネルトランジスタ６１
はＯＦＦとなる。
【００５９】また、ＣＭＯＳ型レベル変換回路８０のＮ
チャネルトランジスタ８１，８４はＯＮ、Ｐチャネルト
ランジスタ７１，Ｎチャネルトランジスタ８２，８３は
ＯＦＦとなる。Ｎチャネルトランジスタ４はＯＮされる
のでＰチャネルトランジスタ７２もＯＮとなるが、Ｐチ
ャネルトランジスタ７３はＯＦＦとなるので“Ｌ”の信
号をＮチャネルトランジスタ６２のゲート端子に印加す
る。そのときＮチャネルトランジスタ６２はＯＦＦとな
ってＣＭＯＳ型トライステートドライバ回路６０は
“Ｚ”となる。
チャネルトランジスタ８１，８４はＯＮ、Ｐチャネルト
ランジスタ７１，Ｎチャネルトランジスタ８２，８３は
ＯＦＦとなる。Ｎチャネルトランジスタ４はＯＮされる
のでＰチャネルトランジスタ７２もＯＮとなるが、Ｐチ
ャネルトランジスタ７３はＯＦＦとなるので“Ｌ”の信
号をＮチャネルトランジスタ６２のゲート端子に印加す
る。そのときＮチャネルトランジスタ６２はＯＦＦとな
ってＣＭＯＳ型トライステートドライバ回路６０は
“Ｚ”となる。
【００６０】次に、パワーダウンモードに関して説明す
る。パワーダウン時には、パワーダウン制御線３０に
“Ｈ”、パワーダウン制御線３１に“Ｌ”が印加され
る。また、ＮＡＮＤ回路６５、ＮＯＲ回路６８、インバ
ータ回路６６、６７、６９に供給する電源は遮断され、
その出力電位は不定となる。ＣＭＯＳ型レベル変換回路
７０は、Ｐチャネルトランジスタ７１，Ｎチャネルトラ
ンジスタ８３がＯＮ、Ｎチャネルトランジスタ８１がＯ
ＦＦするため、Ｎチャネルトランジスタ８２，８４のＯ
Ｎ／ＯＦＦにかかわらず電源線８６の電源電位がＰチャ
ネルトランジスタ６１のゲート端子に印加される。その
時Ｐチャネルトランジスタ６１はＯＦＦとなる。また、
ＣＭＯＳ型レベル変換回路８０については、ＣＭＯＳ型
レベル変換回路７０のＰチャネルトランジスタ７１，Ｎ
チャネルトランジスタ８３がＯＮ、Ｎチャネルトランジ
スタ８１がＯＦＦするため、Ｎチャネルトランジスタ８
２，８４のＯＮ／ＯＦＦにかかわらず、Ｎチャネルトラ
ンジスタ６２のゲート端子には接地電源が与えられ、Ｎ
チャネルトランジスタ６２はＯＦＦとなる。Ｐチャネル
トランジスタ６１、Ｎチャネルトランジスタ６２はとも
にＯＦＦするので、ＣＭＯＳ型トライステートドライバ
回路６０の出力は“Ｚ”となる。
る。パワーダウン時には、パワーダウン制御線３０に
“Ｈ”、パワーダウン制御線３１に“Ｌ”が印加され
る。また、ＮＡＮＤ回路６５、ＮＯＲ回路６８、インバ
ータ回路６６、６７、６９に供給する電源は遮断され、
その出力電位は不定となる。ＣＭＯＳ型レベル変換回路
７０は、Ｐチャネルトランジスタ７１，Ｎチャネルトラ
ンジスタ８３がＯＮ、Ｎチャネルトランジスタ８１がＯ
ＦＦするため、Ｎチャネルトランジスタ８２，８４のＯ
Ｎ／ＯＦＦにかかわらず電源線８６の電源電位がＰチャ
ネルトランジスタ６１のゲート端子に印加される。その
時Ｐチャネルトランジスタ６１はＯＦＦとなる。また、
ＣＭＯＳ型レベル変換回路８０については、ＣＭＯＳ型
レベル変換回路７０のＰチャネルトランジスタ７１，Ｎ
チャネルトランジスタ８３がＯＮ、Ｎチャネルトランジ
スタ８１がＯＦＦするため、Ｎチャネルトランジスタ８
２，８４のＯＮ／ＯＦＦにかかわらず、Ｎチャネルトラ
ンジスタ６２のゲート端子には接地電源が与えられ、Ｎ
チャネルトランジスタ６２はＯＦＦとなる。Ｐチャネル
トランジスタ６１、Ｎチャネルトランジスタ６２はとも
にＯＦＦするので、ＣＭＯＳ型トライステートドライバ
回路６０の出力は“Ｚ”となる。
【００６１】以上のようにＣＭＯＳ型レベル変換回路を
パワーダウンされる集積回路装置に備えることにより、
パワーダウンモードにおいてＣＭＯＳ型トライステート
ドライバ回路のバスへの出力を“Ｚ”にして、電気的に
開放状態にする。このためパワーダウンされない回路素
子がバスを用いたデータ転送を余分な電力消費なく行え
て、低消費電力化が可能となる。
パワーダウンされる集積回路装置に備えることにより、
パワーダウンモードにおいてＣＭＯＳ型トライステート
ドライバ回路のバスへの出力を“Ｚ”にして、電気的に
開放状態にする。このためパワーダウンされない回路素
子がバスを用いたデータ転送を余分な電力消費なく行え
て、低消費電力化が可能となる。
【００６２】
【発明の効果】この発明に係る集積回路装置は、第１導
電型ＭＯＳトランジスタの一方のソース／ドレイン端子
に第２導電型ＭＯＳトランジスタの一方のソース／ドレ
イン端子が接続され、他方のソース／ドレイン端子及び
バックゲート端子が電気的に分離されている前記第１導
電型ＭＯＳトランジスタからなるトライステートドライ
バ回路を設ける集積回路装置において、第１の定電位を
印加するための第１の電源端子と、第２の定電位を印加
するための第２の電源端子と、第３の定電位を印加する
ための第３の電源端子と、第１導電型ＭＯＳトランジス
タの他方のソース／ドレイン端子は第２の電源端子に接
続され、第１導電型ＭＯＳトランジスタのバックゲート
端子は第３の電源端子に接続され、第２導電型ＭＯＳト
ランジスタの他方のソース／ドレイン端子が第１の電源
端子に接続されるトライステートドライバ回路と、第２
の電源端子及び第３の電源端子に接続され、その電位差
を検出する電位差検出手段と、電位差検出手段に接続さ
れ、その出力によって第１導電型ＭＯＳトランジスタの
ゲート端子の電位を制御するゲート電位制御手段とを備
えることにより、パワーダウンモードにおいて電源供給
を効果的に遮断できる集積回路装置を得ることが可能と
なる。
電型ＭＯＳトランジスタの一方のソース／ドレイン端子
に第２導電型ＭＯＳトランジスタの一方のソース／ドレ
イン端子が接続され、他方のソース／ドレイン端子及び
バックゲート端子が電気的に分離されている前記第１導
電型ＭＯＳトランジスタからなるトライステートドライ
バ回路を設ける集積回路装置において、第１の定電位を
印加するための第１の電源端子と、第２の定電位を印加
するための第２の電源端子と、第３の定電位を印加する
ための第３の電源端子と、第１導電型ＭＯＳトランジス
タの他方のソース／ドレイン端子は第２の電源端子に接
続され、第１導電型ＭＯＳトランジスタのバックゲート
端子は第３の電源端子に接続され、第２導電型ＭＯＳト
ランジスタの他方のソース／ドレイン端子が第１の電源
端子に接続されるトライステートドライバ回路と、第２
の電源端子及び第３の電源端子に接続され、その電位差
を検出する電位差検出手段と、電位差検出手段に接続さ
れ、その出力によって第１導電型ＭＯＳトランジスタの
ゲート端子の電位を制御するゲート電位制御手段とを備
えることにより、パワーダウンモードにおいて電源供給
を効果的に遮断できる集積回路装置を得ることが可能と
なる。
【００６３】また、第１導電型ＭＯＳトランジスタの一
方のソース／ドレイン端子に第２導電型ＭＯＳトランジ
スタの一方のソース／ドレイン端子が接続され、他方の
ソース／ドレイン端子及びバックゲート端子が電気的に
分離されている第１導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１導電型ＭＯＳトランジスタの他方のソース／
ドレイン端子は第２の電源端子に接続され、第１導電型
ＭＯＳトランジスタのバックゲート端子は第３の電源端
子に接続され、第２導電型ＭＯＳトランジスタの他方の
ソース／ドレイン端子及びバックゲート端子が第１の電
源端子に接続されるトライステートドライバ回路を備え
ることにより、さらに、パワーダウンモードにおいて電
源供給を効果的に遮断できる集積回路装置を得ることが
可能となる。
方のソース／ドレイン端子に第２導電型ＭＯＳトランジ
スタの一方のソース／ドレイン端子が接続され、他方の
ソース／ドレイン端子及びバックゲート端子が電気的に
分離されている第１導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１導電型ＭＯＳトランジスタの他方のソース／
ドレイン端子は第２の電源端子に接続され、第１導電型
ＭＯＳトランジスタのバックゲート端子は第３の電源端
子に接続され、第２導電型ＭＯＳトランジスタの他方の
ソース／ドレイン端子及びバックゲート端子が第１の電
源端子に接続されるトライステートドライバ回路を備え
ることにより、さらに、パワーダウンモードにおいて電
源供給を効果的に遮断できる集積回路装置を得ることが
可能となる。
【００６４】また、一方のソース／ドレイン端子が互い
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１の定電位を印加するための第１の電源端子
と、第２の定電位を印加するための第２の電源端子と、
第３の定電位を印加するための第３の電源端子と、第２
の電源端子及び第３の電源端子に接続され、その電位差
を検出する電位差検出手段と、電位差検出手段により第
２の電源端子と第３の電源端子との間に電位差が検出さ
れた場合は、トライステートドライバ回路の第１導電型
ＭＯＳトランジスタのゲート端子に対して第３の電源端
子の電位と同じ電位を与え、トライステートドライバ回
路の第２導電型ＭＯＳトランジスタのゲート端子に対し
て第１の電源端子の電位と同じ電位を与えるＣＭＯＳ型
レベル変換回路とを備えることにより、パワーダウンモ
ードにおいて電源供給を効果的に遮断でき、かつ通常動
作時に内部回路での電力消費を低減できる集積回路装置
を得ることが可能となる。
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１の定電位を印加するための第１の電源端子
と、第２の定電位を印加するための第２の電源端子と、
第３の定電位を印加するための第３の電源端子と、第２
の電源端子及び第３の電源端子に接続され、その電位差
を検出する電位差検出手段と、電位差検出手段により第
２の電源端子と第３の電源端子との間に電位差が検出さ
れた場合は、トライステートドライバ回路の第１導電型
ＭＯＳトランジスタのゲート端子に対して第３の電源端
子の電位と同じ電位を与え、トライステートドライバ回
路の第２導電型ＭＯＳトランジスタのゲート端子に対し
て第１の電源端子の電位と同じ電位を与えるＣＭＯＳ型
レベル変換回路とを備えることにより、パワーダウンモ
ードにおいて電源供給を効果的に遮断でき、かつ通常動
作時に内部回路での電力消費を低減できる集積回路装置
を得ることが可能となる。
【００６５】また、一方のソース／ドレイン端子が互い
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１の定電位を印加するための第１の電源端子
と、第２の定電位を印加するための第２の電源端子と、
第２の電源端子と第１導電型ＭＯＳトランジスタの一方
のソース／ドレイン端子の間を電気的に接続または遮断
するためのスイッチ手段と、第１導電型ＭＯＳトランジ
スタのゲート端子の電位を制御するゲート電位制御手段
と、スイッチ手段とゲート電位制御手段を制御する電源
制御手段とを備え、トライステートドライバ回路を含む
第１のブロックと、電源制御手段を含む第２のブロック
に分割されており、第１導電型ＭＯＳトランジスタのバ
ックゲート端子は第２の電源端子に接続され、電源制御
手段により第１のブロックがパワーダウンする場合は、
スイッチ手段が第２の電源端子と第１導電型ＭＯＳトラ
ンジスタの一方のソース／ドレイン端子の間を電気的に
遮断し、ゲート電位制御手段は第２導電型ＭＯＳトラン
ジスタのゲート端子の電位を第２の電源端子と等しい電
位差とすることにより、さらに、パワーダウンモードに
おいて電源供給を効果的に遮断でき、かつ通常動作時に
内部回路での電力消費を低減できる集積回路装置を得る
ことが可能となる。
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、第１の定電位を印加するための第１の電源端子
と、第２の定電位を印加するための第２の電源端子と、
第２の電源端子と第１導電型ＭＯＳトランジスタの一方
のソース／ドレイン端子の間を電気的に接続または遮断
するためのスイッチ手段と、第１導電型ＭＯＳトランジ
スタのゲート端子の電位を制御するゲート電位制御手段
と、スイッチ手段とゲート電位制御手段を制御する電源
制御手段とを備え、トライステートドライバ回路を含む
第１のブロックと、電源制御手段を含む第２のブロック
に分割されており、第１導電型ＭＯＳトランジスタのバ
ックゲート端子は第２の電源端子に接続され、電源制御
手段により第１のブロックがパワーダウンする場合は、
スイッチ手段が第２の電源端子と第１導電型ＭＯＳトラ
ンジスタの一方のソース／ドレイン端子の間を電気的に
遮断し、ゲート電位制御手段は第２導電型ＭＯＳトラン
ジスタのゲート端子の電位を第２の電源端子と等しい電
位差とすることにより、さらに、パワーダウンモードに
おいて電源供給を効果的に遮断でき、かつ通常動作時に
内部回路での電力消費を低減できる集積回路装置を得る
ことが可能となる。
【００６６】また、ＣＭＯＳ型レベル変換回路を備える
集積回路装置において、ＣＭＯＳ型レベル変換回路は、
第１の定電位を印加するための第１の電源端子と、第２
の定電位を印加するための第２の電源端子と、一方のソ
ース／ドレイン端子及びバックゲート端子が第２の電源
端子に接続される第１の第１導電型ＭＯＳトランジスタ
及び第２の第１導電型ＭＯＳトランジスタ及び第３の第
１導電型ＭＯＳトランジスタと、一方のソース／ドレイ
ン端子及びバックゲート端子が第１の電源端子に接続さ
れる第２の第２導電型ＭＯＳトランジスタ及び第３の第
２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯ
Ｓトランジスタと、一方のソース／ドレイン端子は第１
の第１導電型ＭＯＳトランジスタ及び第２の第１導電型
ＭＯＳトランジスタの他方のソース／ドレイン端子に接
続され、他方のソース／ドレイン端子は第２の第２導電
型ＭＯＳトランジスタの他方のソース／ドレイン端子に
接続され、バックゲート端子が第１の電源端子に接続さ
れる第１の第２導電型ＭＯＳトランジスタと、第２の第
１導電型ＭＯＳトランジスタのゲート端子は第３の第２
導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳ
トランジスタの他方のソース／ドレイン端子に接続さ
れ、第３の第１導電型ＭＯＳトランジスタのゲート端子
は第１の第１導電型ＭＯＳトランジスタ及び第２の第１
導電型ＭＯＳトランジスタの他方のソース／ドレイン端
子に接続され、第３の第１導電型ＭＯＳトランジスタの
他方のソース／ドレイン端子は第３の第２導電型ＭＯＳ
トランジスタ及び第４の第２導電型ＭＯＳトランジスタ
の他方のソース／ドレイン端子に接続され、第３の第２
導電型ＭＯＳトランジスタのゲート端子が接続される第
１のデータ入力端子と、第１の第１導電型ＭＯＳトラン
ジスタ及び第１の第２導電型ＭＯＳトランジスタのゲー
ト端子が接続される第２のデータ入力端子と、第２の第
２導電型ＭＯＳトランジスタのゲート端子が接続される
第１のモード制御入力端子と、第４の第２導電型ＭＯＳ
トランジスタのゲート端子が接続される第２のモード制
御入力端子とを備えることにより、さらに、パワーダウ
ンモードにおいて電源供給を効果的に遮断でき、かつ通
常動作時に内部回路での電力消費を低減できる集積回路
装置を得ることが可能となる。
集積回路装置において、ＣＭＯＳ型レベル変換回路は、
第１の定電位を印加するための第１の電源端子と、第２
の定電位を印加するための第２の電源端子と、一方のソ
ース／ドレイン端子及びバックゲート端子が第２の電源
端子に接続される第１の第１導電型ＭＯＳトランジスタ
及び第２の第１導電型ＭＯＳトランジスタ及び第３の第
１導電型ＭＯＳトランジスタと、一方のソース／ドレイ
ン端子及びバックゲート端子が第１の電源端子に接続さ
れる第２の第２導電型ＭＯＳトランジスタ及び第３の第
２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯ
Ｓトランジスタと、一方のソース／ドレイン端子は第１
の第１導電型ＭＯＳトランジスタ及び第２の第１導電型
ＭＯＳトランジスタの他方のソース／ドレイン端子に接
続され、他方のソース／ドレイン端子は第２の第２導電
型ＭＯＳトランジスタの他方のソース／ドレイン端子に
接続され、バックゲート端子が第１の電源端子に接続さ
れる第１の第２導電型ＭＯＳトランジスタと、第２の第
１導電型ＭＯＳトランジスタのゲート端子は第３の第２
導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳ
トランジスタの他方のソース／ドレイン端子に接続さ
れ、第３の第１導電型ＭＯＳトランジスタのゲート端子
は第１の第１導電型ＭＯＳトランジスタ及び第２の第１
導電型ＭＯＳトランジスタの他方のソース／ドレイン端
子に接続され、第３の第１導電型ＭＯＳトランジスタの
他方のソース／ドレイン端子は第３の第２導電型ＭＯＳ
トランジスタ及び第４の第２導電型ＭＯＳトランジスタ
の他方のソース／ドレイン端子に接続され、第３の第２
導電型ＭＯＳトランジスタのゲート端子が接続される第
１のデータ入力端子と、第１の第１導電型ＭＯＳトラン
ジスタ及び第１の第２導電型ＭＯＳトランジスタのゲー
ト端子が接続される第２のデータ入力端子と、第２の第
２導電型ＭＯＳトランジスタのゲート端子が接続される
第１のモード制御入力端子と、第４の第２導電型ＭＯＳ
トランジスタのゲート端子が接続される第２のモード制
御入力端子とを備えることにより、さらに、パワーダウ
ンモードにおいて電源供給を効果的に遮断でき、かつ通
常動作時に内部回路での電力消費を低減できる集積回路
装置を得ることが可能となる。
【００６７】また、ＣＭＯＳ型レベル変換回路を備える
集積回路装置において、第１の第１導電型ＭＯＳトラン
ジスタ及び第２の第１導電型ＭＯＳトランジスタの他方
のソース／ドレイン端子及び第１の第２導電型ＭＯＳト
ランジスタの一方のソース／ドレイン端子に接続される
出力端子を設ける請求項５記載のＣＭＯＳ型レベル変換
回路を備えることにより、さらに、パワーダウンモード
において電源供給を効果的に遮断でき、かつ通常動作時
に内部回路での電力消費を低減できる集積回路装置を得
ることが可能となる。
集積回路装置において、第１の第１導電型ＭＯＳトラン
ジスタ及び第２の第１導電型ＭＯＳトランジスタの他方
のソース／ドレイン端子及び第１の第２導電型ＭＯＳト
ランジスタの一方のソース／ドレイン端子に接続される
出力端子を設ける請求項５記載のＣＭＯＳ型レベル変換
回路を備えることにより、さらに、パワーダウンモード
において電源供給を効果的に遮断でき、かつ通常動作時
に内部回路での電力消費を低減できる集積回路装置を得
ることが可能となる。
【００６８】また、ＣＭＯＳ型レベル変換回路を備える
集積回路装置において、第３の第１導電型ＭＯＳトラン
ジスタの他方のソース／ドレイン端子及び第３の第２導
電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳト
ランジスタの他方のソース／ドレイン端子に接続される
出力端子を設ける請求項５記載のＣＭＯＳ型レベル変換
回路を備えることにより、さらに、パワーダウンモード
において電源供給を効果的に遮断でき、かつ通常動作時
に内部回路での電力消費を低減できる集積回路装置を得
ることが可能となる。
集積回路装置において、第３の第１導電型ＭＯＳトラン
ジスタの他方のソース／ドレイン端子及び第３の第２導
電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳト
ランジスタの他方のソース／ドレイン端子に接続される
出力端子を設ける請求項５記載のＣＭＯＳ型レベル変換
回路を備えることにより、さらに、パワーダウンモード
において電源供給を効果的に遮断でき、かつ通常動作時
に内部回路での電力消費を低減できる集積回路装置を得
ることが可能となる。
【００６９】また、一方のソース／ドレイン端子が互い
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、トライステートドライバ回路の第１導電型ＭＯＳ
トランジスタ及び第２導電型ＭＯＳトランジスタの各々
のゲート端子に請求項５記載のＣＭＯＳ型レベル変換回
路が電気的に接続されることにより、さらに、パワーダ
ウンモードにおいて電源供給を効果的に遮断でき、かつ
通常動作時に内部回路での電力消費を低減できる集積回
路装置を得ることが可能となる。
に接続され、他方のソース／ドレイン端子及びバックゲ
ート端子が電気的に接続されている第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、トライステートドライバ回路の第１導電型ＭＯＳ
トランジスタ及び第２導電型ＭＯＳトランジスタの各々
のゲート端子に請求項５記載のＣＭＯＳ型レベル変換回
路が電気的に接続されることにより、さらに、パワーダ
ウンモードにおいて電源供給を効果的に遮断でき、かつ
通常動作時に内部回路での電力消費を低減できる集積回
路装置を得ることが可能となる。
【００７０】さらに、一方のソース／ドレイン端子が互
いに接続され、他方のソース／ドレイン端子及びバック
ゲート端子が電気的に接続されている第１導電型ＭＯＳ
トランジスタ及び第２導電型ＭＯＳトランジスタからな
るトライステートドライバ回路を設ける集積回路装置に
おいて、トライステートドライバ回路の第１導電型ＭＯ
Ｓトランジスタのゲート端子に請求項６記載のＣＭＯＳ
型レベル変換回路の出力端子が接続され、トライステー
トドライバ回路の第２導電型ＭＯＳトランジスタのゲー
ト端子に請求項７記載のＣＭＯＳ型レベル変換回路の出
力端子が接続されることにより、さらに、パワーダウン
モードにおいて電源供給を効果的に遮断でき、かつ通常
動作時に内部回路での電力消費を低減できる集積回路装
置を得ることが可能となる。
いに接続され、他方のソース／ドレイン端子及びバック
ゲート端子が電気的に接続されている第１導電型ＭＯＳ
トランジスタ及び第２導電型ＭＯＳトランジスタからな
るトライステートドライバ回路を設ける集積回路装置に
おいて、トライステートドライバ回路の第１導電型ＭＯ
Ｓトランジスタのゲート端子に請求項６記載のＣＭＯＳ
型レベル変換回路の出力端子が接続され、トライステー
トドライバ回路の第２導電型ＭＯＳトランジスタのゲー
ト端子に請求項７記載のＣＭＯＳ型レベル変換回路の出
力端子が接続されることにより、さらに、パワーダウン
モードにおいて電源供給を効果的に遮断でき、かつ通常
動作時に内部回路での電力消費を低減できる集積回路装
置を得ることが可能となる。
【図１】 この発明の実施の形態１による集積回路装置
のブロック図である。
のブロック図である。
【図２】 この発明の実施の形態１によるＣＭＯＳ型入
出力端子回路図である。
出力端子回路図である。
【図３】 この発明の実施の形態２による集積回路装置
のブロック図である。
のブロック図である。
【図４】 この発明の実施の形態２による電位差検出回
路図である。
路図である。
【図５】 この発明の実施の形態２による入出力端子回
路図である。
路図である。
【図６】 従来のＣＭＯＳ型トライステートドライバ回
路図である。
路図である。
【図７】 従来の出力回路図である。
【図８】 従来の出力回路に対応する真理値表である。
【図９】 従来のＣＭＯＳ型レベル変換回路図である。
【図１０】 従来の出力回路図である。
【図１１】 従来の出力回路を用いた入出力回路図であ
る。
る。
【図１２】 従来の別の出力回路を用いた入出力回路図
である。
である。
【図１３】 従来のコンピュータシステム図である。
【図１４】 従来のパワーダウン時の電流流入経路の説
明図である。
明図である。
【図１５】 従来の特開平８−３０７２３８号公報に開
示されているＣＭＯＳ型トライステートドライバ回路図
である。
示されているＣＭＯＳ型トライステートドライバ回路図
である。
【図１６】 従来の特開平９−６４７１８号公報に開示
されているＣＭＯＳ型トライステートドライバ回路図で
ある。
されているＣＭＯＳ型トライステートドライバ回路図で
ある。
【図１７】 従来の米国特許第４９６３７６６号に開示
されているＣＭＯＳ型トライステートドライバ回路図で
ある。
されているＣＭＯＳ型トライステートドライバ回路図で
ある。
１８ 電源 １９ 電源 ２０ 接地電源 １８ａ 電源 １９ａ 電源 ２０ａ 接地電源 ２６ Ｐチャネルトランジスタ ２７ Ｎチャネ
ルトランジスタ ３２ 出力 ３３ 出力 ４０ 出力イネーブル信号 ４１ 出力デー
タ信号 ６０ ＣＭＯＳ型トライステートドライバ回路 ６１ Ｐチャネルトランジスタ ６２ Ｎチャネ
ルトランジスタ ７０ ＣＭＯＳ型レベル変換回路 ７３ Ｐチャネルトランジスタ ７２ Ｐチャネ
ルトランジスタ ８０ ＣＭＯＳ型レベル変換回路 ８１ Ｎチャネルトランジスタ ８３ Ｎチャネ
ルトランジスタ ＮＤ１ ＮＡＮＤ回路 ＮＤ２ ＮＡＮＤ
回路 ＮＲ１ ＮＯＲ回路 ＮＲ２ ＮＯＲ回
路 ＱＨ 出力 ＱＬ 出力
ルトランジスタ ３２ 出力 ３３ 出力 ４０ 出力イネーブル信号 ４１ 出力デー
タ信号 ６０ ＣＭＯＳ型トライステートドライバ回路 ６１ Ｐチャネルトランジスタ ６２ Ｎチャネ
ルトランジスタ ７０ ＣＭＯＳ型レベル変換回路 ７３ Ｐチャネルトランジスタ ７２ Ｐチャネ
ルトランジスタ ８０ ＣＭＯＳ型レベル変換回路 ８１ Ｎチャネルトランジスタ ８３ Ｎチャネ
ルトランジスタ ＮＤ１ ＮＡＮＤ回路 ＮＤ２ ＮＡＮＤ
回路 ＮＲ１ ＮＯＲ回路 ＮＲ２ ＮＯＲ回
路 ＱＨ 出力 ＱＬ 出力
フロントページの続き Ｆターム(参考） 5J055 AX06 AX52 AX64 BX16 CX24 DX22 DX56 DX72 DX83 EX07 EX21 EY21 EZ07 EZ25 EZ29 EZ39 FX12 FX17 FX35 5J056 AA00 AA05 AA11 BB49 CC00 DD13 DD28 EE04 FF07 FF08 GG12
Claims (9)
- 【請求項１】 第１導電型ＭＯＳトランジスタの一方の
ソース／ドレイン端子に第２導電型ＭＯＳトランジスタ
の一方のソース／ドレイン端子が接続され、他方のソー
ス／ドレイン端子及びバックゲート端子が電気的に分離
されている前記第１導電型ＭＯＳトランジスタからなる
トライステートドライバ回路を設ける集積回路装置にお
いて、 第１の定電位を印加するための第１の電源端子と、 第２の定電位を印加するための第２の電源端子と、 第３の定電位を印加するための第３の電源端子と、 前記第１導電型ＭＯＳトランジスタの他方のソース／ド
レイン端子は前記第２の電源端子に接続され、前記第１
導電型ＭＯＳトランジスタのバックゲート端子は前記第
３の電源端子に接続され、前記第２導電型ＭＯＳトラン
ジスタの他方のソース／ドレイン端子が前記第１の電源
端子に接続される前記トライステートドライバ回路と、 前記第２の電源端子及び前記第３の電源端子に接続さ
れ、その電位差を検出する電位差検出手段と、 前記電位差検出手段に接続され、その出力によって前記
第１導電型ＭＯＳトランジスタのゲート端子の電位を制
御するゲート電位制御手段とを備えることを特徴とする
集積回路装置。 - 【請求項２】 第１導電型ＭＯＳトランジスタの一方
のソース／ドレイン端子に第２導電型ＭＯＳトランジス
タの一方のソース／ドレイン端子が接続され、他方のソ
ース／ドレイン端子及びバックゲート端子が電気的に分
離されている前記第１導電型ＭＯＳトランジスタからな
るトライステートドライバ回路を設ける集積回路装置に
おいて、 前記第１導電型ＭＯＳトランジスタの他方のソース／ド
レイン端子は第２の電源端子に接続され、前記第１導電
型ＭＯＳトランジスタのバックゲート端子は第３の電源
端子に接続され、前記第２導電型ＭＯＳトランジスタの
他方のソース／ドレイン端子及びバックゲート端子が第
１の電源端子に接続される前記トライステートドライバ
回路を備えることを特徴とする請求項１記載の集積回路
装置。 - 【請求項３】 一方のソース／ドレイン端子が互いに接
続され、他方のソース／ドレイン端子及びバックゲート
端子が電気的に接続されている第１導電型ＭＯＳトラン
ジスタ及び第２導電型ＭＯＳトランジスタからなるトラ
イステートドライバ回路を設ける集積回路装置におい
て、 第１の定電位を印加するための第１の電源端子と、 第２の定電位を印加するための第２の電源端子と、 第３の定電位を印加するための第３の電源端子と、 前記第２の電源端子及び前記第３の電源端子に接続さ
れ、その電位差を検出する電位差検出手段と、 前記電位差検出手段により前記第２の電源端子と前記第
３の電源端子との間に電位差が検出された場合は、前記
トライステートドライバ回路の前記第１導電型ＭＯＳト
ランジスタのゲート端子に対して前記第３の電源端子の
電位と同じ電位を与え、前記トライステートドライバ回
路の前記第２導電型ＭＯＳトランジスタのゲート端子に
対して前記第１の電源端子の電位と同じ電位を与えるＣ
ＭＯＳ型レベル変換回路とを備えることを特徴とする集
積回路装置。 - 【請求項４】 一方のソース／ドレイン端子が互いに接
続され、他方のソース／ドレイン端子及びバックゲート
端子が電気的に接続されている第１導電型ＭＯＳトラン
ジスタ及び第２導電型ＭＯＳトランジスタからなるトラ
イステートドライバ回路を設ける集積回路装置におい
て、 第１の定電位を印加するための第１の電源端子と、 第２の定電位を印加するための第２の電源端子と、 前記第２の電源端子と前記第１導電型ＭＯＳトランジス
タの一方のソース／ドレイン端子の間を電気的に接続ま
たは遮断するためのスイッチ手段と、 前記第１導電型ＭＯＳトランジスタのゲート端子の電位
を制御するゲート電位制御手段と、 前記スイッチ手段と前記ゲート電位制御手段を制御する
電源制御手段とを備え、 前記トライステートドライバ回路を含む第１のブロック
と、前記電源制御手段を含む第２のブロックに分割され
ており、 前記第１導電型ＭＯＳトランジスタのバックゲート端子
は前記第２の電源端子に接続され、 前記電源制御手段により前記第１のブロックがパワーダ
ウンする場合は、前記スイッチ手段が前記第２の電源端
子と前記第１導電型ＭＯＳトランジスタの一方のソース
／ドレイン端子の間を電気的に遮断し、前記ゲート電位
制御手段は前記第２導電型ＭＯＳトランジスタのゲート
端子の電位を前記第２の電源端子と等しい電位差とする
ことを特徴とする集積回路装置。 - 【請求項５】 ＣＭＯＳ型レベル変換回路を備える集積
回路装置において、前記ＣＭＯＳ型レベル変換回路は、 第１の定電位を印加するための第１の電源端子と、 第２の定電位を印加するための第２の電源端子と、 一方のソース／ドレイン端子及びバックゲート端子が第
２の電源端子に接続される第１の第１導電型ＭＯＳトラ
ンジスタ及び第２の第１導電型ＭＯＳトランジスタ及び
第３の第１導電型ＭＯＳトランジスタと、 一方のソース／ドレイン端子及びバックゲート端子が第
１の電源端子に接続される第２の第２導電型ＭＯＳトラ
ンジスタ及び第３の第２導電型ＭＯＳトランジスタ及び
第４の第２導電型ＭＯＳトランジスタと、 一方のソース／ドレイン端子は前記第１の第１導電型Ｍ
ＯＳトランジスタ及び前記第２の第１導電型ＭＯＳトラ
ンジスタの他方のソース／ドレイン端子に接続され、他
方のソース／ドレイン端子は前記第２の第２導電型ＭＯ
Ｓトランジスタの他方のソース／ドレイン端子に接続さ
れ、バックゲート端子が第１の電源端子に接続される第
１の第２導電型ＭＯＳトランジスタと、 前記第２の第１導電型ＭＯＳトランジスタのゲート端子
は前記第３の第２導電型ＭＯＳトランジスタ及び前記第
４の第２導電型ＭＯＳトランジスタの他方のソース／ド
レイン端子に接続され、前記第３の第１導電型ＭＯＳト
ランジスタのゲート端子は前記第１の第１導電型ＭＯＳ
トランジスタ及び前記第２の第１導電型ＭＯＳトランジ
スタの他方のソース／ドレイン端子に接続され、前記第
３の第１導電型ＭＯＳトランジスタの他方のソース／ド
レイン端子は前記第３の第２導電型ＭＯＳトランジスタ
及び前記第４の第２導電型ＭＯＳトランジスタの他方の
ソース／ドレイン端子に接続され、 前記第３の第２導電型ＭＯＳトランジスタのゲート端子
が接続される第１のデータ入力端子と、 前記第１の第１導電型ＭＯＳトランジスタ及び前記第１
の第２導電型ＭＯＳトランジスタのゲート端子が接続さ
れる第２のデータ入力端子と、 前記第２の第２導電型ＭＯＳトランジスタのゲート端子
が接続される第１のモード制御入力端子と、 前記第４の第２導電型ＭＯＳトランジスタのゲート端子
が接続される第２のモード制御入力端子とを備えること
を特徴とする集積回路装置。 - 【請求項６】 ＣＭＯＳ型レベル変換回路を備える集積
回路装置において、 第１の第１導電型ＭＯＳトランジスタ及び第２の第１導
電型ＭＯＳトランジスタの他方のソース／ドレイン端子
及び第１の第２導電型ＭＯＳトランジスタの一方のソー
ス／ドレイン端子に接続される出力端子を設ける請求項
５記載のＣＭＯＳ型レベル変換回路を備えることを特徴
とする集積回路装置。 - 【請求項７】 ＣＭＯＳ型レベル変換回路を備える集積
回路装置において、 第３の第１導電型ＭＯＳトランジスタの他方のソース／
ドレイン端子及び第３の第２導電型ＭＯＳトランジスタ
及び第４の第２導電型ＭＯＳトランジスタの他方のソー
ス／ドレイン端子に接続される出力端子を設ける請求項
５記載のＣＭＯＳ型レベル変換回路を備えることを特徴
とする集積回路装置。 - 【請求項８】 一方のソース／ドレイン端子が互いに接
続され、他方のソース／ドレイン端子及びバックゲート
端子が電気的に接続されている第１導電型ＭＯＳトラン
ジスタ及び第２導電型ＭＯＳトランジスタからなるトラ
イステートドライバ回路を設ける集積回路装置におい
て、 前記トライステートドライバ回路の前記第１導電型ＭＯ
Ｓトランジスタ及び前記第２導電型ＭＯＳトランジスタ
の各々のゲート端子に請求項５記載のＣＭＯＳ型レベル
変換回路が電気的に接続されることを特徴とする集積回
路装置。 - 【請求項９】 一方のソース／ドレイン端子が互いに接
続され、他方のソース／ドレイン端子及びバックゲート
端子が電気的に接続されている第１導電型ＭＯＳトラン
ジスタ及び第２導電型ＭＯＳトランジスタからなるトラ
イステートドライバ回路を設ける集積回路装置におい
て、 前記トライステートドライバ回路の前記第１導電型ＭＯ
Ｓトランジスタのゲート端子に請求項６記載のＣＭＯＳ
型レベル変換回路の出力端子が接続され、前記トライス
テートドライバ回路の前記第２導電型ＭＯＳトランジス
タのゲート端子に請求項７記載のＣＭＯＳ型レベル変換
回路の出力端子が接続されることを特徴とする集積回路
装置。
Priority Applications (1)
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|---|---|---|---|
| JP29536098A JP4033984B2 (ja) | 1998-06-09 | 1998-10-16 | 集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-160714 | 1998-06-09 | ||
| JP16071498 | 1998-06-09 | ||
| JP29536098A JP4033984B2 (ja) | 1998-06-09 | 1998-10-16 | 集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000068815A true JP2000068815A (ja) | 2000-03-03 |
| JP4033984B2 JP4033984B2 (ja) | 2008-01-16 |
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Family Applications (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031625A (ja) * | 2004-07-21 | 2006-02-02 | Toshiba Corp | 情報処理装置および省電力制御方法 |
| JP2006310898A (ja) * | 2005-04-26 | 2006-11-09 | Fuji Electric Device Technology Co Ltd | ドライブ回路 |
| JP7438995B2 (ja) | 2020-08-07 | 2024-02-27 | 株式会社東芝 | 半導体装置 |
-
1998
- 1998-10-16 JP JP29536098A patent/JP4033984B2/ja not_active Expired - Fee Related
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| JP4599106B2 (ja) * | 2004-07-21 | 2010-12-15 | 株式会社東芝 | 情報処理装置 |
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