JP5574461B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP5574461B2 JP5574461B2 JP2013088291A JP2013088291A JP5574461B2 JP 5574461 B2 JP5574461 B2 JP 5574461B2 JP 2013088291 A JP2013088291 A JP 2013088291A JP 2013088291 A JP2013088291 A JP 2013088291A JP 5574461 B2 JP5574461 B2 JP 5574461B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- power supply
- block
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Power Sources (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
11,12,13 回路ブロック
21 電源端子
22 電源ライン
23 電源スイッチ
30 ブロック間インタフェース回路
31 信号ゲート手段
32 記憶手段
33 信号比較回路
40 ブロック間信号制御回路
50 外部電源装置
60A,60B,60C 電源ライン領域
110 メイン電源領域
120 サブ電源領域
130 I/O電源領域
Claims (12)
- 電源配線と、
データ信号を出力する第1の回路ブロックと、
前記電源配線から前記第1の回路ブロックへ、電源電圧を供給するか遮断するかを制御する電源スイッチと、
ブロック間インタフェース回路と、
前記データ信号が前記ブロック間インタフェース回路を介して入力される第2の回路ブロックと、
前記第1の回路ブロックへの電源の遮断を制御する第1の要求信号および前記第1の回路ブロックへの電源の投入を制御する第2の要求信号が入力され、前記ブロック間インタフェース回路へ第1の制御信号を出力する制御回路とを備え、
前記ブロック間インタフェース回路は、前記データ信号の状態を記憶するための記憶手段と、前記第1の回路ブロックから前記データ信号を供給するか遮断するかを制御する信号ゲート手段とを有し、
前記制御回路は、前記第1の要求信号および前記第2の要求信号に基づき前記第1の制御信号により前記信号ゲート手段を制御する半導体集積回路。 - 前記制御回路は、前記第1の制御信号により、前記電源スイッチが、前記電源配線から前記第1の回路ブロックへの電源電圧を遮断する前に、前記データ信号の状態を前記記憶手段に記憶するよう制御を行うことを特徴とする請求項1に記載の半導体集積回路。
- 前記第1の回路ブロックが前記第1の要求信号を出力することを特徴とする請求項1に記載の半導体集積回路。
- 前記第1の回路の動作は、前記電源配線から前記第1の回路ブロックへの電源電圧の供給が前記電源スイッチにより遮断されることにより停止されることを特徴とする請求項1に記載の半導体集積回路。
- 前記記憶手段はフリップフロップ回路であることを特徴とする請求項1に記載の半導体集積回路。
- 前記信号ゲート手段はMOSFETにより構成されることを特徴とする請求項1に記載の半導体集積回路。
- 電源配線と、
データ信号を出力する第1の回路ブロックと、
前記電源配線から前記第1の回路ブロックへ電源電圧を供給するか遮断するかを制御する第1のスイッチと、
前記データ信号の状態を記憶するための記憶手段と、
前記第1の回路ブロックから前記記憶手段へ前記データ信号を供給するか遮断するかを制御する第2のスイッチと、
前記記憶手段に記憶された前記データ信号が入力される第2の回路ブロックと、
前記第1の回路ブロックへの電源の遮断を制御する第1の要求信号および前記第1の回路ブロックへの電源の投入を制御する第2の要求信号に基づき、前記第1のスイッチを制御するための第1の制御信号と前記第2のスイッチを制御するための第2の制御信号とを出力する制御回路と、を備える半導体集積回路。 - 前記制御回路は、前記第1の制御信号および前記第2の制御信号により、前記第1のスイッチが、前記電源配線から前記第1の回路ブロックへの電源電圧を遮断する前に、前記データ信号の状態を前記記憶手段に記憶するよう制御を行うことを特徴とする請求項7に記載の半導体集積回路。
- 前記第1の回路ブロックは、前記制御回路が第1の制御信号を出力するための要求信号を出力することを特徴とする請求項7に記載の半導体集積回路。
- 前記第1の回路の動作は、前記電源配線から前記第1の回路ブロックへの電源電圧の供給が前記第1のスイッチにより遮断されることにより停止されることを特徴とする請求項7に記載の半導体集積回路。
- 前記記憶手段はフリップフロップ回路であることを特徴とする請求項7に記載の半導体集積回路。
- 前記第2のスイッチはMOSFETにより構成されることを特徴とする請求項7に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013088291A JP5574461B2 (ja) | 2013-04-19 | 2013-04-19 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013088291A JP5574461B2 (ja) | 2013-04-19 | 2013-04-19 | 半導体集積回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011276977A Division JP5408743B2 (ja) | 2011-12-19 | 2011-12-19 | 携帯電話 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014050048A Division JP5704669B2 (ja) | 2014-03-13 | 2014-03-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013192239A JP2013192239A (ja) | 2013-09-26 |
JP5574461B2 true JP5574461B2 (ja) | 2014-08-20 |
Family
ID=49392010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013088291A Expired - Fee Related JP5574461B2 (ja) | 2013-04-19 | 2013-04-19 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5574461B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6158154B2 (ja) | 2014-09-19 | 2017-07-05 | 株式会社東芝 | プロセッサシステム、メモリ制御回路およびメモリシステム |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0529551A (ja) * | 1991-07-19 | 1993-02-05 | Fujitsu Ltd | 半導体集積回路 |
JP3233318B2 (ja) * | 1993-11-10 | 2001-11-26 | 日本電信電話株式会社 | 論理回路 |
JPH11112297A (ja) * | 1997-10-06 | 1999-04-23 | Nec Corp | ラッチ回路及びこのラッチ回路を有する半導体集積回路 |
JP3080062B2 (ja) * | 1998-04-06 | 2000-08-21 | 日本電気株式会社 | 半導体集積回路 |
JP3499748B2 (ja) * | 1998-06-12 | 2004-02-23 | Necエレクトロニクス株式会社 | 順序回路 |
-
2013
- 2013-04-19 JP JP2013088291A patent/JP5574461B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013192239A (ja) | 2013-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4974202B2 (ja) | 半導体集積回路 | |
JP4621113B2 (ja) | 半導体集積回路装置 | |
US9785211B2 (en) | Independent power collapse methodology | |
TWI546656B (zh) | 電源控制電路 | |
JP4713901B2 (ja) | 半導体集積回路装置 | |
US7882376B2 (en) | Power control for a core circuit area of a semiconductor integrated circuit device | |
US9310878B2 (en) | Power gated and voltage biased memory circuit for reducing power | |
JP2005011166A (ja) | 情報処理装置 | |
JP2005157620A (ja) | 半導体集積回路 | |
JP5574461B2 (ja) | 半導体集積回路 | |
JP5408743B2 (ja) | 携帯電話 | |
JP5704669B2 (ja) | 半導体装置 | |
JP4820632B2 (ja) | 半導体集積回路装置及び情報システム | |
TW201426273A (zh) | 主機板及其電源管理方法 | |
US10566972B1 (en) | Analog switches immune to power sequence | |
JP2006201856A (ja) | 半導体集積回路 | |
JP2023149269A (ja) | 半導体集積回路 | |
JP2022548483A (ja) | 低オーバーヘッド広帯域幅再構成可能な相互接続装置及び方法 | |
JP2009187585A (ja) | スタンバイモードからの復帰処理方法 | |
JP2009177287A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140110 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140116 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140313 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140403 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140526 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140626 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140626 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5574461 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |