KR20190061853A - 반도체 장치 및 그의 동작 방법 - Google Patents

반도체 장치 및 그의 동작 방법 Download PDF

Info

Publication number
KR20190061853A
KR20190061853A KR1020170160650A KR20170160650A KR20190061853A KR 20190061853 A KR20190061853 A KR 20190061853A KR 1020170160650 A KR1020170160650 A KR 1020170160650A KR 20170160650 A KR20170160650 A KR 20170160650A KR 20190061853 A KR20190061853 A KR 20190061853A
Authority
KR
South Korea
Prior art keywords
mode
signal
voltage terminal
circuit
voltage
Prior art date
Application number
KR1020170160650A
Other languages
English (en)
Inventor
김웅래
이태용
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170160650A priority Critical patent/KR20190061853A/ko
Priority to US16/033,816 priority patent/US10530341B2/en
Priority to TW107129771A priority patent/TWI774833B/zh
Priority to CN201811285760.6A priority patent/CN110022143B/zh
Publication of KR20190061853A publication Critical patent/KR20190061853A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0054—Gating switches, e.g. pass gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는 제1 및 제2 전압단에 접속되며, 상기 제1 및 제2 전압단을 통해 제1 및 제2 전압을 공급받는 제1 내부 회로; 상기 제1 및 제2 전압단에 접속되며, 상기 제1 및 제2 전압을 공급받는 제2 내부 회로; 상기 제1 및 제2 전압단 중 적어도 하나의 전압단과 상기 제1 내부 회로 사이에 접속되며, 제1 모드신호에 기초하여 제1 모드시 상기 제1 및 제2 전압 중 적어도 하나의 전압을 차단하기 위한 제1 파워 게이팅 회로; 상기 제1 및 제2 전압단 중 적어도 하나의 전압단과 상기 제2 내부 회로 사이에 접속되며, 통합 모드신호에 기초하여 상기 제1 모드 및 제2 모드시 상기 제1 및 제2 전압 중 적어도 하나의 전압을 차단하기 위한 제2 파워 게이팅 회로; 및 적어도 하나의 커맨드 신호에 기초하여 상기 제1 및 제2 제어신호를 생성하기 위한 제어 회로를 포함한다.

Description

반도체 장치 및 그의 동작 방법{SEMICONDUCTOR DEVICE AND METHOD OF OPERATING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치 및 그의 동작 방법에 관한 것이다.
일반적으로, 반도체 장치는 전력 소모를 최소화하기 위해 파워 게이팅 회로를 포함한다. 상기 파워 게이팅 회로는 상기 반도체 장치가 불필요한 전력 소모가 발생할 수 있는 모드에 진입할 때 상기 반도체 장치의 내부 회로와 전원전압의 공급단 사이를 전기적으로 차단함으로써 전력 소모를 줄일 수 있다.
본 발명의 실시예는 파워 게이팅(power gating)과 관련된 파워 다운(power down) 모드 및 딥 슬립(deep sleep) 모드를 모두 지원할 수 있는 반도체 장치 및 그의 동작 방법을 제공한다.
또한, 본 발명의 실시예는 커맨드/어드레스 신호의 개수가 제한되더라도 상기 딥 슬립 모드와 상기 파워 다운 모드를 모두 지원할 수 있는 반도체 장치 및 그의 동작 방법을 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는, 제1 및 제2 전압단에 접속되며, 상기 제1 및 제2 전압단을 통해 제1 및 제2 전압을 공급받는 제1 내부 회로; 상기 제1 및 제2 전압단에 접속되며, 상기 제1 및 제2 전압을 공급받는 제2 내부 회로; 상기 제1 및 제2 전압단 중 적어도 하나의 전압단과 상기 제1 내부 회로 사이에 접속되며, 제1 모드신호에 기초하여 제1 모드시 상기 제1 및 제2 전압 중 적어도 하나의 전압을 차단하기 위한 제1 파워 게이팅 회로; 상기 제1 및 제2 전압단 중 적어도 하나의 전압단과 상기 제2 내부 회로 사이에 접속되며, 통합 모드신호에 기초하여 상기 제1 모드 및 제2 모드시 상기 제1 및 제2 전압 중 적어도 하나의 전압을 차단하기 위한 제2 파워 게이팅 회로; 및 적어도 하나의 커맨드 신호에 기초하여 상기 제1 및 제2 제어신호를 생성하기 위한 제어 회로를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치의 동작 방법은, 적어도 하나의 커맨드 신호에 기초하여 제1 모드에 진입하면, 제1 전압단과 제1 내부 회로 사이를 전기적으로 차단하고 상기 제1 전압단과 제2 내부 회로 사이를 전기적으로 차단하는 단계; 상기 적어도 하나의 커맨드 신호 중 제1 커맨드 신호의 제1 토글링에 따라 상기 제1 모드에서 탈출하고 제2 모드에 진입하면, 상기 제1 전압단과 상기 제1 내부 회로 사이를 전기적으로 접속하고 상기 제1 전압단과 상기 제2 내부 회로가 전기적으로 차단된 상태를 유지하는 단계; 및 상기 제1 커맨드 신호의 제2 토글링에 따라 상기 제2 모드에서 탈출하면, 상기 제1 전압단과 상기 제1 내부 회로가 전기적으로 접속된 상태를 유지하고 상기 제1 전압단과 상기 제2 내부 회로 사이를 전기적으로 접속하는 단계를 포함할 수 있다.
본 발명의 실시예는 파워 게이팅(power gating)과 관련된 파워 다운(power down) 모드 및 딥 슬립(deep sleep) 모드를 모두 지원함으로써 전력 소모를 최소화할 수 있다.
또한, 본 발명의 실시예는 커맨드/어드레스 신호의 개수가 제한되더라도 상기 딥 슬립 모드와 상기 파워 다운 모드를 모두 지원할 수 있으므로 상기 커맨드/어드레스 신호의 개수 제한에 따른 면적 감소 및 설계 복잡성을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 2는 도 1에 도시된 제어 회로의 일예를 보인 구성도이다.
도 3은 도 2에 도시된 통합 모드 제어부의 일예를 보인 구성도이다.
도 4는 도 1에 도시된 반도체 장치의 동작 방법을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 장치의 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 전원전압(VDD)의 공급단, 제1 고전압(VDD_internal1)의 공급단, 제2 고전압(VDD_internal2)의 공급단, 제3 고전압(VDD_internal3)의 공급단, 접지전압(VSS)의 공급단, 저전압(VSS_internal)의 공급단, 제1 내부 회로(111), 제2 내부 회로(113), 제3 내부 회로(115), 제1 파워 게이팅(power gating) 회로(121), 제2 파워 게이팅 회로(123), 제3 파워 게이팅 회로(125), 제4 파워 게이팅 회로(127), 제1 버퍼회로(130), 제2 버퍼회로(140), 제어회로(150), 및 버퍼 인에이블회로(160)를 포함할 수 있다.
전원전압(VDD)의 공급단은 패드(도면에 미도시)를 통해 외부로부터 전원전압(VDD)을 인가받을 수 있다.
제1 고전압(VDD_internal1)의 공급단은 전원전압(VDD)과 유사한 전압레벨을 가지는 제1 고전압(VDD_internal1)을 제1 파워 게이팅 회로(121)를 통해 인가받거나 또는 제1 파워 게이팅 회로(121)에 의해 플로팅(floating)될 수 있다.
제2 고전압(VDD_internal2)의 공급단은 전원전압(VDD)과 유사한 전압레벨을 가지는 제2 고전압(VDD_internal2)을 제2 파워 게이팅 회로(123)를 통해 인가받거나 또는 제2 파워 게이팅 회로(123)에 의해 플로팅될 수 있다.
제3 고전압(VDD_internal3)의 공급단은 전원전압(VDD)과 유사한 전압레벨을 가지는 제3 고전압(VDD_internal3)을 제3 파워 게이팅 회로(125)를 통해 인가받거나 또는 제3 파워 게이팅 회로(125)에 의해 플로팅될 수 있다.
접지전압(VSS)의 공급단은 패드(도면에 미도시)를 통해 외부로부터 접지전압(VSS)을 인가받을 수 있다.
저전압(VSS_internal)의 공급단은 접지전압(VSS)과 유사한 전압레벨을 가지는 저전압(VSS_internal)을 제4 파워 게이팅 회로(127)를 통해 인가받거나 또는 제4 파워 게이팅 회로(127)에 의해 플로팅될 수 있다.
제1 내부 회로(111)는 제1 고전압(VDD_internal1)의 공급단과 접지전압(VSS)의 공급단에 접속될 수 있다. 다시 말해, 제1 내부 회로(111)는 제1 파워 게이팅 회로(121)를 매개하여 전원전압(VDD)의 공급단에 간접적으로 접속될 수 있고, 접지전압(VSS)의 공급단에 직접적으로 접속될 수 있다. 제1 내부 회로(111)는 제1 고전압(VDD_internal1)과 접지전압(VSS)을 공급받고 예정된 동작을 수행할 수 있다. 예컨대, 제1 내부 회로(111)는 제1 고전압(VDD_internal1)의 공급단과 접지전압(VSS)의 공급단 사이에 접속된 복수의 로직부(LGC00 ~ LGC0X)를 포함할 수 있다.
제2 내부 회로(113)는 제2 고전압(VDD_internal2)의 공급단과 접지전압(VSS)의 공급단에 접속될 수 있다. 다시 말해, 제2 내부 회로(113)는 제2 파워 게이팅 회로(123)를 매개하여 전원전압(VDD)의 공급단에 간접적으로 접속될 수 있고, 접지전압(VSS)의 공급단에 직접적으로 접속될 수 있다. 제2 내부 회로(113)는 제2 고전압(VDD_internal2)과 접지전압(VSS)을 공급받고 예정된 동작을 수행할 수 있다. 예컨대, 제2 내부 회로(113)는 제2 고전압(VDD_internal2)의 공급단과 접지전압(VSS)의 공급단 사이에 접속된 복수의 로직부(LGC10 ~ LGC1Y)를 포함할 수 있다.
제3 내부 회로(115)는 전원전압(VDD)의 공급단, 제3 고전압(VDD_internal3)의 공급단, 접지전압(VSS)의 공급단, 및 저전압(VSS_internal)의 공급단에 접속될 수 있다. 제3 내부 회로(115)는 전원전압(VDD), 제3 고전압(VDD_internal3), 접지전압(VSS), 및 저전압(VSS_internal)을 공급받고 예정된 동작을 수행할 수 있다. 예컨대, 제3 내부 회로(115)는 복수의 제1 로직부(LGC20 ~ LGC2Z-1), 및 복수의 제2 로직부(LGC21 ~ LGC2Z)를 포함할 수 있다. 복수의 제1 로직부(LGC20 ~ LGC2Z-1)는 전원전압(VDD)의 공급단과 저전압(VSS_internal)의 공급단 사이에 접속될 수 있다. 복수의 제2 로직부(LGC21 ~ LGC2Z)는 제3 고전압(VDD_internal3)의 공급단과 접지전압(VSS)의 공급단 사이에 접속될 수 있다.
제1 파워 게이팅 회로(121)는 전원전압(VDD)의 공급단과 제1 고전압(VDD_internal1)의 공급단 사이에 접속될 수 있다. 제1 파워 게이팅 회로(121)는 제1 모드신호(DSE)에 기초하여 딥 슬립(deep sleep) 모드시 전원전압(VDD)의 공급단과 제1 고전압(VDD_internal1)의 공급단 사이를 전기적으로 차단할 수 있다. 즉, 제1 파워 게이팅 회로(121)는 상기 딥 슬립 모드시 제1 내부 회로(111)로 공급되는 전원전압(VDD)을 차단할 수 있다. 예컨대, 제1 파워 게이팅 회로(121)는 스위칭 소자를 포함할 수 있다. 상기 스위칭 소자는 제1 모드신호(DSE)를 게이트로 입력받고 전원전압(VDD)의 공급단과 제1 고전압(VDD_internal1)의 공급단 사이에 소오스와 드레인이 접속된 PMOS 트랜지스터를 포함할 수 있다.
제2 파워 게이팅 회로(123)는 전원전압(VDD)의 공급단과 제2 고전압(VDD_internal2)의 공급단 사이에 접속될 수 있다. 제2 파워 게이팅 회로(123)는 반전 통합 모드신호(/DCKE4)에 기초하여 상기 딥 슬립 모드 및 파워 다운(power down) 모드시 전원전압(VDD)의 공급단과 제2 고전압(VDD_internal2)의 공급단 사이를 전기적으로 차단할 수 있다. 즉, 제2 파워 게이팅 회로(123)는 상기 딥 슬립 모드 및 상기 파워 다운 모드시 제2 내부 회로(113)로 공급되는 전원전압(VDD)을 차단할 수 있다. 예컨대, 제2 파워 게이팅 회로(123)는 스위칭 소자를 포함할 수 있다. 상기 스위칭 소자는 반전 통합 모드신호(/DCKE4)를 게이트로 입력받고 전원전압(VDD)의 공급단과 제2 고전압(VDD_internal2)의 공급단 사이에 소오스와 드레인이 접속된 PMOS 트랜지스터를 포함할 수 있다.
제3 파워 게이팅 회로(125)는 전원전압(VDD)의 공급단과 제3 고전압(VDD_internal3)의 공급단 사이에 접속될 수 있다. 제3 파워 게이팅 회로(125)는 반전 통합 모드신호(/DCKE4)에 기초하여 상기 딥 슬립 모드 및 상기 파워 다운 모드시 전원전압(VDD)의 공급단과 제3 고전압(VDD_internal3)의 공급단 사이를 전기적으로 차단할 수 있다. 즉, 제3 파워 게이팅 회로(125)는 상기 딥 슬립 모드 및 상기 파워 다운 모드시 제3 내부 회로(115)로 공급되는 전원전압(VDD)을 차단할 수 있다. 예컨대, 제3 파워 게이팅 회로(125)는 스위칭 소자를 포함할 수 있다. 상기 스위칭 소자는 반전 통합 모드신호(/DCKE4)를 게이트로 입력받고 전원전압(VDD)의 공급단과 제3 고전압(VDD_internal3)의 공급단 사이에 소오스와 드레인이 접속된 PMOS 트랜지스터를 포함할 수 있다.
제4 파워 게이팅 회로(127)는 접지전압(VSS)의 공급단과 저전압(VSS_internal)의 공급단 사이에 접속될 수 있다. 제4 파워 게이팅 회로(127)는 통합 모드신호(DCKE4)에 기초하여 상기 딥 슬립 모드 및 상기 파워 다운 모드시 접지전압(VSS)의 공급단과 저전압(VSS_internal)의 공급단 사이를 전기적으로 차단할 수 있다. 즉, 제4 파워 게이팅 회로(127)는 상기 딥 슬립 모드 및 상기 파워 다운 모드시 제3 내부 회로(115)로 공급되는 접지전압(VSS)을 차단할 수 있다. 예컨대, 제4 파워 게이팅 회로(127)는 스위칭 소자를 포함할 수 있다. 상기 스위칭 소자는 통합 모드신호(DCKE4)를 게이트로 입력받고 접지전압(VSS)의 공급단과 저전압(VSS_internal)의 공급단 사이에 소오스와 드레인이 접속된 NMOS 트랜지스터를 포함할 수 있다.
제1 버퍼회로(130)는 제1 외부 커맨드 신호(CS)를 버퍼링하여 제1 내부 커맨드 신호(ICS)를 생성할 수 있다. 제1 외부 커맨드 신호(CS)는 칩 선택(chip select) 신호를 포함할 수 있다. 제1 버퍼회로(130)는 별도의 제어 없이 항시 인에이블될 수 있다.
제2 버퍼회로(140)는 복수의 제2 외부 커맨드 신호(CA<0:6>)를 버퍼링하여 복수의 제2 내부 커맨드 신호(ICA<0:6>)를 생성할 수 있다. 복수의 제2 외부 커맨드 신호(CA<0:6>)는 커맨드 신호와 어드레스 신호를 포함할 수 있다. 제2 버퍼회로(140)는 버퍼 인에이블 신호(EN)에 기초하여 인에이블되거나 또는 디스에이블될 수 있다. 예컨대, 제2 버퍼회로(140)는 상기 딥 슬립 모드와 상기 파워 다운 모드시 디스에이블될 수 있다.
제어 회로(150)는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 제1 모드신호(DSE)와 통합 모드신호(DCKE4)와 반전 통합 모드신호(/DCKE4)를 생성할 수 있다. 예컨대, 제어 회로(150)는 상기 딥 슬립 모드시 제1 모드신호(DSE)와 통합 모드신호(DCKE4)와 반전 통합 모드신호(/DCKE4)를 활성화할 수 있다. 그리고, 제어 회로(150)는 상기 파워 다운 모드시 제1 모드신호(DSE)를 비활성화하고 통합 모드신호(DCKE4)와 반전 통합 모드신호(/DCKE4)를 활성화할 수 있다.
버퍼 인에이블 회로(160)는 통합 모드신호(DCKE4)에 기초하여 버퍼 인에이블 신호(EN)를 생성할 수 있다. 예컨대, 버퍼 인에이블 회로(160)는 통합 모드신호(DCKE4)가 활성화된 경우에 버퍼 인에이블 신호(EN)를 비활성화할 수 있고, 통합 모드신호(DCKE4)가 비활성화된 경우에 버퍼 인에이블 신호(EN)를 활성화할 수 있다.
도 2에는 도 1에 도시된 제어 회로(150)의 일예를 보인 구성도가 도시되어 있다.
도 2를 참조하면, 제어 회로(150)는 커맨드 디코딩부(151), 및 통합 모드 제어부(153)를 포함할 수 있다.
커맨드 디코딩부(151)는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)와 제1 모드 종료신호(DSE_RESET)와 제2 모드 시작신호(PDE_SET)와 제2 모드 종료신호(PDE_RESET)에 기초하여, 상기 딥 슬립 모드에 대응하는 제1 모드신호(DSE)와 상기 파워 다운 모드에 대응하는 제2 모드신호(PDE)를 생성할 수 있다. 예컨대, 커맨드 디코딩부(151)는 다음의 '표 1'에 기초하여 제1 모드신호(DSE)와 제2 모드신호(PDE)를 생성할 수 있다.
Figure pat00001
상기의 '표 1'에 나타난 바와 같이, 상기 제1 딥 슬립 모드는 특정 모드에 진입한 후 옵션 모드(DSM)로써 진입 및 탈출할 수 있다. 예컨대, 상기 특정 모드는 셀프 리프레쉬 모드를 포함할 수 있다. 이는 제한적인 개수의 신호들(CS, CA<0:6>)을 이용함에 따라 디코딩 결과의 경우의 수 또한 제한적이기 때문에, 상기 제1 딥 슬립 모드는 독립적으로 제어되지 못하고 옵션 모드(DSM)로써 종속적으로 제어될 수 있다. 이러한 경우, 커맨드 디코딩부(151)는 먼저 입력된 제1 내부 커맨드 신호(ICS) 및 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 상기 셀프 리프레쉬 모드에 대응하는 리프레쉬 모드신호(도면에 미도시)를 활성화한 다음, 연속해서 입력된 제1 내부 커맨드 신호(ICS) 및 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 제1 모드신호(DSE)를 활성화할 수 있다. 한편, 커맨드 디코딩부(151)는 제1 모드 종료신호(DSE_RESET)에 기초하여 제1 모드신호(DSE)를 비활성화할 수 있다.
상기의 '표 1'에 나타난 바와 같이, 상기 파워 다운 모드는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 진입 및 탈출할 수 있다. 즉, 상기 파워 다운 모드는 독립적으로 제어될 수 있다. 이러한 경우, 커맨드 디코딩부(151)는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 상기 파워 다운 모드에 대응하는 제2 모드신호(PDE)를 활성화 및 비활성화할 수 있다. 또는, 상기 파워 다운 모드는 특정 모드(예:상기 셀프 리프레쉬 모드)에 진입한 후 옵션 모드(PDM)로써 진입 및 탈출할 수 있다. 즉, 상기 파워 다운 모드는 옵션 모드(PDM)로써 종속적으로 제어될 수도 있다. 이러한 경우, 커맨드 디코딩부(151)는 먼저 입력된 제1 내부 커맨드 신호(ICS) 및 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 상기 리프레쉬 모드신호(도면에 미도시)를 활성화한 다음, 연속해서 입력된 제1 내부 커맨드 신호(ICS) 및 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 제2 모드신호(PDE)를 활성화할 수 있다. 한편, 커맨드 디코딩부(151)는 제2 모드 종료신호(PDE_RESET)에 기초하여 제2 모드신호(PDE)를 비활성화할 수 있다. 또는, 상기 파워 다운 모드는 상기 딥 슬립 모드에 연동되어(즉, 후속되어) 진입 및 탈출할 수 있다. 이러한 경우, 커맨드 디코딩부(151)는 제2 모드 시작신호(PDE_SET)에 기초하여 제2 모드신호(PDE)를 활성화할 수 있고, 제2 모드 종료신호(PDE_RESET)에 기초하여 제2 모드신호(PDE)를 비활성화할 수 있다.
통합 모드 제어부(153)는 제1 내부 커맨드 신호(ICS)와 제1 모드신호(DSE)와 제2 모드신호(PDE)에 기초하여 통합 모드신호(DCKE4)와 반전 통합 모드신호(/DCKE4)와 제1 모드 종료신호(DSE_RESET)와 제2 모드 시작신호(PDE_SET)와 제2 모드 종료신호(PDE_RESET)를 생성할 수 있다. 예컨대, 통합 모드 제어부(153)는 통합 모드신호(CKE4)를 활성화한 경우 제1 내부 커맨드 신호(ICS)의 토글링 횟수에 따라 제1 모드 종료신호(DSE_RESET)의 활성화 시점, 제2 모드 시작신호(PDE_SET)의 활성화 시점, 제2 모드 종료신호(PDE_RESET)의 활성화 시점, 및 통합 모드신호(DCKE4)의 비활성화 시점을 결정할 수 있다.
도 3에는 도 2에 도시된 통합 모드 제어부(153)의 일예를 보인 구성도가 도시되어 있다.
도 3을 참조하면, 통합 모드 제어부(153)는 모드 인에이블 블록(153_1), 통합 모드신호 생성블록(153_2), 제1 지연 블록(153_3), 반전 블록(153_4), 검출 블록(153_5), 모드 상태 판단 블록(153_6), 및 제2 지연 블록(153_7)을 포함할 수 있다.
모드 인에이블 블록(153_1)은 제1 모드신호(DSE)와 제2 모드신호(PDE)에 기초하여 모드 인에이블신호(PD_EN)를 생성할 수 있다. 예컨대, 모드 인에이블 블록(153_1)은 논리 합 게이트(OR gate)를 포함할 수 있다.
통합 모드신호 생성 블록(153_2)은 모드 인에이블 신호(PD_EN)와 토글링 검출신호(TGL_DET)와 지연된 모드 상태신호(DPDE_STATE)에 기초하여 통합 모드 출력신호(CKE4)를 생성할 수 있다. 예컨대, 통합 모드신호 생성 블록(153_2)은 모드 인에이블 신호(PD_EN)에 기초하여 통합 모드 출력신호(CKE4)를 활성화할 수 있고, 토글링 검출신호(TGL_DET)와 지연된 모드 상태신호(DPDE_STATE)에 기초하여 통합 모드 출력신호(CKE4)를 비활성화할 수 있다. 이때, 통합 모드신호 생성 블록(153_2)은 지연된 모드 상태신호(DPDE_STATE)가 활성화된 경우 토글링 검출신호(TGL_DET)에 기초하여 통합 모드 출력신호(CKE4)를 비활성화할 수 있고, 지연된 모드 상태신호(DPDE_STATE)가 비활성화된 경우 토글링 검출신호(TGL_DET)에 상관없이 통합 모드 출력신호(CKE4)를 지속적으로 활성화할 수 있다.
제1 지연 블록(153_3)은 통합 모드 출력신호(CKE4)를 제1 지연시간만큼 지연시켜 통합 모드신호(DCKE4)를 생성할 수 있다. 제1 지연 블록(153_3)은 검출 블록(153_5), 모드 상태 판단 블록(153_6), 및 버퍼 인에이블 회로(160)의 동작 마진을 확보하기 위한 구성일 수 있다. 그러나, 제1 지연 블록(153_3)은 반드시 필요한 구성은 아니다.
반전 블록(153_4)은 통합 모드신호(DCKE4)를 반전하여 반전 통합 모드신호(/DCKE4)를 생성할 수 있다. 예컨대, 반전 블록(153_4)은 인버터를 포함할 수 있다.
검출 블록(153_5)은 통합 모드신호(DCKE4)와 제1 모드신호(DSE)와 제1 내부 커맨드 신호(ICS)에 기초하여 제1 내부 커맨드 신호(ICS)에 대응하는 토글링 검출신호(TGL_DET)와 엣지 검출신호(EDG_DET)를 생성할 수 있다. 예컨대, 검출 블록(153_5)은 통합 모드신호(DCKE4)에 기초하여 인에이블될 수 있다. 그리고, 검출 블록(153_5)은 제1 모드신호(DSE)에 상관없이 제1 내부 커맨드 신호(ICS)의 토글링을 검출하여 토글링 검출신호(TGL_DET)를 생성할 수 있다. 또한, 검출 블록(160)은 제1 모드신호(DSE)가 활성화된 경우 제1 내부 커맨드 신호(ICS)의 라이징 엣지(edge) 및 폴링 엣지를 검출하여 엣지 검출신호(EDG_DET)를 생성할 수 있다.
모드 상태 판단 블록(153_6)은 통합 모드신호(DCKE4)와 제1 모드신호(DSE)와 엣지 검출신호(EDG_DET)에 기초하여 모드 상태신호(PDE_STATE)와 제1 모드 종료신호(DSE_RESET)와 제2 모드 시작신호(PDE_SET)와 제2 모드 종료신호(PDE_RESET)를 생성할 수 있다. 예컨대, 모드 상태 판단 블록(153_6)은 통합 모드신호(DCKE4)에 기초하여 인에이블될 수 있고, 제1 내부 커맨드 신호(ICS)의 첫 번째 라이징 엣지에 대응하는 엣지 검출신호(EDG_DET)에 기초하여 제2 모드 시작신호(PDE_SET)를 활성화할 수 있고, 제1 내부 커맨드 신호(ICS)의 첫 번째 폴링 엣지에 대응하는 엣지 검출신호(EDG_DET)에 기초하여 제1 모드 종료신호(DSE_RESET)와 모드 상태신호(PDE_STATE)를 활성화할 수 있고, 제1 내부 커맨드 신호(ICS)의 두 번째 폴링 엣지에 대응하는 엣지 검출신호(EDG_DET)에 기초하여 모드 상태신호(PDE_STATE)를 비활성화할 수 있다. 모드 상태신호(PDE_STATE)의 활성화 구간은 상기 파워 다운 모드에 대응할 수 있다.
제2 지연 블록(153_7)은 모드 상태신호(PDE_STATE)를 제2 지연시간만큼 지연시켜 지연된 모드 상태신호(DPDE_STATE)를 생성할 수 있다. 제2 지연 블록(153_7)은 통합 모드신호 생성블록(153_2) 및 검출 블록(153_5)의 동작 마진을 확보하기 위한 구성일 수 있다. 그러나, 제2 지연 블록(153_7)은 반드시 필요한 구성은 아니다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 도 4 내지 도 6을 참조하여 설명한다.
도 4에는 도 1에 도시된 반도체 장치(100)의 동작 방법 중 상기 딥 슬립 모드(DSM)에 진입하는 경우를 설명하기 위한 타이밍도가 도시되어 있다.
도 4를 참조하면, 상기 딥 슬립 모드(DSM)시에는 상기 파워 다운 모드가 연동될 수 있다. 즉, 상기 딥 슬립 모드(DSM)에 진입하면, 제1 내부 커맨드 신호(ICS)의 첫 번째 토글링에 대응하여 상기 딥 슬립 모드(DSM)에서 탈출하는 동시에 상기 파워 다운 모드(PDM)에 진입할 수 있고, 제1 내부 커맨드 신호(ICS)의 두 번째 토글링에 대응하여 상기 파워 다운 모드(PDM)에서 탈출할 수 있다.
먼저, 상기 딥 슬립 모드(DSM)에 따른 동작을 설명하면 다음과 같다.
상기 딥 슬립 모드(DSM)는 특정 모드(예: 상기 셀프 리프레쉬 모드(SRE))의 옵션 모드로써 진입할 수 있다. 예컨대, 제1 및 제2 버퍼회로(130, 140)는 상기 셀프 리프레쉬 모드(SRE)에 대응하는 제1 외부 커맨드 신호(CS) 및 복수의 제2 외부 커맨드 신호(CA<0:6>)를 버퍼링하여 상기 셀프 리프레쉬 모드(SRE)에 대응하는 제1 내부 커맨드 신호(ICS) 및 복수의 제2 내부 커맨드 신호(ICA<0:6>)를 생성한 다음, 상기 셀프 리프레쉬 모드(SRE)의 옵션 모드로써 상기 딥 슬립 모드(DSM)에 대응하는 제1 외부 커맨드 신호(CS) 및 복수의 제2 외부 커맨드 신호(CA<0:6>)를 버퍼링하여 상기 딥 슬립 모드(DSM)에 대응하는 제1 내부 커맨드 신호(ICS) 및 복수의 제2 내부 커맨드 신호(ICA<0:6>)를 생성할 수 있다.
제어 회로(150)는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 상기 딥 슬립 모드(DSM)에 대응하는 제1 모드신호(DSE)와 통합 모드 - 상기 딥 슬립 모드와 상기 파워 다운 모드를 포함함 - 에 대응하는 통합 모드신호(DCKE4) 및 반전 통합 모드신호(/DCKE4)를 생성할 수 있다. 예컨대, 커맨드 디코딩부(151)는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 제1 모드신호(DSE)를 활성화할 수 있고, 제1 모드 종료신호(DSE_RESET)에 기초하여 제1 모드신호(DSE)를 비활성화할 수 있다. 그리고, 통합 모드 제어부(153)는 제1 모드신호(DSE)에 기초하여 통합 모드신호(DCKE4) 및 반전 통합 모드신호(/DCKE4)를 활성화할 수 있고, 통합 모드신호(DCKE4)가 활성화된 이후 제1 내부 커맨드 신호(ICS)의 첫 번째 토글링에 따라 제2 모드 시작신호(PDE_SET)와 제1 모드 종료신호(DSE_RESET)를 순차적으로 활성화할 수 있다.
제1 파워 게이팅 회로(121)는 제1 모드신호(DSE)에 기초하여 상기 딥 슬립 모드(DSM)시 전원전압(VDD)의 공급단과 제1 고전압(VDD_internal1)의 공급단 사이를 전기적으로 차단할 수 있고, 제2 파워 게이팅 회로(123)는 반전 통합 모드신호(/DCKE4)에 기초하여 상기 딥 슬립 모드(DSM)시 전원전압(VDD)의 공급단과 제2 고전압(VDD_internal2)의 공급단 사이를 전기적으로 차단할 수 있고, 제3 파워 게이팅 회로(125)는 반전 통합 모드신호(/DCKE4)에 기초하여 상기 딥 슬립 모드(DSM)시 전원전압(VDD)의 공급단과 제3 고전압(VDD_internal3)의 공급단 사이를 전기적으로 차단할 수 있으며, 제4 파워 게이팅 회로(127)는 통합 모드신호(DCKE4)에 기초하여 상기 딥 슬립 모드(DSM)시 접지전압(VSS)의 공급단과 저전압(VSS_internal)의 공급단 사이를 전기적으로 차단할 수 있다. 따라서, 상기 딥 슬립 모드(DMS)시에는 제1 내지 제3 내부 회로(111, 113, 115)에 공급되는 전원전압(VDD)이 차단될 수 있고 제3 내부 회로(115)에 공급되는 접지전압(VSS)이 차단될 수 있다.
한편, 버퍼 인에이블 회로(160)는 통합 모드신호(DCKE4)에 기초하여 상기 딥 슬립 모드(DMS)시 버퍼 인에이블 신호(EN)를 비활성화할 수 있고, 제2 버퍼회로(140)는 버퍼 인에이블 신호(EN)에 기초하여 상기 딥 슬립 모드(DMS)시 디스에이블될 수 있다.
다음, 상기 딥 슬립 모드(DSM)에 연동되는 상기 파워 다운 모드에 따른 동작을 설명하면 다음과 같다.
상기 딥 슬립 모드(DSM)에 연동되는 경우의 상기 파워 다운 모드는 통합 모드신호(DCKE4)가 활성화되고 제1 내부 커맨드 신호(ICS)가 첫 번째 토글링할 때 진입할 수 있고 제1 내부 커맨드 신호(ICS)가 두 번째 토글링할 때 탈출할 수 있다. 예컨대, 커맨드 디코딩부(151)는 제2 모드 시작신호(PDE_SET)에 기초하여 제2 모드신호(PDE)를 활성화할 수 있고 제2 모드 종료신호(PDE_RESET)에 기초하여 제2 모드신호(PDE)를 비활성화할 수 있다.
제1 파워 게이팅 회로(121)는 제1 모드신호(DSE)에 기초하여 상기 파워 다운 모드(PDM)시 전원전압(VDD)의 공급단과 제1 고전압(VDD_internal1)의 공급단 사이를 전기적으로 접속할 수 있고, 제2 파워 게이팅 회로(123)는 반전 통합 모드신호(/DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 전원전압(VDD)의 공급단과 제2 고전압(VDD_internal2)의 공급단 사이를 전기적으로 차단할 수 있고, 제3 파워 게이팅 회로(125)는 반전 통합 모드신호(/DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 전원전압(VDD)의 공급단과 제3 고전압(VDD_internal3)의 공급단 사이를 전기적으로 차단할 수 있으며, 제4 파워 게이팅 회로(127)는 통합 모드신호(DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 접지전압(VSS)의 공급단과 저전압(VSS_internal)의 공급단 사이를 전기적으로 차단할 수 있다. 따라서, 상기 파워 다운 모드(PDM)에서, 제1 내부 회로(111)에는 전원전압(VDD)이 공급될 수 있는 반면, 제2 및 제3 내부 회로(113, 115)에는 전원전압(VDD) 및 접지전압(VSS) 중 적어도 하나의 전압의 공급이 지속적으로 차단될 수 있다.
한편, 버퍼 인에이블 회로(160)는 통합 모드신호(DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시에도 버퍼 인에이블 신호(EN)를 지속적으로 비활성화할 수 있고, 제2 버퍼회로(140)는 버퍼 인에이블 신호(EN)에 기초하여 상기 파워 다운 모드(PDM)시에도 지속적으로 디스에이블될 수 있다.
이후, 상기 파워 다운 모드에서 탈출하면, 제1 내지 제3 내부 회로(111, 113, 115)에는 전원전압(VDD) 및 접지전압(VSS)이 모두 공급될 수 있고, 제2 버퍼회로(140)는 버퍼 인에이블 신호(EN)에 기초하여 인에이블될 수 있다.
도 5 및 도 6에는 도 1에 도시된 반도체 장치(100)의 동작 방법 중 상기 파워 다운 모드(PDM)에 진입하는 경우를 설명하기 위한 타이밍도가 도시되어 있다.
먼저, 도 5를 참조하면, 반도체 장치(100)는 상기 파워 다운 모드(PDM)에 독립적으로 진입할 수 있다. 예컨대, 제1 및 제2 버퍼회로(130, 140)는 상기 파워 다운 모드(PDM)에 대응하는 제1 외부 커맨드 신호(CS) 및 복수의 제2 외부 커맨드 신호(CA<0:6>)를 버퍼링하여 상기 파워 다운 모드(PDM)에 대응하는 제1 내부 커맨드 신호(ICS) 및 복수의 제2 내부 커맨드 신호(ICA<0:6>)를 생성할 수 있다.
제어 회로(150)는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 상기 딥 슬립 모드(DSM)에 대응하는 제1 모드신호(DSE)와 상기 통합 모드에 대응하는 통합 모드신호(DCKE4) 및 반전 통합 모드신호(/DCKE4)를 생성할 수 있다. 예컨대, 커맨드 디코딩부(151)는 상기 파워 다운 모드(PDM)에 대응하는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 제2 모드신호(PDE)를 활성화할 수 있고, 제2 모드 종료신호(PDE_RESET)에 기초하여 제2 모드신호(PDE)를 비활성화할 수 있다. 이때, 커맨드 디코딩부(151)는 상기 파워 다운 모드(PDM)에 대응하는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 제1 모드신호(DSE)를 지속적으로 비활성화할 수 있다. 그리고, 통합 모드 제어부(153)는 제2 모드신호(PDE)에 기초하여 통합 모드신호(DCKE4) 및 반전 통합 모드신호(/DCKE4)를 활성화할 수 있고, 통합 모드신호(DCKE4)가 활성화된 이후 제1 내부 커맨드 신호(ICS)의 첫 번째 토글링에 따라 제2 모드 종료신호(PDE_RESET)를 활성화할 수 있다.
제1 파워 게이팅 회로(121)는 비활성화된 제1 모드신호(DSE)에 기초하여 상기 파워 다운 모드(PDM)시 전원전압(VDD)의 공급단과 제1 고전압(VDD_internal1)의 공급단 사이를 전기적으로 접속할 수 있고, 제2 파워 게이팅 회로(123)는 반전 통합 모드신호(/DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 전원전압(VDD)의 공급단과 제2 고전압(VDD_internal2)의 공급단 사이를 전기적으로 차단할 수 있고, 제3 파워 게이팅 회로(125)는 반전 통합 모드신호(/DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 전원전압(VDD)의 공급단과 제3 고전압(VDD_internal3)의 공급단 사이를 전기적으로 차단할 수 있으며, 제4 파워 게이팅 회로(127)는 통합 모드신호(DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 접지전압(VSS)의 공급단과 저전압(VSS_internal)의 공급단 사이를 전기적으로 차단할 수 있다. 따라서, 상기 파워 다운 모드(PDM)에서, 제1 내부 회로(111)에는 전원전압(VDD)이 공급될 수 있는 반면, 제2 및 제3 내부 회로(113, 115)에는 전원전압(VDD) 및 접지전압(VSS) 중 적어도 하나의 전압의 공급이 지속적으로 차단될 수 있다.
한편, 버퍼 인에이블 회로(160)는 통합 모드신호(DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 버퍼 인에이블 신호(EN)를 비활성화할 수 있고, 제2 버퍼회로(140)는 버퍼 인에이블 신호(EN)에 기초하여 상기 파워 다운 모드(PDM)시 디스에이블될 수 있다.
다음, 도 6을 참조하면, 반도체 장치(100)는 상기 파워 다운 모드(PDM)에 종속적으로 진입할 수 있다. 즉, 반도체 장치(100)는 특정 모드(예:상기 셀프 리프레쉬 모드)에 진입한 후 옵션 모드(PDM)로써 상기 파워 다운 모드(PDM)에 진입할 수 있다. 예컨대, 제1 및 제2 버퍼회로(130, 140)는 상기 셀프 리프레쉬 모드(SRE)에 대응하는 제1 외부 커맨드 신호(CS) 및 복수의 제2 외부 커맨드 신호(CA<0:6>)를 버퍼링하여 상기 셀프 리프레쉬 모드(SRE)에 대응하는 제1 내부 커맨드 신호(ICS) 및 복수의 제2 내부 커맨드 신호(ICA<0:6>)를 생성한 다음, 상기 셀프 리프레쉬 모드(SRE)의 옵션 모드로써 상기 파워 다운 모드(PDM)에 대응하는 제1 외부 커맨드 신호(CS) 및 복수의 제2 외부 커맨드 신호(CA<0:6>)를 버퍼링하여 상기 파워 다운 모드(PDM)에 대응하는 제1 내부 커맨드 신호(ICS) 및 복수의 제2 내부 커맨드 신호(ICA<0:6>)를 생성할 수 있다.
제어 회로(150)는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 상기 딥 슬립 모드(DSM)에 대응하는 제1 모드신호(DSE)와 상기 통합 모드에 대응하는 통합 모드신호(DCKE4) 및 반전 통합 모드신호(/DCKE4)를 생성할 수 있다. 예컨대, 커맨드 디코딩부(151)는 상기 파워 다운 모드(PDM)에 대응하는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 제2 모드신호(PDE)를 활성화할 수 있고, 제2 모드 종료신호(PDE_RESET)에 기초하여 제2 모드신호(PDE)를 비활성화할 수 있다. 이때, 커맨드 디코딩부(151)는 상기 파워 다운 모드(PDM)에 대응하는 제1 내부 커맨드 신호(ICS)와 복수의 제2 내부 커맨드 신호(ICA<0:6>)에 기초하여 제1 모드신호(DSE)를 지속적으로 비활성화할 수 있다. 그리고, 통합 모드 제어부(153)는 제2 모드신호(PDE)에 기초하여 통합 모드신호(DCKE4) 및 반전 통합 모드신호(/DCKE4)를 활성화할 수 있고, 통합 모드신호(DCKE4)가 활성화된 이후 제1 내부 커맨드 신호(ICS)의 첫 번째 토글링에 따라 제2 모드 종료신호(PDE_RESET)를 활성화할 수 있다.
제1 파워 게이팅 회로(121)는 비활성화된 제1 모드신호(DSE)에 기초하여 상기 파워 다운 모드(PDM)시 전원전압(VDD)의 공급단과 제1 고전압(VDD_internal1)의 공급단 사이를 전기적으로 접속할 수 있고, 제2 파워 게이팅 회로(123)는 반전 통합 모드신호(/DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 전원전압(VDD)의 공급단과 제2 고전압(VDD_internal2)의 공급단 사이를 전기적으로 차단할 수 있고, 제3 파워 게이팅 회로(125)는 반전 통합 모드신호(/DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 전원전압(VDD)의 공급단과 제3 고전압(VDD_internal3)의 공급단 사이를 전기적으로 차단할 수 있으며, 제4 파워 게이팅 회로(127)는 통합 모드신호(DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 접지전압(VSS)의 공급단과 저전압(VSS_internal)의 공급단 사이를 전기적으로 차단할 수 있다. 따라서, 상기 파워 다운 모드(PDM)에서, 제1 내부 회로(111)에는 전원전압(VDD)이 공급될 수 있는 반면, 제2 및 제3 내부 회로(113, 115)에는 전원전압(VDD) 및 접지전압(VSS) 중 적어도 하나의 전압의 공급이 지속적으로 차단될 수 있다.
한편, 버퍼 인에이블 회로(160)는 통합 모드신호(DCKE4)에 기초하여 상기 파워 다운 모드(PDM)시 버퍼 인에이블 신호(EN)를 비활성화할 수 있고, 제2 버퍼회로(140)는 버퍼 인에이블 신호(EN)에 기초하여 상기 파워 다운 모드(PDM)시 디스에이블될 수 있다.
이와 같은 본 발명의 실시예에 따르면, 딥 슬립 모드와 파워 다운 모드를 모두 지원 가능한 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 장치 111 : 제1 내부 회로
113 : 제2 내부 회로 115 : 제3 내부 회로
121 : 제1 게이팅 회로 123 : 제2 게이팅 회로
125 : 제3 게이팅 히로 127 : 제4 게이팅 회로
130 : 제1 버퍼회로 140 : 제2 버퍼회로
150 : 제어 회로 160 : 버퍼 인에이블 회로

Claims (20)

  1. 제1 및 제2 전압단에 접속되며, 상기 제1 및 제2 전압단을 통해 제1 및 제2 전압을 공급받는 제1 내부 회로;
    상기 제1 및 제2 전압단에 접속되며, 상기 제1 및 제2 전압을 공급받는 제2 내부 회로;
    상기 제1 및 제2 전압단 중 적어도 하나의 전압단과 상기 제1 내부 회로 사이에 접속되며, 제1 모드신호에 기초하여 제1 모드시 상기 제1 및 제2 전압 중 적어도 하나의 전압을 차단하기 위한 제1 파워 게이팅 회로;
    상기 제1 및 제2 전압단 중 적어도 하나의 전압단과 상기 제2 내부 회로 사이에 접속되며, 통합 모드신호에 기초하여 상기 제1 모드 및 제2 모드시 상기 제1 및 제2 전압 중 적어도 하나의 전압을 차단하기 위한 제2 파워 게이팅 회로; 및
    적어도 하나의 커맨드 신호에 기초하여 상기 모드신호 및 상기 통합 모드호를 생성하기 위한 제어 회로
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 모드는 딥 슬립(deep sleep) 모드를 포함하고, 상기 제2 모드는 파워 다운(power down) 모드를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제어 회로는,
    상기 적어도 하나의 커맨드 신호와 제1 모드 종료신호와 제2 모드 시작신호와 제2 모드 종료신호에 기초하여, 상기 제1 모드에 대응하는 상기 제1 모드신호와 상기 제2 모드에 대응하는 제2 모드신호를 생성하기 위한 커맨드 디코딩부; 및
    상기 적어도 하나의 커맨드 신호 중 제1 커맨드 신호와 상기 제1 모드신호와 상기 제2 모드신호에 기초하여 상기 통합 모드신호와 상기 제1 모드 종료신호와 상기 제2 모드 시작신호와 상기 제2 모드 종료신호를 생성하기 위한 통합 모드 제어부를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 통합 모드 제어부는 상기 통합 모드신호를 활성화한 경우 상기 제1 커맨드 신호의 토글링 횟수에 따라 상기 제1 모드 종료신호의 활성화 시점, 상기 제2 모드 시작신호의 활성화 시점, 상기 제2 모드 종료신호의 활성화 시점, 및 상기 통합 모드신호의 비활성화 시점을 결정하는 반도체 장치.
  5. 제3항에 있어서,
    상기 통합 모드 제어부는,
    상기 제1 모드신호와 상기 제2 모드신호에 기초하여 모드 인에이블신호를 생성하기 위한 모드 인에이블 블록;
    상기 모드 인에이블 신호와 토글링 검출신호와 모드 상태신호에 기초하여 상기 통합 모드신호를 생성하기 위한 통합 모드신호 생성 블록;
    상기 통합 모드신호와 상기 제1 모드신호와 상기 제1 커맨드 신호에 기초하여 상기 제1 커맨드 신호에 대응하는 상기 토글링 검출신호와 엣지 검출신호를 생성하기 위한 검출 블록; 및
    상기 통합 모드신호와 상기 제1 모드신호와 상기 엣지 검출신호에 기초하여 상기 모드 상태신호와 상기 제1 모드 종료신호와 상기 제2 모드 시작신호와 상기 제2 모드 종료신호를 생성하기 위한 모드 상태 판단 블록을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 검출 블록은 상기 통합 모드신호에 기초하여 인에이블되고, 상기 제1 모드신호에 상관없이 상기 제1 커맨드 신호의 토글링을 검출하여 상기 토글링 검출신호를 생성하고, 상기 제1 모드신호가 활성화된 경우 상기 제1 커맨드 신호의 엣지(edge)를 검출하여 상기 엣지 검출신호를 생성하는 반도체 장치.
  7. 제3항에 있어서,
    제1 외부 커맨드 신호를 버퍼링하여 상기 제1 커맨드 신호를 생성하기 위한 제1 버퍼 회로;
    버퍼 인에이블 신호에 기초하여 인에이블되고, 적어도 하나의 제2 외부 커맨드 신호를 버퍼링하여 상기 적어도 하나의 커맨드 신호 중 나머지 제2 커맨드 신호를 생성하기 위한 제2 버퍼 회로; 및
    상기 통합 모드신호에 기초하여 상기 버퍼 인에이블 신호를 생성하기 위한 버퍼 인에이블 회로를 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 버퍼 인에이블 회로는 상기 통합 모드신호가 활성화된 경우에 상기 버퍼 인에이블 신호를 비활성화하고, 상기 통합 모드신호가 비활성화된 경우에 상기 버퍼 인에이블 신호를 활성화하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 내부 회로는 제3 전압단 - 상기 제1 파워 게이팅 회로를 통해 상기 제1 전압이 공급됨 - 과 상기 제2 전압단 사이에 접속된 복수의 로직부를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 파워 게이팅 회로는 상기 제1 전압단과 상기 제3 전압단 사이에 접속된 스위칭부를 포함하며,
    상기 스위칭부는 상기 제1 모드신호 또는 상기 제1 모드신호의 반전신호에 기초하여 상기 제1 전압단과 상기 제3 전압단 사이를 전기적으로 차단하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제2 내부 회로는 제4 전압단 - 상기 제2 파워 게이팅 회로를 통해 상기 제1 전압이 공급됨 - 과 상기 제2 전압단 사이에 접속된 복수의 로직부를 포함하는 반도체 장치.
  12. 제10항에 있어서,
    상기 제2 파워 게이팅 회로는 상기 제1 전압단과 상기 제4 전압단 사이에 접속된 스위칭부를 포함하며,
    상기 스위칭부는 상기 통합 모드신호 또는 상기 통합 모드신호의 반전신호에 기초하여 상기 제1 전압단과 상기 제4 전압단 사이를 전기적으로 차단하는 반도체 장치.
  13. 제1항에 있어서,
    상기 제1 및 제2 전압단에 접속되며, 상기 제1 및 제2 전압을 공급받는 제3 내부 회로;
    상기 제1 전압단과 상기 제3 내부 회로 사이에 접속되며, 상기 통합 모드신호와 상기 통합 모드신호의 반전신호 중 어느 하나에 기초하여 상기 제1 및 제2 모드시 상기 제1 전압을 차단하기 위한 제3 파워 게이팅 회로; 및
    상기 제2 전압단과 상기 제3 내부 회로 사이에 접속되며, 상기 통합 모드신호와 상기 반전신호 중 나머지 하나에 기초하여 상기 제1 및 제2 모드시 상기 제2 전압을 차단하기 위한 제4 파워 게이팅 회로를 더 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제3 내부 회로는,
    제5 전압단 - 상기 제3 파워 게이팅 회로를 통해 상기 제1 전압이 공급됨 - 과 상기 제2 전압단 사이에 접속된 복수의 제1 로직부; 및
    제6 전압단 - 상기 제4 파워 게이팅 회로를 통해 상기 제2 전압이 공급됨 - 과 상기 제2 전압단 사이에 접속된 복수의 제2 로직부를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제3 파워 게이팅 회로는 상기 제1 전압단과 상기 제5 전압단 사이에 접속된 스위칭부를 포함하며,
    상기 스위칭부는 상기 통합 모드신호와 상기 통합 모드신호의 반전신호 중 어느 하나에 기초하여 상기 제1 전압단과 상기 제5 전압단 사이를 전기적으로 차단하는 반도체 장치.
  16. 제14항에 있어서,
    상기 제4 파워 게이팅 회로는 상기 제2 전압단과 상기 제6 전압단 사이에 접속된 스위칭부를 포함하며,
    상기 스위칭부는 상기 통합 모드신호와 상기 반전신호 중 나머지 하나에 기초하여 상기 제2 전압단과 상기 제6 전압단 사이를 전기적으로 차단하는 반도체 장치.
  17. 적어도 하나의 커맨드 신호에 기초하여 제1 모드에 진입하면, 제1 전압단과 제1 내부 회로 사이를 전기적으로 차단하고 상기 제1 전압단과 제2 내부 회로 사이를 전기적으로 차단하는 단계;
    상기 적어도 하나의 커맨드 신호 중 제1 커맨드 신호의 제1 토글링에 따라 상기 제1 모드에서 탈출하고 제2 모드에 진입하면, 상기 제1 전압단과 상기 제1 내부 회로 사이를 전기적으로 접속하고 상기 제1 전압단과 상기 제2 내부 회로가 전기적으로 차단된 상태를 유지하는 단계; 및
    상기 제1 커맨드 신호의 제2 토글링에 따라 상기 제2 모드에서 탈출하면, 상기 제1 전압단과 상기 제1 내부 회로가 전기적으로 접속된 상태를 유지하고 상기 제1 전압단과 상기 제2 내부 회로 사이를 전기적으로 접속하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 제1 커맨드 신호가 상기 제1 토글링할 때, 상기 제1 커맨드 신호의 제1 엣지에 따라 상기 제2 모드에 진입한 다음 상기 제2 커맨드 신호의 제2 엣지에 따라 상기 제1 모드에서 탈출하는 반도체 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 제1 모드는 딥 슬립(deep sleep) 모드를 포함하고, 상기 제2 모드는 파워 다운(power down) 모드를 포함하는 반도체 장치의 동작 방법.
  20. 제17항에 있어서,
    외부로부터 입력된 상기 적어도 하나의 커맨드 신호 중 상기 제1 커맨드 신호를 제외한 나머지 커맨드 신호들을 버퍼링하기 위한 버퍼회로는 상기 제1 모드에 진입할 때부터 상기 제2 모드에서 탈출할 때까지 디스에이블되는 반도체 장치의 동작 방법.
KR1020170160650A 2017-11-28 2017-11-28 반도체 장치 및 그의 동작 방법 KR20190061853A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170160650A KR20190061853A (ko) 2017-11-28 2017-11-28 반도체 장치 및 그의 동작 방법
US16/033,816 US10530341B2 (en) 2017-11-28 2018-07-12 Semiconductor device and operating method thereof
TW107129771A TWI774833B (zh) 2017-11-28 2018-08-27 半導體裝置及其操作方法
CN201811285760.6A CN110022143B (zh) 2017-11-28 2018-10-31 半导体器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170160650A KR20190061853A (ko) 2017-11-28 2017-11-28 반도체 장치 및 그의 동작 방법

Publications (1)

Publication Number Publication Date
KR20190061853A true KR20190061853A (ko) 2019-06-05

Family

ID=66632842

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170160650A KR20190061853A (ko) 2017-11-28 2017-11-28 반도체 장치 및 그의 동작 방법

Country Status (4)

Country Link
US (1) US10530341B2 (ko)
KR (1) KR20190061853A (ko)
CN (1) CN110022143B (ko)
TW (1) TWI774833B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102593954B1 (ko) * 2019-01-02 2023-10-26 에스케이하이닉스 주식회사 파워 제어 회로, 이를 포함하는 반도체 장치 및 반도체 장치의 파워 제어 방법
JP7165151B2 (ja) * 2020-02-18 2022-11-02 ウィンボンド エレクトロニクス コーポレーション 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001052476A (ja) * 1999-08-05 2001-02-23 Mitsubishi Electric Corp 半導体装置
US6872991B1 (en) * 2004-05-06 2005-03-29 International Business Machines Corporation Low gate-leakage virtual rail circuit
KR100812936B1 (ko) * 2005-05-03 2008-03-11 주식회사 하이닉스반도체 스탠바이 모드에서 누설전류가 감소된 내부전원전압발생회로
US7430673B2 (en) * 2005-06-30 2008-09-30 Intel Corporation Power management system for computing platform
KR20080034429A (ko) * 2005-07-08 2008-04-21 제트모스 테크놀로지 인코포레이티드 소스 트랜지스터 구성 및 제어 방법
US7385858B2 (en) * 2005-11-30 2008-06-10 Mosaid Technologies Incorporated Semiconductor integrated circuit having low power consumption with self-refresh
KR20080099623A (ko) 2007-05-10 2008-11-13 주식회사 하이닉스반도체 반도체 집적 회로
KR101008987B1 (ko) 2008-12-02 2011-01-17 주식회사 하이닉스반도체 전원 제어 회로 및 이를 이용한 반도체 메모리 장치
US8305831B2 (en) * 2009-10-15 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Power management
US8400819B2 (en) * 2010-02-26 2013-03-19 Freescale Semiconductor, Inc. Integrated circuit having variable memory array power supply voltage
JP2012038401A (ja) * 2010-08-11 2012-02-23 Elpida Memory Inc 半導体装置及び半導体装置の電源制御方法
US8373493B2 (en) * 2010-09-15 2013-02-12 Duke University Power switch design and method for reducing leakage power in low-power integrated circuits
KR20130030096A (ko) * 2011-09-16 2013-03-26 삼성전자주식회사 전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법
KR20140017863A (ko) 2012-08-01 2014-02-12 삼성전자주식회사 반도체 메모리 장치를 포함하는 메모리 시스템 및 그의 제어 방법

Also Published As

Publication number Publication date
TW201933343A (zh) 2019-08-16
TWI774833B (zh) 2022-08-21
CN110022143A (zh) 2019-07-16
US10530341B2 (en) 2020-01-07
CN110022143B (zh) 2023-06-09
US20190165767A1 (en) 2019-05-30

Similar Documents

Publication Publication Date Title
CN111146770B (zh) GaN功率器件的保护电路
US6646488B2 (en) Delay circuit with delay relatively independent of process, voltage, and temperature variations
JP5890181B2 (ja) 複数供給電圧の電力増加／減少検出器
JP2017070051A (ja) 負荷駆動装置
JP2013157670A (ja) ドライバ回路
JP2005333618A (ja) 出力バッファ回路
KR20190061853A (ko) 반도체 장치 및 그의 동작 방법
GB2528717A (en) Receiver circuitry and method for converting an input signal from a source voltage domain into an output signal for a destination voltage domain
KR100725677B1 (ko) 집적 반도체 회로의 입력-버퍼
KR20100123394A (ko) 차동 증폭 장치
US9287875B2 (en) Load switch for controlling electrical coupling between power supply and load
JP4855514B2 (ja) 電源スイッチ回路及び半導体集積回路装置
US10819291B2 (en) Operational amplifier and control method thereof
JP5565252B2 (ja) 半導体集積回路
US6765433B1 (en) Low power implementation for input signals of integrated circuits
US10158332B2 (en) Output stage circuit
US6522199B2 (en) Reconfigurable dual-mode multiple stage operational amplifiers
US9722579B1 (en) Semiconductor device
US20040032287A1 (en) Driver circuit
US8450987B2 (en) Switching apparatus and control signal generator thereof
US6462613B1 (en) Power controlled input receiver
KR100408893B1 (ko) 적은 소모 전력과 빠른 응답 속도를 가지는 입력 버퍼 회로
KR100268880B1 (ko) 반도체소자의전원공급장치
US9201437B2 (en) Multi-input low dropout regulator
JP2004350058A (ja) 電源スイッチ回路